KR101463657B1 - Electrostatic Discharge Protection Circuit - Google Patents
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Abstract
본 발명에 의한 ESD 보호회로는, 기판 상에 형성된 N웰, 상기 N웰 상에 형성되고, 고농도로 도핑되며, 양의 단자에 연결된 제1 N+도핑영역, 상기 N웰 상에 형성되고, 고농도로 도핑되며, 상기 양의 단자에 연결된 제1 P+도핑영역, 상기 N웰 상에 형성되고, 고농도로 도핑된 플로팅 N+도핑영역, 상기 기판 상에 형성된 P웰, 상기 P웰 상에 형성되고, 고농도로 도핑되며, 상기 음의 단자에 연결된 제2 N+도핑영역, 상기 P웰 상에 형성되고, 고농도로 도핑되며, 상기 음의 단자에 연결된 제2 P+도핑영역, 상기 P웰 상에 형성되고, 고농도로 도핑된 플로팅 P+도핑영역 및 상기 P웰 상에 형성되고, 상기 플로팅 P+도핑영역과 접합된 P바디영역을 포함하고, 상기 N웰과 상기 P바디영역에 의하여 애벌런치 항복 현상이 발생되어 트리거 동작이 수행되며, 상기 플로팅 N+도핑영역과 상기 플로팅 P+도핑영역을 이용하여 홀딩전압을 형성한다.An ESD protection circuit according to the present invention includes: an N well formed on a substrate; a first N + doped region formed on the N well and doped at a high concentration and connected to a positive terminal; A first P + doped region doped and connected to the positive terminal, a floating N + doped region formed on the N well, a highly doped floating N + doped region, a P well formed on the substrate, A second P + doped region formed on the P well and doped at a high concentration, the second P + doped region being connected to the negative terminal; a second N + doped region doped and doped at a high concentration Doped floating P + doped region and a P body region formed on the P well and joined to the floating P + doped region, wherein the avalanche breakdown phenomenon occurs due to the N well and the P body region, And wherein the floating N + doped region and Using a group floating P + doped regions form the holding voltage.
Description
본 발명은 ESD 보호회로에 관한 것으로, 더욱 상세하게는 낮은 트리거(Trigger) 전압과 높은 홀딩(Holding) 전압을 갖는 고전압용 ESD 보호회로에 관한 것이다.The present invention relates to an ESD protection circuit, and more particularly, to a high voltage ESD protection circuit having a low trigger voltage and a high holding voltage.
정전기는 서로 다른 전위의 두 물체 사이에서 직접적인 접촉이나 전기장에 의한 유도로 발생된 정전하에 의해 발생되는 전기적 현상이다. ESD(Electrostatic Discharge, 정전기 방전)는 발생된 정전하가 교환되는 현상이다. 이러한 ESD는 크기가 수 마이크로(Micro) 또는 나노(Nano) 이하인 반도체에 유입되면 반도체 내부의 소자나 회로를 손상시킨다. 따라서, 최근에는 ESD를 방지하기 위하여 다양한 ESD 보호회로가 개발되고 있다.Static electricity is an electrical phenomenon caused by direct contact between two objects at different potentials or electrostatic charges generated by induction by an electric field. ESD (Electrostatic Discharge) is a phenomenon in which the generated static electricity is exchanged. Such ESDs can damage elements or circuits inside a semiconductor if they are introduced into semiconductors that are less than a few micro or nanometers in size. Accordingly, in recent years, various ESD protection circuits have been developed to prevent ESD.
ESD 보호회로에는 NMOS(N-channel MOS) 또는 실리콘 제어 정류기(Silicon Controlled Rectifier, SCR) 등이 사용된다. NMOS를 이용한 ESD 보호회로에서 접지 게이트 엔모스(Gate Grounded NMOS, GGNMOS)는 NMOS의 기생 바이폴라 성분을 이용하여 ESD 전류를 방전시킨다. GGNMOS는 면적 대비 방전시킬 수 있는 ESD 전류의 양이 매우 적다. 따라서, GGNMOS는 많은 ESD 전류를 방전시키기 위하여 면적을 크게 하여야 하지만, 이는 GGNMOS의 기생 커패시턴스(Parastic Capacitance)가 증가한다.An NMOS (N-channel MOS) or a Silicon Controlled Rectifier (SCR) is used for the ESD protection circuit. In an ESD protection circuit using an NMOS, a grounded NMOS (GGNMOS) discharges an ESD current using a parasitic bipolar component of the NMOS. GGNMOS has very little ESD current to discharge relative to area. Therefore, the GGNMOS must have a large area to discharge a large amount of ESD current, but the parasitic capacitance of the GGNMOS increases.
SCR을 이용한 ESD 보호회로에서 SCR은 GGNMOS보다 기생 커패시턴스가 작고, 작은 면적으로 ESD 전류를 방전 시킬 수 있어 고주파용 아날로그 및 RF(Radio Frequency)회로에 적합하다. In ESD protection circuit using SCR, SCR has smaller parasitic capacitance than GGNMOS and discharges ESD current with small area, which is suitable for high frequency analog and RF (Radio Frequency) circuits.
도 1은 종래 기술에 따른 SCR을 도시한 회로도이다.1 is a circuit diagram showing a conventional SCR.
도 1을 참조하면, SCR은 애노드 단자와 캐소드 단자 사이에 트랜지스터 Q1, 트랜지스터 Q2, 저항 Rnwell 및 저항 Rpwell로 구성된다.Referring to FIG. 1, the SCR includes a transistor Q1, a transistor Q2, a resistor Rnwell, and a resistor Rpwell between an anode terminal and a cathode terminal.
입력전압(Vin)은 애노드 단자와 캐소드 단자 사이에 연결된다. 저항 Rnwell은 애노드 단자에 연결된 제1 노드(N1)와 제2 노드(N2) 사이에 연결된다. 저항 Rpwell은 제3 노드(N3)와 캐소드 단자에 연결된 제4 노드(N4) 사이에 연결된다.The input voltage V in is connected between the anode terminal and the cathode terminal. The resistor Rnwell is connected between the first node N1 and the second node N2 connected to the anode terminal. The resistor Rpwell is connected between the third node N3 and the fourth node N4 connected to the cathode terminal.
또한, 트랜지스터 Q1은 PNP트랜지스터이다. 트랜지스터 Q1은 제1 노드(N1)에 연결된 이미터, 제2 노드(N2)에 연결된 베이스 및 제3 노드(N3)에 연결된 컬렉터로 구성된다. 트랜지스터 Q2는 NPN트랜지스터이다. 트랜지스터 Q2는 제2 노드(N2)에 연결된 컬렉터, 제3 노드(N3)에 연결된 베이스 및 제4 노드(N4)에 연결된 이미터로 구성된다.The transistor Q1 is a PNP transistor. The transistor Q1 is composed of an emitter connected to the first node N1, a base connected to the second node N2, and a collector connected to the third node N3. Transistor Q2 is an NPN transistor. The transistor Q2 is composed of a collector connected to the second node N2, a base connected to the third node N3, and an emitter connected to the fourth node N4.
입력전압(Vin)이 서서히 증가하면, 트랜지스터 Q1에 의해 입력전류 (Iin)도 서서히 증가한다. 특정의 고전압에서 제2 노드(N2)와 제3 노드(N3) 에서는 애벌런치 항복(Avalanche Breakdown)이 발생된다. 애벌런치 항복에 의해 입력전압(Vin)은 하강하며, 입력전류(Iin)은 높은 값을 가진다.When the input voltage V in gradually increases, the input current I in is gradually increased by the transistor Q1. An avalanche breakdown occurs at the second node N2 and the third node N3 at a certain high voltage. By the avalanche breakdown, the input voltage (V in ) falls and the input current (I in ) has a high value.
애벌런치 항복이 발생되는 특정의 고전압을 트리거 전압이라 지칭하고, 하강된 전압을 홀딩 전압이라 지칭한다.The specific high voltage at which the avalanche breakdown occurs is referred to as a trigger voltage, and the dropped voltage is referred to as a holding voltage.
도 2는 상기 도 1의 회로도가 실리콘 기판 상에 구현된 단면도이다.2 is a cross-sectional view of the circuit diagram of FIG. 1 implemented on a silicon substrate.
도 2를 참조하면, 기판(100) 상에 N웰(110)과 P웰(140)이 형성된다.Referring to FIG. 2, an N well 110 and a
N웰(110) 상에는 제1 N+도핑영역(120) 및 제1 P+도핑영역(130)이 형성된다. 제1 N+도핑영역(120) 및 제1 P+도핑영역(130) 상에는 금속배선이 형성되고, 애노드 단자로서 기능한다. 또한, P웰(140) 상에는 제2 N+도핑영역(160) 및 제2 P+도핑영역(150)이 형성된다. 제2 N+도핑영역(160) 및 제2 P+도핑영역(150) 상에는 금속배선이 형성되고, 캐소드 단자로서 기능한다.A first N + doped
또한, 제1 P+도핑영역(130), N웰(110) 및 P웰(140)은 PNP트랜지스터로서 트랜지스터 Q1을 형성한다. 제2 N+도핑영역(160), P웰(140) 및 N웰(110)은 NPN트랜지스터로서 트랜지스터 Q2를 형성한다. 저항 Rnwell은 N웰(110)과 제1 N+도핑영역(120) 사이에 형성되고, 저항 Rpwell은 P웰(140)과 제2 P+도핑영역(150) 사이에 형성된다.Also, the first P + doped
캐소드 단자와 애노드 단자 사이에 입력전압(Vin)이 인가되면, N웰(110)과 P웰(140) 사이에는 역바이어스가 인가된다. 저농도로 도핑된 N웰(110)과 P웰(140)로 인해 낮은 전압에서의 항복현상은 발생되지 않는다. 입력전압(Vin)이 트리거 전압에 도달하면, N웰(110)과 P웰(140)의 접합계면에서는 애벌런치 항복이 발생된다. 따라서, 입력전압(Vin)은 트리거 동작에 의해 홀딩전압으로 하강된다.When an input voltage V in is applied between the cathode terminal and the anode terminal, a reverse bias is applied between the N well 110 and the
상술한 SCR 구조는 약 20V 정도의 높은 트리거 전압을 가지고, 약 2V 정도의 낮은 홀딩 전압을 가진다. 높은 트리거 전압을 가지는 경우, 원하지 않는 고전압이 인가되더라도, 트리거 동작이 수행되지 않는 문제가 발생한다. 따라서, 고전압은 내부회로로 전달되어 반도체 회로의 동작불량을 유발한다. 또한, 낮은 홀딩전압은 내부회로의 동작에 부하로서 영향을 미친다. 따라서, 인가전압의 오버슈팅이나 노이즈가 발생될 가능성이 있어 내부회로의 오동작을 유발한다.The SCR structure described above has a high trigger voltage of about 20V and a holding voltage as low as about 2V. In the case of having a high trigger voltage, even if an undesired high voltage is applied, a problem that the trigger operation is not performed occurs. Therefore, the high voltage is transmitted to the internal circuit, which causes a malfunction of the semiconductor circuit. Also, the low holding voltage affects the operation of the internal circuit as a load. Therefore, there is a possibility that overshooting of the applied voltage or noise occurs, which causes malfunction of the internal circuit.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, N웰과 P바디영역 사이에서 발생되는 애벌런치 항복을 이용하여 트리거 동작을 수행하게 함으로써, 낮은 트리거 전압에서 동작하는 ESD 보호회로를 제공하는 것이 본 발명의 목적 중 하나이다. 또한, 본 발명의 목적 중 하나는 N웰에 플로팅 N+도핑영역과 P웰에 플로팅 P+도핑영역을 삽입함으로써, 높은 홀딩 전압을 가지는 ESD 보호회로를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art. That is, it is an object of the present invention to provide an ESD protection circuit that operates at a low trigger voltage by causing the trigger operation to be performed using the avalanche breakdown occurring between the N well and P body regions. It is also an object of the present invention to provide an ESD protection circuit having a high holding voltage by inserting a floating N + doped region in the N well and a floating P + doped region in the P well.
본 발명에 의한 ESD 보호회로는, 기판 상에 형성된 N웰, 상기 N웰 상에 형성되고, 고농도로 도핑되며, 양의 단자에 연결된 제1 N+도핑영역, 상기 N웰 상에 형성되고, 고농도로 도핑되며, 상기 양의 단자에 연결된 제1 P+도핑영역, 상기 N웰 상에 형성되고, 고농도로 도핑된 플로팅 N+도핑영역, 상기 기판 상에 형성된 P웰, 상기 P웰 상에 형성되고, 고농도로 도핑되며, 상기 음의 단자에 연결된 제2 N+도핑영역, 상기 P웰 상에 형성되고, 고농도로 도핑되며, 상기 음의 단자에 연결된 제2 P+도핑영역, 상기 P웰 상에 형성되고, 고농도로 도핑된 플로팅 P+도핑영역 및 상기 P웰 상에 형성되고, 상기 플로팅 P+도핑영역과 접합된 P바디영역을 포함하고, 상기 N웰과 상기 P바디영역에 의하여 애벌런치 항복 현상이 발생되어 트리거 동작이 수행되며, 상기 플로팅 N+도핑영역과 상기 플로팅 P+도핑영역을 이용하여 홀딩전압을 형성한다.An ESD protection circuit according to the present invention includes: an N well formed on a substrate; a first N + doped region formed on the N well and doped at a high concentration and connected to a positive terminal; A first P + doped region doped and connected to the positive terminal, a floating N + doped region formed on the N well, a highly doped floating N + doped region, a P well formed on the substrate, A second P + doped region formed on the P well and doped at a high concentration, the second P + doped region being connected to the negative terminal; a second N + doped region doped and doped at a high concentration Doped floating P + doped region and a P body region formed on the P well and joined to the floating P + doped region, wherein the avalanche breakdown phenomenon occurs due to the N well and the P body region, And wherein the floating N + doped region and Using a group floating P + doped regions form the holding voltage.
일 실시예에서, 상기 N웰과 상기 P웰은 제1 이격길이를 가지고 형성된다.In one embodiment, the N well and the P well are formed with a first spacing length.
일 실시예에서, 상기 트리거 동작이 수행되는 트리거 전압은 상기 제1 이격길이에 상응하여 조절된다.In one embodiment, the trigger voltage at which the triggering operation is performed is adjusted corresponding to the first separation length.
일 실시예에서, 상기 P웰과 상기 P바디영역은 제2 이격길이를 가지고 형성된다.In one embodiment, the P-well and the P-body region are formed with a second spacing length.
일 실시예에서, 상기 트리거 동작이 수행되는 트리거 전압은 상기 제2 이격길이에 상응하여 조절된다.In one embodiment, the trigger voltage at which the triggering operation is performed is adjusted corresponding to the second spacing length.
일 실시예에서, 상기 홀딩전압은 상기 플로팅 N+도핑영과 상기 플로팅 P+도핑영역의 면적에 상응하여 조절된다.In one embodiment, the holding voltage is adjusted corresponding to the area of the floating N + doping zero and the floating P + doped region.
일 실시예에서, 상기 제1 P+도핑영역, 상기 N웰, 상기 P웰 및 상기 제2 N+도핑영역은 SCR(Silicon Controlled Rectifier)을 형성하되, 상기 SCR은, 상기 제1 P+도핑영역은 이미터, 상기 N웰은 베이스 및 상기 P웰은 컬렉터를 포함하는 PNP트랜지스터 및 상기 N웰은 컬렉터, 상기 P웰은 베이스 및 상기 제2 N+도핑영역은 이미터를 포함하는 NPN트랜지스터를 포함한다.In one embodiment, the first P + doped region, the N well, the P well, and the second N + doped region form a Silicon Controlled Rectifier (SCR) A PNP transistor including the N well, a base, and a P well; and an NPN transistor including the N well, the collector, the base, and the second N + doped region.
일 실시예에서, 상기 플로팅 N+도핑영역은 상기 PNP트랜지스터의 전류이득을 감소시키고, 상기 플로팅 P+도피영역은 상기 NPN트랜지스터의 전류이득을 감소시킨다.In one embodiment, the floating N + doped region reduces the current gain of the PNP transistor, and the floating P + emissive region reduces the current gain of the NPN transistor.
본 발명의 일 실시예에 의한다면, 낮은 트리거 전압과 높은 홀딩 전압을 가지는 고전압용 ESD 보호회로에 적용 가능하다는 효과가 제공된다. 또한, 본 발명의 일 실시예에 의한다면, 트리거 전압이 낮음에 따라 고전압이 반도체 내부회로에 공급되는 것을 차단하고, 이를 통해 반도체 내부회로가 고전압에 따라 오동작이 발생되는 현상이 방지된다는 효과가 제공된다. 또한, 본 발명의 일실시예에 의한다면, 높은 홀딩 전압으로 인해 전압의 오버슈팅이나 불필요한 노이즈가 발생되는 현상도 최소화 된다는 효과가 제공된다. 또한, 본 발명의 일 실시예에 의한다면, 트리거 전압과 홀딩 전압을 조절함으로써 ESD 보호회로의 효율성을 높일 수 있다는 효과가 제공된다.According to an embodiment of the present invention, an effect of being applicable to an ESD protection circuit for a high voltage having a low trigger voltage and a high holding voltage is provided. According to an embodiment of the present invention, it is possible to prevent a high voltage from being supplied to a semiconductor internal circuit according to a low trigger voltage, thereby preventing a malfunction due to a high voltage from occurring in the semiconductor internal circuit do. According to an embodiment of the present invention, there is also provided an effect of minimizing the occurrence of voltage overshooting or unnecessary noise due to a high holding voltage. According to an embodiment of the present invention, the efficiency of the ESD protection circuit can be improved by adjusting the trigger voltage and the holding voltage.
도 1은 종래 기술에 따른 SCR을 도시한 회로도이다.
도 2는 상기 도 1의 회로도가 실리콘 기판 상에 구현된 단면도이다.
도 3은 본 발명의 일 실시예에 따른 ESD 보호회로를 도시한 단면도이다.
도 4는 종래의 SCR과 본발명의 일실시예에 따른 ESD 보호회로의 애노드 전압과 애노드 전류에 따른 특성을 비교한 그래프이다.1 is a circuit diagram showing a conventional SCR.
2 is a cross-sectional view of the circuit diagram of FIG. 1 implemented on a silicon substrate.
3 is a cross-sectional view illustrating an ESD protection circuit according to an embodiment of the present invention.
FIG. 4 is a graph comparing characteristics of the conventional SCR and the characteristics of the anode voltage and the anode current of an ESD protection circuit according to an embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.
이하에서는, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 ESD 보호회로를 설명한다.
Hereinafter, an ESD protection circuit according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명의 일 실시예에 따른 ESD 보호회로를 도시한 단면도이다.3 is a cross-sectional view illustrating an ESD protection circuit according to an embodiment of the present invention.
도 3을 참조하면, 본 발명의 일 실시예에 따른 ESD 보호회로는 N웰(210), 제1 N+도핑영역(212), 제1 P+도핑영역(214), 플로팅 N+도핑영역(216), P웰(220), 제2 N+도핑영역(222), 제2 P+도핑영역(224), 플로팅 P+도핑영역(226) 및 P바디영역(228)으로 구성된다.3, an ESD protection circuit according to an embodiment of the present invention includes an N well 210, a first N +
기판(200) 상에는 N웰(210)과 P웰(220)이 형성된다. 기판(200)은 에피택셜(Epitaxial)층 일 수 있다. N웰(210) 상에는 제1 N+도핑영역(212), 제1 P+도핑영역(214) 및 플로팅 N+도핑영역(216)이 형성된다. 제1 N+도핑영역(212)과 제1 P+도핑영역(214)은 양의 단자에 연결되고, 고농도로 도핑된다. 양의 단자는 애노드 단자라 지칭한다. 플로팅 N+도핑영역(216)은 고농도로 도핑된다. On the
P웰(220) 상에는 제2 N+도핑영역(222), 제2 P+도핑영역(224), 플로팅 P+도핑영역(226) 및 P바디영역(228)이 형성된다. 제2 N+도핑영역(222)과 제2 P+도핑영역(224)은 음의 단자에 연결되고, 고농도로 도핑된다. 음의 단자는 캐소드 단자라 지칭한다. 플로팅 P+도핑영역(226)은 고농도로 도핑된다. P바디영역(228)은 플로팅 P+도핑영역(226)과 접합된다. A second N + doped
애노드 단자와 캐소드 단자 사이에 입력전압(Vin)이 인가되면, 인가되는 입력전압(Vin)에 기초하여 소정의 임계값에서 N웰(210)과 P바디영역(228) 사이에서 애벌런치 항복 현상이 발생되고, 트리거 동작이 수행된다. 트리거 동작이 수행되는 전압을 트리거 전압이라 지칭한다. 따라서, 종래의 N웰(210)과 P웰(220)의 접합계면에서 발생되는 애벌런치 항복 현상에 따른 트리거 전압보다 낮은 트리거 전압을 가질 수 있다.When an input voltage V in is applied between the anode terminal and the cathode terminal, an avalanche breakdown occurs between the N well 210 and the
또한, N웰(210)과 상기 P웰(220)은 제1 이격길이(L1)를 가지고 형성된다. 트리거 전압은 제1 이격길이(L1)에 상응하여 조절된다. 즉, 제1 이격길이(L1)를 증가시키면 트리거 전압이 증가된다.Also, the N well 210 and the P well 220 are formed with a first spacing length L 1 . The trigger voltage is adjusted corresponding to the first distance L 1 . That is, when the first distance L 1 is increased, the trigger voltage is increased.
또한, P웰(220)과 P바디영역(228)은 제2 이격길이(L2)를 가지고 형성된다. 트리거 전압은 제2 이격길이(L2)에 상응하여 조절된다. 즉, 제2 이격길이(L2)를 증가시키면 트리거 전압이 증가된다.Also, the P well 220 and the
상기 도 3의 단면도에서 제1 P+도핑영역(214), N웰(210), P웰(220) 및 제2 N+도핑영역(222)은 SCR을 형성한다. SCR은 PNP트랜지스터 및 NPN트랜지스터로 구성된다. PNP트랜지스터의 이미터는 제1 P+도핑영역(214), 베이스는 N웰(210) 및 컬렉터는 P웰(220)로 형성된다. NPN트랜지스터의 컬렉터는 N웰(210), 베이스는 P웰(220) 및 이미터는 제2 N+도핑영역(222)로 형성된다.3, the first P + doped
트리거 동작이 수행되는 경우, N웰(210)과 P바디영역(228) 사이에서 애벌런치 항복에 의해 애노드 단자와 캐소드 단자 사이의 전압은 감소한다. 이를 홀딩 전압이라 지칭한다. 홀딩전압은 플로팅 N+도핑영역(216)과 플로팅 P+도핑영역(226)을 이용하여 형성된다. When a triggering operation is performed, the voltage between the anode terminal and the cathode terminal is reduced by the avalanche breakdown between the N well 210 and the
N웰(210)과 P바디영역(228) 사이에서의 애벌런치 항복을 통하여 SCR의 PNP트랜지스터가 턴 온될 때 N웰(210)에 형성된 플로팅 N+도핑영역(216)은 PNP트랜지스터의 전류이득을 감소시킨다. 또한, 턴 온된 PNP트랜지스터를 통하여 흐르는 전류는 P웰(220)로 흐르게 되고, 이에 따른 전류는 NPN트랜지스터를 턴 온 시킨다. NPN트랜지스터가 턴 온될 때 P웰(220) 상에 형성된 플로팅 P+도핑영역(226)은 NPN트랜지스터의 전류이득을 감소시킨다. 이는 홀딩 전압이 증가함을 의미한다. The floating N + doped
즉, 트리거 동작 이후에 홀딩 전압을 유지하는 동작을 래치 모드에 진입한 것으로 지칭한다. 상기 래치 모드를 유지하기 위해 정전기 방전 보호회로는 하기의 수학식 1을 따른다.That is, the operation of holding the holding voltage after the triggering operation is referred to as entering the latch mode. To maintain the latch mode, the electrostatic discharge protection circuit follows Equation (1).
[수학식 1][Equation 1]
βPNPㆍβNPN ≥1β PNP ㆍ β NPN ≥1
상기 수학식 1에서 βPNP는 PNP트랜지스터의 전류이득이다. 또한, 상기 수학식 1에서 βNPN는 NPN트랜지스터의 전류이득이다. In Equation (1),? PNP is the current gain of the PNP transistor. In Equation (1),? NPN is the current gain of the NPN transistor.
트랜지스터에서 베이스 전류가 증가하고, 컬렉터 전류가 일정한 값을 가지는 경우, 전류이득 β는 감소하는 특징이 있다. 베이스 전류는 베이스에서의 전자와 정공의 재결합이 발생되는 경우 증가한다.When the base current increases in the transistor and the collector current has a constant value, the current gain beta is reduced. The base current increases when electrons and holes recombine in the base.
PNP트랜지스터에서 전류를 형성하는 다수 캐리어는 정공이다. 래치 모드에서 PNP트랜지스터의 베이스인 N웰(210)을 흐르는 정공의 일부는 플로팅 N+도핑영역(216)에서 과잉 전자와 재결합된다. 따라서, 베이스에 공급되는 전류는 증가되어야 하며, 이를 통해 βPNP는 감소된다.The majority carriers forming current in the PNP transistor are holes. In latch mode, a portion of the holes flowing through the N well 210, which is the base of the PNP transistor, recombine with the excess electrons in the floating N + doped
마찬가지로, NPN트랜지스터의 베이스인 P웰(220)에서는 다수 캐리어인 전자가 흐른다. 전자는 플로팅 P+도핑영역(226)에서 과잉 정공과 재결합된다. 이를 통해 βNPN도 감소된다.Likewise, in the P-well 220, which is the base of the NPN transistor, electrons, which are majority carriers, flow. The electrons recombine with the excess holes in the floating P + doped
바이폴라 트랜지스터의 일정 전압에서의 전류 이득이 감소 되고, 수학식 1을 만족하기 위해서는 홀딩전압은 증가하여야 한다. The current gain at a constant voltage of the bipolar transistor is reduced, and the holding voltage must be increased to satisfy Equation (1).
따라서, N웰(210)에 플로팅 N+도핑영역(216)과 P웰(220)에 플로팅 P+도핑영역(226)을 삽입함으로써 홀딩전압이 증가된다. 또한, 홀딩전압은 플로팅 N+도핑영역(216)과 플로팅 P+도핑영역(226)의 면적에 상응하여 조절된다. 즉, 플로팅 N+도핑영역(216) 및 플로팅 P+도핑영역(226)의 면적 중 적어도 어느 하나의 면적을 증가시키면 홀딩 전압이 증가된다.Thus, the holding voltage is increased by inserting the floating N + doped
도 4는 종래의 SCR과 본발명의 일실시예에 따른 ESD 보호회로의 애노드 전압과 애노드 전류에 따른 특성을 비교한 그래프이다.FIG. 4 is a graph comparing characteristics of the conventional SCR and the characteristics of the anode voltage and the anode current of an ESD protection circuit according to an embodiment of the present invention.
도 4를 참조하면, 종래 기술인 도 2의 ESD 보호회로는 N웰(110)과 P웰(140)에서의 애벌런치 항복만을 이용한다. 따라서, 입력전압(Vin)에 따른 트리거 전압 VT1은 높은 값을 가진다. 또한, 애벌런치 항복에 따라 래치 상태에서의 홀딩전압 VH1은 낮은 값을 가진다.Referring to FIG. 4, the prior art ESD protection circuit of FIG. 2 utilizes only avalanche breakdown in N well 110 and P well 140. Therefore, the trigger voltage V T1 according to the input voltage V in has a high value. Further, the holding voltage V H1 in the latch state according to the avalanche breakdown has a low value.
반면, 본 발명의 일 실시예에 따른 ESD 보호회로는 N웰(210)과 P바디영역(228) 사이에서 애벌런치 항복이 발생되고, 이에 따라 트리거 동작이 수행된다. 따라서, 종래 기술인 도 2의 ESD 보호회로가 가지는 트리거 전압 VT1에 비해 낮은 트리거 전압 VT2를 가진다.In contrast, an ESD protection circuit according to an embodiment of the present invention generates an avalanche breakdown between the N well 210 and the
또한, N웰(210)에 플로팅 N+도핑영역(216)과 P웰(220)에 플로팅 P+도핑영역(226)을 삽입하고, 이들의 면적을 조절함으로써 종래 기술인 도 2의 ESD 보호회로가 가지는 홀딩전압 VH1에 비해 높은 홀딩 전압 VH2를 가진다.The floating N + doped
상술한 본 발명의 일 실시예에 따른 ESD 보호회로는 낮은 트리거 전압과 높은 홀딩 전압을 구현하여 고전압용 ESD 보호회로에 적용 가능하다.따라서, 트리거 전압이 낮음에 따라 고전압이 반도체 내부회로에 공급되는 것을 차단하고, 이를 통해 반도체 내부회로가 고전압에 따라 오동작이 발생되는 현상은 방지된다. 높은 홀딩 전압으로 인해 전압의 오버슈팅이나 불필요한 노이즈가 발생되는 현상도 최소화된다. 또한, 트리거 전압과 홀딩 전압을 조절함으로써 ESD 보호회로의 효율성을 높일 수 있다.The ESD protection circuit according to an embodiment of the present invention can be applied to an ESD protection circuit for a high voltage by implementing a low trigger voltage and a high holding voltage so that a high voltage is supplied to the semiconductor internal circuit Thereby preventing malfunction of the semiconductor circuit due to the high voltage. High holding voltage also minimizes voltage overshooting and unnecessary noise. In addition, the efficiency of the ESD protection circuit can be increased by adjusting the trigger voltage and the holding voltage.
200 : 기판 210 : N웰
212 : 제1 N+도핑영역 214 : 제1 P+도핑영역
216 : 플로팅 N+도핑영역 220 : P웰
222 : 제2 N+도핑영역 224 : 제2 P+도핑영역
226 : 플로팅 P+도핑영역 228 : P바디영역200: substrate 210: N well
212: first N + doped region 214: first P + doped region
216: floating N + doping region 220: P well
222: second N + doped region 224: second P + doped region
226: floating P + doping region 228: P body region
Claims (8)
상기 N웰 상에 형성되고, 고농도로 도핑되며, 양의 단자에 연결된 제1 N+도핑영역;
상기 N웰 상에 형성되고, 고농도로 도핑되며, 상기 양의 단자에 연결된 제1 P+도핑영역;
상기 N웰 상에 형성되고, 고농도로 도핑되며, 외부에 대해 플로팅된 플로팅 N+도핑영역;
상기 기판 상에 형성된 P웰;
상기 P웰 상에 형성되고, 고농도로 도핑되며, 음의 단자에 연결된 제2 N+도핑영역;
상기 P웰 상에 형성되고, 고농도로 도핑되며, 상기 음의 단자에 연결된 제2 P+도핑영역;
상기 P웰 상에 형성되고, 고농도로 도핑되며, 외부에 대해 플로팅된 플로팅 P+도핑영역; 및
상기 P웰 상에 형성되고, 상기 플로팅 P+도핑영역과 접합된 P바디영역을 포함하고,
상기 N웰과 상기 P바디영역에 의해 애벌런치 항복 현상이 발생되어 트리거 동작이 수행되며,
상기 플로팅 N+도핑영역과 상기 플로팅 P+도핑영역에서의 캐리어의 재결합을 이용하여 홀딩전압을 형성하는 것을 특징으로 하는 ESD 보호회로.An N well formed on a substrate;
A first N + doped region formed on the N well and doped at a high concentration and connected to the positive terminal;
A first P + doped region formed on the N well, doped heavily and connected to the positive terminal;
A floating N + doped region formed on the N well, doped heavily and floating to the outside;
A P well formed on the substrate;
A second N + doped region formed on the P well and doped at a high concentration and connected to the negative terminal;
A second P + doped region formed on the P well, doped at a high concentration and connected to the negative terminal;
A floating P + doped region formed on the P well, doped heavily and floating to the outside; And
A P body region formed on the P well and joined to the floating P + doped region,
An avalanche breakdown phenomenon is generated by the N-well and the P-body region to perform a trigger operation,
And forming a holding voltage using recombination of carriers in the floating N + doped region and the floating P + doped region.
상기 N웰과 상기 P웰은 제1 이격길이를 가지고 형성되는 ESD 보호회로.The method of claim 1,
Wherein the N well and the P well are formed with a first spacing length.
상기 트리거 동작이 수행되는 트리거 전압은 상기 제1 이격길이에 상응하여 조절되는 ESD 보호회로.3. The method according to claim 2,
Wherein a trigger voltage at which the trigger operation is performed is adjusted corresponding to the first distance.
상기 P웰과 상기 P바디영역은 제2 이격길이를 가지고 형성되는 ESD 보호회로.The method of claim 1,
Wherein the P-well and the P-body region are formed with a second spacing length.
상기 트리거 동작이 수행되는 트리거 전압은 상기 제2 이격길이에 상응하여 조절되는 ESD 보호회로.5. The method of claim 4,
And the trigger voltage at which the trigger operation is performed is adjusted corresponding to the second distance.
상기 홀딩전압은 상기 플로팅 N+도핑영역과 상기 플로팅 P+도핑영역의 면적에 상응하여 조절되는 ESD 보호회로.The method of claim 1,
Wherein the holding voltage is adjusted corresponding to the area of the floating N + doped region and the floating P + doped region.
상기 제1 P+도핑영역, 상기 N웰, 상기 P웰 및 상기 제2 N+도핑영역은 SCR(Silicon Controlled Rectifier)을 형성하되, 상기 SCR은,
상기 제1 P+도핑영역은 이미터, 상기 N웰은 베이스 및 상기 P웰은 컬렉터를 포함하는 PNP트랜지스터; 및
상기 N웰은 컬렉터, 상기 P웰은 베이스 및 상기 제2 N+도핑영역은 이미터를 포함하는 NPN트랜지스터를 포함하는 ESD 보호회로.The method of claim 1,
Wherein the first P + doped region, the N well, the P well, and the second N + doped region form a silicon controlled rectifier (SCR)
Wherein the first P + doped region is an emitter, the N well is a base, and the P well is a collector; And
Wherein the N well comprises a collector, the P well comprises a base, and the second N + doped region comprises an emitter.
상기 플로팅 N+도핑영역은 상기 PNP트랜지스터의 전류이득을 감소시키고, 상기 플로팅 P+도피영역은 상기 NPN트랜지스터의 전류이득을 감소시키는 ESD 보호회로.
8. The method of claim 7,
Wherein the floating N + doped region reduces the current gain of the PNP transistor and the floating P + emissive region reduces the current gain of the NPN transistor.
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