KR102406290B1 - SCR-Based Dual-Directional ESD Protection Device with High Holding Voltage - Google Patents

SCR-Based Dual-Directional ESD Protection Device with High Holding Voltage Download PDF

Info

Publication number
KR102406290B1
KR102406290B1 KR1020210066865A KR20210066865A KR102406290B1 KR 102406290 B1 KR102406290 B1 KR 102406290B1 KR 1020210066865 A KR1020210066865 A KR 1020210066865A KR 20210066865 A KR20210066865 A KR 20210066865A KR 102406290 B1 KR102406290 B1 KR 102406290B1
Authority
KR
South Korea
Prior art keywords
region
well
bipolar transistor
terminal
npn bipolar
Prior art date
Application number
KR1020210066865A
Other languages
Korean (ko)
Inventor
구용서
도경일
Original Assignee
단국대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 단국대학교 산학협력단 filed Critical 단국대학교 산학협력단
Priority to KR1020210066865A priority Critical patent/KR102406290B1/en
Application granted granted Critical
Publication of KR102406290B1 publication Critical patent/KR102406290B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Abstract

높은 홀딩 전압과 양방향 특성을 갖는 ESD 보호소자가 개시된다. 이는 종래의 LTDDSCR 구조에서 N+영역과 게이트를 추가하고, 추가한 N+영역을 P+브릿지 영역과 전기적으로 연결되도록 형성함으로써, 추가로 형성된 NPN 바이폴라 트랜지스터에 의해 정궤환 루프의 전류이득을 낮춰 높은 홀딩전압을 가질 수 있다. 또한, 정방향에 의한 ESD 방전과 역방향에 의한 ESD 방전이 서로 대칭되도록 방전되는 구조를 갖기 때문에 정방향에 의해 형성되는 높은 홀딩전압에 대한 효과를 역방향에서도 동일하게 적용되도록 할 수 있다.Disclosed is an ESD protection device having a high holding voltage and bidirectional characteristics. This is by adding an N+ region and a gate in the conventional LTDDSCR structure, and forming the added N+ region to be electrically connected to the P+ bridge region. can have In addition, since the ESD discharge in the forward direction and the ESD discharge in the reverse direction are discharged so that they are symmetrical to each other, the effect on the high holding voltage formed in the forward direction can be applied equally in the reverse direction.

Description

SCR 기반의 높은 홀딩 전압을 갖는 듀얼 구조의 ESD 보호소자{SCR-Based Dual-Directional ESD Protection Device with High Holding Voltage}SCR-Based Dual-Directional ESD Protection Device with High Holding Voltage

본 발명은 ESD 보호소자에 관한 것으로, 더욱 상세하게는 높은 홀딩 전압과 양방향 특성을 갖는 ESD 보호소자에 관한 것이다.The present invention relates to an ESD protection device, and more particularly, to an ESD protection device having a high holding voltage and bidirectional characteristics.

정전기 방전(ESD: Electrostatic Discharge) 현상은 반도체 제품의 품질과 신뢰성에 큰 영향을 끼치는 요소로 내부 IC와 연결되는 I/O 나 Power Clamp 단 사이에 삽입하여 내부 IC를 보호한다. 반도체 공정 산업의 발달로 집적도는 더욱 향상되어가면서 ESD 현상으로부터 신뢰성을 확보하기 위해 저면적, 고감내 ESD 보호장치를 필요로하고 있다. 일반적으로 알려진 양방향 ESD 보호소자인 LTDDSCR(Low Triggering Dual-Directional Silicon Controlled Rectifier)가 단방향 ESD 보호소자에 비해 우수한 면적효율과 높은 신뢰성을 지니고 있다.Electrostatic discharge (ESD) is a factor that greatly affects the quality and reliability of semiconductor products. It is inserted between the I/O or Power Clamp terminals connected to the internal IC to protect the internal IC. As the degree of integration is further improved due to the development of the semiconductor process industry, a low-area, high-resistance ESD protection device is required to secure reliability from ESD phenomenon. A commonly known bidirectional ESD protection device, LTDDSCR (Low Triggering Dual-Directional Silicon Controlled Rectifier), has superior areal efficiency and high reliability compared to a unidirectional ESD protection device.

도 1은 종래의 LTDDSCR을 나타낸 단면도이다.1 is a cross-sectional view showing a conventional LTDDSCR.

도 1을 참조하면, 종래의 LTDDSCR(100)은 기판(101)상에 딥 N웰(110)이 형성되고, 딥 N웰 상에 제1 P웰(120), 제2 P웰(140) 및 N웰(130)이 형성된다. 제1 P웰(120) 상에는 제 1 P+ 영역(121)과 제1 N+ 영역(122)이 형성되어 제1 단자(T1)로서 기능하고, 제2 P웰(140) 상에는 제2 P+ 영역(142)과 제2 N+영역(141)이 형성되어 제2 단자(T2)로서 기능한다. 또한, 제1 P웰(120) 및 N웰(130)과 접하도록 제1 P+브릿지 영역(102)이 형성되고, N웰(130) 및 제2 P웰(140)과 접하도록 제2 P+브릿지 영역(103)이 형성된다.Referring to FIG. 1 , in the conventional LTDDSCR 100 , a deep N-well 110 is formed on a substrate 101 , and a first P-well 120 , a second P-well 140 and An N well 130 is formed. A first P+ region 121 and a first N+ region 122 are formed on the first P well 120 to function as a first terminal T1 , and a second P+ region 142 is formed on the second P well 140 . ) and the second N + region 141 are formed to function as the second terminal T2 . In addition, the first P+ bridge region 102 is formed in contact with the first P-well 120 and the N-well 130 , and the second P+ bridge is in contact with the N-well 130 and the second P-well 140 . A region 103 is formed.

이러한 종래의 LTDDSCR(100)은 제1 단자(T1) 또는 제2 단자(T2)로 ESD 전류가 유입되면, 두 개의 NPN 바이폴라 트랜지스터(Q1,Q2)와 하나의 PNP 바이폴라 트랜지스터(Q3)의 동작에 의해 ESD 전류를 방전시킨다. 허나, 종래의 LTDDSCR(100)은 낮은 홀딩전압에 따른 래치-업에 의해 내부회로가 파손되는 문제가 발생된다.In this conventional LTDDSCR 100, when an ESD current flows into the first terminal T1 or the second terminal T2, the operation of two NPN bipolar transistors Q1 and Q2 and one PNP bipolar transistor Q3 is ESD current is discharged by However, the conventional LTDDSCR 100 has a problem in that the internal circuit is damaged by latch-up according to a low holding voltage.

한국특허공개 10-2017-0071676Korean Patent Publication 10-2017-0071676

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, 종래의 LTDDSCR 구조에서 게이트 및 N+영역을 추가함으로써 높은 홀딩 전압과 양방향 특성을 갖는 ESD 보호소자를 제공하는데 있다.The present invention is to solve the problems of the prior art described above. That is, to provide an ESD protection device having a high holding voltage and bidirectional characteristics by adding a gate and an N+ region in the conventional LTDDSCR structure.

상기 과제를 해결하기 위한 본 발명은 반도체 기판, 상기 반도체 기판 상에 형성된 딥 N웰, 상기 딥 N웰 상에 형성되고, 제1 P+영역, 제1 N+영역 및 제2 N+영역이 형성된 제1 P웰, 상기 딥 N웰 상에 형성되되 상기 제1 P웰과 접하도록 형성된 N웰, 상기 딥 N웰 상에 형성되되 상기 N웰과 접하도록 형성되고, 제3 N+영역, 제4 N+영역 및 제2 P+영역이 형성된 제2 P웰, 상기 제1 P웰과 상기 N웰에 접하도록 형성된 제1 P+브릿지 영역 및 상기 N웰과 상기 제2 P웰에 접하도록 형성된 제2 P+브릿지 영역을 포함한다.The present invention for solving the above problems is a semiconductor substrate, a deep N-well formed on the semiconductor substrate, and a first P formed on the deep N-well, in which a first P+ region, a first N+ region, and a second N+ region are formed. well, an N well formed on the deep N well and in contact with the first P well, a third N+ region, a fourth N+ region and a a second P-well having 2 P+ regions formed therein, a first P+ bridge region formed to contact the first P-well and the N-well, and a second P+ bridge region formed to be in contact with the N-well and the second P-well; .

상기 제1 N+영역과 상기 제2 N+영역 사이의 상기 제1 P웰 표면 상에 형성된 제1 게이트 및 상기 제3 N+영역과 상기 제4 N+영역 사이의 상기 제2 P웰 표면 상에 형성된 제2 게이트를 포함할 수 있다.A first gate formed on the first P-well surface between the first N+ region and the second N+ region and a second formed on the second P-well surface between the third N+ region and the fourth N+ region It may include a gate.

상기 제2 N+영역과 상기 제1 P+브릿지 영역은 서로 전기적으로 연결되고, 상기 제2 P+브릿지 영역과 상기 제3 N+영역은 서로 전기적으로 연결될 수 있다.The second N+ region and the first P+ bridge region may be electrically connected to each other, and the second P+ bridge region and the third N+ region may be electrically connected to each other.

상기 제1 P+영역과 상기 제1 N+영역은 제1 단자에 연결되고, 상기 제4 N+영역 및 상기 제2 P+영역은 제2 단자에 연결될 수 있다.The first P+ region and the first N+ region may be connected to a first terminal, and the fourth N+ region and the second P+ region may be connected to a second terminal.

상기 제1 P+브릿지 영역, 상기 N웰 및 상기 제2 P+브릿지 영역에 의해 형성된 PNP 바이폴라 트랜지스터, 상기 N웰, 상기 제2 P웰 및 상기 제4 N+영역에 의해 형성된 제1 NPN 바이폴라 트랜지스터, 상기 제3 N+영역, 상기 제2 P웰 및 상기 제4 N+영역에 의해 형성된 제2 NPN 바이폴라 트랜지스터, 상기 N웰, 상기 제1 P웰 및 상기 제1 N+영역에 의해 형성된 제3 NPN 바이폴라 트랜지스터 및 상기 제1 N+영역, 상기 제1 P웰 및 상기 제2 N+영역에 의해 형성된 제4 NPN 바이폴라 트랜지스터를 포함할 수 있다.A PNP bipolar transistor formed by the first P+ bridge region, the N well and the second P+ bridge region, a first NPN bipolar transistor formed by the N well, the second P well and the fourth N+ region, the first 3 N+ region, a second NPN bipolar transistor formed by the second P well and the fourth N+ region, a third NPN bipolar transistor formed by the N well, the first P well and the first N+ region, and the first N+ region and a fourth NPN bipolar transistor formed by 1 N+ region, the first P well, and the second N+ region.

상기 제2 NPN 바이폴라 트랜지스터는, 컬렉터가 상기 PNP 바이폴라 트랜지스터의 컬렉터와 연결되고, 이미터가 상기 제2 단자와 연결될 수 있다.In the second NPN bipolar transistor, a collector may be connected to a collector of the PNP bipolar transistor, and an emitter may be connected to the second terminal.

상기 제4 NPN 바이폴라 트랜지스터는, 컬렉터가 상기 PNP 바이폴라 트랜지스터의 컬렉터와 연결되고, 이미터가 상기 제1 단자와 연결될 수 있다.In the fourth NPN bipolar transistor, a collector may be connected to a collector of the PNP bipolar transistor, and an emitter may be connected to the first terminal.

상기 제1 단자로 유입된 ESD 전류는, 컬렉터가 서로 전기적으로 연결되는 상기 PNP 바이폴라 트랜지스터 및 상기 제2 NPN 바이폴라 트랜지스터에 의해 제2 단자로 방전될 수 있다.The ESD current flowing into the first terminal may be discharged to the second terminal by the PNP bipolar transistor and the second NPN bipolar transistor having collectors electrically connected to each other.

상기 제2 단자로 유입된 ESD 전류는, 컬렉터가 서로 전기적으로 연결되는 상기 PNP 바이폴라 트랜지스터 및 상기 제4 NPN 바이폴라 트랜지스터에 의해 제1 단자로 방전될 수 있다.The ESD current flowing into the second terminal may be discharged to the first terminal by the PNP bipolar transistor and the fourth NPN bipolar transistor having collectors electrically connected to each other.

상기 제1 P+영역, 상기 제1 N+영역, 상기 제2 N+영역 및 상기 제1 P+브릿지 영역은 상기 N웰을 중심으로, 상기 제2 P+영역, 상기 제4 N+영역, 상기 제3 N+영역 및 상기 제2 P+브릿지 영역과 서로 대칭되도록 형성될 수 있다.The first P+ region, the first N+ region, the second N+ region, and the first P+ bridge region include the second P+ region, the fourth N+ region, the third N+ region and It may be formed to be symmetrical to the second P+ bridge region.

본 발명에 따르면, 종래의 LTDDSCR 구조에서 N+영역과 게이트를 추가하고, 추가한 N+영역을 P+브릿지 영역과 전기적으로 연결되도록 형성함으로써, 추가로 형성된 NPN 바이폴라 트랜지스터에 의해 정궤환 루프의 이득을 낮춰 높은 홀딩전압을 가질 수 있다.According to the present invention, by adding an N+ region and a gate in the conventional LTDDSCR structure, and forming the added N+ region to be electrically connected to the P+ bridge region, the gain of the positive feedback loop is lowered by an additionally formed NPN bipolar transistor It may have a holding voltage.

또한, 정방향에 의한 ESD 방전과 역방향에 의한 ESD 방전이 서로 대칭되도록 방전되는 구조를 갖기 때문에 정방향에 의해 형성되는 높은 홀딩전압에 대한 효과를 역방향에서도 동일하게 적용되도록 할 수 있다.In addition, since the ESD discharge in the forward direction and the ESD discharge in the reverse direction are discharged so that they are symmetrical to each other, the effect on the high holding voltage formed in the forward direction can be applied equally in the reverse direction.

더 나아가, 낮은 홀딩 전압으로 인한 래치-업(Latch-up) 현상을 미연에 방지하여 내부회로를 보호할 수 있기 때문에 안정적으로 ESD 전류를 방전 할 수 있다. 따라서 일반적인 I/O 및 파워클램프를 지니는 IC(Integrated circuit)에 적용이 가능함으로 활동분야가 광범위하다.Furthermore, since it is possible to protect the internal circuit by preventing the latch-up phenomenon caused by the low holding voltage in advance, the ESD current can be discharged stably. Therefore, it can be applied to IC (Integrated Circuit) with general I/O and power clamp, so the field of activity is wide.

본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical effects of the present invention are not limited to those mentioned above, and other technical effects not mentioned will be clearly understood by those skilled in the art from the following description.

도 1은 종래의 LTDDSCR을 나타낸 단면도이다.
도 2는 본 발명의 실시예에 따른 ESD 보호소자를 도시한 도면이다.
도 3은 본 발명에 따른 ESD 보호소자와 종래의 LTDDSCR의 전압-전류 특성을 비교하기 위한 그래프이다.1 is a cross-sectional view showing a conventional LTDDSCR.
2 is a view showing an ESD protection device according to an embodiment of the present invention.
3 is a graph for comparing the voltage-current characteristics of the ESD protection device according to the present invention and the conventional LTDDSCR.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Since the present invention can apply various transformations and can have various embodiments, specific embodiments are illustrated in the drawings and described in detail in the detailed description. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the present invention, if it is determined that a detailed description of a related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings. do it with

도 2는 본 발명의 실시예에 따른 ESD 보호소자를 도시한 도면이다.2 is a view showing an ESD protection device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명에 따른 ESD 보호소자(200)는 반도체 기판(201)을 포함하며, 반도체 기판(201)은 P형 반도체 기판일 수 있다.Referring to FIG. 2 , the ESD protection device 200 according to the present invention includes a semiconductor substrate 201 , and the semiconductor substrate 201 may be a P-type semiconductor substrate.

반도체 기판(201) 상에는 딥 N웰(210)이 형성될 수 있고, 딥 N웰(210) 상에는 제1 P웰(220), N웰(230) 및 제2 P웰(240)이 형성될 수 있다.A deep N-well 210 may be formed on the semiconductor substrate 201 , and a first P-well 220 , an N-well 230 , and a second P-well 240 may be formed on the deep N-well 210 . have.

일예로, 제1 P웰(220)은 딥 N웰(210) 상에 형성되되, N웰(230)의 일측에 접하도록 형성될 수 있고, 제2 P웰(240)은 딥 N웰(210) 상에 형성되되, N웰(230)의 타측에 접하도록 형성될 수 있다.For example, the first P-well 220 is formed on the deep N-well 210 , and may be formed to be in contact with one side of the N-well 230 , and the second P-well 240 is the deep N-well 210 . ), and may be formed to contact the other side of the N-well 230 .

제1 P웰(220) 상에는 제1 P+영역(221), 제1 N+영역(222) 및 제2 N+영역(223)이 서로 이격되도록 형성될 수 있다. 제1 P+영역(221)은 제1 N+영역(222)과 함께 제1 단자(T1)와 전기적으로 연결될 수 있다. 여기서, 제1 단자(T1)는 애노드(anode) 단자로서 기능할 수 있다. 또한, 서로 이격된 제1 N+영역(222)과 제2 N+영역(223) 사이의 제1 P웰(220) 표면 상에는 제1 게이트(224)가 형성되어, 제1 N+영역(222) 및 제2 N+영역(223)과 함께 제1 NMOS를 형성할 수 있다.A first P+ region 221 , a first N+ region 222 , and a second N+ region 223 may be formed on the first P well 220 to be spaced apart from each other. The first P+ region 221 may be electrically connected to the first terminal T1 together with the first N+ region 222 . Here, the first terminal T1 may function as an anode terminal. In addition, a first gate 224 is formed on the surface of the first P-well 220 between the first N+ region 222 and the second N+ region 223 that are spaced apart from each other, and the first N+ region 222 and the second N+ region 223 are formed. A first NMOS may be formed together with the 2 N+ region 223 .

제1 P웰(220)과 N웰(230)의 접합영역 상에는 제1 P+브릿지 영역(202)이 형성될 수 있다. 제1 P+브릿지 영역(202)은 제1 P웰(220) 상에 형성된 제2 N+영역(223)과 이격되도록 형성되되, 서로 전기적으로 연결될 수 있다. 즉, 제2 N+영역(223)은 제1 N+영역(222) 및 제1 게이트(224)와 함께 제1 NMOS를 형성하되, 제1 P+브릿지 영역(202)과는 전기적으로 연결되는 형태를 갖는다.A first P + bridge region 202 may be formed on the junction region of the first P well 220 and the N well 230 . The first P + bridge region 202 may be formed to be spaced apart from the second N + region 223 formed on the first P well 220 , and may be electrically connected to each other. That is, the second N+ region 223 forms a first NMOS together with the first N+ region 222 and the first gate 224 , but is electrically connected to the first P+ bridge region 202 . .

제2 P웰(240) 상에는 제3 N+영역(241), 제4 N+영역(242) 및 제2 P+영역(243)이 서로 이격되도록 형성될 수 있다. 제2 P+영역(243)은 제4 N+영역(242)과 함께 제2 단자(T2)와 전기적으로 연결될 수 있다. 여기서, 제2 단자(T2)는 캐소드(cathode) 단자로서 기능할 수 있다. 또한, 서로 이격된 제3 N+영역(241)과 제4 N+영역(242) 사이의 제2 P웰(240) 표면 상에는 제2 게이트(244)가 형성되어, 제3 N+영역(241) 및 제4 N+영역(242)과 함께 제2 NMOS를 형성할 수 있다.A third N+ region 241 , a fourth N+ region 242 , and a second P+ region 243 may be formed on the second P well 240 to be spaced apart from each other. The second P+ region 243 may be electrically connected to the second terminal T2 together with the fourth N+ region 242 . Here, the second terminal T2 may function as a cathode terminal. In addition, a second gate 244 is formed on the surface of the second P well 240 between the third N + region 241 and the fourth N + region 242 that are spaced apart from each other, so that the third N + region 241 and the third N + region 241 and the second A second NMOS may be formed together with the 4 N+ region 242 .

제2 P웰(240)과 N웰(230)의 접합영역 상에는 제2 P+브릿지 영역(203)이 형성될 수 있다. 제2 P+브릿지 영역(203)은 제2 P웰(240) 상에 형성된 제3 N+영역(241)과 이격되도록 형성되되, 서로 전기적으로 연결될 수 있다. 즉, 제3 N+영역(241)은 제4 N+영역(242) 및 제2 게이트(244)와 함께 제2 NMOS를 형성하되, 제2 P+브릿지 영역(203)과는 전기적으로 연결되는 형태를 갖는다.A second P+ bridge region 203 may be formed on the junction region of the second P well 240 and the N well 230 . The second P+ bridge region 203 may be formed to be spaced apart from the third N+ region 241 formed on the second P well 240 , and may be electrically connected to each other. That is, the third N+ region 241 forms a second NMOS together with the fourth N+ region 242 and the second gate 244 , but is electrically connected to the second P+ bridge region 203 . .

또한, 종래의 LTDDSCR(100)은 두 개의 NPN 바이폴라 트랜지스터(Q1,Q2)와 하나의 PNP 바이폴라 트랜지스터(Q3)가 형성될 수 있다. 허나, 본 발명에 따른 ESD 보호소자(200)는 종래의 LTDDSCR(100) 구조에서 제1 P웰(220)에 추가로 형성된 제2 N+영역(223) 및 제2 P웰(240)에 추가로 형성된 제3 N+영역(241)에 의해 두 개의 NPN 바이폴라 트랜지스터(Qn2,Qn4)가 추가로 형성될 수 있다.In addition, in the conventional LTDDSCR 100 , two NPN bipolar transistors Q1 and Q2 and one PNP bipolar transistor Q3 may be formed. However, the ESD protection device 200 according to the present invention is additionally formed in the second N + region 223 and the second P well 240 additionally formed in the first P well 220 in the conventional LTDDSCR 100 structure. Two NPN bipolar transistors Qn2 and Qn4 may be additionally formed by the formed third N+ region 241 .

일예로, 제1 단자(T1)로 ESD 전류 유입시, 본 발명에 따른 ESD 보호소자(200)는 제1 P+브릿지 영역(202), N웰(230) 및 제2 P+브릿지 영역(203)에 의해 PNP 바이폴라 트랜지스터(Qp)가 형성될 수 있다. 또한, N웰(230), 제2 P웰(240) 및 제4 N+영역(242)에 의해 제1 NPN 바이폴라 트랜지스터(Qn1), 제3 N+영역(241), 제2 P웰(240) 및 제4 N+영역(242)에 의해 제2 NPN 바이폴라 트랜지스터(Qn2)가 형성될 수 있다. 따라서, 제1 단자(T1)로 ESD 전류 유입시, 유입된 ESD 전류는 PNP 바이폴라 트랜지스터(Qp), 제1 NPN 바이폴라 트랜지스터(Qn1) 및 제2 NPN 바이폴라 트랜지스터(Qn2)의 턴온에 의해 제2 단자(T2)로 방전될 수 있다.For example, when the ESD current flows into the first terminal T1 , the ESD protection device 200 according to the present invention is applied to the first P + bridge region 202 , the N well 230 and the second P + bridge region 203 . Thus, a PNP bipolar transistor Qp may be formed. In addition, by the N well 230 , the second P well 240 , and the fourth N + region 242 , the first NPN bipolar transistor Qn1 , the third N + region 241 , the second P well 240 and A second NPN bipolar transistor Qn2 may be formed by the fourth N+ region 242 . Accordingly, when the ESD current flows into the first terminal T1, the ESD current flows into the second terminal by turning on the PNP bipolar transistor Qp, the first NPN bipolar transistor Qn1, and the second NPN bipolar transistor Qn2. (T2) can be discharged.

이때, PNP 바이폴라 트랜지스터(Qp)의 컬렉터(collector)에 해당하는 제2 P+브릿지 영역(203)이 제2 NPN 바이폴라 트랜지스터(Qn2)의 컬렉터에 해당하는 제3 N+영역(241)과 전기적으로 연결되어 있기 때문에 제2 NPN 바이폴라 트랜지스터(Qn2)를 통해 ESD 전류가 방전될 때, 제1 NPN 바이폴라 트랜지스터(Qn1)의 베이스로 유입되는 베이스 전류를 감소시킬 수 있다. 즉, 제1 NPN 바이폴라 트랜지스터(Qn1)의 베이스에 해당하는 제2 P웰(240)로 유입되는 베이스 전류를 감소시킬 수 있다. 따라서, PNP 바이폴라 트랜지스터(Qp)와 제1 NPN 바이폴라 트랜지스터(Qn1)로 구성된 정궤환 루프의 이득을 낮춰 높은 홀딩 전압을 가질 수 있다.At this time, the second P+ bridge region 203 corresponding to the collector of the PNP bipolar transistor Qp is electrically connected to the third N+ region 241 corresponding to the collector of the second NPN bipolar transistor Qn2. Therefore, when the ESD current is discharged through the second NPN bipolar transistor Qn2, the base current flowing into the base of the first NPN bipolar transistor Qn1 can be reduced. That is, the base current flowing into the second P well 240 corresponding to the base of the first NPN bipolar transistor Qn1 may be reduced. Accordingly, the gain of the positive feedback loop including the PNP bipolar transistor Qp and the first NPN bipolar transistor Qn1 may be lowered to have a high holding voltage.

또한, 제2 단자(T2)로 ESD 전류 유입시, 제1 P+브릿지 영역(202), N웰(230) 및 제2 P+브릿지 영역(203)에 의해 PNP 바이폴라 트랜지스터(Qp), N웰(230), 제1 P웰(220) 및 제1 N+영역(222)에 의해 제3 NPN 바이폴라 트랜지스터(Qn3) 및 제1 N+영역(222), 제1 P웰(220) 및 제2 N+영역(223)에 의해 제4 NPN 바이폴라 트랜지스터(Qn4)가 형성될 수 있다. 따라서, 제2 단자(T2)로 ESD 전류 유입시, 유입된 ESD 전류는 PNP 바이폴라 트랜지스터(Qp), 제3 NPN 바이폴라 트랜지스터(Qn3) 및 제4 NPN 바이폴라 트랜지스터(Qn4)의 턴온에 의해 제1 단자(T1)로 방전될 수 있다.In addition, when the ESD current flows into the second terminal T2 , the PNP bipolar transistor Qp and the N well 230 are formed by the first P+ bridge region 202 , the N well 230 , and the second P+ bridge region 203 . ), the first P well 220 and the first N + region 222 by the third NPN bipolar transistor Qn3 and the first N + region 222 , the first P well 220 and the second N + region 223 . ), the fourth NPN bipolar transistor Qn4 may be formed. Accordingly, when the ESD current flows into the second terminal T2, the ESD current flows into the first terminal by turning on the PNP bipolar transistor Qp, the third NPN bipolar transistor Qn3, and the fourth NPN bipolar transistor Qn4. (T1) can be discharged.

이때, PNP 바이폴라 트랜지스터(Qp)의 컬렉터에 해당하는 제1 P+브릿지 영역(202)이 제4 NPN 바이폴라 트랜지스터(Qn4)의 컬렉터에 해당하는 제2 N+영역(223)과 전기적으로 연결되어 있기 때문에 제4 NPN 바이폴라 트랜지스터(Qn4)를 통해 ESD 전류가 방전될 때, 제3 NPN 바이폴라 트랜지스터(Qn3)의 베이스로 유입되는 베이스 전류를 감소시킬 수 있다. 즉, 제3 NPN 바이폴라 트랜지스터(Qn3)의 베이스에 해당하는 제1 P웰(220)로 유입되는 베이스 전류를 감소시킬 수 있다. 따라서, 제2 단자(T2)로 ESD 전류가 유입되더라도, PNP 바이폴라 트랜지스터(Qp)와 제3 NPN 바이폴라 트랜지스터(Qn3)로 구성된 정궤환 루프의 이득을 낮출 수 있기 때문에 제1 단자(T1)로 ESD 전류가 유입됐을 때와 동일하게 높은 홀딩 전압을 가질 수 있다.At this time, since the first P+ bridge region 202 corresponding to the collector of the PNP bipolar transistor Qp is electrically connected to the second N+ region 223 corresponding to the collector of the fourth NPN bipolar transistor Qn4, When the ESD current is discharged through the 4 NPN bipolar transistor Qn4 , the base current flowing into the base of the third NPN bipolar transistor Qn3 may be reduced. That is, the base current flowing into the first P well 220 corresponding to the base of the third NPN bipolar transistor Qn3 may be reduced. Therefore, even when the ESD current flows into the second terminal T2 , the gain of the positive feedback loop composed of the PNP bipolar transistor Qp and the third NPN bipolar transistor Qn3 can be lowered. It can have the same high holding voltage as when current is introduced.

즉, 본 발명에 따른 ESD 보호소자(200)는 제1 P+영역(221), 제1 N+영역(222), 제2 N+영역(223) 및 제1 P+브릿지 영역(202)이 N웰(230)을 중심으로, 제2 P+영역(243), 제4 N+영역(242), 제3 N+영역(241) 및 제2 P+브릿지 영역(203)과 서로 대칭되도록 형성될 수 있다. 따라서, 정방향인 제1 단자(T1)로 유입되는 ESD 전류를 방전시킬 때뿐만 아니라, 역방향인 제2 단자(T2)로 유입되는 ESD 전류를 방전시킬 때도 높은 홀딩 전압을 가질 수 있다.That is, in the ESD protection device 200 according to the present invention, the first P + region 221 , the first N + region 222 , the second N + region 223 , and the first P + bridge region 202 are the N wells 230 . ), the second P+ region 243 , the fourth N+ region 242 , the third N+ region 241 , and the second P+ bridge region 203 may be formed to be symmetrical to each other. Accordingly, it is possible to have a high holding voltage not only when discharging the ESD current flowing into the first terminal T1 in the forward direction, but also when discharging the ESD current flowing into the second terminal T2 in the reverse direction.

도 2를 참조하여, 본 발명에 따른 ESD 보호소자의 동작을 설명하면 다음과 같다.Referring to FIG. 2, the operation of the ESD protection device according to the present invention will be described as follows.

정방향인 제1 단자(T1)에 ESD 전류가 유입되면, 유입되는 ESD 전류에 상응하여 제1 P웰(220)과 N웰(230)의 전위가 상승한다. 이에 따라, N웰(230)과 제2 P+브릿지 영역(203) 사이에 역방향 바이어스가 인가된다.When the ESD current flows into the first terminal T1 in the forward direction, the potentials of the first P-well 220 and the N-well 230 increase in response to the flowing ESD current. Accordingly, a reverse bias is applied between the N well 230 and the second P+ bridge region 203 .

N웰(230)과 제2 P+브릿지 영역(203)의 접합의 계면에서 고에너지의 캐리어에 의한 원자의 충돌 이온화 현상이 발생된다. 즉, N웰(230)과 제2 P+브릿지 영역(203) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.At the interface of the junction between the N well 230 and the second P + bridge region 203 , collision ionization of atoms by high-energy carriers occurs. That is, a depletion region having a relatively large width is formed between the N well 230 and the second P+ bridge region 203 .

고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron-Hole Pair)을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 N웰(230)로 이동하고, 정공은 제2 P+브릿지 영역(203)을 거쳐 제2 P웰(240)로 이동한다. 따라서, N웰(230)로부터 제2 P+브릿지 영역(203)을 거쳐 제2 P웰(240)로 역방향 전류가 형성되는 애벌런치 항복(Avalanche Breakdown)이 발생된다. 여기서, 애벌런치 항복을 도핑농도가 높은 제2 P+브릿지 영역(203)과 N웰(230) 간에 발생되도록 함으로써 낮은 항복전압이 발생되어 트리거 전압을 낮출 수 있다.The high-energy carriers cause ionization collisions with the lattice in the depletion region, forming electron-hole pairs. Electrons formed through ionization collisions formed in the depletion region move to the N well 230 by the electric field, and holes move to the second P well 240 through the second P + bridge region 203 . Accordingly, an avalanche breakdown occurs in which a reverse current is formed from the N well 230 to the second P well 240 through the second P + bridge region 203 . Here, by causing the avalanche breakdown to occur between the second P+ bridge region 203 having a high doping concentration and the N well 230 , a low breakdown voltage is generated to lower the trigger voltage.

계속해서, 제2 P웰(240)로 이동한 정공에 의해 제2 P웰(240)의 전위가 상승되고, 이로 인해 제4 N+영역(242)과 제2 P웰(240)의 접합에 순방향 턴온을 발생시킨다. 따라서, 제1 P+브릿지 영역(202), N웰(230) 및 제2 P+브릿지 영역(203)으로 형성된 PNP 바이폴라 트랜지스터(Qp)가 턴온되고, N웰(230), 제2 P웰(240) 및 제4 N+영역(242)으로 형성된 제1 NPN 바이폴라 트랜지스터(Qn1)가 턴온되며, 제3 N+영역(241), 제2 P웰(240) 및 제4 N+영역(242)으로 형성된 제2 NPN 바이폴라 트랜지스터(Qn2)가 턴온된다.Subsequently, the potential of the second P well 240 is increased by the holes moved to the second P well 240 , which leads to a forward direction at the junction of the fourth N + region 242 and the second P well 240 . turn on occurs. Accordingly, the PNP bipolar transistor Qp formed with the first P + bridge region 202 , the N well 230 and the second P + bridge region 203 is turned on, and the N well 230 and the second P well 240 are turned on. and the first NPN bipolar transistor Qn1 formed of the fourth N + region 242 is turned on, and the second NPN formed of the third N + region 241 , the second P well 240 and the fourth N + region 242 is turned on. The bipolar transistor Qn2 is turned on.

따라서, 턴온 된 PNP 바이폴라 트랜지스터(Qp), 제1 NPN 바이폴라 트랜지스터(Qn1) 및 제2 NPN 바이폴라 트랜지스터(Qn2)에 의해 SCR이 트리거 된다. SCR의 트리거 동작 이후에 홀딩 전압을 유지하는 래치모드(Latch-mode)로 동작되며, 래치모드에 의한 래치 동작으로 인해 SCR이 동작하게 되면서 제1 단자(T1)로 유입된 ESD 전류는 제2 단자(T2)를 통해 방전된다.Accordingly, SCR is triggered by the turned-on PNP bipolar transistor Qp, the first NPN bipolar transistor Qn1, and the second NPN bipolar transistor Qn2. After the trigger operation of the SCR, it operates in a latch-mode that maintains the holding voltage. As the SCR operates due to the latch operation by the latch mode, the ESD current flowing into the first terminal T1 is transferred to the second terminal. It is discharged through (T2).

즉, PNP 바이폴라 트랜지스터(Qp)와 제1 NPN 바이폴라 트랜지스터(Qn1)의 정궤환 작용에 의해 ESD 전류가 방전되고, ESD 전류가 방전될 때, PNP 바이폴라 트랜지스터(Qp)의 컬렉터에 해당하는 제2 P+브릿지 영역(203)과 전기적으로 연결된 제2 NPN 바이폴라 트랜지스터(Qn2)의 정궤환 루프에 의해서도 ESD 전류가 제2 단자(T2)로 방전된다. 이때, 제2 NPN 바이폴라 트랜지스터(Qn2)에 의해 방전되는 전류 패스에 의해 제1 NPN 바이폴라 트랜지스터(Qn1)의 베이스에 해당하는 제2 P웰(240)로 유입되는 베이스 전류를 감소시킨다. 따라서, PNP 바이폴라 트랜지스터(Qp)와 제1 NPN 바이폴라 트랜지스터(Qn1)로 구성된 정궤환 루프의 전류이득이 감소되도록 할 수 있기 때문에 높은 홀딩 전압을 가질 수 있다.That is, the ESD current is discharged by the positive feedback action of the PNP bipolar transistor Qp and the first NPN bipolar transistor Qn1, and when the ESD current is discharged, the second P+ corresponding to the collector of the PNP bipolar transistor Qp The ESD current is also discharged to the second terminal T2 by the positive feedback loop of the second NPN bipolar transistor Qn2 electrically connected to the bridge region 203 . At this time, the base current flowing into the second P well 240 corresponding to the base of the first NPN bipolar transistor Qn1 is reduced by the current path discharged by the second NPN bipolar transistor Qn2. Accordingly, since the current gain of the positive feedback loop including the PNP bipolar transistor Qp and the first NPN bipolar transistor Qn1 can be reduced, it is possible to have a high holding voltage.

계속해서, 역방향인 제2 단자(T2)에 ESD 전류가 유입되면, 유입되는 ESD 전류에 상응하여 제2 P웰(240)과 N웰(230)의 전위가 상승한다. 이에 따라, N웰(230)과 제1 P+브릿지 영역(202) 사이에 역방향 바이어스가 인가된다.Subsequently, when an ESD current flows into the second terminal T2 in the reverse direction, the potentials of the second P-well 240 and the N-well 230 increase in response to the flowing ESD current. Accordingly, a reverse bias is applied between the N well 230 and the first P + bridge region 202 .

N웰(230)과 제1 P+브릿지 영역(202)의 접합의 계면에서 고에너지의 캐리어에 의한 원자의 충돌 이온화 현상이 발생된다. 즉, N웰(230)과 제1 P+브릿지 영역(202) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.At the interface of the junction between the N well 230 and the first P + bridge region 202 , collision ionization of atoms by high-energy carriers occurs. That is, a depletion region having a relatively large width is formed between the N well 230 and the first P+ bridge region 202 .

고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 N웰(230)로 이동하고, 정공은 제1 P+브릿지 영역(202)을 거쳐 제1 P웰(220)로 이동한다. 따라서, N웰(230)로부터 제1 P+브릿지 영역(202)을 거쳐 제1 P웰(220)로 역방향 전류가 형성되는 애벌런치 항복이 발생된다. 여기서, 애벌런치 항복을 도핑농도가 높은 제1 P+브릿지 영역(202)과 N웰(230) 간에 발생되도록 함으로써 낮은 항복전압이 발생되어 트리거 전압을 낮출 수 있다.The high-energy carriers cause ionization collisions with the lattice in the depletion region, forming electron-hole pairs. Electrons formed through ionization collisions formed in the depletion region move to the N well 230 by the electric field, and holes move to the first P well 220 through the first P + bridge region 202 . Accordingly, an avalanche breakdown occurs in which a reverse current is formed from the N-well 230 to the first P-well 220 through the first P+ bridge region 202 . Here, by allowing the avalanche breakdown to occur between the first P+ bridge region 202 and the N well 230 having a high doping concentration, a low breakdown voltage is generated to lower the trigger voltage.

제1 P웰(220)로 이동한 정공에 의해 제1 P웰(220)의 전위가 상승되고, 이로 인해 제1 N+영역(222)과 제1 P웰(220)의 접합에 순방향 턴온을 발생시킨다. 따라서, 제1 P+브릿지 영역(202), N웰(230) 및 제2 P+브릿지 영역(203)으로 형성된 PNP 바이폴라 트랜지스터(Qp)가 턴온되고, N웰(230), 제1 P웰(220) 및 제1 N+영역(222)에 의해 형성된 제3 NPN 바이폴라 트랜지스터(Qn3)가 턴온되며, 제1 N+영역(222), 제1 P웰(220) 및 제2 N+영역(223)에 의해 형성된 제4 NPN 바이폴라 트랜지스터(Qn4)가 턴온된다.The potential of the first P-well 220 is increased by the holes moved to the first P-well 220 , thereby generating a forward turn-on at the junction of the first N+ region 222 and the first P-well 220 . make it Accordingly, the PNP bipolar transistor Qp formed with the first P + bridge region 202 , the N well 230 and the second P + bridge region 203 is turned on, and the N well 230 and the first P well 220 are turned on. and the third NPN bipolar transistor Qn3 formed by the first N+ region 222 is turned on, and the third NPN bipolar transistor Qn3 formed by the first N+ region 222, the first P-well 220 and the second N+ region 223 is turned on. 4 NPN bipolar transistor Qn4 is turned on.

따라서, 턴온 된 PNP 바이폴라 트랜지스터(Qp), 제3 NPN 바이폴라 트랜지스터(Qn3) 및 제4 NPN 바이폴라 트랜지스터(Qn4)에 의해 SCR이 트리거 된다. SCR의 트리거 동작 이후에 홀딩 전압을 유지하는 래치모드로 동작되며, 래치모드에 의한 래치 동작으로 인해 SCR이 동작하게 되면서 제2 단자(T2)로 유입된 ESD 전류는 제1 단자(T1)를 통해 방전된다.Accordingly, the SCR is triggered by the turned-on PNP bipolar transistor Qp, the third NPN bipolar transistor Qn3, and the fourth NPN bipolar transistor Qn4. After the trigger operation of the SCR, it operates in a latch mode that maintains the holding voltage. As the SCR operates due to the latch operation by the latch mode, the ESD current flowing into the second terminal T2 flows through the first terminal T1. discharged

즉, PNP 바이폴라 트랜지스터(Qp)와 제3 NPN 바이폴라 트랜지스터(Qn3)의 정궤환 작용에 의해 ESD 전류가 방전되고, ESD 전류가 방전될 때, PNP 바이폴라 트랜지스터(Qp)의 컬렉터에 해당하는 제1 P+브릿지 영역(202)과 전기적으로 연결된 제4 NPN 바이폴라 트랜지스터(Qn4)의 정궤환 루프에 의해서도 ESD 전류가 제1 단자(T1)로 방전된다. 이때, 제4 NPN 바이폴라 트랜지스터(Qn4)에 의해 방전되는 전류 패스에 의해 제3 NPN 바이폴라 트랜지스터(Qn3)의 베이스에 해당하는 제1 P웰(220)로 유입되는 베이스 전류를 감소시킨다.That is, the ESD current is discharged by the positive feedback action of the PNP bipolar transistor Qp and the third NPN bipolar transistor Qn3, and when the ESD current is discharged, the first P+ corresponding to the collector of the PNP bipolar transistor Qp The ESD current is also discharged to the first terminal T1 by the positive feedback loop of the fourth NPN bipolar transistor Qn4 electrically connected to the bridge region 202 . At this time, the base current flowing into the first P well 220 corresponding to the base of the third NPN bipolar transistor Qn3 is reduced by the current path discharged by the fourth NPN bipolar transistor Qn4.

따라서, 정방향에서와 같이, 역방향에서도 PNP 바이폴라 트랜지스터(Qp)와 제3 NPN 바이폴라 트랜지스터(Qn3)로 구성된 정궤환 루프의 전류이득이 감소되도록 할 수 있기 때문에 높은 홀딩 전압을 가질 수 있다.Therefore, as in the forward direction, it is possible to have a high holding voltage because the current gain of the positive feedback loop composed of the PNP bipolar transistor Qp and the third NPN bipolar transistor Qn3 can be reduced even in the reverse direction.

이는, 제1 P+영역(221), 제1 N+영역(222), 제2 N+영역(223) 및 제1 P+브릿지 영역(202)이 N웰(230)을 중심으로, 제2 P+영역(243), 제4 N+영역(242), 제3 N+영역(241) 및 제2 P+브릿지 영역(203)과 서로 대칭되도록 형성되어 있기 때문에, 정방향인 제1 단자(T1)로 유입되는 ESD 전류를 방전시킬 때뿐만 아니라, 역방향인 제2 단자(T2)로 유입되는 ESD 전류를 방전시킬 때도 높은 홀딩 전압을 가질 수 있다.This means that the first P+ region 221 , the first N+ region 222 , the second N+ region 223 , and the first P+ bridge region 202 have the N well 230 as the center, and the second P+ region 243 . ), the fourth N + region 242 , the third N + region 241 , and the second P + bridge region 203 are formed to be symmetrical with each other, so that the ESD current flowing into the first terminal T1 in the positive direction is discharged. It may have a high holding voltage when discharging the ESD current flowing into the second terminal T2 in the reverse direction as well as when the ESD current is discharged.

도 3은 본 발명에 따른 ESD 보호소자와 종래의 LTDDSCR의 전압-전류 특성을 비교하기 위한 그래프이다.3 is a graph for comparing the voltage-current characteristics of the ESD protection device according to the present invention and the conventional LTDDSCR.

본 발명에 따른 ESD 보호소자(200)와 종래의 LTDDSCR(100)의 특성을 확인하기 위한 실험은 Synopsys사의 TCAD Simulator를 이용하여 실험을 실시하였으며, 실험한 결과는 도 3의 실험 결과와 같다.An experiment to confirm the characteristics of the ESD protection device 200 according to the present invention and the conventional LTDDSCR 100 was conducted using a TCAD Simulator manufactured by Synopsys, and the experimental results are the same as the experimental results of FIG. 3 .

도 3을 참조하면, 종래의 LTDDSCR(100)의 홀딩 전압은 2V로 측정된 반면, 본 발명에 따른 ESD 보호소자(200)의 경우 4.2V로 측정되었으며, 이는 본 발명에 따른 ESD 보호소자(200)가 종래의 LTDDSCR(100) 보다 약 1.2V정도 홀딩 전압이 증가한 것을 확인할 수 있다.Referring to FIG. 3 , the holding voltage of the conventional LTDDSCR 100 was measured to be 2V, whereas the ESD protection device 200 according to the present invention was measured to be 4.2V, which is the ESD protection device 200 according to the present invention. ), it can be seen that the holding voltage is increased by about 1.2V compared to the conventional LTDDSCR (100).

상술한 바와 같이, 본 발명에 따른 ESD 보호소자(200)는 종래의 LTDDSCR(100) 구조에서 N+영역과 게이트를 추가하고, 추가한 N+영역을 P+브릿지 영역과 전기적으로 연결되도록 형성함으로써, 추가로 형성된 NPN 바이폴라 트랜지스터에 의해 정궤환 루프의 전류이득을 낮춰 높은 홀딩전압을 가질 수 있다. 또한, 정방향에 의한 ESD 방전과 역방향에 의한 ESD 방전이 서로 대칭되도록 방전되는 구조를 갖기 때문에 정방향에 의해 형성되는 높은 홀딩전압에 대한 효과를 역방향에서도 동일하게 적용되도록 할 수 있다.As described above, in the ESD protection device 200 according to the present invention, an N + region and a gate are added in the conventional LTDDSCR 100 structure, and the added N + region is formed to be electrically connected to the P + bridge region. The formed NPN bipolar transistor can lower the current gain of the positive feedback loop to have a high holding voltage. In addition, since the ESD discharge in the forward direction and the ESD discharge in the reverse direction are discharged so that they are symmetrical to each other, the effect on the high holding voltage formed in the forward direction can be applied equally in the reverse direction.

한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.On the other hand, the embodiments of the present invention disclosed in the present specification and drawings are merely presented as specific examples to aid understanding, and are not intended to limit the scope of the present invention. It will be apparent to those of ordinary skill in the art to which the present invention pertains that other modifications based on the technical spirit of the present invention can be implemented in addition to the embodiments disclosed herein.

201 : 반도체 기판 202 : 제1 P+브릿지 영역
203 : 제2 P+브릿지 영역 210 : 딥 N웰
220 : 제1 P웰 221 : 제1 P+영역
222 : 제1 N+영역 223 : 제2 N+영역
224 : 제1 게이트 230 : N웰
240 : 제2 P웰 241 : 제3 N+영역
242 : 제4 N+영역 243 : 제2 P+영역
244 : 제2 게이트201: semiconductor substrate 202: first P + bridge region
203: second P + bridge region 210: deep N well
220: first P well 221: first P+ region
222: first N+ region 223: second N+ region
224: first gate 230: N well
240: second P well 241: third N+ region
242: fourth N+ region 243: second P+ region
244: second gate

Claims (10)

반도체 기판;
상기 반도체 기판 상에 형성된 딥 N웰;
상기 딥 N웰 상에 형성되고, 제1 P+영역, 제1 N+영역 및 제2 N+영역이 형성된 제1 P웰;
상기 딥 N웰 상에 형성되되 상기 제1 P웰과 접하도록 형성된 N웰;
상기 딥 N웰 상에 형성되되 상기 N웰과 접하도록 형성되고, 제3 N+영역, 제4 N+영역 및 제2 P+영역이 형성된 제2 P웰;
상기 제1 P웰과 상기 N웰에 접하도록 형성된 제1 P+브릿지 영역; 및
상기 N웰과 상기 제2 P웰에 접하도록 형성된 제2 P+브릿지 영역을 포함하는 ESD 보호소자.semiconductor substrate;
a deep N-well formed on the semiconductor substrate;
a first P well formed on the deep N well and having a first P+ region, a first N+ region, and a second N+ region;
an N well formed on the deep N well and in contact with the first P well;
a second P well formed on the deep N well and in contact with the N well and having a third N+ region, a fourth N+ region, and a second P+ region;
a first P+ bridge region formed to be in contact with the first P-well and the N-well; and
and a second P+ bridge region formed to be in contact with the N-well and the second P-well. 제1항에 있어서,
상기 제1 N+영역과 상기 제2 N+영역 사이의 상기 제1 P웰 표면 상에 형성된 제1 게이트; 및
상기 제3 N+영역과 상기 제4 N+영역 사이의 상기 제2 P웰 표면 상에 형성된 제2 게이트를 포함하는 ESD 보호소자.The method of claim 1,
a first gate formed on the first P-well surface between the first N+ region and the second N+ region; and
and a second gate formed on a surface of the second P well between the third N+ region and the fourth N+ region. 제1항에 있어서,
상기 제2 N+영역과 상기 제1 P+브릿지 영역은 서로 전기적으로 연결되고, 상기 제2 P+브릿지 영역과 상기 제3 N+영역은 서로 전기적으로 연결되는 것인 ESD 보호소자.The method of claim 1,
The second N+ region and the first P+ bridge region are electrically connected to each other, and the second P+ bridge region and the third N+ region are electrically connected to each other. 제1항에 있어서,
상기 제1 P+영역과 상기 제1 N+영역은 제1 단자에 연결되고,
상기 제4 N+영역 및 상기 제2 P+영역은 제2 단자에 연결되는 것인 ESD 보호소자.The method of claim 1,
The first P+ region and the first N+ region are connected to a first terminal,
The fourth N+ region and the second P+ region are connected to a second terminal ESD protection device. 제4항에 있어서,
상기 제1 P+브릿지 영역, 상기 N웰 및 상기 제2 P+브릿지 영역에 의해 형성된 PNP 바이폴라 트랜지스터;
상기 N웰, 상기 제2 P웰 및 상기 제4 N+영역에 의해 형성된 제1 NPN 바이폴라 트랜지스터;
상기 제3 N+영역, 상기 제2 P웰 및 상기 제4 N+영역에 의해 형성된 제2 NPN 바이폴라 트랜지스터;
상기 N웰, 상기 제1 P웰 및 상기 제1 N+영역에 의해 형성된 제3 NPN 바이폴라 트랜지스터; 및
상기 제1 N+영역, 상기 제1 P웰 및 상기 제2 N+영역에 의해 형성된 제4 NPN 바이폴라 트랜지스터를 포함하는 ESD 보호소자.5. The method of claim 4,
a PNP bipolar transistor formed by the first P+ bridge region, the N well, and the second P+ bridge region;
a first NPN bipolar transistor formed by the N well, the second P well, and the fourth N+ region;
a second NPN bipolar transistor formed by the third N+ region, the second P well, and the fourth N+ region;
a third NPN bipolar transistor formed by the N well, the first P well, and the first N+ region; and
and a fourth NPN bipolar transistor formed by the first N+ region, the first P-well, and the second N+ region. 제5항에 있어서,
상기 제2 NPN 바이폴라 트랜지스터는, 컬렉터가 상기 PNP 바이폴라 트랜지스터의 컬렉터와 연결되고, 이미터가 상기 제2 단자와 연결되는 것인 ESD 보호소자.6. The method of claim 5,
In the second NPN bipolar transistor, a collector is connected to a collector of the PNP bipolar transistor, and an emitter is connected to the second terminal. 제5항에 있어서,
상기 제4 NPN 바이폴라 트랜지스터는, 컬렉터가 상기 PNP 바이폴라 트랜지스터의 컬렉터와 연결되고, 이미터가 상기 제1 단자와 연결되는 것인 ESD 보호소자.6. The method of claim 5,
In the fourth NPN bipolar transistor, a collector is connected to a collector of the PNP bipolar transistor, and an emitter is connected to the first terminal. 제5항에 있어서,
상기 제1 단자로 유입된 ESD 전류는, 컬렉터가 서로 전기적으로 연결되는 상기 PNP 바이폴라 트랜지스터 및 상기 제2 NPN 바이폴라 트랜지스터에 의해 제2 단자로 방전되는 것인 ESD 보호소자.6. The method of claim 5,
The ESD current flowing into the first terminal is discharged to the second terminal by the PNP bipolar transistor and the second NPN bipolar transistor having collectors electrically connected to each other. 제5항에 있어서,
상기 제2 단자로 유입된 ESD 전류는, 컬렉터가 서로 전기적으로 연결되는 상기 PNP 바이폴라 트랜지스터 및 상기 제4 NPN 바이폴라 트랜지스터에 의해 제1 단자로 방전되는 것인 ESD 보호소자.6. The method of claim 5,
The ESD current flowing into the second terminal is discharged to the first terminal by the PNP bipolar transistor and the fourth NPN bipolar transistor having collectors electrically connected to each other. 제1항에 있어서,
상기 제1 P+영역, 상기 제1 N+영역, 상기 제2 N+영역 및 상기 제1 P+브릿지 영역은 상기 N웰을 중심으로, 상기 제2 P+영역, 상기 제4 N+영역, 상기 제3 N+영역 및 상기 제2 P+브릿지 영역과 서로 대칭되도록 형성되는 것인 ESD 보호소자.The method of claim 1,
The first P+ region, the first N+ region, the second N+ region, and the first P+ bridge region include the second P+ region, the fourth N+ region, the third N+ region and The ESD protection device that is formed to be symmetrical with the second P + bridge region.
KR1020210066865A 2021-05-25 2021-05-25 SCR-Based Dual-Directional ESD Protection Device with High Holding Voltage KR102406290B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210066865A KR102406290B1 (en) 2021-05-25 2021-05-25 SCR-Based Dual-Directional ESD Protection Device with High Holding Voltage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210066865A KR102406290B1 (en) 2021-05-25 2021-05-25 SCR-Based Dual-Directional ESD Protection Device with High Holding Voltage

Publications (1)

Publication Number Publication Date
KR102406290B1 true KR102406290B1 (en) 2022-06-07

Family

ID=81987011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210066865A KR102406290B1 (en) 2021-05-25 2021-05-25 SCR-Based Dual-Directional ESD Protection Device with High Holding Voltage

Country Status (1)

Country Link
KR (1) KR102406290B1 (en)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130047342A (en) * 2011-10-31 2013-05-08 단국대학교 산학협력단 Electrostatic discaharge protection device
KR20170071676A (en) 2015-12-15 2017-06-26 삼성전자주식회사 Electrostatic discharge protection device capable of adjusting holding voltage
KR20180066391A (en) * 2016-12-08 2018-06-19 한국전자통신연구원 Electrostatic discharge protection diode and electronic device including the same
KR20180116887A (en) * 2017-04-18 2018-10-26 단국대학교 산학협력단 Electrostatic Discharge Protection Device
KR101944189B1 (en) * 2017-07-20 2019-04-17 단국대학교 산학협력단 Electrostatic Discharge Protection Device
KR20190098322A (en) * 2018-02-14 2019-08-22 한국전자통신연구원 Electrostatic Discharge Protection Device
KR102142156B1 (en) * 2019-07-18 2020-08-06 단국대학교 산학협력단 Dual Structure Electrostatic Discharge Protection Device with High Holding Voltage

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130047342A (en) * 2011-10-31 2013-05-08 단국대학교 산학협력단 Electrostatic discaharge protection device
KR20170071676A (en) 2015-12-15 2017-06-26 삼성전자주식회사 Electrostatic discharge protection device capable of adjusting holding voltage
KR20180066391A (en) * 2016-12-08 2018-06-19 한국전자통신연구원 Electrostatic discharge protection diode and electronic device including the same
KR20180116887A (en) * 2017-04-18 2018-10-26 단국대학교 산학협력단 Electrostatic Discharge Protection Device
KR101944189B1 (en) * 2017-07-20 2019-04-17 단국대학교 산학협력단 Electrostatic Discharge Protection Device
KR20190098322A (en) * 2018-02-14 2019-08-22 한국전자통신연구원 Electrostatic Discharge Protection Device
KR102142156B1 (en) * 2019-07-18 2020-08-06 단국대학교 산학협력단 Dual Structure Electrostatic Discharge Protection Device with High Holding Voltage

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Xiaozong Huang 외 5명, A New High Holding Voltage Dual-Drection SCR with Optimized Semented Topology,IEEE Electron Device Letters ( Volume: 37, Issue: 10, Oct. 2016),2019.09.19 *
도경일 외 1명, Silicon-Controlled Rectifier-based Electrostatic Discharge Protection Circuit with Additional NPN Parastic Bipolar Junction Transitor for 5-V Application,Journal of semiconductor technology *

Similar Documents

Publication Publication Date Title
US8456785B2 (en) Semiconductor ESD device and method
KR101959117B1 (en) Electrostatic Discharge Protection Device
KR102142156B1 (en) Dual Structure Electrostatic Discharge Protection Device with High Holding Voltage
KR101944189B1 (en) Electrostatic Discharge Protection Device
CN106684080B (en) Electrostatic discharge protection device including silicon controlled rectifier
KR101315990B1 (en) Electrostatic discaharge Protection Device
US20200273856A1 (en) Semiconductor integrated circuit including a protection circuit and semiconductor integrated circuit structure
KR20190098322A (en) Electrostatic Discharge Protection Device
US6717219B1 (en) High holding voltage ESD protection structure for BiCMOS technology
KR101592102B1 (en) Electrostatic Discharge protection circuit for low-voltage
US7888739B2 (en) Electrostatic discharge circuit and method of dissipating an electrostatic current
KR102406290B1 (en) SCR-Based Dual-Directional ESD Protection Device with High Holding Voltage
KR101281784B1 (en) Esd protection device
KR101699616B1 (en) Electrostatic Discharge Protection Device
KR102441898B1 (en) Dual-Directional ESD Protection Device with High Holding Voltage and Latch-Up Immunity
KR101524408B1 (en) Electrostatic Discharge protection circuit
KR102441903B1 (en) SCR-Based Dual-Directional ESD Protection Device with High Holding Voltage
KR102435708B1 (en) Bidirectional Electrostatic Discharge Protection Device with Low On-Resistance and High Holding Voltage
KR101258996B1 (en) Esd protection device
KR20200066853A (en) Electrostatic Discharge Protection Device having Dual Emitter Structure
KR102262041B1 (en) Electrostatic Discharge Protection Device
KR102139088B1 (en) Electrostatic Discharge Protection Device with High Holding Voltage
KR101944190B1 (en) Electrostatic Discharge Protection Device
KR102313939B1 (en) Gate-Grounded NMOS based Dual-Directional ESD Protection with High Holding Voltage
KR102166618B1 (en) Electrostatic discharge circuit and manufaturing method

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant