KR101943535B1 - 스위칭 목적들을 위한 디지털 스위칭 신호 시퀀스，상기 디지털 스위칭 신호 시퀀스를 디지털 오디오 정보 신호 내에 포함시키기 위한 장치，및 상기 스위칭 신호 시퀀스가 제공된 상기 정보 신호를 수신하기 위한 장치 - Google Patents

스위칭 목적들을 위한 디지털 스위칭 신호 시퀀스，상기 디지털 스위칭 신호 시퀀스를 디지털 오디오 정보 신호 내에 포함시키기 위한 장치，및 상기 스위칭 신호 시퀀스가 제공된 상기 정보 신호를 수신하기 위한 장치 Download PDF

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Abstract

디지털 스위칭 신호 시퀀스가 제안되고, 가능하다면, 침묵시 인간 청력의 음량 임계치 특성이 그 최고 민감도를 갖는 주파수보다 위에 놓이는 하이패스 컷-오프 주파수(도 5)를 이용하여, 이 스위칭 신호 시퀀스는 미리결정된 기간(T)의 이전에 디지털화된, 하이패스 필터링된 백색 잡음 신호로서 구현된다. 스위칭 신호 시퀀스는 스위칭 목적들(206)을 위해, 예컨대 두 개의 정보 신호들(201, 207) 사이를 스위칭하기 위해 사용된다.

Description

스위칭 목적들을 위한 디지털 스위칭 신호 시퀀스，상기 디지털 스위칭 신호 시퀀스를 디지털 오디오 정보 신호 내에 포함시키기 위한 장치，및 상기 스위칭 신호 시퀀스가 제공된 상기 정보 신호를 수신하기 위한 장치{DIGITAL SWITCHING SIGNAL SEQUENCE FOR SWITCHING PURPOSES, APPARATUS FOR INCLUDING SAID DIGITAL SWITCHING SIGNAL SEQUENCE IN A DIGITAL AUDIO INFORMATION SIGNAL, AND APPARATUS FOR RECEIVING THE INFORMATION SIGNAL PROVIDED WITH THE SWITCHING SIGNAL SEQUENCE}
본 발명은 스위칭 목적들을 위한 디지털 스위칭 신호 시퀀스, 상기 스위칭 신호 시퀀스를 디지털 정보 신호 내에 포함시키기 위한 장치, 및 상기 스위칭 신호 시퀀스가 제공된 정보 신호를 수신하기 위한 장치에 관한 것이다. 애플리케이션의 제1 경우는, 공유된 야간 프로그램의 시작시 또는 종료시 브로드캐스팅 서비스의 변경을 원격-제어하는 능력이다. 크로스페이딩(crossfading)이 프로그램의 콘텐츠들의 뒤를 이을 것이지만, 상기 프로그램은 브로드캐스팅하고 있는 스테이션에 의해 고정될 것이다. 오디오 및 스위칭 신호들의 상이한 신호 전파 시간들이 현재는 정확하게 검출될 수 없기 때문에, 이러한 방식으로 가능한 정확한 크로스페이딩 또는 스위칭이 없다.
본 발명은, 지금까지 사용된 스위칭 신호들보다 더 나은 특징들을 포함하고 스위칭 시점을 더욱 정확하게 결정하는 스위칭 신호를 제안하려고 의도된다.
본 발명에 따른 스위칭 신호 시퀀스는 청구항 제 1 항에 따라 특징지어진다. 스위칭 신호 시퀀스의 바람직한 실시예들은 청구항 제 2 항 및 제 3 항에 포함된다.
스위칭 신호 시퀀스를 디지털 정보 신호 내에 포함시키기 위한 장치는 청구항 제 4 항에 따라 특징지어진다. 이러한 장치의 바람직한 실시예들은 청구항 제 5 항 내지 제 9 항에 포함된다.
디지털 스위칭 신호 시퀀스가 제공된 정보 신호를 수신하기 위한 장치는 청구항 제 10 항에 따라 특징지어진다. 이러한 장치의 바람직한 실시예들은 청구항 제 11 항 내지 제 13 항에 포함된다.
본 발명에 따라, 스위칭 신호 시퀀스로서, 미리결정된 길이의 디지털화된 하이패스 필터링된 백색 잡음 신호를 취할 것이 제안된다. 침묵시 인간 청력의 음량 임계치 특성이 그 최고 민감도를 갖는 주파수들보다 위에 놓인, 이러한 잡음 신호의 하이패스 컷-오프 주파수에 의해, 심지어 정보 신호의 존재 없이, 이러한 스위칭 신호 시퀀스가 완전히 들리지 않는다. 정보 신호와 동시적인 송신에서, 시그널링에 대한 간섭 신호로서 동작하는 정보 신호가 상대적으로 볼 때 너무 강력하게 되지 않도록 스위칭 신호 시퀀스의 레벨을 대응하게 증가시킴으로써, 그 마스킹 효과(masking effect)가 활용된다.
본 발명은 도면들의 설명을 참조하여 추가로 예시될 것이다.
도 1은 스위칭 신호 시퀀스를 디지털 정보 신호 내에 포함시키기 위한 장치의 실시예를 도시한다.
도 2는 도 1에 따른 장치에 따라 생성된, 디지털 스위칭 신호 시퀀스가 제공된 정보 신호를 수신하기 위한 장치의 실시예를 도시한다.
도 3은 수신기가 오디오 신호로부터 스위칭 신호 시퀀스를 제거할 수 있는 제2 실시예를 도시한다.
도 4는 본 발명에 따라 디지털 스위칭 신호 시퀀스의 제1 실시예를 개략적으로 도시한다.
도 5는 수신기의 검출기 회로 내에 저장된 디지털 스위칭 신호 시퀀스의 버전과 정보 신호 사이의 상호 상관의 결과로서 상호 상관 신호를 도시한다.
도 6은 본 발명에 따라 디지털 스위칭 신호 시퀀스를 이용한 제2 실시예를 개략적으로 도시한다.
도 7은 본 발명에 따라 디지털 스위칭 신호 시퀀스를 이용한 제2 실시예를 개략적으로 도시한다.
도 8은 다른 검출기 회로를 이용한 실시예를 도시한다.
도 9는 수신기의 다른 실시예를 도시한다.
도 10은 침묵시 음량 임계치 특성 및 마스킹된 임계를 이용한 주파수 도면을 도시한다.
시간 길이(T)의 하이패스 필터링된 백색 잡음 신호가 디지털 스위칭 신호 시퀀스로서 사용된다. 이러한 따라서 결정된 디지털 신호 패턴은 정보 신호 내에 "감춰진다". 소스 인코딩으로부터 이미 알려져 있는 바와 같이, 낮은 주파수 부분들의 이득은, 인간 청력의 마스킹 효과들이 활용될 때의 노력들과 비교하여 데이터 통신 면에서 너무나 낮다. 그것은, 정보 신호의 레벨 특성으로의 스위칭 신호 시퀀스의 진폭의 단순한 적응이, 들을 수 있는 잡음 컴포넌트들을 방지하고, 동시에, 스위칭 신호 시퀀스를 검출하기 위한 충분한 신호 강도를 유지시키기에 충분함을 나타냈다.
도 10은 침묵시 인간 청력의 음량 임계치 특성을 갖는 주파수 도면을 도시하고, 라인은 참조 부호 1001로 표시된다. 이러한 곡선은 대략 3.5㎑에서 최소치(1005)를 갖는다. 하이패스 필터링된 백색 잡음 신호의 (낮은) 컷-오프 주파수는 상기 3.5㎑보다 위에 있다.
일 실시예에서, 컷-오프 주파수는 4㎑와 10㎑ 사이의 주파수 범위 내에 있다. 검출시 아마도 더 나은 결과들을 획득하기 위해, 컷-오프 주파수가 6㎑와 8㎑ 사이에 있도록 바람직하게 선택하는 것이 제안된다. 도 10은 인간 청력의 가청도의 임계치가 존재하는 정보 신호, 이 경우 세 개의 사인형 사운드들(1002, 1003 및 1004)의 영향 하에서 어떻게 변하는지를 또한 도시한다. 곡선(1008)에 의해 표시된 바와 같이, 청력 임계치는 대략 100㎐와 8㎑ 사이의 주파수 범위 내에서 증가된다. 이는, 차례로, 스위칭 신호 시퀀스의 진폭에 대한 영향을 갖고, 상기는, 정보 신호의 진폭들이 증가함에 따라 스위칭 신호 시퀀스의 진폭이 증가될 수 있음을 의미한다. 이는, 도 10에서 참조 부호들 1006 및 1007에 의해 추가로 예시된다. 여기서, 스위칭 신호 시퀀스의 낮은 컷-오프 주파수가 대략 5㎑인 것으로 가정된다. 정보 신호가 없다면, 1007로 표시된, A1과 동일한 진폭이 스위칭 신호 시퀀스를 위해 가능한데, 그 이유는 이러한 진폭이 침묵시 5㎑에서의 음량 임계치 특성을 초과하지 않기 때문이다. 정보 신호가 존재한다면, 스위칭 신호 시퀀스의 진폭은 A2까지 증가될 수 있고, 참조 부호 1006을 보라. 임계치 주파수는 따라서 4㎑ 아래로 떨어지지 않아야 하는데, 그 이유는 그렇지 않으면 침묵시 음량 임계치 특성의 특징이 최적으로 활용되지 않기 때문이다. 그러면, 당업자는 마스킹된 임계치 또는 송신 경로의 동적 리저브(dynamic reserve)(침묵시 음량 임계치 특성 밑의 "위치")에 의존해야 한다.
수신기 내에 저장된 스위칭 신호 시퀀스의 신호 패턴을 이용하여, 도착하는 연속적인 정보 신호가 이러한 패턴의 발생에 대해 검사될 것이다. 이러한 패턴이 발견되자마자, 제어 신호가 방출될 것이다.
이러한 패턴의 검출을 위해, 도착하는 신호의 소위 상호 상관 함수가, 수신기에 저장된 디지털 스위칭 신호 시퀀스의 패턴 함수를 이용하여 형성된다. 이를 위해, 도착하는 신호의 레벨은 바람직하게, 합쳐질 때 필요한 스위칭 신호 시퀀스의 레벨 적응들이 크게 수행되지 않도록, 이전에 레벨링된다. 그렇지 않으면, 가장 잡음이 심한 컴포넌트를 갖는 신호 부분들이 지배할 것이고 검출이 비효율적이 되도록 만들 것이다.
하이패스 필터링은, 바람직하게, 상호 상관 함수의 피크에 영향을 끼치지 않기 위하여, 어떠한 높은 상승 레이트도 포함하지 않아야 한다. 급격한 상승 레이트들을 갖는 필터들에서의 경우에 대해, 리플("필터 링잉(filter ringing)")은 최대치의 명확한 검출에 불리한 영향들을 끼친다.
도 1은 스위칭 신호 시퀀스를 디지털 정보 신호 내에 포함시키기 위한 장치의 제1 실시예를 도시한다. 정보 신호는 정보 신호 소스(101)에 의해 장치의 입력(100)에 제공된다. 입력(100)은 결합 회로(105)의 입력 뿐만 아니라 엔벨로프 검출기(102)의 입력과 커플링된다. 엔벨로프 검출기(102)의 출력 신호가 레벨 제어 회로(103)를 활성화시킨다. 장치에는 스위칭 신호 시퀀스 생성기(104)가 제공되고, 상기 스위칭 신호 시퀀스 생성기(104)는 스위칭 신호 시퀀스를 레벨 제어 회로(103)의 입력에 공급한다. 엔벨로프 검출기(102)의 출력 신호에 응답하여 그 레벨이 증폭되는 출력 신호가, 트리거 순간(107)에 의해 결정되는 순간에, 결합 회로(105)에 제공된다. 물론, 트리거 순간은, 스위칭 신호 시퀀스가 이 순간에 정보 신호 안에 삽입될 때, 상기 스위칭 신호 시퀀스가 수신기에서 검출되는 바로 그 순간에 상기 스위칭 신호 시퀀스가 스위칭 기능을 개시하도록 선택된다. 그런 다음, 스위칭 신호 시퀀스가 제공된 정보 신호는 수신기로의 송신을 위해 출력(110)에 제공된다.
감시 회로(106)에는, 정보 신호 내에 포함된 스위칭 신호 시퀀스를 검출하기 위한 검출 수단(106)이 제공되고 갖추어진다.
레벨 제어 회로(103)는, 정보 신호의 엔벨로프가 더 커짐에 따라 스위칭 신호 시퀀스의 진폭이 따라서 증가되도록, 제어 회로(102)의 제어 신호에 응답하여 스위칭 신호 시퀀스의 진폭을 증폭시킨다. 결합 회로(105)는, 상기 결합 회로(105)가 정보 신호 및 스위칭 신호 시퀀스의 연속적인 디지털 신호 값들을 더하도록 설계될 수 있다.
도 2는, 입력(201)을 통해, 도 1에 따른 장치에 의해 생성되고 스위칭 신호 시퀀스가 제공된 정보 신호(200)를 수신하기 위한 수신기를 도시한다. 입력(201)은 제한기(202)의 입력 및 스위치(206)의 제1 입력에 커플링된다. 제2 정보 신호(207)가 입력을 통해 스위치(206)에 제공된다. 제한기(202)의 출력이 상호 상관 검출기(204)의 입력에 커플링된다. 장치 내에 저장된 스위칭 신호 시퀀스의 고정 패턴(203)이 상호 상관 검출기(204)의 다른 입력에 제공된다. 검출기(204)의 출력이 임계치 회로(205)의 입력에 커플링된다. 임계치 회로(205)의 출력이 스위치(206)의 제어 입력에서 커플링된다. 스위치(206)의 출력이 수신기의 출력(208)에 커플링된다. 제1 상황에서, 스위치(206)는, 입력(201)에 제공된 정보 신호가 출력(208)에 전달되도록 셋팅된다.
제한기(202)는, 입력 신호(200)가 진폭이 레벨링되어, 정보 신호 및 그에 따라 스위칭 신호 시퀀스의 시끄러운 통과(noisy passage) 및 조용한 통과(quiet passage)가 상호 상관 회로(204)에 일정한 레벨들로 전달되도록 주의한다. 이 회로에서, 제1 입력에 제공된 제한된 정보 신호와 제2 입력에 제공된 스위칭 신호 시퀀스의 고정 패턴 사이에 상호 상관이 발생한다. 도 5는, 이 패턴이 정보 신호 내에 포함된 스위칭 신호 시퀀스와 정확하게 상호-상관된다면 상호 상관 회로(204)의 출력 신호가 무엇으로 보일 수 있는지를 도시한다. X-축 상의 700,000개 샘플들은 약 14초의 재생 시간에 대략 대응한다.
상호 상관 회로(204)의 출력 신호의 나머지보다 본질적으로 더 큰 진폭을 갖는 매우 좁은 피크(501)가 생성됨은 명백하다. 임계치 회로(205)에서, 임계치(502)가 존재한다(도 5를 보라). 이러한 임계치가 초과될 때, 검출 신호가 임계치 회로(205)의 출력에서 생성되고 스위치(206)에 제공된다. 이러한 검출 신호에 응답하여, 스위치(206)가 스위칭하여, 입력에 제공된 제2 정보 신호(207)는 출력(208)에 전달된다. 피크가 충분히 좁은 것에 의해, 매우 정확한 스위칭 시간이 달성될 수 있다.
도 2의 수신기의 다른 실시예에서, 블록(206)은 상이하게, 즉 두 개의 정보 신호들을 동기화시키기 위한 동기화 회로로서 설계된다. 차례로, 입력(200)에 제공된 제1 정보 신호는 디지털 오디오 신호이다. 제2 정보 신호는 예컨대 디지털 비디오 신호이다. 오디오 신호는 비디오 신호의 일부이지만, 상기 오디오 신호는 상기 비디오 신호와 정확하게 동기화되지 않는다. 스위칭 신호 시퀀스는, 상기 스위칭 신호 시퀀스가 대응하는 제2 정보 신호에 대하여 동기화 지점으로서의 역할을 하도록 하는, 제1 정보 신호 내의 그러한 포지션에 포함된다. 제1 정보 신호 내의 스위칭 신호 시퀀스의 검출시, 임계치 회로(205)는 그러한 제어 신호를 생성하고, 이로써 두 개의 정보 신호들이 블록(206)에서 동기화된다.
도 3은 수신하기 위한 수신기의 제2 실시예를 도시한다. 차례로, 입력(301)을 통해, 장치에, 스위칭 신호 시퀀스가 제공되고 도 1에 따른 장치에 의해 생성된 정보 신호(300)가 전달된다. 입력(301)은 제한기(302)의 입력 및 스위치(306)의 제1 입력에 커플링된다. 제2 정보 신호가 입력(307)을 통해 스위치(306)에 제공된다. 제한기(302)의 출력이 상호 상관 검출기(304)의 입력에 커플링된다. 상호 상관 검출기(304)의 다른 입력에, 장치 내에 저장된 스위칭 신호 시퀀스의 고정 패턴(303)이 제공된다. 검출기(304)의 출력이 임계치 회로(305)의 입력에 커플링된다. 임계치 회로(305)의 출력이 스위치(306)의 제어 입력에 커플링된다. 스위치(306)의 출력이 수신기의 출력(308)에 커플링된다. 스위칭 신호 시퀀스의 검출 및 두 개의 정보 신호들 사이의 스위칭에 대한 이러한 수신기의 기능은 도 2의 장치의 기능과 동일하다. 도 3의 장치에는 지연 유닛(309)이 또한 제공되고, 상기 지연 유닛(309)은 입력(310)을 통해 수신된 정보 신호를, 약간의 지연을 두고, 부가 회로(301)의 입력에 전달한다. 장치 내에 저장된 스위칭 신호 패턴(303)은 또한, 인버터(311)에서의 신호 인버전 이후, 부가 회로(310)에 공급된다. 물론, 인버터 회로(311) 및 부가 회로(310)의 결합이 또한 차감 회로로서 설계되었을 수 있음은 자연히 안다.
부가 회로(310) 및 인버터 회로(311)의 동작 모드는, 제1 정보 신호 내의 스위칭 신호 시퀀스의 검출시, 반전된(inverted) 스위칭 신호 시퀀스가 제때에 부가 회로(310)에 공급되고 이로써 스위칭 신호 시퀀스가 정보 신호 내에서 제거되어, 스위칭 신호 시퀀스가 없는 정보 신호가 스위치(306)에 제공될 수 있도록 인버터 회로(311)가 제어되도록 이루어진다. 따라서, 지연 회로(309)의 지연 시간은, 정보 신호 내의 스위칭 신호 시퀀스를 검출하고 부가 회로(310)의 제2 입력에 신호 패턴을 제공하는데 요구되는 시간과 동일하다.
도 4는 길이(T)의 스위칭 신호 시퀀스가 도 1의 메모리(104) 내에 어떻게 저장되는지를 실제로 매우 개략적으로만(그리고 사실대로 아님) 도시한다. 실제로, 스위칭 신호 시퀀스는 백색 잡음 신호이다. 추가 설명을 위해, 백색 잡음 신호의 정확한 도면이 추가의 설명에서와 같이 적절하지 않을 것이고, 수정된 스위칭 신호 시퀀스들이 제안된다. 예컨대, N개 스위칭 신호 시퀀스들의 어레이가 정보 신호 내에 포함될 수 있고, 여기서 N≥2이다. 예컨대, 도 6은, 도 1에 따른 장치의 다른 실시예에서, 어떻게 (N=)2개 스위칭 신호 시퀀스들(600 및 601)이 생성기(104)에 의해 시간상 차례로 생성되고 결합 회로(105)에 의해 정보 신호 내에 포함되는지를 도시한다.
따라서, 검출의 신뢰성이 아래의 이유들로 증가된다:
도 4에 따른 스위칭 신호 시퀀스의 수신이 가정된다면, 스위칭 제어 신호는 도 6의 화살표(602)에 의해 표시된 시점에 생성된다. 도 6에 따른 실시예에서, 상호 상관 회로(204 또는 304)에서, 각각, 처음으로 네거티브 피크가 생성되는데, 그 이유는 반전된 스위칭 신호 시퀀스(601)가 처음으로 수신 및 검출될 것이기 때문이다. 이 이후에만, 스위칭 신호 시퀀스(600)가 수신되고, 포지티브 피크가 생성된다. 따라서 네거티브 피크가 나온다면, 상기 네거티브 피크는, 스위칭 신호를 트리거링하기 위해 기간(ΔT)만큼 지연될 것이다; 포지티브 피크가 나온다면, 상기 포지티브 피크는 스위칭 신호를 즉시 트리거링한다. 여기서, 계산-제약(compute-bound) 상호 상관이 두 번 활용된다. 신뢰성의 증가는, 원하는 스위칭 동작이 중복적으로(이중으로) 시그널링되는데 있다.
예컨대, 반전된 스위칭 신호 시퀀스는 스위치 지점 (Δt=)5초 전에 오고, 그래서 수신기는 스위칭 동작을 명확하게 트리거링할 수 있다. 상기는 네거티브 상관 피크를 5초만큼 단순히 지연시킨다. 포지티브 피크는 스위칭 동작을 즉시 유도한다. 이러한 트릭을 이용하여, 즉 스위칭 신호 시퀀스를 역으로(invertedly) 반복시키기 위해, 상호 상관 회로에서의 어떠한 부가의 노력들도 없이, 스위칭 신호 시퀀스의 그에 따른 두 배의 길이(스위칭 신호 시퀀스의 길이와 반전된 스위칭 신호 시퀀스의 길이의 합과 동일함)에 의해 검출 신뢰성이 두 배가 된다.
이러한 방식은 훨씬 더 높은 검출 신뢰성이 요구된다면 확장될 수 있다. 패턴 신호는 제때에 예컨대 두 개의 하프들로 분할되고, 두 개의 파트들을 이용하여 상호 상관이 또한 계산되고, 패턴을 검출하기 위해, 부분들 둘 다가 단순히 더해진다. 이제 두 개의 파트들을 개별적으로 반전된 상태로 또한 전송하는 것이 가능하기 때문에, 상기는, 180도만큼 뒤집힌 채로, 네 개의 가능성들이 나옴을 의미한다(각자의 두 개의 이형들(0도 및 180도)을 갖는 두 개의 신호 파트들은 두 개의 데이터 비트들을 표현한다!)).
M개 서브시퀀스들(여기서, M≥2)로의 세분화에 의해, 스위칭 신호 시퀀스 내에 비트 패턴이 발생될 수 있다. 스위칭 신호 시퀀스의 시간 세그먼트들로부터의 상호 상관의 계산은 하나의 단계의 계산보다 더 복잡하지는 않다. 예컨대 5초 지속되는 스위칭 신호 시퀀스는, 각각 1초의 지속기간의 5개의 개별 서브시퀀스들로부터 형성되고, 제1 서브시퀀스가 자연스레 스위칭 펄스 4초 전이고, 제2 서브시퀀스가 스위칭 펄스 3초 전이고 등등이며, 도 7을 보라. 도 7은 두 개의 스위칭 시퀀스들(700 및 701)을 도시하고, 상기 두 개의 스위칭 시퀀스들(700 및 701)은 둘 다 (M=)5개 서브시퀀스들(700.1 내지 700.5, 및 701.1 내지 701.5)로 각각 세분화된다. 스위칭 시퀀스(701)에서, 시퀀스 파트들(701.1 및 701.3)은 반전된다.
이 지점에서, 예컨대, 고속 컨볼루션에서 또한, 패턴 신호가 주파수 변환을 위해 선택된 윈도우 길이보다 더 길다면 그러한 세그멘팅이 수행된다는 것이 주의되어야 한다. 고속 컨볼루션은 컴퓨팅 전력을 절약하기 위해 FFT(Fast Fourier Transformation)를 통해 컨볼루션을 계산하기 위한 알고리즘이다. 상관 신호를 달성하기 위해 합산할 때, 포지티브 서브신호들 뿐만 아니라 반전된 이형들도 사용된다면, 어떠한 상당한 부가의 노력들 ― 2×2×2×2×2 ― 없이 32개 상관 신호들이 획득되고, 전송된 서브패턴들의 극성에 대응하는 5개 비트들이 전송될 수 있다. 따라서, 스위칭 신호들은 예에서 사전에 31번 전송될 수 있는데, 그 이유는 상기 스위칭 신호들이 구별될 수 있고 따라서 디코더에서 하나의 동일한 스위칭 시간에 연관될 수 있기 때문이다. 이는, 동작을 매우 신뢰성 있게 만들고, 상기 동작은, 스위칭을 위해, 패턴 함수들 중 단 한 개와의 상관과 비교할 때 현저하게 더 높은 계산 노력들 없이 총 32개 신호 패턴들 중 단 한 개만이 식별되더라도 수행된다. 이는, 도 8을 참조하여 추가로 예시된다.
신호 경로의 이 지점으로부터 전파 시간이 가능하다면, 신호 패턴은, 반전된 상태로, 자신의 지속기간만큼 지연된 프로그램 신호에 섞일 수 있고, 심지어 이러한 방식으로 다시 제거될 수 있다. 그런 다음, 청취 불능에 관한 더 낮은 요건을 갖는 더 짧은 패턴 신호가 또한 사용될 수 있다. 소스 인코딩을 이용한 송신은 소거의 가능성을 제약하는데, 그 이유는 소스 인코더가 패턴 신호로부터 또한 양자화 잡음을 생성하여, 패턴 신호의 더 낮은 "표현"이 야기되고 조정된 데이터 레이트에 따라 수신기에 알려지지 않기 때문이다.
도 8은 도 2 및 도 3의 각각의 상호 상관 회로(204 및 304)의 다른 실시예를 도시한다. 여기서, 5개 소계들을 이용한 상호 상관이 수행된다. 도 8의 상호 상관 회로는 4개 지연 라인들(801.1 내지 801.4)을 포함한다. 입력(800)에서, 스위칭 신호 시퀀스가 제공된 정보 신호가 공급된다. 5개 지연 라인들(801)을 이용하여, 각각의 라인의 지연 시간은 T/5이고, T는 하나의 스위칭 신호 시퀀스의 길이이다. 5개 상호 상관 회로들(802.1 내지 802.5)이 존재한다. 상호 상관 회로(802.1)의 입력은 입력(800)에 커플링된다. 상호 상관 회로들(802.2 내지 802.5)의 입력들은 지연 회로들(801.1 내지 801.4)의 각각의 출력들에 커플링된다.
상호 상관 회로는 합산기들(804.1 내지 804.16)을 포함한다. 합산기(804.1)는 상호 상관 회로들(802.1 내지 802.5)의 출력들에 커플링된 5개 입력들을 갖는다(도 8의 이진수 00000를 보라). 합산기(804.2)(미도시)는 5개 입력들을 갖고, 상기 5개 입력들 중 하나는 상호 상관 회로(802.5)의 반전된 출력(803.5)에 커플링되고, 다른 4개 입력들은 상호 상관 회로들(802.1 내지 802.4)의 출력들에 커플링된다(이진수 00001, 도 8에 미도시). 합산기(804.3)(미도시)는 5개 입력들을 갖고, 상기 5개 입력들 중 하나는 상호 상관 회로(802.4)의 반전된 출력(803.4)에 커플링되고, 다른 4개 입력들은 상호 상관 회로들(802.1 내지 802.3, 및 802.5)의 출력들에 커플링된다(이진수 00010, 미도시). 합산기(804.4)(미도시)는 5개 입력들을 갖고, 상기 5개 입력들 중 두 개는 상호 상관 회로들(802.4 및 802.5) 각각의 반전된 출력들(803.4 및 803.5)에 커플링되고, 다른 3개 입력들은 상호 상관 회로들(802.1 내지 802.3)의 출력들에 커플링된다(이진수 00011, 미도시). 합산기(804.5)(미도시)는 5개 입력들을 갖고, 상기 5개 입력들 중 하나는 상호 상관 회로(802.3)의 반전된 출력(803.3)에 커플링되고, 다른 4개 입력들은 상호 상관 회로들(802.1, 802.2, 802.4 및 802.5)의 출력들에 커플링된다(이진수 00100, 미도시). 합산기(804.6)(미도시)는 5개 입력들을 갖고, 상기 5개 입력들 중 두 개는 상호 상관 회로들(802.3 및 802.5) 각각의 반전된 출력들(803.3 및 803.5)에 커플링되고, 다른 3개 입력들은 상호 상관 회로들(802.1, 802.2, 및 802.4)의 출력들에 커플링된다(도 8의 이진수 00101을 보라).
합산기들의 입력들과 상호 상관 회로들(802.1 내지 802.5)의 출력들 또는 반전된 출력들 사이의 이러한 타입의 커플링들은, 합산기(804.7)(미도시) 내지 합산기(804.16)를 이용하여 추가로 수행된다. 이는, 합산기(804.7)(미도시)의 5개 입력들이 상호 상관 회로들(802.1, 802.2 및 802.5)의 입력들, 그리고 상호 상관 회로들(802.3 및 802.4) 각각의 반전된 입력들(803.3 및 803.4)과 커플링됨(이진수 00110, 미도시)을 의미한다. 이는, 또한, 합산기(804.16)의 5개 입력들이 상호 상관 회로(802.1)의 입력, 그리고 상호 상관 회로들(802.2 내지 802.5)의 반전된 입력들(803.2 내지 803.5)에 커플링됨(도 8의 이진수 01111를 보라)을 의미한다.
합산기들(804.1 내지 804.16)의 출력들은 비교기 회로(805)의 입력들에 커플링된다. 806은 합산 회로들(804.1 내지 804.16)의 다양한 출력 신호들을 표기하고, 여기서 810에 대응하는 스위칭 신호 시퀀스가 입력(800)에 공급되는 것이 가정되었다.
도 8의 회로의 동작은 아래에 추가로 예시될 것이다. 도 4에서 810으로 표시된 바와 같은 스위칭 신호 시퀀스가 입력(800)에 제공되고, 지연 라인들(801.1 내지 801.4)로 시프트된다. 도 7에서 701.1 내지 700.5, 도 8에서 1 내지 5로 표시된, 시퀀스(700)(도 7을 보라) 또는 시퀀스(810)(도 8)의 서브시퀀스들은, 상호 상관 회로들(802.1 내지 802.5)에서, 상호 상관기들(802) 내에 저장된 동시(concurrent) 서브시퀀스들, 즉 상호 상관기(802.5) 내의 서브시퀀스(1), 상관기(802.4) 내의 서브시퀀스(2), ..., 상호 상관기(802.1) 내의 서브시퀀스(5)와 상호-상관된다. 합산기(804.1)의 출력에서, 지정된 진폭(예로서, 1 또는 100%와 동일함)을 갖는 포지티브 피크가 따라서 생성된다. 다른 합산기들의 출력들에서, 낮은 진폭 및 선택적으로 네거티브 값들을 갖는 피크들이 생성된다. 예로서, 진폭 0.6(60%)을 갖는 피크가 합산기(804.2)(미도시)의 출력에 생성되는데, 그 이유는 상호 상관 회로(802.5)의 반전된 출력이 합산기(804.2)의 입력에 커플링되기 때문이다. 합산기(804.3)(미도시)의 출력에서, 진폭 0.6(60%)을 갖는 피크가 생성되는데, 그 이유는 상호 상관 회로(802.4)의 반전된 출력이 합산기(804.3)의 입력에 커플링되기 때문이다. 합산기(804.4)(미도시)의 출력에서, 진폭 0.2(20%)를 갖는 피크가 생성되는데, 그 이유는 상호 상관 회로들(802.5 및 802.4)의 반전된 출력들이 합산기들(804.2 및 804.3)의 각각의 입력들에 각각 커플링되기 때문이다. 합산기들(804.i)의 출력들의 피크들의 진폭들을 계산하는 이러한 방식은, 합산기(804.16)(i=16)의 출력의 진폭이 -0.6(-60%)와 동일할 때까지 계속되는데, 그 이유는 상호 상관 회로들(802.2 내지 802.5)의 반전된 출력들이 합산기(802.16)의 입력들에 커플링되기 때문이다.
합산기들(804.1 내지 804.16)의 출력들에서의 피크들의 진폭들은 도 8에서 참조 부호 806으로 표시된다.
이제, 도 6에서 601으로 표시된 바와 같은 스위칭 신호 시퀀스가 입력(800)에 제공되고 지연 라인들(801.1 내지 801.4)로 시프트되는 것이 가정된다. 시퀀스(601)의 서브시퀀스들(도 6에서 언급되지 않음)은, 상호 상관 회로들(802.1 내지 802.5) 내에서, 상호 상관기들(802) 내에 저장된 동시(concurrent) 서브시퀀스들(도 8에서 810을 이용하여 표시됨), 즉 상호 상관기(802.5) 내의 서브시퀀스(1), 상관기(802.4) 내의 서브시퀀스(2), ..., 상호 상관기(802.1) 내의 서브시퀀스(5)와 상호-상관된다. 합산기(804.1)의 출력에서, 지정된(100%) 진폭을 갖는 네거티브 피크가 따라서 생성된다. 합산기들(804.2 내지 804.16)의 모든 다른 출력들에 대해, 앞의 예에서와 같이, 그러나 반대 진폭을 이용하여, 더 낮은 진폭들을 갖는 피크들이 생성된다.
도 7의 701로 표시된 바와 같은 스위칭 신호 시퀀스가 입력(800)에 제공되고, 지연 라인들(801.1 내지 801.4)로 시프트된다. 시퀀스(701)로부터의 서브시퀀스들(도 7을 보라)(701.1 내지 701.5)은, 상호 상관 회로들(802.1 내지 802.5)에서, 상호 상관기들(802) 내에 저장된 시퀀스(700)의 동시 서브시퀀스들(도 8의 810), 즉 상호 상관기(802.5) 내의 서브시퀀스(701.1), 상호 상관기(802.4) 내의 서브시퀀스(701.2), ... 및 상호 상관기(802.1) 내의 서브시퀀스(701.5)와 상호-상관된다. 합산기(804.6)의 출력에서, 지정된 진폭(1 또는 100%와 동일함)을 갖는 포지티브 피크가 따라서 생성된다. 다른 합산기들의 출력들에서, 낮은 진폭 및 선택적으로 반전된 값을 갖는 피크들이 생성된다.
합산기들(804.1 내지 804.16)의 출력 신호들은 비교기 회로(805)에서 평가된다. 비교기 회로(805)는, 합산 회로들(804.1 내지 804.16)의 출력들 중 어느 출력에서, 공칭 진폭을 갖는 피크가 발생하는지를 결정한다. 합산기(804.1)의 출력에서, 포지티브 공칭 진폭을 갖는 피크가 발생한다면, 801(도 7의 700)에 따른 스위칭 신호 시퀀스가 검출되었음이 결정된다. 도 6을 참조하여 이미 설명된 바와 같이, 스위칭 신호가 출력(811)에서 "바로"(도 6의 601을 보라) 생성된다. 합산기(804.1)의 출력에서, 네거티브 공칭 진폭을 갖는 피크가 발생한다면, 601(도 6을 보라)에 따른 스위칭 신호 시퀀스가 검출되었음이 결정된다. 도 6을 참조하여 이미 설명된 바와 같이, 이제 스위칭 신호가 특정 기간 이후(도 6의 Δt를 보라) 출력(811)에서 생성된다.
하나의 마지막 예이다. 합산기(804.6)의 출력에서, 포지티브 공칭 진폭을 갖는 피크가 발생한다면, 701(도 7을 보라)에 따른 스위칭 신호 시퀀스가 검출되었음이 결정된다. 도 6을 참조하여 이미 설명된 바와 같이, 이제, 차례로, 스위칭 신호가 특정 (다른) 기간(Δt2) 이후 출력(811)에서 생성된다. 이러한 기간(Δt2)은, 정보 신호 내에 포함되는 상이한 스위칭 신호 시퀀스들의 어레이에서 스위칭 신호 시퀀스(701)의 발생과 스위칭 시퀀스(700)의 발생 사이의 시간 거리와 동일하다.
도 9는 본 발명의 수신기의 여전히 다른 예를 도시하고, 여기서 원격 제어에 의해 음량 압축기(volume compressor) 또는 동적 확장기(dynamic expander)(910)의 조정을 변경하기 위해 스위칭 신호 시퀀스의 검출이 여기서 사용된다. 도 9의 장치 내에서의 검출은 도 2의 장치에 대해 설명된 것과 동일하다. 참조 부호들 90x로 표시된 도 9의 엘리먼트들은 도 2의 대응하는 엘리먼트들 20x와 동일한 방식으로 동작한다. 음량 압축기/동적 확장기(910)에는, 임계치 회로(905)에 의해 생성된 제어 신호를 수신하기 위한 제어 입력이 제공된다. 압축기/확장기(910)의 신호 입력이 정보 신호를 수신하기 위한 입력(901)에 커플링된다.
스위칭 신호 시퀀스가 정보 신호 내에서 검출된다면, 제어 신호가 회로(905)에 의해 생성된다. 음량 압축기/동적 확장기(910)는, 제어 신호의 영향 하에서, 압축 또는 확장의 정도를 변경할 것이고, 다소 압축되거나 또는 확장된 정보 신호를 출력(908)에서 제공할 것이다.
변하는 신호 시퀀스를 통한 상이한 신호 소스로의 본 발명에 따른 스위칭의 개선은, 차례로, 도 7의 도움으로 위에서 설명된 바와 같이, 변하는 신호 시퀀스에 x-비트 코딩이 이루어질 수 있다는 사실에서 볼 수 있다. 예컨대 2와 동일한 x에 대해, 코딩들은 4개 상이한 코딩들이다. 그러한 상이한 코딩들은 상호 상관 검출기에서 별개로 분석될 수 있고, 스위칭 시퀀스의 대응하는 x(02)-비트 코딩에 따라 4개 상이한 소스들 중 하나의 소스로의 스위칭이 허용된다.

Claims (13)

  1. 스위칭 목적들을 위해 제1 디지털 스위칭 신호 시퀀스를 디지털 정보 신호에 포함시키기 위한 장치로서,
    상기 디지털 정보 신호를 수신하기 위한 제1 입력부(100) 및 상기 제1 디지털 스위칭 신호 시퀀스를 수신하기 위한 제2 입력부를 구비하고,
    상기 장치에는 상기 디지털 정보 신호와 상기 제1 디지털 스위칭 신호 시퀀스를 결합하기 위한 신호 결합 회로(105)가 추가로 구비되고,
    상기 제1 디지털 스위칭 신호 시퀀스는 미리결정된 디지털화된 하이패스 필터링된, 미리결정된 길이(T)의 백색 잡음 신호로 되어 있고, 침묵시(1001) 인간 청력의 음량 임계치 특성이 그 최고 민감도를 갖는 주파수(1005)보다 위에 놓인 하이패스 컷-오프 주파수를 갖고,
    상기 하이패스 컷-오프 주파수는 4㎑와 10㎑ 사이의 주파수 구역 내에 놓이는,
    장치.
  2. 제 1 항에 있어서,
    상기 하이패스 컷-오프 주파수는 6㎑와 8㎑ 사이의 주파수 구역 내에 놓이는,
    장치.
  3. 제 1 항에 있어서,
    상기 신호 결합 회로는, 제2 디지털 스위칭 신호 시퀀스(601)를 상기 디지털 정보 신호에 포함시키도록 추가로 구성되고, 상기 제2 디지털 스위칭 신호 시퀀스는 제1 디지털 스위칭 신호 시퀀스(600)와 비교할 때 반전(invert)되고, 디지털 스위칭 신호 시퀀스들 둘 다는 서로로부터 미리결정된 시간 간격(Δt)을 두고서 상기 디지털 정보 신호 내에 포함되는,
    장치.
  4. 제 1 항에 있어서,
    상기 결합 회로는 N개 디지털 스위칭 신호 시퀀스들의 어레이를 상기 디지털 정보 신호 내에 포함시키도록 추가로 구성되고, 여기서 N은 N≥2인 정수이고, 상기 N개 디지털 스위칭 신호 시퀀스들의 어레이는 서로로부터 미리결정된 시간 간격들을 두고서 상기 디지털 정보 신호 내에 포함되고, 제2 디지털 스위칭 신호 시퀀스, 및 상기 제2 디지털 스위칭 신호 시퀀스 보다 더 높은 디지털 스위칭 신호 시퀀스들이 존재하는 경우, 상기 더 높은 디지털 스위칭 신호 시퀀스들은, 제1 디지털 스위칭 신호 시퀀스와 동일한 진폭을 갖고, 디지털 스위칭 신호 시퀀스들은 시간상으로 동일한 길이의 M개 서브시퀀스들로 되어 있고, 여기서 M은 M≥2인 정수이고, 상기 제2 디지털 스위칭 신호 시퀀스 및 상기 더 높은 디지털 스위칭 신호 시퀀스들 전부는, 상기 서브시퀀스들 중 하나 이상에서, 진폭이 상기 제1 디지털 스위칭 신호 시퀀스의 대응하는 서브시퀀스의 진폭과 비교할 때 반전된다는 점에서 상기 제1 디지털 스위칭 신호 시퀀스와 상이한,
    장치.
  5. 제 4 항에 있어서,
    N은 2보다 더 크고, 상기 제2 디지털 스위칭 신호 시퀀스 및 상기 더 높은 디지털 스위칭 신호 시퀀스들 전부는, 상기 제2 디지털 스위칭 신호 시퀀스 및 상기 더 높은 디지털 스위칭 신호 시퀀스들 전부가 상기 제1 디지털 스위칭 신호 시퀀스의 상기 서브시퀀스들과 비교할 때 반전된 서브시퀀스들의 상이한 결합들을 갖는다는 점에서 서로 상이한,
    장치.
  6. 제 1 항에 있어서,
    상기 결합 회로(105)는 상기 디지털 정보 신호 및 디지털 스위칭 신호 시퀀스의 디지털 값들을 서로에 대해 합산하도록 구성되는,
    장치.
  7. 제 1 항에 있어서,
    상기 결합 회로는, 디지털 스위칭 신호 시퀀스 및 상기 디지털 정보 신호를 결합하기에 앞서, 상기 디지털 정보 신호의 신호 값들을 가변시키는 것에 응답하여 디지털 스위칭 신호 시퀀스의 진폭을 가변시키도록 구성되는,
    장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 따른 장치에 의해 생성된 디지털 스위칭 신호 시퀀스가 제공된 디지털 정보 신호를 수신하기 위한 장치로서,
    상기 디지털 정보 신호를 수신하기 위한 입력부(201),
    상기 디지털 정보 신호 내의 디지털 스위칭 신호 시퀀스의 존재를 검출하고, 그에 응답하여 스위칭 제어 신호를 생성하기 위한 검출기 회로(203-205) ― 상기 스위칭 제어 신호가 스위칭 목적들을 위해 사용될 수 있음 ―
    를 구비하는,
    디지털 정보 신호를 수신하기 위한 장치.
  9. 제 8 항에 있어서,
    상기 디지털 정보 신호와 제2 디지털 정보 신호(207) 사이를 스위칭하기 위한 스위칭 회로(206)를 구비하며, 상기 스위칭 회로는 상기 스위칭 제어 신호에 응답하여 두 개의 디지털 정보 신호들 중 다른 디지털 정보 신호(207)를 전달하도록 구성되는,
    디지털 정보 신호를 수신하기 위한 장치.
  10. 제 8 항에 있어서,
    상기 검출기 회로는, 상기 검출기 회로 내에 저장된, 상기 디지털 스위칭 신호 시퀀스(203)의 저장된 버전과 수신된 디지털 정보 신호를 상호 상관시키고, 상호 상관 회로에서 수행된 상호 상관 단계에 응답하여 상호 상관 신호를 생성하기 위한 상기 상호 상관 회로(204)를 구비하고, 상기 검출기 회로는 미리결정된 임계치(502)를 초과하는 상기 상호 상관 신호 내의 피크(501)에 응답하여 상기 스위칭 제어 신호를 생성하도록 구성된,
    디지털 정보 신호를 수신하기 위한 장치.
  11. 제 8 항에 있어서,
    상기 디지털 정보 신호를 수신하기 위한 장치는, 상기 디지털 정보 신호 내의 디지털 스위칭 신호 시퀀스의 존재의 검출시 상기 디지털 정보 신호로부터 상기 디지털 스위칭 신호 시퀀스를 제거하기 위한 차감 회로(310, 311)를 구비하고, 차감 신호는 상기 디지털 스위칭 신호 시퀀스가 없는 디지털 정보 신호를 공급하기 위한 출력을 갖는,
    디지털 정보 신호를 수신하기 위한 장치.
  12. 삭제
  13. 삭제
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