KR101939875B1

KR101939875B1 - 다중 레인 직렬 인터페이스를 통한 심볼 스크램블링 방법 및 장치

Info

Publication number: KR101939875B1
Application number: KR1020157023710A
Authority: KR
Inventors: 콜린 위트비-스트레븐스
Original assignee: 애플 인크.
Priority date: 2013-03-15
Filing date: 2014-03-17
Publication date: 2019-01-17
Also published as: KR20150129696A; EP2948940A1; CN105122343B; WO2014145831A1; CN105122343A; TWI549494B; US20160164705A1; US9210010B2; US20140269954A1; TW201448578A; US9749159B2

Abstract

바람직하지 못한 전자기 방사를 개선하기 위한 다중 레인 직렬 인터페이스를 통한 심볼의 스크램블링 방법 및 장치. 일 실시예에서, 스크램블링은 각각의 레인과 연관된 시드값에 기반한다. 제2 실시예에서, 스크램블링 값들은 스크램블링 컴포넌트의 다양한 탭들로부터 선택되며, 이러한 선택은 연관된 레인에 기반한다. 또한 제3 실시예에서, 각각의 레인은 개별적 스크램블링 컴포넌트와 연관된다.

Description

다중 레인 직렬 인터페이스를 통한 심볼 스크램블링 방법 및 장치{METHODS AND APPARATUS FOR SCRAMBLING SYMBOLS OVER MULTI-LANE SERIAL INTERFACES}

우선권

본 출원은, 본 명세서에 전체적으로 참고로 포함되며, 2013년 3월 15일 "다중 레인 직렬 인터페이스를 통한 심볼의 스크램블링 방법 및 장치("METHODS AND APPARATUS FOR SCRAMBLING SYMBOLS OVER MULTI-LANE SERIAL INTERFACES")라는 명칭으로 출원된 공동 소유의 공계류중인 미국 특허 출원 제13/841,897호에 대한 우선권을 주장한다.

관련 출원

본 출원은, 본 명세서에 전체적으로 참고로 각각 포함된, 함께 소유되고 공계류 중인 2013년 1월 22일자로 출원되고 발명의 명칭이 "제어 심볼의 지능형 스크램블링 방법 및 장치(METHODS AND APPARATUS FOR THE INTELLIGENT SCRAMBLING OF CONTROL SYMBOLS)"인 미국 특허 출원 제13/747,264호; 2013년 1월 22일자로 출원되고 발명의 명칭이 "오류율 추정을 위한 방법 및 장치(METHODS AND APPARATUS FOR ERROR RATE ESTIMATION)"인 미국 특허 출원 제13/747,383호; 및 2010년 12월 22일자로 출원되고 발명의 명칭이 "제어 심볼의 지능형 연관을 위한 방법 및 장치(METHODS AND APPARATUS FOR THE INTELLIGENT ASSOCIATION OF CONTROL SYMBOLS)"인 미국 특허 출원 제12/976,274호와 관련된다.

기술분야

본 개시 내용은 일반적으로 데이터 네트워킹 및 통신 분야에 관한 것이다. 보다 구체적으로, 하나의 예시적인 태양에서, 본 개시 내용은 바람직하지 않은 전자기 방사(electromagnetic emission)를 개선하기 위한 다중 레인(multi-lane) 직렬 인터페이스들을 통한 심볼의 스크램블링에 관한 것이다.

많은 직렬 통신 시스템들이 둘 이상의 레인 또는 채널을 거쳐 데이터를 송신한다. 한정적이지 않은 상용화된 예를 들자면 디스플레이포트(DisplayPort), HDMI (High-Definition Multimedia Interface)등이 있다.

전기 분야에서 잘 알려진 바와 같이, 송신 선로에서의 급격한 시그널링 변화는 주변 회로 및/또는 디바이스들에 바람직하지 못한 전자기 간섭(electromagnetic interference, EMI)을 발생시키게 된다. 결과적으로, EMI의 감소를 위해 소정 기술들(한정적이지 않은 예를 들자면, DisplayPort, Firewire등)이 신호에 의사 랜덤 잡음을 부가/확장하도록 구성된 "스크램블러(scrambler)" 송신기를 활용하며, 그 결과 "스크램블링된(scrambled)" 신호는 감소된 피크 스펙트럼 잡음 및 보다 넓은 스펙트럼 "발자국(footprint)"을 갖는다. 수신기는 대응하는 "디스크램블러(descrambler)"를 구비하며, 이는 의사 랜덤 잡음을 제거하고 원래 신호를 복구한다. 많은 유형의 의사 랜덤 잡음 생성기가 존재한다. 그러나, 스크램블러는 단순성과 비교적 저렴한 가격등으로 인해 주로 선형 피드백 시프트 레지스터(linear feedback shift register; LFSR)들로 구현된다.

다중 레인 스크램블링 기술(예컨대, DisplayPort 등)들이 가진 문제점 하나가 동일한 데이터가 각각의 채널 상으로 송신될 때 발생한다. 예를 들어, 비디오 데이터 송신 중에 소위 "블랭킹(blanking)"이라 불리는 간격들에 긴 주기의 널 데이터가 포함될 수 있는데, 이들은 일반적으로 동일값으로 나타난다(예를 들어, 모두 0, 또는 모두 1). 이런 상황하에서는 다중 레인 송수신기의 각각의 레인에 대해 스크램블링된 결과들이 동일하게 된다(각각의 레인이 동일하게 스크램블링된 동일값을 송신함). 각각의 레인이 다른 레인들과 완전히 상관되기 때문에, 다중 레인 송신의 전체 EMI 크기는 기여하는 EMI 각각의 직접적 총합이 된다. 그 결과 다중 레인 송신의 스펙트럼 발자국은 인근 회로와 간섭할 만큼 충분히 강해질 수 있다. EMI가 커지면 특히 아주 공격적인 폼 팩터(form factor)(즉, 컴포넌트들이 지극히 인접되어 있는 경우)를 가진 디바이스들에게 문제가 될 수 있다.

따라서, 예컨대 DisplayPort 등과 같은 다중 레인 직렬 버스 기술들과 관련하여 이러한 EMI 문제를 해결할 수 있는 개선된 장치와 방법들이 필요하다. 보다 일반적으로, 이러한 장치와 방법들은 다중 레인 고속 직렬 버스 동작에 있어 EMI 특성을 개선하면서도, 소정 구현예들의 현존의 하드웨어를 유용하게 레버리지(leverage)하여 미래의 구현예들의 회로 비용을 최소화할 수 있는 메커니즘을 이상적으로 제공한다.

상술한 바와 같은 요구는 특히 바람직하지 못한 전자기 방사를 개선하기 위해 다중 레인 직렬 인터페이스를 통한 심볼의 스크램블링을 위한 개선된 장치 및 방법들을 제공함으로써 충족된다.

복수의 심볼을 스크램블링하기 위한 방법이 개시된다. 일 실시예에서, 방법은 복수의 심볼을 적어도 대응하는 복수의 스크램블링 값들에 따라 스크램블링하고, 스크램블링된 복수의 심볼을 복수의 레인을 통해 수신기로 송신하는 단계를 포함한다.

다른 실시예에서, 방법은 스크램블링된 복수의 심볼을 다중 레인 인터페이스를 통해 수신하는 것에 응답하여 스크램블링된 복수의 심볼을 디스크램블링하는 단계를 포함하며, 다중 레인 인터페이스의 적어도 두 개 레인은 개별적(distinct) 스크램블링 메커니즘에 의한 특징이 있다.

복수의 심볼을 스크램블링하도록 구성된 장치. 일 실시예에서, 장치는 복수의 레인을 포함하는 제1 인터페이스를 포함하며, 각각의 레인은 대응하는 스크램블링 메커니즘, 제1 인터페이스와 데이터 통신하는 프로세서 및 프로세서와 데이터 통신하는 비일시적 컴퓨터-판독 가능 매체에 의한 특징이 있다. 컴퓨터-판독 가능 매체는 하나 이상의 명령어를 포함하고, 이들은 프로세서에 의해 실행시, 장치로 하여금 복수의 레인을 통해 복수의 심볼을 송신하게 하고, 여기서 복수의 심볼은 복수의 심볼을 수신한 것에 응답하여 수신기에서 디스크램블링되도록 구성된다.

다중 레인 송신기가 또한 개시된다. 일 실시예에서, 다중 레인 송신기는 개별적 스크램블링 값에 따라 각각의 레인을 스크램블링 하도록 구성된다.

다중 레인 수신기가 또한 개시된다. 일 실시예에서, 다중 레인 수신기는 개별적 스크램블링 값에 따라 각각의 레인을 디스크램블링 하도록 구성된다.

다중 레인 통신 시스템이 부가적으로 개시된다. 일 실시예에서, 다중 레인 통신 시스템은 바람직하지 않은 전자기 방사를 개선하기 위해 다중 레인 직렬 인터페이스들을 통해 심볼들을 스크램블링/디스크램블링하도록 구성된다.

당업자들은 첨부된 도면들 및 아래에 주어진 예시적인 실시예들에 대한 상세한 설명을 참조하여 다른 특징들 및 이점들을 즉시 인지할 것이다.

도 1은 하나 이상의 멀티미디어 소스와 하나 이상의 멀티미디어 싱크를 포함하는 하나의 예시적 HDMI 멀티미디어 시스템의 그래픽적 표현.
도 2는 예시적인 종래 기술의 HDMI 720×480p 비디오 프레임.
도 3은 하나의 예시적인 DisplayPort 인터페이스의 그래픽적 표현.
도 4a는 바람직하지 않은 전자기 방사를 개선하기 위해 시드값(seeded value)에 따라 심볼들을 스크램블링하도록 구성된 송신기와 수신기의 본 발명에 따른 예시적 실시예의 그래픽적 표현.
도 4b는 바람직하지 않은 전자기 방사를 개선하기 위해 LFSR의 상이한 비트를 이용하여 각각의 레인을 스크램블링하도록 구성된 송신기와 수신기의 본 발명에 따른 예시적 실시예의 그래픽적 표현.
도 4c는 바람직하지 않은 전자기 방사를 개선하기 위해 상이한 LFSR을 이용하여 각각의 레인을 스크램블링하도록 구성된 송신기와 수신기의 본 발명에 따른 예시적 실시예의 그래픽적 표현.
도 5는 다중 레인 심볼 인코딩/디코딩 능력을 가진 사용자 디바이스(장치)의 예시적 실시예의 논리 블록도.
도 6은 다중 레인 직렬 인터페이스를 통해 심볼들을 스크램블링하기 위한 일반화된 방법의 하나의 실시예를 나타내는 논리 흐름도.
모든 도면들의 저작권

2013-2014는 애플 인크.(Apple Inc.)에 있으며, 모든 도면들에 대한 복제를 불허한다.

이제 유사한 도면 부호들이 전체적으로 유사한 부분들을 나타내는 도면들을 참조한다.

예시적인 실시예의 상세한 설명

예시적인 실시예들이 이제 자세히 기재된다. 이들 실시예가 HDMI와 DisplayPort A/V(audio/visual) 네트워크와 관련하여 주로 논의되지만, 본 발명은 어떠한 방식으로든 이들 응용으로만 제한되지 않음이 당업자에 의해 인식될 것이다. 사실 본 명세서에서 다루게 될 다양한 태양들이 다중 레인 직렬 버스 트랜잭션시에 감소된 전자기 간섭의 혜택을 볼 수 있는 임의의 네트워크에 유용하다.

또한, 이들 실시예가 전기 레벨로 표현되는 디지털 데이터의 직렬 송신으로 개시되지만, 특히 멀티-레벨 유선 시스템(예컨대, 3-레벨 인코딩된 이더넷), 및 변조된 송신 방식(transmission scheme)(예컨대, 송신되고 있는 신호에 의해 진폭 또는 주파수 도메인이 변조되는 고주파 캐리어{AM 또는 FM})을 포함한 다양한 기법이 또한 다른 시스템 및 응용으로 확장될 수 있음을 당업자는 인식할 것이다.

종래 HDMI 동작 -

이제 도 1을 참조하면, 하나의 예시적인 HDMI 멀티미디어 시스템이 도시되어 있다. 도시된 바와 같이, 시스템(100)은 하나 이상의 멀티미디어 소스들(102) 및 하나 이상의 멀티미디어 싱크들(104)을 포함한다. 멀티미디어 소스들의 통상의 예들로는 미디어 플레이어(예컨대, DVD(Digital Video Disk) 플레이어, 블루레이 플레이어 등), 콘텐츠 전달 네트워크, A/V(audio/visual) 장비(예컨대, 캠코더 등), 개인용 컴퓨터(PC) 등이 있지만, 이들로 제한되지 않는다. 멀티미디어 싱크들의 통상의 예들로는 미디어 디스플레이, 텔레비전, 모니터 등이 있지만, 이들로 제한되지 않는다.

예시적 HDMI 인터페이스는 단방향 차동신호 4쌍을 포함하며, 이들은 3개의 데이터 채널(데이터 채널 0, 데이터 채널 1, 데이터 채널 2)과 클럭(1/10 비트-레이트 주파수로 특징 지어짐)으로 이루어진다. (예컨대, HDMI의 장래의 구현들, 및 모바일 고화질 링크(Mobile High Definition Link(MHL)와 같은) 다른 구성들에서, 클록 차동 쌍(clock differential pair)이 다른 데이터 채널로 대체될 수 있다.

도 2는 비디오 데이터의 720×480 픽셀의 프레임을 표현하는 예시적인 데이터 트래픽의 그래픽적 표현이다. 상기 해상도가 통상의 비디오 프레임 크기를 예시한 것에 불과하다는 것에 주목해야 하고, 관련 기술 분야의 당업자는 다른 비디오 프레임 크기들로 대체될 수 있다는 것을 잘 알 것이다. 간략한 여담으로서, HDMI의 현재의 구체화된 것은 다음과 같은 5개의 상이한 유형의 정보를 명시하고 있다: (i) 제어 정보, (ii) 프리앰블, (iii) 보호 대역, (iv) 데이터 아일랜드 데이터(data island data), 및 (v) 비디오 데이터. 도 2에 도시된 바와 같이, 처음 45개의 주사선들은 수직 블랭킹 구간(vertical blanking interval)을 구성한다. 그 후에, 각각의 주사선의 처음 138개의 픽셀들은 수평 블랭킹 구간(horizontal blanking interval)이고, 나머지 720개의 픽셀들은 비디오 데이터이다. 수평 블랭킹 구간 및 수직 블랭킹 구간 둘 모두 동안, 데이터 채널들은 제어 데이터 또는 데이터 아일랜드들 중 어느 하나를 송신할 수 있다. 프리앰블 및 보호 대역 정보는 데이터 아일랜드들 및/또는 비디오 데이터의 식별을 용이하게 하기 위해 제공된다. 프리앰블의 바로 뒤에는 데이터 아일랜드 기간들 및 비디오 데이터 기간들이 따른다. 비디오 데이터 기간들 및 데이터 아일랜드 기간들 둘 모두는 보호 대역으로 시작한다. 데이터 아일랜드 기간들은 또한 보호 대역으로 끝날 수 있다.

종래의 HDMI TMDS는, 데이터의 유형에 기반하여, 가능한 심볼들의 서브셋만을 가능하게 하는 정해진 규칙들의 세트를 준수한다. 더욱이, 간략함을 위해, 송신될 정보를 표현하기 위해 10-비트 패턴들만이 사용된다(즉, 심볼들의 길이가 변하지 않음). 구체적으로는, 제어 및 프리앰블 송신들을 위해 사용되는 10-비트 인코딩들은 다른 유형의 데이터(보호 대역, 데이터 아일랜드 및 비디오 데이터)를 위해 사용되는 10-비트 심볼들과 서로소(disjoint)인(즉, 중복하지 않는) 통상의 심볼들을 공유한다. 이와 유사하게, 데이터 아일랜드 송신들을 위해 사용되는 10-비트 심볼 인코딩들(TERC4(TMDS Error Reduction Coding 4-bit, TMDS 오류 감소 코딩 4-비트) 인코딩이라고도 함)은 개별적이다. 보호 대역을 위해 사용되는 10-비트 심볼들은 비디오 데이터를 위해 사용되는 심볼 인코딩들의 서브셋이다.

종래 HDMI 구현들은 개별적 채널을 통한 임의의 스크램블링 형태를 구현하지 않는다. 초기의 연구는 HDMI의 미래 구현들을 개선하기 위한 스크램블링 기능의 통합에 관한 것이다.

종래 DisplayPort 동작 -

응용 소프트웨어 시점에서 볼 때, DisplayPort는 HDMI와 아주 유사하고, 사실 일부 응용예들에서는 HDMI 데이터의 캡슐화(encapsulation)에 DisplayPort가 사용될 수도 있다. 그러나 DisplayPort의 물리적 인터페이스는 현저히 다르다.

이제 도 3을 참조하면, 예시적 DisplayPort 인터페이스는 하나(1), 둘(2) 또는 네(4) 개의 일방향성 차동 신호쌍(또는 "레인")으로 구성될 수 있는 메인 링크, 링크 관리와 디바이스 제어에 사용되는 반이중 양방향 신호 링크인 보조 링크, 및 핫 플러그 감지(hot-plug detect; HPD)를 포함한다. 모든 신호쌍들은 데이터를 이송하며, 전용 클럭 신호는 없다(수신기는 송신된 데이터에서 클럭을 복구해야만 한다.) 각각의 데이터 레인은 8B/10B 인코딩을 사용한다.

TMDS는 8B/10B 인코딩 형태로 간주될 수 있으나, 종래 기술에서 사용되는 바와 같이, "8B/10B"란 용어는 IBM에 의해 개발된 특정 프로토콜을 지칭함을 주지한다(IBM 8B/10B 방식은 특허권 보호를 받았으나, 현재 만료된 상태이다). DisplayPort는 IBM 8B/10B 인코딩을 활용한다(본 명세서에 전체적으로 참고로 포함되는 "A DC Balanced, Partitioned-Block, 8B/10B Transmission Code" (Widmer and Franaszek)에 개시된 바와 같다). 8B/10B 인코딩은 8-비트 데이터 바이트 또는 12개 제어 심볼의 세트 중 하나의 제어 심볼을 10-비트 심볼로 매핑하여 DC 평형을 이룬다. 제어 심볼과 데이터 심볼의 매핑된 버전들은 개별적 버전들이 되도록 매핑이 이루어진다. 8-비트 심볼은 8-비트 데이터 바이트 또는 제어 심볼이 될 수 있다. 이 두 경우에서, 이들은 10-비트 심볼로 매핑된다. 8B/10B 인코딩된 심볼들의 특히 유용한 속성중 하나로 10-비트 심볼의 임의 시퀀스 내에 (심볼 경계면들에서) '1'과 '0'의 수를 계수할 때의 디스패리티(disparity)가 +1 또는 -1을 절대 넘지 않는다는 것이다. 예를 들어, 다수 개의 10-비트 심볼 이후의 러닝 디스패리티(running disparity)가 -1일 경우, 이후의 심볼은 정확히 5개의 '1'과 5개의 '0'를 가지거나(즉, 러닝 디스패리티는 -1로 유지됨), 아니면 6개의 '1'과 4개의 '0'를 가지게 된다(즉, 러닝 디스패리티가 +1로 변경됨). 러닝 디스패리티는 심볼 경계들에서만 사용되므로, 비트-단위의 러닝 디스패리티의 범위는 +3 내지 -3 사이일 수 있다.

방식의 이름에서도 나타나는 바와 같이, 8개 비트 데이터가 인코딩되어 10-비트 심볼로서 송신된다. 데이터의 5개 하부 비트는 6-비트 그룹(즉, 소위 5b/6b 부분)으로 인코딩되고, 3개 상부 비트는 4-비트 그룹(즉, 소위 3b/4b 부분)으로 인코딩된다. 이들 2개의 서브 인코딩(sub-encoding) 그룹들은 이어서 함께 연접(concatenate)되어 10-비트 심볼을 구성하며 이는 송신 매체를 통해 송신된다. 데이터 심볼들은 종종 "D.x.y" 형태로 지칭되며, 여기서 x는 0 ― 31 (2⁵ = 32) 값의 범위, y는 0 ― 7 (2³ = 8) 값의 범위로서, 즉 5개와 3개 비트 부분들이다.

이러한 인코딩 방식의 유용한 속성 중 하나는, 10-비트 심볼들을 활용하여 8-비트 워드(word)를 인코딩하기 때문에, 전술한 바와 같이 5개 연속 동일 비트라는 런-길이(run-length) 한계, 및 '0'와 '1'의 계수 사이의 차이가 비트의 주어진 20개 비트 스트링 동안 2개를 넘지 않도록 해야 한다는 차동 한계를 준수할 수 있도록 1024개의 가능한 코드(2¹⁰ = 1024) 중 일부가 제외될 수 있다는 점이다. 또한, 256개의 가능한 8-비트 워드 중 일부는 두 가지 교번적 방식으로 인코딩될 수 있다. 방식은 이러한 교번적 인코딩을 이용함에 따라 송신 선로 상의 장기간 DC 평형에 영향을 미칠 수 있게 된다.

이러한 DC 평형은 송신되는 '1'과 '0'의 수를 대략적으로 동일하게 유지하는 "러닝 디스패리티"로 알려진 메커니즘을 통해 부분적으로 달성된다. 즉, '1'과 '0'의 수가 상이한 5b/6b 와 3b/4b 코드 각각에 있어서, 이를 송신하기 위해 사용될 수 있는 것으로 2개의 비트 패턴이 있다. 예를 들어, '1'이 '0'보다 2개 더 많은 제1 10-비트는 아래와 같이 표현될 수 있다. 001011 1110 위의 제1 10-비트 패턴은 역으로도 표현될 수 있으며, 이에 의해 '1' 보다 2개 더 많은 '0'를 인코딩하며 이는 다음과 같다. 110100 0001 따라서, 신호의 현재 러닝 디스패리티에 따라, 인코딩 하드웨어는 주어진 데이터를 위해 두 개의 가능한 10-비트 시퀀스 중 어느 것을 송신해야 할 지 선택한다.

부가적으로, 8B/10B 인코딩은 "특별 심볼"로 알려진 것들을 갖는다. 이들은 일반적으로 "K.x.y" 형태로 지칭되고 임의의 가능한 "D.x.y" 심볼로부터 상이한 인코딩들을 갖는다; 즉, 이들은 8-비트 데이터 심볼의 인코딩을 통한 결과가 될 수 없는 심볼들이다. 아래의 표 1은 특별 심볼들의 포맷을 도시한 것으로, 마이너스 1(-1)의 러닝 디스패리티를 위한 제1 10-비트 코드와 함께, 플러스 1(+1)의 러닝 디스패리티를 위한 역의 경우를 포함한다:

[표 1]

이러한 특별 심볼들은 데이터 스트림 내로 삽입되며, 따라서 인코딩된 데이터 심볼들과 동떨어진 별개의 저수준 제어 함수(low-level control function)들을 실행하는데 사용될 수 있다. 예를 들어, DisplayPort 표준은 IBM 8B/10B 인코더 표준의 이러한 소위 "K-코드"들 상으로 매핑될 수 있는 다수 개의 제어 함수들을 기술한다. 이들 제어 함수들에는: (1) 블랭킹 스타트(Blanking Start, BS); (2) 블랭킹 엔드(Blanking End, BE); (3) 필 스타트(Fill Start, FS); (4) 필 엔드(Fill End, FE); (5) 세컨더리-데이터 스타트(Secondary-data Start, SS); (6) 세컨더리-데이터 엔드(Secondary-data End, SE); (7) 스크램블러 리셋(Scrambler Reset, SR); (8) 컨텐츠 프로텍션 BS(Content Protection BS, CPBS); 및 (9) 컨텐츠 프로텍션 SR(Content Protection SR, CPSR)이 포함된다.

다시 도 3을 참조하면, 각각의 데이터 레인은 16-비트 LFSR의 8개 최상위 비트를 이용하여 비트 역순으로 스크램블링 된다. 이러한 16-비트 내부 LFSR에 대한 특성 다항식이 하기에 식 1에서 기재된다.

[식 1]

G(X) = X16 +X5 +X4 +X3 +1

결과 데이터는 식 2로 표현될 수 있다.

[식 1]

D'[7:0] =D[7:0] XOR LFSR[8:15]

부가적으로, DisplayPort는 스크램블러 연산에 대한 특정 규칙들을 명시한다. 스크램블링/디스크램블링 LFSR은 모든 심볼들(D와 K 두 경우 모두 해당)에서 선행(advance)하나, 다만 K 심볼들의 일부 사용들은 스크램블링되지 않는다(DisplayPort 버전 1.2는 특정 K 심볼을 스크램블링 하는 "멀티스트림(multistream)" 연산을 도입했다). (널 또는 "필(fill)" 데이터를 포함하는) 데이터 심볼들이 스크램블링된다). 또한, 소정 특별 심볼들은 스크램블링/디스크램블링 LFSR의 리셋에 사용될 수 있다. DisplayPort 는 데이터 상에 레인 간 스큐(inter-lane skew)를 도입함으로써(각각의 연속적 레인이 선행 레인에 비해 2개 심볼씩 오프셋됨), 데이터가 먼저 스크램블링 되고 레인-대-레인 스큐(lane-to-lane skew)가 적용된다.

장치 -

본 발명의 다양한 실시예들이 다중 레인 송수신기의 각각의 레인의 개별적 스크램블링에 관한 것이다. 이상적으로(그러나 의무적인 것은 아니다), 각각의 레인은 (다른 스크램블링된 레인들과 비교할 때) 비상관(uncorrelated)인 출력을 생성하도록 스크램블링된다. 상관 스크램블링의 경우 보강 간섭(즉, 직합법(direct sum))을 일으키는 EMI를 야기하는 반면, 비상관 스크램블링은 제곱 평균에 따라 부가되는 EMI를 생성한다(이는 전체 EMI 방사를 상당히 개선한다.) 예를 들어, 2개 레인을 이용할 때, 전체 EMI는 단일 레인 EMI의 대략 1.414배(2의 제곱근)가 될 것이다.

LFSR의 동작이 결정론적인 동시에, 랜덤한 것으로 보이는 비트들의 시퀀스를 또한 제공하기 때문에 본 발명의 예시적 구현예들에서 LFSR이 유리하게 사용된다. 따라서, 그리고 본 명세서에서 앞서 논의된 바와 같이, 송신기에서의 LFSR과 수신기에서의 LFSR 사이의 사이클이 동기화된 상태로 유지되면, 송신기와 수신기 사이의 동기화가 유지될 수 있다. 예시적인 실시예에서, 각각의 LFSR은 16-비트 LFSR이지만, 본 명세서에서 앞서 기술된 것과 같은 다른 LFSR(길이 및/또는 탭 구성이 다른 것도 포함)이 용이하게 대체될 수 있음이 이해된다. 예시적인 16-비트 LFSR을 사용할 때, 비트들의 서브세트가 심볼 인코딩을 위해 사용된다.

전술된 예들을 도시하기 위해 여러가지 개별적 구성들이 제공되고 있으나, 당업자라면 다중 레인 송수신기에서 각각의 레인의 비상관적 스크램블링 결과를 가져오는 사실상 임의의 방식이라도 EMI 방사를 감소시킬 수 있음을 손쉽게 이해할 수 있을 것이다.

도 4a를 이제 참조하면, 바람직하지 않은 전자기 방사를 개선하기 위해 시드값에 따라 심볼들을 스크램블링하도록 구성된 수신기(400)와 송신기(450)의 예시적 실시예가 도시된다. 도 4a에 도시된 회로는 하드웨어로 구현되는 것으로 도시되지만, 도 4a에 도시된 로직은 소프트웨어, 또는 하드웨어와 소프트웨어의 조합으로도 용이하게 구현될 수 있음이 이해된다.

수신기(400)와 송신기(450)는 각각의 레인에 사용되는 상보 LFSR(402)들을 포함하나, 각각의 레인은 시드값에 의해 추가로 변경된다. 예를 들어, 제1 변형예에서, 데이터는 LFSR을 이용하여 XOR 처리(배타적 논리합 처리)되고 다음으로 수송과 연관된 레인(또는 채널 번호)를 이용하여 추가로 XOR 처리된다. 유사한 변형예에서, 사전에 동의된 스크램블러 리셋 시드값이 레인과 연관됨으로써 스크램블러 리셋이 발생할 때 상이한 레인 상의 LFSR들이 상이한 값들로 설정된다. 이들 2개 변형예들은 배타적인 것이 아니며, 사실 각각의 레인에 대해 레인 번호를 이용한 XOR 처리는 물론 상이한 스크램블러 리셋이 사용될 수 있다. 전술된 두 예시들 모두가 레인 기반의 시드값들을 이용하는 반면, 사실상 임의의 시드값이 사용될 수 있음을 손쉽게 이해할 수 있을 것이다.

시드값의 다른 예들로는, 예를 들어 랜덤 생성 시드값, 증가 시드값, 설정가능한(configurable) 시드값, 등이 포함될 수 있다. 시드값이 (동의된 값이 아니라) 동적으로 설정되는 시스템들에서는 수신기와 송신기는 예를 들어 대역 외 신호(out of band signaling), 초기 교환(initial exchange)(예를 들어, 비-스크램블링된 트랜잭션들 등)에 기반하여 작동을 협상 또는 조정(coordinate)하도록 요구될 수 있다.

도 4b를 이제 참조하면, 바람직하지 않은 전자기 방사를 개선하기 위해 LFSR의 상이한 비트들을 이용하여 각각의 레인을 스크램블링하도록 구성된 수신기(410)와 송신기(460)의 예시적 실시예가 도시된다.

이러한 예에서 송신기(460)와 수신기(410)는 적합한 레인들을 이용하여 XOR 처리된 매칭 LFSR 비트들을 갖는다. 예를 들어, 도시된 바와 같이, 제1 레인은 LFSR [8:15]을 이용할 수 있고, 제2 레인은 LFSR[7:0], 제3 레인은 LFSR[0:3…8:11], 그리고 제4 레인은 LFSR[15:12…7:4] 등을 이용하는 식일 수 있다. 다른 예들에서, 32-비트 LFSR이 이용됨으로써 제1 레인은 [0:7]을 이용하고, 제2 레인은 [8:15], 제3 레인은 16:23], 그리고 제4 레인은 [23:31]을 이용하도록 할 수 있다. 당업자라면 전술된 바와 같은 비트 선택은 가능한 수많은 조합을 다만 예시하는 것임을 인식할 것이다.

도 4c를 이제 참조하면, 바람직하지 않은 전자기 방사를 개선하기 위해 상이한 LFSR을 이용하여 각각의 레인을 스크램블링하도록 구성된 수신기(420)와 송신기(470)의 예시적 실시예가 도시된다.

도시된 바와 같이, 각각의 레인이 개별적 LFSR과 연관되어 있다. 당업자라면 예를 들어 최대 길이, 자기-동기화(self-synchronization), 최대 런-길이 등의 바람직한 속성을 구비한 LFSR들을 발견하는데 상당한 연구가 진행되어 왔음을 인식할 것이다. 따라서, 변형예들은 그러한 바람직한 속성들 중 임의의 것에 기반하여 LFSR들을 선택할 수 있다. 예를 들어, 어떤 응용예들은 보다 짧은 최대 런-길이를 보장하는 LFSR들 보다는 자기-동기화가 가능한 LFSR들에 더 관심이 있거나, 그 반대의 경우가 성립할 수 있다.

또한, 일부 경우들에서, 도 4a 내지 도 4c의 전술한 방식들 중 하나 이상을 조합하는 것이 바람직할 수 있음을 추가로 이해한다. 예를 들어, 일부 실시예들에서, 각각의 레인이 상이한 초기값으로 시드될 수 있으며, LFSR의 고유 비트들을 부가적으로 사용할 수 있다.

더 나아가서, 송신기와 수신기 모두 다중 레인 스크램블링 방식에 동의해야만 하므로, 다양한 시스템들이 다중 레인 스크램블링 구성을 협상하고/하거나 특정 구성을 디폴트로 하도록 구성될 수 있음을 이해한다. 일부 변형예들에서, 디폴트 구성은 레거시 시스템(legacy system)들과 호환이 가능하다.

이제 도 5를 참조하면, 다중 레인 심볼 인코딩/디코딩 능력을 갖는 예시적인 사용자 디바이스(장치)(500)가 도시된다. 본 명세서에서 용어 "사용자 디바이스"는 셀룰러 전화기, (예를 들어 본 발명의 출원인에 의해 제조된 iPhone™과 같은) 스마트폰, 예를 들어 iMac™, Mac Pro™, Mac Mini™, MacBook™, MacBook Pro™, MacBook Air™와 같은 퍼스널 컴퓨터(PC), 및 데스크탑, 랩탑 또는 그외의 경우를 모두 포함하는 미니컴퓨터는 물론, 핸드헬드 컴퓨터, PDA, 비디오 카메라, 셋탑 박스와 같은 모바일 디바이스, 예를 들어 iPod™와 같은 퍼스널 미디어 디바이스(PMD), 예를 들어 iPad™와 같은 태블릿 또는 패블릿(phablet), 디스플레이 디바이스(예를 들어 전술된 HDMI 표준(들)을 준수하는 종류들) 또는 전술된 것들의 임의의 조합들을 포함하나, 이에 한정되는 것은 아니다.

특정 디바이스 구성과 레이아웃이 도시되고 논의되지만, 본 개시 내용이 주어지면 당업자에 의해 많은 다른 구성들이 쉽게 구현될 수 있다는 것이 인식되며, 도 5의 장치(500)는 본 발명의 보다 넓은 원리들의 예시에 지나지 않는다. 예를 들어, 도 5에 도시된 디바이스는 소스로서 또는 대안적으로 싱크로서 용이하게 구현될 수 있거나, 사실 둘 모두로서 동작하도록 구성될 수 있음이 이해된다. 본 명세서를 고려해 볼 때 도시된 레이아웃에 대한 적절한 수정이 당업자에게 용이하게 자명할 것이다.

도 5의 도시된 장치(500)는 복수의 업스트림 포트 및 대응하는 수신 요소(예컨대, 수신기 또는 송수신기 네트워크 인터페이스)(502), 복수의 다운스트림 포트 및 대응하는 송신 요소(송신 인터페이스 또는 송수신기)(504)를 포함한다. 본 명세서에서 사용되는 바와 같이, 용어 "네트워크 인터페이스" 또는 "인터페이스"는 전형적으로, 예를 들어 그리고 제한 없이 HDMI, 파이어와이어(FireWire)(예컨대, FW400, FW800 등), USB(예컨대, USB2, USB 2.0, USB 3.0, 무선 USB), 이더넷(Ethernet)(예컨대, 10/100, 10/100/1000 (기가비트 이더넷(Gigabit Ethernet)), 10-Gig-E 등), 썬더볼트(Thunderbolt), 또는 무선 종류의 것을 포함하는, 콤포넌트, 네트워크 또는 프로세스와의 임의의 신호, 데이터, 또는 소프트웨어 인터페이스를 지칭한다.

복수의 업스트림 포트 및 관련 수신 요소(502)는 하나 이상의 업스트림 보조 채널, 하나 이상의 업스트림 미디어 포트, 및 수신기 장치(예컨대, 멀티플렉싱 스위치, 수신 로직, 클록 복구 회로 등)를 포함할 수 있다. 하나의 예시적인 실시예에서, 보조 채널은 양방향성이고, 관리 및 디바이스 제어 데이터를 전달하며, 업스트림 미디어 포트는 단방향성 데이터 레인을 위한 수신기 및 내장된 클록의 사용을 최소한으로 포함한다. 수신기 장치는 보조 및 미디어 포트를 모니터링하고 선택적으로 인에이블 및 디스에이블한다. 소정의 실시예에서, 수신기 장치는 본 명세서에서 앞서 기술된 DisplayPort 또는 HDMI 프로토콜과 같은 패킷 기반 단방향성 네트워크 프로토콜을 활용하도록 구성될 수 있다.

유사하게, 복수의 다운스트림 포트 및 관련 수신 요소(504)는 하나 이상의 다운스트림 보조 채널, 하나 이상의 다운스트림 미디어 포트, 및 송신기 장치(예컨대, 디멀티플렉싱 스위치, 송신 로직, 클록 내장 회로 등)를 포함한다. 하나의 예시적인 실시예에서, 보조 채널은 양방향성이고, 관리 및 디바이스 제어 데이터를 전달하며, 다운스트림 미디어 포트는 단방향성 데이터 레인을 위한 송신기 및 내장된 클록의 포함을 최소한으로 포함한다. 송신기 장치는 보조 및 미디어 포트를 모니터링하고 선택적으로 인에이블 및 디스에이블한다. 수신기에서와 같이, 송신기 장치는 패킷 기반 단방향성 네트워크 프로토콜을 활용하도록 구성될 수 있다.

예시적인 구현에서, 다운스트림-페이싱 포트(downstream-facing port)는 입력 워드를 수신하고 비트 스트림을 출력하도록 구성된 직렬화기를 포함할 수 있다. 예를 들어, 일 구성에서, 직렬화기는 10-비트 입력 워드를 수신하고 10개 직렬 비트를 출력할 수 있다. 또한, 직렬화기는 선택적인 대응 클록을 또한 제공할 수 있다.

반대로, 다른 구성에서, 업스트림-페이싱 포트(upstream-facing port)는 또한 직렬 비트 스트림을 수신하고 워드를 출력하도록 구성된 역-직렬화기를 포함할 수 있다. 또한, 그러한 역-직렬화 장치는 디지털 컴퓨팅 분야에서 잘 이해되는 바와 같이 클록 복구 회로 및 경계 검출을 추가로 요구할 수 있다. 예를 들어, 일 실시예에서, 역-직렬화기는 10개 직렬 비트를 수신하고 이를 하나의 10-비트 워드로 변환할 수 있다. 역-직렬화기가 하나 이상의 비트에 의해 타이밍의 오정렬을 검출한 경우, 역-직렬화기는 이에 따라 그의 레이트를 그것에 맞춰 스킵하거나 패딩한다. 또한, 초기화 동안, 역-직렬화기는 개시 시퀀스를 인식할 수 있다.

예를 들어 송신용 데이터 또는 수신된 데이터를 저장하는 데 사용되는 하나 이상의 저장 디바이스(예컨대, 메모리 서브시스템)(510)가 또한 포함된다.

"네트워크" 내에서의 동작을 위해 단일 디바이스 내에 모든 요소들이 요구되는 것은 아니라는 점이 이해될 것이다. 예를 들어, "소스" 동작만이 가능한 디바이스는 업스트림 포트 또는 소정 오디오 또는 비디오 요소를 요구하지 않을 것이다. 반대로, "싱크" 디바이스는 다운스트림 포트를 요구하지 않을 수 있다. 더욱이, "수신기"(502) 및 "송신기"(504) 요소는 원한다면 송신 및 수신 둘 모두 가능한 송수신기들을 포함할 수 있다.

본 명세서에 사용된 바와 같이, 그러한 네트워크는 (한정하지는 않으나) 인터페이스를 통해 서로 통신하는 겨우 2개의 디바이스, 또는 심지어 동일한 호스트 장치 내에서 서로 통신하는 2개의 콤포넌트로 구성될 수 있음에 유의한다.

프로세싱 서브시스템(506)은 마이크로프로세서, 디지털 신호 프로세서, 필드 프로그래머블 게이트 어레이, RISC 코어, 또는 하나 이상의 기판 상에 장착된 복수의 프로세싱 콤포넌트와 같은 중앙 처리 유닛(CPU) 또는 디지털 프로세서 중 하나 이상을 포함할 수 있다.

프로세싱 서브시스템은, 예를 들어 SRAM, FLASH 및 SDRAM 콤포넌트를 포함할 수 있는 메모리 서브시스템(510)에 연결된다. 본 명세서에 사용되는 바와 같이, 용어 "메모리"는 제한없이 ROM, PROM, EEPROM, DRAM, SDRAM, DDR/2 SDRAM, EDO/FPMS, RLDRAM, SRAM, "플래시" 메모리(예를 들어, NAND/NOR), 및 PSRAM을 포함하는, 디지털 데이터를 저장하도록 구성된 임의의 유형의 집적회로 또는 다른 저장 디바이스를 포함한다.

프로세싱 서브시스템은 또한 추가적인 코프로세서(co-processor)들, 예를 들어 그래픽 전용 가속기, 네트워크 프로세서(NP), 또는 오디오/비디오 프로세서를 포함할 수 있다. 도시된 바와 같이, 프로세싱 서브시스템(806)이 개별 콤포넌트들을 포함하지만, 일부 실시예에서 이들은 SoC(system-on-chip) 구성으로 통합되거나 형성될 수 있음이 이해된다.

프로세싱 서브시스템(506)은 비디오 디스플레이(512)와 같은 미디어 디스플레이 또는 오디오 스피커(514)를 위한 처리를 위해 업스트림 장치(502)로부터 하나 이상의 미디어 스트림을 수신하도록 구성된다. 프로세싱 서브시스템(506)은 우선적으로 그래픽 프로세서, 애플리케이션 프로세서, 및/또는 오디오 프로세서를 포함할 수 있다. "신 클라이언트(thin client)"에서, 프로세싱 서브시스템(506)은 복잡도 면에서 상당히 감소될 수 있고, 간단한 로직으로 제한되거나, 극단적인 경우, 완전히 존재하지 않을 수 있다.

상기 것들의 상이한 조합 및/또는 변형이 바람직한 응용 및 성능 속성에 따라 이루어질 수 있음이 당업자에 의해 용이하게 이해될 것이다.

방법 -

이제 도 6을 참조하여, 다중 레인 직렬 인터페이스를 통한 심볼의 스크램블링 방법(600)의 일반화된 일 실시예를 기술한다.

방법(600)의 단계(602)에서, 복수의 심볼들이 적어도 대응하는 복수의 스크램블링 값에 따라 스크램블링된다.

일 변형예에서, 스크램블링은 시드값에 기반한다. 시드값은 고정되거나 가변될 수 있다. 예를 들어, 시드값은 심볼과 연관된 레인 번호일 수 있다. 다른 실시예들에서, 시드값은 (예를 들어, 시간, 응용, 증분 계수값(incrementing count) 등에 기반하여) 사전에 결정된 방식에 따라 설정될 수 있다. 소정 시나리오들에서, 시드값은 송신기와 수신기 사이에 통신, 협상, 또는 그것이 아니면 활성적으로 동의될 수 있다.

다른 변형예에서, 스크램블링 값은 스크램블링 컴포넌트의 다양한 탭들로부터 선택된다. 예를 들어, 스크램블링 값들은 LFSR 출력의 비트, 니블, 바이트, 워드 등의 임의의 배열일 수 있다. 더 나아가, 탭들은 인접하게(contiguously), 비-인접하게, 리틀 엔디언(little endian), 빅 엔디언(big endian)등으로 선택될 수 있다.

또 다른 변형예에서, 스크램블링 값들은 상이한 스크램블링 컴포넌트들로부터 선택된다. 예를 들어, 수신기와 송신기는 개별 레인들 등에 할당된 LFSR의 어레이를 구비할 수 있다.

일부 실시예들에서, 스크램블링 컴포넌트는 선형 피드백 시프트 레지스터(LFSR)이다. 다른 실시예들에서, 스크램블링 컴포넌트는 적절히 랜덤화된 값들의 시퀀스를 구비한 메모리이다. 또 다른 실시예들에서, 스크램블링 컴포넌트는 소프트웨어 내에 구현된 알고리듬이다.

다양한 LFSR들이 설계의 요구조건에 따라 사용될 수 있다. 일부 변형예들에서, LFSR은 최대 길이 LFSR이다. 대안적으로, LFSR은 자기-동기화 LFSR일 수 있다. 또 다른 시나리오들에 따르면, LFSR은 최대 런-길이를 보장할 수 있다.

방법(600)의 단계(604)에서, 스크램블링된 복수의 심볼이 대응하는 복수의 레인을 통해 수신기로 송신된다.

방법(606)의 단계(600)에서, 스크램블링된 복수의 수신된 심볼이 디스크램블링된다. 예시적 실시예에서 디스크램블링은 적절한 상보 디스크램블러를 이용해 수행된다.

본 발명의 소정의 태양들이 방법의 단계들의 특정 시퀀스의 관점에서 설명되지만, 이들 설명은 보다 광범위한 방법들을 단지 예시하며, 특정 응용에 의해 요구되는 바에 따라 수정될 수 있다는 것이 인식될 것이다. 소정 단계들이 소정의 상황들 하에서 불필요하거나 선택적인 것으로 처리될 수 있다. 또한, 소정 단계들 또는 기능이 개시된 실시예들에 부가되거나, 또는 둘 이상의 단계들의 수행의 순서가 바뀔 수 있다. 모든 그러한 변형은 본 명세서 및 특허청구범위 내에 포괄되는 것으로 고려된다.

상기 상세한 설명이 다양한 실시예에 적용되는 바와 같이 본 발명의 신규한 특징을 도시, 설명, 및 지적했지만, 도시된 디바이스 또는 프로세스의 형태 및 상세사항에 있어서 다양한 생략, 치환, 및 변경이 당업자에 의해 이루어질 수 있음이 이해될 것이다. 전술한 설명은 현재 고려된 최상의 모드의 것이다. 본 설명은 어떤 방식으로든 제한하는 것으로 의도되는 것이 아니라, 오히려 일반적인 원리를 예시하는 것으로 취해져야 하며, 본 발명의 다양한 태양의 범주는 특허청구범위를 참조하여 결정되어야 한다.

Claims

복수의 심볼을 스크램블링하기 위한 방법으로서,
다중 레인 스크램블링 구성을 협상하거나(negotiate) 디폴트 구성으로 디폴트 설정하는 단계 - 상기 디폴트 구성은 레거시 시스템들과 호환 가능하며, 상기 다중 레인 스크램블링 구성의 각 레인은 대응하는 개별적 스크램블링 메카니즘에 의해 특징지어지고, 상기 디폴트 구성의 각 레인은 동일한 스크램블링 메카니즘에 의해 특징지어짐 - ; 및
상기 다중 레인 스크램블링 구성인 경우에:
상기 다중 레인 스크램블링 구성을 수신기에 송신하는 단계;
상기 다중 레인 스크램블링 구성과 연관된 적어도 대응하는 복수의 스크램블링 값에 따라 복수의 심볼을 스크램블링하는 단계; 및
상기 복수의 스크램블링된 심볼을 복수의 레인을 통해 상기 수신기로 송신하는 단계
를 포함하는, 방법.
제1항에 있어서, 상기 대응하는 복수의 스크램블링 값을 생성하는 단계를 추가로 포함하는, 방법.
제2항에 있어서, 상기 생성하는 단계는 상기 복수의 레인 중 대응하는 레인과 연관된 하나 이상의 시드값들에 기반하는, 방법.
제2항에 있어서, 상기 생성하는 단계는 일련의 상이한 비트 값들에 기반하는, 방법.
제2항에 있어서, 상기 생성하는 단계는 복수의 상이한 특성 다항식에 기반하는, 방법.
제2항에 있어서, 상기 생성하는 단계는 자기-동기화 프로세스(self-synchronization process)를 추가로 포함하는, 방법.
제2항에 있어서, 상기 생성하는 단계는 런-길이(run length)를 선택하는 단계를 포함하는, 방법.
제1항에 있어서, 상기 대응하는 복수의 스크램블링 값을 생성하기 위한 결정론적 방식(deterministic scheme)을 협상하는 단계를 추가로 포함하는, 방법.
복수의 심볼을 스크램블링하도록 구성된 장치로서,
다중 레인 스크램블링 구성 및 디폴트 구성 모두에서 동작 가능하도록 구성된 복수의 레인을 포함하는 제1 인터페이스 - 레거시 시스템들에서 사용될 경우에 각각의 레인이 동일한 스크램블링 메커니즘에 의해 특징지어지는 상기 디폴트 구성에 의해 특징지어지고, 상기 다중 레인 스크램블링 구성에서 사용될 경우에 각각의 레인은 대응하는 개별적(distinct) 스크램블링 메카니즘에 의해 특징지어짐 -;
상기 제1 인터페이스와 데이터 통신하는 프로세서; 및
상기 프로세서와 데이터 통신하고 하나 이상의 명령어들을 포함하는 비일시적 컴퓨터 판독가능 매체
를 포함하고, 상기 명령어들은, 상기 프로세서에 의해 실행될 때, 상기 장치로 하여금
상기 다중 레인 스크램블링 구성인 경우에:
상기 복수의 레인을 통해 복수의 심볼을 송신하게 하고,
상기 복수의 심볼은 상기 복수의 심볼의 수신에 응답하여 수신기에 의해 디스크램블링되도록 구성되고; 및
상기 디폴트 구성인 경우에:
상기 복수의 레인을 통해 레거시 시스템들과 호환 가능한 다른 복수의 심볼을 송신하게 하고;
레거시 시스템들과 호환가능한 상기 다른 복수의 심볼의 수신에 응답하여, 레거시 시스템들과 호환가능한 상기 다른 복수의 심볼이 상기 수신기에 의해 디스크램블링되도록 구성되는, 장치.
제9항에 있어서, 상기 다중 레인 스크램블링 구성에서 상기 복수의 레인 중 각각의 레인은 개별적 선형 피드백 시프트 레지스터(linear feedback shift register; LFSR)와 연관되는, 장치.
제9항에 있어서, 상기 다중 레인 스크램블링 구성에서 상기 복수의 레인 중 각각의 레인은 하나 이상의 선형 피드백 시프트 레지스터(LFSR)들의 고유 비트들과 연관되는, 장치.
제9항에 있어서, 상기 다중 레인 스크램블링 구성에서 각각의 대응하는 개별적 스크램블링 메커니즘은 상기 복수의 레인 중 다른 레인들의 메커니즘들과는 별개인 자기-동기화 메커니즘을 포함하는, 장치.
제9항에 있어서, 상기 다중 레인 스크램블링 구성에서 각각의 대응하는 개별적 스크램블링 메커니즘이 적어도 하나의 다른 스크램블링 메커니즘과의 전자기 간섭(electro-magnetic interference; EMI)을 최소화하도록 선택되는, 장치.
복수의 심볼을 디스크램블링하기 위한 방법으로서,
다중 레인 스크램블링 구성을 협상하거나 디폴트 구성으로 디폴트 설정하는 단계 - 상기 디폴트 구성은 레거시 시스템들과 호환 가능하며, 상기 디폴트 구성의 경우에 각각의 레인은 동일한 스크램블링 메카니즘에 의해 특징지어지며, 상기 다중 레인 스크램블링 구성의 경우에 각각의 레인은 개별적 스크램블링 메커니즘에 의해 특징지어짐 - 및
상기 다중 레인 스크램블링 구성이 협상된 경우에:
다중 레인 인터페이스를 통해 복수의 스크램블링된 심볼을 수신하는 것에 응답하여 상기 복수의 스크램블링된 심볼을 디스크램블링하는 단계
를 포함하고,
상기 다중 레인 인터페이스의 적어도 2개의 레인은 개별적 스크램블링 메커니즘들에 의해 특징지어지는, 방법.
제14항에 있어서, 상기 개별적 스크램블링 메커니즘들은 비상관(uncorrelated)인, 방법.
제15항에 있어서, 상기 개별적 스크램블링 메커니즘들은 자기-동기화되는, 방법.
복수의 심볼을 디스크램블링하도록 구성된 장치로서,
다중 레인 스크램블링 구성 및 디폴트 구성 양자 모두에서 동작 가능하도록 구성된 복수의 레인을 포함하는 제1 인터페이스 - 상기 디폴트 구성에서 각각의 레인은 동일한 스크램블링 메커니즘에 의해 특징지어지고, 상기 다중 레인 스크램블링 구성에서 각각의 레인은 개별적 스크램블링 메카니즘에 의해 특징지어짐 - ;
상기 제1 인터페이스와 데이터 통신하는 프로세서; 및
상기 프로세서와 데이터 통신하고 하나 이상의 명령어들을 포함하는 비일시적 컴퓨터 판독가능 매체
를 포함하고, 상기 명령어들은, 상기 프로세서에 의해 실행될 때, 상기 장치로 하여금
상기 다중 레인 스크램블링 구성에서 또는 상기 디폴트 구성에서 동작하는 때를 결정하게 하고;
상기 다중 레인 스크램블링 구성인 경우에, 상기 복수의 레인을 통해 복수의 심볼을 수신하게 하고;
상기 수신된 복수의 심볼 중 각각의 심볼에 대해, 대응하는 레인에 따라 상기 각각의 심볼을 디스크램블링하게 하고;
그렇지 않으면, 상기 디폴트 구성인 경우에, 상기 복수의 레인을 통해 레거시 시스템과 호환 가능한 다른 복수의 심볼을 수신하게 하는, 장치.
제17항에 있어서, 상기 프로세서에 의해 실행될 때, 상기 개별적 스크램블링 메커니즘을 협상하도록 구성된 하나 이상의 명령어들을 추가로 포함하는, 장치.
복수의 심볼을 스크램블링하도록 구성된 장치로서,
복수의 레인을 포함하는 제1 인터페이스 - 다중 레인 스크램블링 구성인 경우에 각각의 레인은 대응하는 개별적 스크램블링 메커니즘에 의해 특징지어지고 디폴트 구성인 경우에 각각의 레인은 동일한 스크램블링 메카니즘에 의해 특징지어짐 - ; 및
상기 제1 인터페이스와 데이터 통신하는 컴퓨터화된 로직
을 포함하고, 상기 컴퓨터화된 로직은 상기 장치로 하여금,
상기 다중 레인 스크램블링 구성을 협상하거나 레거시 시스템들과 호환 가능한 상기 디폴트 구성으로 디폴트 설정하게 하고;
상기 다중 레인 스크램블링 구성인 경우에:
상기 다중 레인 스크램블링 구성을 수신기에 송신하게 하고;
상기 다중 레인 스크램블링 구성과 연관된 적어도 대응하는 복수의 스크램블링 값에 따라 복수의 심볼을 스크램블링하게 하고;
상기 복수의 레인을 통해 상기 복수의 심볼을 송신하게 하도록 구성되고;
상기 복수의 심볼은 상기 복수의 심볼의 수신에 응답하여, 상기 수신기에 의해 디스크램블링되도록 구성된, 장치.
제19항에 있어서, 상기 복수의 레인 중 각각의 레인은 개별적 선형 피드백 시프트 레지스터(LFSR)와 연관되는, 장치.
제19항에 있어서, 상기 복수의 레인 중 각각의 레인은 하나 이상의 선형 피드백 시프트 레지스터(LFSR)들의 고유 비트들과 연관되는, 장치.
제19항에 있어서, 각각의 대응하는 개별적 스크램블링 메커니즘은 자기-동기화되는, 장치.
제19항에 있어서, 각각의 대응하는 개별적 스크램블링 메커니즘이 적어도 하나의 다른 개별적 스크램블링 메커니즘과의 전자기 간섭(EMI)을 최소화하도록 선택되는, 장치.
복수의 심볼을 디스크램블링하도록 구성된 장치로서,
복수의 레인을 포함하는 제1 인터페이스 - 다중 레인 스크램블링 구성인 경우에 각각의 레인은 개별적 스크램블링 메카니즘에 의해 특징지어지며, 디폴트 구성인 경우에 각각의 레인은 동일한 스크램블링 메카니즘에 의해 특징지어짐 - ; 및
상기 제1 인터페이스와 데이터 통신하는 컴퓨터화된 로직
을 포함하고, 상기 컴퓨터화된 로직은 상기 장치로 하여금,
상기 다중 레인 스크램블링 구성을 협상하거나 레거시 시스템들과 호환 가능한 상기 디폴트 구성으로 디폴트 설정하게 하고 - 상기 디폴트 구성인 경우에 각각의 레인이 동일한 스크램블링 메커니즘에 의해 특징지어지며, 상기 다중 레인 스크램블링 구성인 경우에 각각의 레인은 상기 개별적 스크램블링 메카니즘에 의해 특징지어짐 - ;
상기 복수의 레인을 통해 복수의 심볼을 수신하게 하고,
상기 수신된 복수의 심볼 중 각각의 심볼에 대해, 대응하는 레인에 따라 각각의 심볼을 디스크램블링하게 하도록 구성되는, 장치.
제24항에 있어서, 상기 컴퓨터화된 로직은 상기 장치로 하여금 상기 개별적 스크램블링 메커니즘을 협상하게 하도록 추가로 구성된, 장치.
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