KR101938126B1 - 전력용 반도체 모듈의 제조공정 - Google Patents

전력용 반도체 모듈의 제조공정 Download PDF

Info

Publication number
KR101938126B1
KR101938126B1 KR1020170057506A KR20170057506A KR101938126B1 KR 101938126 B1 KR101938126 B1 KR 101938126B1 KR 1020170057506 A KR1020170057506 A KR 1020170057506A KR 20170057506 A KR20170057506 A KR 20170057506A KR 101938126 B1 KR101938126 B1 KR 101938126B1
Authority
KR
South Korea
Prior art keywords
dbc
plate
substrate
aluminum oxide
substrates
Prior art date
Application number
KR1020170057506A
Other languages
English (en)
Other versions
KR20180123374A (ko
Inventor
임재춘
Original Assignee
주식회사 에코세미텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 에코세미텍 filed Critical 주식회사 에코세미텍
Priority to KR1020170057506A priority Critical patent/KR101938126B1/ko
Publication of KR20180123374A publication Critical patent/KR20180123374A/ko
Application granted granted Critical
Publication of KR101938126B1 publication Critical patent/KR101938126B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52Mounting semiconductor bodies in containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/43Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 베이스 플레이트와 DBC(Direct Bonded Cupper) 기판의 솔더링 후에 베이스 플레이트의 휨 현상을 개선하면서도 작업공정을 단순화시킨 전력용 반도체 모듈의 제조공정에 관한 것으로서, 더욱 상세하게는, 휨을 방지하기 위한 전력용 반도체 모듈의 제조공정에 관한 것으로, 베이스 플레이트의 상면에 하나의 알루미늄판을 이용하여 서로 이격되게 배치된 복수의 DBC기판이 형성된 통합DBC기판을 솔더링하여 부착하는 통합DBC기판 부착단계와; 상기 복수의 DBC 기판의 상면에 솔더링하여 반도체 칩을 부착하는 반도체 칩 부착단계; 및 와이어 본딩단계;를 포함하고, 상기 통합DBC기판은 하나의 산화 알루미늄판과, 상기 복수의 DBC 기판의 각각에 대응하여 서로 일정간격 이격되도록 상기 산화 알루미늄판의 상,하면에 각각 부착되는 구리판과, 상기 DBC 기판 사이 중심부의 산화 알루미늄판에는 산화 알루미늄판 두께의 55~65%의 깊이로 커팅되는 하프커팅으로 구성되고, 상기 하프 커팅의 일측과 타측의 DBC 기판 상호 간은 와이어 본딩으로 다이렉트 연결되도록 구성된 것을 특징으로 하는 전력용 반도체 모듈의 제조공정에 관한 것이다.

Description

전력용 반도체 모듈의 제조공정{MANUFACTURING PROCESS POWER SEMICONDUCTOR MODULE}
본 발명은 전력용 반도체 모듈의 제조공정에 관한 것으로서, 특히, 베이스 플레이트와 DBC(Direct Bonded Cupper) 기판의 솔더링 후에 베이스 플레이트의 휨 현상을 개선하면서도 작업공정을 단순화시킨 전력용 반도체 모듈의 제조공정에 관한 것이다.
일반적으로, 전력용 반도체는 베이스 플레이트(Base Plate), DBC(Direct Bonded Cupper) 기판, 반도체 칩, 와이어 본딩(Wire Bonding), 단자(Terminal)로 구성되고, 베이스 플레이트와 DBC 기판, DBC 기판과 반도체 칩, DBC 기판과 출력단자는 솔더링(Soldering)으로 연결되며, 다음과 같은 간단한 작업공정을 갖는다.
1) 베이스 플레이트에 DBC 기판을 솔더링하여 부착
2) DBC 기판에 반도체 칩을 솔더링하여 부착
3) 와이어 본딩
그러나, 이와 같이 서로 다른 재질의 두 물질을 솔더링하면 도 1에 도시된 바와 같이, 두 물질의 열팽창계수의 영향으로 접합부에서 휨(Warpage) 현상이 발생하게 된다.
도 1의 (a)는 종래 DBC 기판(200)을 하나로 부착하던 형태의 도면 대용 사진이고, 도 1의 (b)는 솔더링 공정 전의 배치 상태를 반도체 칩(300)을 생략하고 개념적으로 나타낸 도면이며, 도 1의 (c)는 솔더링 공정 후의 휨 현상을 개념적으로 나타낸 도면이다.
전력용 반도체 모듈은 동작중에 발생하는 열을 방출하기 위하여 베이스 플레이트(100)를 히트싱크(Heat Sink)에 부착하여 사용한다.
이때, 베이스 플레이트(100)와 히트싱크(미도시) 사이에 휨 현상으로 인하여 갭(Gap)이 발생하게 되면, 열 방출이 어려워지고 전력용 반도체 모듈 내부에 열이 폭주하게 되어 제품의 성능을 떨어뜨리거나 심하면 제품 파괴에 이를 수 있다.
따라서, 베이스 플레이트(100)의 휨 현상은 전력용 반도체 모듈의 열 방출을 위해서 50㎛ ±10㎛ 정도로 관리해야 하며, 전력용 반도체 모듈을 히트싱크에 체결시 히트싱크와의 밀착도를 향상시켜 전력용 반도체 소자에서 발생한 열이 히트싱크로 효율적으로 방열될 수 있도록 해야 하며, 이로써 전력용 반도체 모듈의 열 저항을 감소시키고 열전달 효율을 극대화하여 신뢰성 향상에 기여할 수 있다.
이에 따라, 도 2에 도시된 바와 같이, DBC 기판(200-1, 200-2)을 두 부분으로 나누어 부착함으로써 휨 현상을 해결하고자 하였다.
도 2의 (a)는 종래 DBC 기판(200)을 두 개로 부착하던 형태의 도면 대용 사진이고, 도 2의 (b)는 솔더링 공정 후의 배치 상태를 반도체 칩(300)이 부착되고 와이어(400) 본딩된 상태를 생략하고 개념적으로 나타낸 도면이며, 도 2의 (c)는 종래의 제1DBC 기판(200-1)과 제2DBC 기판(200-2)의 정면과 측면 상태를 나타낸 도면이다.
그러나, 이와 같은 방법은 다음과 같은 작업공정의 추가로 생산성이 저하된다는 문제점이 제기되었다.
1) 베이스 플레이트(100)에 제1DBC 기판(200-1)을 솔더링하여 부착
2) 베이스 플레이트(100)에 제2DBC 기판(200-2)을 솔더링하여 부착
3) 제1DBC 기판(200-1) 및 제2DBC 기판(200-2)에 반도체 칩(300)을 솔더링하여 부착
4) 제1DBC 기판(200-1) 및 제2DBC 기판(200-2)을 점프 메탈(20, Jump Metal)로 연결(솔더링 연결)
5) 와이어(400) 본딩
(0001) 국내등록특허 제10-1679385(전력용 반도체 모듈 제조방법 및 이를 이용하여 제조된 전력용 반도체 모듈) (0002) 국내등록특허 제10-1481878(전력용 반도체 장치, 파워 모듈 및 전력용 반도체 장치의 제조 방법)
본 발명이 해결하고자 하는 기술적 과제는, DBC(Direct Bonded Cupper) 기판을 두 개로 나누어 조립하던 공정을 하나의 하프 커팅된 하나의 DBC 기판을 사용함으로써 조립공정을 단순화시킨 전력용 반도체 모듈의 제조공정을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 조립공정을 단순화시켜 조립비용을 절감시킴은 물론, 점프 메탈(Jump Metal)을 사용하지 않아도 되므로 재료비를 절감시킬 수 있는 전력용 반도체 모듈의 제조공정을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명인 전력용 반도체 모듈의 제조공정은, 휨을 방지하기 위한 전력용 반도체 모듈의 제조공정에 관한 것으로, 베이스 플레이트의 상면에 하나의 알루미늄판을 이용하여 서로 이격되게 배치된 복수의 DBC기판이 형성된 통합DBC기판을 솔더링하여 부착하는 통합DBC기판 부착단계와; 상기 복수의 DBC 기판의 상면에 솔더링하여 반도체 칩을 부착하는 반도체 칩 부착단계; 및 와이어 본딩단계;를 포함하고, 상기 통합DBC기판은 하나의 산화 알루미늄판과, 상기 복수의 DBC 기판의 각각에 대응하여 서로 일정간격 이격되도록 상기 산화 알루미늄판의 상,하면에 각각 부착되는 구리판과, 상기 DBC 기판 사이 중심부의 산화 알루미늄판에는 산화 알루미늄판 두께의 55~65%의 깊이로 커팅되는 하프커팅으로 구성되고, 상기 하프 커팅의 일측과 타측의 DBC 기판 상호 간은 와이어 본딩으로 다이렉트 연결되도록 구성된 것을 특징으로 한다.
이때, 상기 와이어는 알루미늄 와이어인 것을 특징으로 한다.
또한, 상기 반도체 칩의 어느 하나와 다른 하나의 반도체 칩의 연결 및 상기 반도체 칩과 DBC 기판의 연결은 와이어 본딩으로 연결되는 것을 특징으로 한다.
이상에서 상술한 본 발명에 따르면, 전력용 반도체 모듈의 제조공정에서 휨(Warpage) 저감을 위하여, DBC 기판을 두 개로 나누어 조립(부착)하던 공정을 하프 커팅된 하나의 DBC 기판을 사용함으로써, 조립공정을 단순화시킬 수 있으며, 하나의 DBC 기판으로 2개의 DBC 기판을 사용하는 효과를 볼 수 있다.
또한, 종래와 같이 2개의 DBC 기판을 연결하던 점프 메탈(Jump Metal)을 사용하지 않아도 되므로 재료비를 절감시킬 수 있으며, 전체적인 공정의 단순화로 조립비용을 함께 절감시킬 수 있다.
도 1은 종래 하나의 DBC 기판을 사용하여 제조하던 상태를 나타낸 도면,
도 2는 종래 도 1의 공정을 개선하여 두 개의 DBC 기판을 사용하여 제조하던 상태를 나타낸 도면,
도 3은 본 발명에 따른 전력용 반도체 모듈 제조공정에 따른 구성 상태를 나타낸 도면.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다.
본 명세서에 사용되는 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조로 본 발명의 실시예를 설명하면 다음과 같다.
도 3은 본 발명에 따른 전력용 반도체 모듈 제조공정에 따른 구성 상태 도면으로써, 도 3의 (a)는 본 발명에 따른 베이스 플레이트(100), 통합DBC 기판(200), 반도체 칩(300) 및 와이어(400)가 본딩된 상태의 도면 대용 사진이고, 도 3의 (b)는 반도체 칩(300)의 부착 상태와 와이어(400) 본딩된 상태가 생략되고 솔더링 공정 후의 DBC 기판(230,230) 배치 상태를 개념적으로 나타낸 통합DBC 기판(200) 도면이며, 도 3의 (c)는 본 발명에 따른 통합DBC 기판(200)의 정면과 측면 상태를 나타낸 도면이다.
먼저, 도면상에는 전력용 반도체 모듈의 전체 제조공정에서 휨 현상과 관련된 기본적인 공정에 따른 상태 도면만을 도시한 것으로써, 그 이외의 공정은 당업자 수준에서 충분히 알 수 있는 부분이며 본 발명의 요지를 흐릴 염려가 있다고 판단되어 생략하였다.
본 발명은 휨(Warpage)을 방지하기 위한 전력용 반도체 모듈의 제조공정에 관한 것으로, 각각의 공정 자체는 이미 공지된 사항이므로 공정 자체에 대한 자세한 설명은 생략하도록 한다.
본 발명인 전력용 반도체 모듈의 제조공정은 통합DBC(Direct Bonded Cupper) 기판(200) 부착단계(S100)와, 반도체 칩(300) 부착단계(S200) 및 와이어(400) 본딩단계(S300)를 포함하여 구성된다.
상기 통합DBC 기판(200) 부착단계(S100)는 도 3에 도시된 바와 같이, 베이스 플레이트(100)에 중간 부위가 하프 커팅(240, Half Cutting)된 통합DBC 기판(200) 한 개를 솔더링하여 부착한다. 이는 종래(도 2 참조) 두 개의 DBC 기판(200-1, 200-2)을 각각 부착하던 공정에 비해, 베이스 플레이트(100)의 상면에 하나의 알루미늄(AL2O3)판(210)을 이용하여 하프커팅(240) 라인을 기준으로 일측과 타측에 서로 이격되게 배치된 복수의 DBC(Direct Bonded Cupper) 기판(230,230)이 형성된 통합DBC기판(200)만을 솔더링하여 부착하면 되므로, 공정이 간소화되고 공정에 따른 추가 비용 및 시간 등을 절감시킬 수 있다.
반도체 칩(300) 부착단계(S200)에서는 베이스 플레이트(100)의 상면에 부착된 DBC 기판(230,230)의 상면에 반도체 칩(300)을 각각 솔더링하여 부착한다.
와이어(400) 본딩단계(S300)에서는 알루미늄 와이어(400)를 이용하여 본딩작업을 실시한다. 와이어(400) 본딩에 의해 어느 하나의 반도체 칩(300)과 다른 하나의 반도체 칩(300)을 연결하거나 반도체 칩(300)과 DBC 기판(230,230)을 연결하며, 본 발명에서는 점프 메탈(20) 부착단계를 생략하고, 와이어(400) 본딩단계에서 하프 커팅(240)된 좌,우(일측과 타측) DBC 기판(230,230) 상호 간을 와이어(400) 본딩으로 다이렉트 연결함으로써, 와이어(400)로 점프 메탈(20)을 대체할 수 있다.
도 3의 (c)를 참조하면, 통합DBC 기판(200)은 하나의 산화 알루미늄판(210)과, 상기 복수의 DBC 기판(230,230)의 각각에 대응하여 서로 일정간격 이격(도 3의 (c)에서는 하프 커팅(240) 라인을 기준으로 수평방향에서 서로 일정간격 이격된 것으로 도시)되도록 상기 산화 알루미늄판(210)의 상,하면에 각각 부착되는 구리판(220)과, 상기 DBC 기판(230,230) 사이 중심부의 산화 알루미늄판(210)에 커팅 형성되는 하프커팅(240)으로 구성된다.
상기 하프 커팅(240)은 산화 알루미늄판(210) 두께의 55~65% 깊이로 레이저 커팅되며, 55%보다 낮게 커팅 시 휨 현상이 증가하고, 65%보다 높게 커팅 시 작은 충격에도 DBC 기판(200)이 쉽게 절단되는 문제점이 있다.
전술한 본 발명은 도 2의 5단계 공정에서 3단계 공정으로 공정단계가 간소화되는 것으로, 완전히 절단된 DBC 기판 두 개(200-1, 200-2)를 사용하는 것에 비하여 하프 커팅된 통합DBC 기판(200) 한 개를 사용할 경우 휨 현상이 전혀 없는 것은 아니나 휨 현상도 허용 범위 내에 진행되며, 제품 성능에도 전혀 문제가 없음을 확인하였다.
10 : 솔더 20 : 점프 메탈
100 : 베이스 플레이트
200 : 통합DBC 기판 200-1 : 제1DBC 기판
200-2 : 제2DBC 기판 210 : 산화 알루미늄판
220 : 구리판 230 : DBC 기판
300 : 반도체 칩
400 : 와이어

Claims (3)

  1. 휨(Warpage)을 방지하기 위한 전력용 반도체 모듈의 제조공정에 관한 것으로,
    베이스 플레이트(100)의 상면에 하나의 알루미늄(AL2O3)판(210)을 이용하여 서로 이격되게 배치된 복수의 DBC(Direct Bonded Cupper) 기판(230,230)이 형성된 통합DBC기판(200)을 솔더링하여 부착하는 통합DBC기판 부착단계(S100)와;
    상기 복수의 DBC 기판(230,230)의 상면에 솔더링하여 반도체 칩(300)을 부착하는 반도체 칩 부착단계(S200); 및
    와이어 본딩단계(S300);를 포함하고,
    상기 통합DBC기판(200)은 하나의 산화 알루미늄판(210)과, 상기 복수의 DBC 기판(230,230)의 각각에 대응하여 서로 일정간격 이격되도록 상기 산화 알루미늄판(210)의 상,하면에 각각 부착되는 구리판(220)과, 상기 DBC 기판(230,230) 사이 중심부의 산화 알루미늄판(210)에는 산화 알루미늄판(210) 두께의 55~65%의 깊이로 커팅되는 하프커팅(240)으로 구성되고,
    상기 하프 커팅(240)의 일측과 타측의 DBC 기판(230,230) 상호 간은 와이어(400) 본딩으로 다이렉트 연결되도록 구성된 것을 특징으로 하는 전력용 반도체 모듈의 제조공정.
  2. 청구항 1에 있어서,
    상기 와이어(400)는 알루미늄 와이어인 것을 특징으로 하는 전력용 반도체 모듈의 제조공정.
  3. 청구항 1에 있어서,
    상기 반도체 칩(300)의 어느 하나와 다른 하나의 반도체 칩(300)의 연결 및 상기 반도체 칩(300)과 DBC 기판(230)의 연결은 와이어(400) 본딩으로 연결되는 것을 특징으로 하는 전력용 반도체 모듈의 제조공정.
KR1020170057506A 2017-05-08 2017-05-08 전력용 반도체 모듈의 제조공정 KR101938126B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170057506A KR101938126B1 (ko) 2017-05-08 2017-05-08 전력용 반도체 모듈의 제조공정

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170057506A KR101938126B1 (ko) 2017-05-08 2017-05-08 전력용 반도체 모듈의 제조공정

Publications (2)

Publication Number Publication Date
KR20180123374A KR20180123374A (ko) 2018-11-16
KR101938126B1 true KR101938126B1 (ko) 2019-01-15

Family

ID=64565069

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170057506A KR101938126B1 (ko) 2017-05-08 2017-05-08 전력용 반도체 모듈의 제조공정

Country Status (1)

Country Link
KR (1) KR101938126B1 (ko)

Also Published As

Publication number Publication date
KR20180123374A (ko) 2018-11-16

Similar Documents

Publication Publication Date Title
US7531895B2 (en) Integrated circuit package and method of manufacture thereof
JP2009123736A (ja) デバイスの実装構造及びデバイスの実装方法
US11121099B2 (en) Semiconductor device
JP4917296B2 (ja) 半導体装置の製造方法
JP6681660B2 (ja) ヒートシンク付パワーモジュール用基板及びパワーモジュール
US20070147005A1 (en) Heat sink board and manufacturing method thereof
KR101938126B1 (ko) 전력용 반도체 모듈의 제조공정
JP5656247B2 (ja) 半導体発光装置及び半導体発光装置の組み込み構造
JP2012151518A (ja) 回路基板の製造方法および回路基板
JP6048893B2 (ja) 樹脂パッケージ
JP5987634B2 (ja) パワー半導体モジュール
JP2007184424A (ja) 半導体装置
JPWO2005091363A1 (ja) ヒートシンク基板とその製造方法
JPH1117081A (ja) 電力用半導体モジュール
JP4549287B2 (ja) 半導体モジュール
JP2015153986A (ja) 半導体装置
JPH10242330A (ja) パワーモジュール用基板及びその製造法
JP4534675B2 (ja) 集積回路装置
JP5319463B2 (ja) 位置決め性を向上した窒化珪素基板、およびそれを用いた半導体装置
JP2010283265A (ja) 電気回路用気密パッケージ及び電気回路用気密パッケージの製造方法
CN111146096B (zh) 一种双面散热半导体器件及其单次回流的焊接方法
JP2007305911A (ja) 半導体パッケージ及び半導体モジュール
JP2001044312A (ja) 金属製スティフナ付き配線基板
JP2003007936A (ja) パワーモジュール基板
JP2022086084A (ja) 電子回路装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant