KR101922127B1 - 향상된 감도를 갖는 나노포어 소자 및 그 제조 방법 - Google Patents

향상된 감도를 갖는 나노포어 소자 및 그 제조 방법 Download PDF

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Abstract

나노포어의 직경 또는 도전성 게이트층의 두께를 감소시켜 감도를 높일 수 있는 나노포어 소자 및 그 제조 방법을 개시한다. 개시된 나노포어 소자의 구성 및 제조 방법에 따르면, 나노포어의 크기 및/또는 게이트 전극의 두께를 DNA의 단일 가닥 크기 및 염기 간격을 고려하여 최소화시킬 수 있으므로, 나노포어 소자의 감도를 향상시킬 수 있다. 또한, 반도체 기판 상에 나노포어 소자를 형성함으로써 나노포어 소자에 신호 증폭 회로를 일체로 형성할 수 있을 뿐만 아니라, 기존의 반도체 공정을 그대로 이용할 수 있어서 나노포어 소자의 제조가 용이하다.

Description

향상된 감도를 갖는 나노포어 소자 및 그 제조 방법{Nanopore device with improved sensitivity and method of fabricating the same}
개시된 실시예들은 향상된 감도를 갖는 나노포어 소자 및 그 제조 방법에 관한 것으로, 나노포어의 직경 또는 도전성 게이트층의 두께를 감소시켜 감도를 높일 수 있는 나노포어 소자 및 그 제조 방법에 관한 것이다.
시료 내에서 핵산(DNA)과 같은 표적 생분자를 검출하고 염기서열을 결정하기 위해 다양한 방법이 개발되고 있는데, 그 중에서 나노포어(nanopore)를 이용한 방법은 고감도 DNA 검출 시스템으로 각광을 받고 있다. 나노포어를 이용한 DNA 검출 시스템은 DNA가 나노포어를 통과할 때 발생하는 전류의 미세 변동을 감지하여 DNA의 염기 서열을 결정하거나(DNA sequencing), DNA가 이중가닥인지 또는 단일가닥인지를 구별할 수 있다.
예를 들어, DNA 검출 시스템은 절연층/도전성 게이트층/절연층으로 형성된 박막을 관통하여 형성된 나노포어, 상기 나노포어를 사이에 두고 상하로 분리 형성된 샘플 수용액 저장소, 및 상부 및 하부의 샘플 수용액 저장소에 각각 담긴 소스 및 드레인 전극을 포함할 수 있다. DNA와 같은 표적 생분자를 포함하는 KCl과 같은 전해질의 샘플 수용액은 상부 및 하부의 샘플 수용액 저장소와 나노포어에 채워질 수 있다.
이러한 구조에서 도전성 게이트층에 바이어스가 인가되면, 전해질의 샘플 수용액 내의 전하를 띠는 표적 생분자들이 나노포어를 통해 이동할 수 있게 된다. 이때, 소스와 드레인 사이의 전류를 측정하거나 도전성 게이트층에 인가되는 턴온 게이트 전압을 측정하여, 나노포어를 통과하는 표적 생분자들을 식별하거나 염기 서열을 결정할 수 있다.
이러한 나노포어를 포함하는 DNA 검출 시스템에서 감도를 향상시켜 더욱 정화한 측정을 가능하게 하고, 다수의 나노포어를 어레이로 배열하여 측정 속도를 향상시키는 것이 과제이다.
나노포어의 직경 또는 도전성 게이트층의 두께를 감소시켜 감도를 높일 수 있는 나노포어 소자 및 그 제조 방법을 제공한다.
또한, 다수의 나노포어들의 어레이를 용이하게 구성할 수 있으며, 신호 증폭 회로도 함께 장착할 수 있는 나노포어 소자 및 그 제조 방법을 제공한다.
본 발명의 일 유형에 따른 나노포어 소자는, 바닥면과 절연체 측벽에 의해 둘러싸인 공간을 갖도록 형성된 마이크로 채널을 포함하는 채널부; 및 상기 마이크로 채널의 상부를 덮는 절연체 덮개부;를 포함할 수 있으며, 여기서 상기 덮개부는 상기 덮개부를 관통하여 상기 마이크로 채널과 연결되도록 형성된 나노포어; 상기 나노포어의 입구에 인접하도록 상기 덮개부의 상부 표면에 형성된 제 1 소스/드레인 전극; 상기 덮개부를 관통하여 상기 마이크로 채널과 연결되도록 형성된 개구; 및 상기 개구와 인접하도록 상기 덮개부의 상부 표면에 형성된 제 2 소스/드레인 전극을 포함할 수 있다.
상기 덮개부는 상기 덮개부 내부에 배치되어 상기 나노포어를 둘러싸도록 형성된 게이트 전극을 더 포함할 수 있다.
상기 덮개부는 상기 나노포어의 내벽에서 상기 게이트 전극을 덮도록 형성된 게이트 절연막을 더 포함할 수 있다.
상기 덮개부는, 상기 덮개부를 관통하여 상기 게이트 전극과 전기적으로 연결되는 게이트 컨택 플러그; 및 상기 덮개부의 상부 표면에 형성된 것으로, 상기 게이트 컨택 플러그, 제 1 소스/드레인 전극 및 제 2 소스/드레인 전극에 각각 전기 배선들을 통해 전기적으로 연결되는 컨택부;를 더 포함할 수 있다.
예를 들어, 상기 게이트 전극의 두께는 0.3nm 내지 0.4nm이고, 상기 게이트 전극이 있는 위치에서 상기 나노포어의 내경은 1nm 내지 1.5nm일 수 있다.
상기 덮개부는 상기 나노포어와 제 1 소스/드레인 전극의 주위를 둘러싸도록 상기 덮개부의 상부 표면에 돌출하여 형성된 제 1 용액 저장소, 및 상기 개구와 제 2 소스/드레인 전극의 주위를 둘러싸도록 상기 덮개부의 상부 표면에 돌출하여 형성된 제 2 용액 저장소를 더 포함할 수 있다.
예를 들어, 상기 제 1 용액 저장소와 제 2 용액 저장소는 각각 소수성을 갖는 격벽으로 형성될 수 있다.
일 실시예에서, 상기 덮개부는 복수 개의 제 1 용액 저장소를 포함할 수 있다.
이 경우, 상기 덮개부는 상기 복수 개의 제 1 용액 저장소 내에 각각 하나씩 배치된 복수 개의 나노포어와 복수 개의 제 1 소스/드레인 전극을 포함할 수 있다.
예를 들어, 상기 복수 개의 제 1 용액 저장소는 상기 제 2 용액 저장소를 중심에 두고 배치될 수 있다.
예를 들어, 상기 바닥면은 반도체 재료로 이루어질 수 있다.
상기 나노포어 소자는 상기 마이크로 채널 내에서 상기 바닥면의 상부 표면과 상기 덮개부의 하부 표면 사이에 연결되어 상기 덮개부를 지지하는 적어도 하나의 기둥을 더 포함할 수 있다.
상기 덮개부는 적어도 하나의 절연막을 적층하여 형성될 수 있다.
예를 들어, 상기 덮개부는 제 1 절연막, 상기 제 1 절연막 위에 적층된 제 2 절연막, 상기 제 2 절연막 위에 적층된 제 3 절연막, 및 상기 제 3 절연막 위에 적층된 제 4 절연막을 포함할 수 있으며, 여기서 상기 제 3 절연막은 상기 제 2 절연막 및 제 3 절연막과 서로 다른 재료로 이루어질 수 있다.
상기 덮개부는 상기 제 1 절연막과 제 2 절연막 사이에 배치되어 상기 나노포어를 둘러싸도록 형성된 게이트 전극을 더 포함할 수 있다.
상기 제 1 소스/드레인 전극은 상기 나노포어의 입구 주위를 둘러싸도록 링형으로 형성될 수 있다.
상기 개구의 개구 면적은 상기 나노포어의 개구 면적보다 넓을 수 있다.
한편, 본 발명의 다른 유형에 따른 나노포어 소자의 제조 방법은, 액티브 영역 및 상기 액티브 영역을 둘러싸는 절연체 측벽을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판 위에 제 1 내지 제 3 절연막을 차례로 적층하는 단계; 상기 액티브 영역이 노출되도록 상기 제 1 내지 제 3 절연막을 관통하는 개구 및 복수의 제 2 비아홀을 형성하는 단계; 상기 개구 및 복수의 제 2 비아홀을 통해 상기 제 1 절연막 하부의 액티브 영역을 식각하여 마이크로 채널을 형성하는 단계; 상기 제 3 절연막 위에 제 4 절연막을 적층하는 단계; 상기 제 1 내지 제 4 절연막을 관통하여 상기 마이크로 채널과 연결되도록 나노포어를 형성하는 단계; 및 상기 제 4 절연막 상에 상기 나노포어의 입구에 인접하는 제 1 소스/드레인 전극 및 상기 개구와 인접하는 제 2 소스/드레인 전극을 형성하는 단계;를 포함할 수 있다.
예를 들어, 상기 액티브 영역 및 절연체 측벽을 갖는 반도체 기판은 STI 공정으로 형성될 수 있다.
또한, 상기 반도체 기판 위에 제 1 내지 제 3 절연막을 차례로 적층하는 단계는, 상기 반도체 기판 위에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위에 게이트 전극을 부분적으로 형성하는 단계; 상기 게이트 전극이 형성된 제 1 절연막 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 위에 상기 제 2 절연막과 식각 속도가 다른 제 3 절연막을 형성하는 단계; 상기 게이트 전극과 대향하는 위치에서 상기 제 3 절연막을 관통하는 제 1 비아홀을 형성하고, 상기 제 1 비아홀을 통해 상기 게이트 전극이 노출되도록 상기 제 2 절연막을 식각하는 단계; 및 상기 제 2 절연막이 제거된 공간 내에 스페이서를 채우는 단계;를 포함할 수 있다.
상기 게이트 전극은 상기 액티브 영역과 측벽 사이에 걸치도록 형성될 수 있다.
예를 들어, 상기 게이트 전극의 두께는 0.3nm 내지 0.4nm일 수 있다.
상기 제 1, 제 2 및 제 4 절연막은 실리콘 산화물로 이루어지며, 상기 제 3 절연막은 실리콘 질화물로 이루어질 수 있다.
또한, 상기 스페이서는 상기 제 3 절연막과 동일한 재료로 이루어질 수 있다.
상기 제 2 절연막을 식각하는 단계는 예컨대 습식 식각을 이용할 수 있다.
일 실시예에서, 상기 복수의 제 2 비아홀들은 행과 열을 따라 일정한 간격으로 배열될 수 있으며, 상기 복수의 제 2 비아홀들 사이에는 하나의 제 2 비아홀의 크기보다 큰 수평 단면적을 갖는 격막이 형성될 수 있다.
상기 마이크로 채널을 형성하는 단계에서, 상기 액티브 영역은 언더 컷 방식으로 습식 식각되어, 상기 제 2 비아홀들 사이의 격막 아래에 적어도 하나의 기둥이 형성될 수 있다.
또한, 상기 나노포어를 형성하는 단계는, 상기 제 4 절연막 위에 마스크층을 형성하고, 상기 제 1 비아홀의 상부 영역이 개방되도록 상기 마스크층을 식각하여 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 통해 상기 제 4 절연막을 식각하여 상기 제 1 비아홀을 노출시키는 단계; 상기 마스크 패턴 및 제 1 비아홀을 통해 상기 스페이서, 게이트 전극 및 제 1 절연막을 순차적으로 식각하여 나노포어를 형성하는 단계; 및 상기 마스크층을 제거하는 단계;를 포함할 수 있다.
상기 나노포어 소자의 제조 방법은 상기 나노포어의 내벽에 적어도 상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 게이트 절연막은 예컨대 열 산화 공정을 이용하여 형성될 수 있다.
예를 들어 상기 게이트 전극이 있는 위치에서 상기 게이트 절연막에 의해 작아진 상기 나노포어의 내경은 1nm 내지 1.5nm일 수 있다.
또한, 상기 나노포어 소자의 제조 방법은, 상기 제 4 절연막, 제 3 절연막 및 제 2 절연막을 차례로 식각하고 상기 게이트 전극과 전기적으로 접촉하는 게이트 컨택 플러그를 형성하는 단계를 더 포함할 수 있다.
개시된 나노포어 소자의 구성 및 제조 방법에 따르면, 나노포어의 크기 및/또는 게이트 전극의 두께를 DNA의 단일 가닥 크기 및 염기 간격을 고려하여 최소화시킬 수 있으므로, 나노포어 소자의 감도를 향상시킬 수 있다. 또한, 반도체 기판 상에 나노포어 소자를 형성함으로써 나노포어 소자에 신호 증폭 회로를 일체로 형성할 수 있을 뿐만 아니라, 기존의 반도체 공정을 그대로 이용할 수 있어서 나노포어 소자의 제조가 용이하다. 또한, 개시된 나노포어 소자는 수평으로 배치된 두 개의 샘플 수용액 저장소를 구비하여 사용이 편리할 수 있으며, 복수 개의 샘플 수용액 저장소와 복수 개의 나노포어들의 어레이를 통해 어레이를 구현하는 것이 가능하다. 그 외 발명의 효과로, 게이트 전극의 두께를 극소화하는 것과 더불어 게이트 전극의 면적을 패터닝을 통해 최소화함으로써 기생용량 성분을 크게 줄일 수 있고, 이로 인해 응답속도가 크게 향상될 수 있다.
도 1은 일 실시예에 따른 나노포어 소자의 구조를 개략적으로 보이는 평면도이다.
도 2a는 도 1의 A-A' 라인을 따라 절개한 나노포어 소자의 구조를 개략적으로 보이는 단면도이다.
도 2b는 도 1의 B-B' 라인을 따라 절개한 나노포어 소자의 구조를 개략적으로 보이는 단면도이다.
도 3은 일 실시예에 따른 나노포어 소자로 단일 가닥 DNA의 염기 서열을 분석할 수 있음으로 보이기 위한 시뮬레이션 모형도이다.
도 4는 크기가 서로 다른 염기가 나노포어를 통과할 때 염기의 크기와 통과 위치에 따라 게이트 전극의 전압이 변화함을 보이는 특성 그래프이다.
도 5는 크기가 서로 다른 염기가 나노포어를 통과할 때 염기의 크기와 통과 위치에 따라 소스/드레인 사이에 흐르는 전류가 변화함을 보이는 특성 그래프이다.
도 6은 다른 실시예에 따른 나노포어 소자 어레이의 구조를 개략적으로 보이는 평면도이다.
도 7 내지 도 22는 도 1에 도시된 나노포어 소자를 제조하는 과정을 개략적으로 도시한다.
이하, 첨부된 도면들을 참조하여, 나노포어 소자 및 그 제조 방법에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
먼저, 도 1은 일 실시예에 따른 나노포어 소자의 구조를 개략적으로 보이는 평면도이며, 도 2a는 도 1의 A-A' 라인을 따라 절개한 나노포어 소자의 구조를 개략적으로 보이는 단면도이고, 도 2b는 도 1의 B-B' 라인을 따라 절개한 나노포어 소자의 구조를 개략적으로 보이는 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 일 실시예에 따른 나노포어 소자는, 바닥면(12)과 절연체 측벽(20)에 의해 둘러싸이며 일정 길이의 공간을 갖도록 형성된 마이크로 채널(11)을 포함하는 채널부(90), 및 상기 마이크로 채널(11)의 상부를 덮는 절연체 덮개부(80)를 포함할 수 있다. 또한, 덮개부(80)는 상기 덮개부(80)를 수직으로 관통하여 마이크로 채널(11)의 일단과 연결되도록 형성된 나노포어(41b), 덮개부(80) 내부에 배치되어 나노포어(41b)를 둘러싸도록 형성된 게이트 전극(30), 나노포어(41b)의 입구(25)에 인접하도록 덮개부(80)의 상부 표면에 형성된 제 1 소스/드레인 전극(62), 상기 덮개부(80)를 수직으로 관통하여 마이크로 채널(11)의 타단과 연결되도록 형성된 개구(45), 및 상기 개구(45)와 인접하도록 덮개부(80)의 상부 표면에 형성된 제 2 소스/드레인 전극(64)을 포함할 수 있다. 덮개부(80)는 또한 나노포어(41b)와 제 1 소스/드레인 전극(62)의 주위를 둘러싸도록 덮개부(80)의 상부 표면에 돌출하여 형성된 제 1 용액 저장소(72), 및 개구(45)와 제 2 소스/드레인 전극(64)의 주위를 둘러싸도록 덮개부(80)의 상부 표면에 돌출하여 형성된 제 2 용액 저장소(74)를 더 포함할 수 있다. 제 1 용액 저장소(72), 제 2 용액 저장소(74), 나노포어(41b), 개구(45) 및 마이크로 채널(11)에는, 예를 들어, DNA와 같은 피검사 물질들이 포함되어 있는 전해액(도시되지 않음)이 채워질 수 있다.
마이크로 채널(11)의 바닥면(12)은 절연성 재료로 이루어질 수 있으나, 실리콘과 같은 반도체 재료로 이루어질 수도 있다. 바닥면(12)이 반도체 재료로 이루어지는 경우, 일반적인 반도체 처리 공정을 통해 나노포어 소자를 용이하게 제조할 수 있다. 예를 들어, 일반적인 STI(shallow trench isolation) 공정을 통해 반도체 기판의 주위에 절연막을 형성하여 측벽(20)을 만들고, 반도체 기판의 중심부를 식각하여 덮개부(80)와 마이크로 채널(11)을 용이하게 형성할 수 있다. 이러한 나노포어 소자의 제조 방법에 대해서는 이후에 더욱 상세하게 설명한다.
도 2a를 참조하면, 나노포어 소자는 마이크로 채널(11) 내에서 덮개부(80)를 지지하는 적어도 하나의 기둥(14, 28a)을 더 포함할 수 있다. 기둥(14, 28a)은 바닥면(12)의 상부 표면과 덮개부(80)의 하부 표면 사이에 연결되어, 덮개부(80) 및 상기 덮개부(80)의 상부 표면에 배치된 제 1 및 제 2 용액 저장소(72, 74)를 지지할 수 있다. 예를 들어, 다수의 기둥(14, 28a)들이 일정한 간격을 두고 일렬로 배치될 수도 있으나, 피검사 물질들이 마이크로 채널(11)을 용이하게 통과하여 이동할 수 있도록 불규칙하게 배치될 수도 있다.
덮개부(80)는 하나 이상의 절연막(22, 24, 26, 40)들을 차례로 적층하여 형성될 수 있다. 예를 들어, 절연막(22, 24, 26, 40)은 산화물 절연막(22, 24, 26)과 질화물 절연막(40)을 포함할 수 있다. 이렇게 다수의 절연막(22, 24, 26, 40)을 이용하여 덮개부(80)를 형성함으로써, 식별하고자 하는 대상(예컨대, 단일 가닥 DNA)의 크기를 고려하여 나노포어(41b)를 최대한 작게 형성할 수 있으며, 채널부(90) 내에 마이크로 채널(11)을 형성할 수 있고, 덮개부(80) 내에 게이트 전극(30)을 배치시킬 수 있다. 즉, 다수의 절연막(22, 24, 26, 40)은 제조 공정상 채택된 구성이므로, 공정에 따라서는 단지 하나의 절연막만으로 덮개부(80)를 구성할 수도 있다.
나노포어(41b)의 입구(25)에 인접하도록 덮개부(80)의 상부 표면에 형성된 제 1 소스/드레인 전극(62)은, 예를 들어, 나노포어(41b)의 입구(25) 주위를 둘러싸도록 링형으로 형성될 수 있다. 통상적으로, 단일 가닥 DNA의 염기서열을 분석할 때, 제 1 소스/드레인 전극(62)에는 DNA의 극성과 동일한 음의 전압을 인가하고, 제 2 소스/드레인 전극(64)에는 양의 전압을 인가한다. 따라서 링형의 제 1 소스/드레인 전극(62)이 나노포어(41b)의 입구(25)를 대칭적으로 둘러싸게 되면, 제 1 소스/드레인 전극(62)에 의한 전기적 반발력이 나노포어(41b)를 통과하는 DNA의 각 염기에 대칭적으로 작용하게 되므로, 게이트 전극(30)을 통해 측정하는 센싱 신호 잡음을 줄일 수 있다.
한편, 개구(45)는 나노포어(41b)를 통과하여 마이크로 채널(11)에 유입된 피검사 물질들을 제 2 용액 저장소(74)로 유도하기 위한 것이다. 검사가 완료된 피검사 물질들을 유도하기 위한 것이므로, 개구(45)는 나노포어(41b)와 같이 미세하게 형성될 필요는 없다. 따라서 개구(45)의 직경은 나노포어(41b)의 직경보다 더 클 수 있다. 예를 들어, 나노포어(41b)의 직경은 약 1nm 내지 1.5nm 정도일 수 있으며, 개구(45)의 직경은 수mm 정도일 수도 있다.
피검사 물질들을 담고 있는 전해액을 저장하기 위한 제 1 및 제 2 용액 저장소(72, 74)는 덮개부(80)의 상부 표면 위에 격벽의 형상으로 형성될 수 있다. 여기서, 제 1 및 제 2 용액 저장소(72, 74)의 격벽 표면은 각각 소수성(hydrophobic) 처리되어 피검사 물질들이 달라붙지 않게 할 수 있다. 예를 들어, 제 1 및 제 2 용액 저장소(72, 74)는 감광막이나 PDMS(PolyDiMethylSiloxane)으로 형성될 수 있다. 그러나 제 1 및 제 2 용액 저장소(72, 74)의 재질과 형상이 반드시 이에 한정되는 것은 아니며, 전해액을 저장할 수 있는 어떠한 수단도 가능할 수 있다.
또한, 덮개부(80)는 나노포어(41b)의 내벽에서 게이트 전극(30)을 덮도록 형성된 게이트 절연막(28)을 더 포함할 수 있다. 게이트 전극(30)을 덮는 게이트 절연막(28)이 나노포어(41b)의 내벽에 형성될 경우, 나노포어 소자는 이온 전계 효과 트랜지스터(ionic filed effect transistor; IFET)로 동작할 수 있다. 그리고, 덮개부(80)를 수직으로 관통하여 게이트 전극(30)과 전기적으로 연결되는 게이트 컨택 플러그(66)가 덮개부(80)에 더 형성될 수 있다. 게이트 컨택 플러그(66)의 일단은 게이트 전극(30)과 접촉하고 있으며, 타단은 덮개부(80)의 상부 표면을 통해 노출될 수 있다. 그러나, 나노포어 소자가 반드시 트랜지스터로서 동작해야만 하는 것은 아니다. 예를 들어, 게이트 전극(30) 없이 제 1 소스/드레인 전극(62) 및 제 2 소스/드레인 전극(64)만으로도 나노포어 소자의 동작이 가능할 수 있다.
또한, 덮개부(80)의 상부 표면에는 게이트 컨택 플러그(66), 제 1 소스/드레인 전극(62) 및 제 2 소스/드레인 전극(64)에 각각 전기 배선(60)들을 통해 전기적으로 연결되기 위한 컨택부(65, 61, 63)가 더 형성될 수 있다. 비록 도시되지는 않았지만, 덮개부(80)의 상부 표면에는 게이트 컨택 플러그(66), 제 1 소스/드레인 전극(62) 및 제 2 소스/드레인 전극(64)와 각각 연결되어 측정 신호를 증폭하기 위한 신호 증폭 회로가 더 형성될 수도 있다.
전도성을 갖는 게이트 전극(30)은 금속으로 형성될 수도 있지만, 예를 들어 불순물로 도핑된 실리콘계 재료(예컨대, 폴리 실리콘)로 형성될 수 있다. DNA의 염기 간격이 약 0.33nm 정도이고 단일 가닥 DNA의 직경이 약 1nm 정도임을 고려할 때 게이트 전극(30)의 두께는 약 0.3nm 내지 0.4nm 정도일 수 있으며, 또한 게이트 전극(30)이 있는 위치에서 나노포어(41b)의 내경은 약 1nm 내지 1.5nm 정도일 수 있다. 이렇게 게이트 전극(30)의 두께 및 나노포어(41b)의 직경을 제한함으로써, 게이트 전극(30)에 2개 이상의 염기가 동시에 지나는 것을 방지하고, 2개 이상의 단일 가닥 DNA가 나노포어(41b)를 통과하는 것을 방지할 수 있다. 따라서, 본 실시예에 따른 나노포어 소자는 단일 가닥 DNA의 염기서열을 분석할 때 측정 감도를 향상시킬 수 있다.
상술한 본 실시예에 따른 나노포어 소자의 구조에서, 제 1 용액 저장소(72), 제 2 용액 저장소(74), 나노포어(41b), 개구(45) 및 마이크로 채널(11)에는 예를 들어 KCl과 같은 전해액을 채우고, 제 1 용액 저장소(72)에는 DNA와 같은 피검사 물질들이 포함되어 있는 시료를 더 채울 수 있다. 그런 후, 제 1 소스/드레인 전극(62)에는 음의 전압을 인가하고 제 2 소스/드레인 전극(64)에 양의 전압을 인가한 다음, 게이트 전극(30)에 바이어스를 인가하면 나노포어(41b)가 턴온 상태로 된다. 이때, 음의 극성을 갖는 DNA와 같은 피검사 물질이 제 1 용액 저장소(72)로부터 나노포어(41b)를 통과하여 마이크로 채널(11)로 이동할 수 있다. 피검사 물질이 나노포어(41b)를 통과하는 동안, 염기의 크기에 따라 게이트 전극(30)의 전압이 변화하거나 또는 제 1 소스/드레인 전극(62)과 제 2 소스/드레인 전극(64) 사이에 흐르는 전류가 변화하므로, 이러한 변화를 측정하여 염기서열을 결정할 수 있다.
도 3은 본 실시예에 따른 나노포어 소자로 단일 가닥 DNA의 염기 서열을 분석할 수 있음으로 보이기 위한 시뮬레이션 모형도이다. 도 3에서는 편의상 게이트 전극(30) 주변의 절연막(22, 24)과 나노포어(41b)만을 개략적으로 도시하고 있다. 또한, 도 3에서는 나노포어(41b) 내의 서로 다른 5개의 위치에 있는 염기를 예시적으로 나타내고 있다.
도 4는 크기가 서로 다른 염기가 나노포어를 통과할 때 염기의 크기와 통과 위치에 따라 게이트 전극의 전압이 변화함을 보이는 특성 그래프이다. 도 4에 표시된 ① 내지 ⑤는 도 3에 표시된 염기의 위치와 대응한다. 도 4를 참조하면, 상대적으로 큰 염기일수록 나노포어(41b)를 통과할 때 게이트 전극(30)의 전압 변화가 크게 나타남을 알 수 있다.
또한, 도 5는 크기가 서로 다른 염기가 나노포어를 통과할 때 염기의 크기와 통과 위치에 따라 제 1 및 제 2 소스/드레인 전극(62, 64) 사이에 흐르는 전류가 변화함을 보이는 특성 그래프이다. 도 5를 참조하면, 상대적으로 큰 염기일수록 나노포어(41b)를 통과할 때 전류 변화가 크게 나타남을 알 수 있다. 따라서, 본 실시예에 따른 나노포어 소자는 위와 같은 전압 또는 전류의 변화를 감지하여 DNA의 염기 서열을 정확하게 분석할 수 있다. 특히, 상술한 바와 같이 게이트 전극(30)의 두께 및 나노포어(41b)의 직경을 제한함으로써 측정시 잡음을 줄여 정확도를 향상시킬 수 있다.
한편, 본 실시예에 따르면, 덮개부(80)의 상부 표면 위에 제 1 및 제 2 용액 저장소(72, 74)가 수평으로 형성되어 있기 때문에 사용이 편리하다. 또한, 이하에서 설명하는 바와 같이, 제 2 용액 저장소(74)를 중심으로 복수 개의 제 1 용액 저장소들을 배치하여 나노포어 소자 어레이를 용이하게 구현할 수 있다. 도 6은 일 실시예에 따른 나노포어 소자 어레이의 구조를 개략적으로 보이는 평면도이다.
도 6을 참조하면, 본 실시예에 따른 나노포어 소자 어레이에서 제 2 용액 저장소(74)를 중심으로 2개 이상의 제 1 용액 저장소(72a, 72b)가 마이크로 채널(11)을 공유하며 연결될 수 있다. 또한, 각각의 제 1 용액 저장소(72a, 72b)에는 그에 대응하는 나노포어(41b)가 각각 배치될 수 있다. 도 6의 평면도에는 편의상 각각의 제 1 용액 저장소(72a, 72b)에 대응하는 나노포어 입구(25a, 25b)가 각각 도시되어 있다. 그리고, 각각의 나노포어 입구(25a, 25b)에 대응하여 복수의 제 1 소스/드레인 전극(62a, 62b), 게이트 컨택 플러그(66a, 66b) 및 컨택부(61a, 61b, 63a, 63b, 65a, 65b)가 덮개부(80)에 더 형성될 수 있다. 도 6에 도시된 나노포어 소자 어레이의 나머지 구성은 도 1, 도 2a 및 도 2b에서 설명한 나노포어 소자와 동일하므로 자세한 설명은 생략한다.
이러한 구성에서, 각각의 제 1 소스/드레인 전극(62a, 62b)에 음의 전압을 인가하고 제 2 소스/드레인 전극(64)에 양의 전압을 인가하면, 각각의 제 1 용액 저장소(72a, 72b)에 있는 피검사 물질들이 각각의 나노포어(41b)를 통과한 후, 마이크로 채널(11)을 통해 제 2 용액 저장소(74)에 모일 수 있다. 따라서 본 실시예에 따르면, 다수의 제 1 용액 저장소(72a, 72b)를 이용하여 많은 시료들을 한꺼번에 분석하는 것이 가능하다.
이하에서는 도 1에 도시된 나노포어 소자를 제조하는 방법에 대하여 도 7 내지 도 22를 참조하여 설명한다. 도 1 내지 도 6에 표시된 도면부호 중 미설명된 것은 도 7 내지 도 22에서 설명될 것이다. 또한 이하의 도 7 내지 도 22에서, (a)로 표시된 부분은 평면도이며, (b)로 표시된 부분은 A-A' 라인을 따라 절개한 단면도이다.
먼저, 도 7을 참조하면, 반도체 기판의 둘레 부분에 절연체 측벽(20)을 형성한다. 예를 들어, 일반적인 STI(shallow trench isolation) 공정을 통해 반도체 기판의 둘레에 트렌치를 형성하고, 트렌치에 절연막을 채워 측벽(20)을 만들 수 있다. 예컨대, 측벽(20)은 SiO2로 이루어질 수 있다. 그러면, 반도체 기판의 중심부에는 이후의 공정을 통해 가공될 액티브 영역(10)이 남게 된다. 여기서, 반도체 기판은 예를 들어 벌크 실리콘 기판일 수도 있으며 또는 SOI(silicon-on-insulator) 기판일 수도 있다.
그런 후, 도 8에 도시된 바와 같이, 반도체 기판의 상부 표면 위에 제 1 절연막(22)을 전체적으로 형성한 다음, 제 1 절연막(22) 상에 게이트 전극(30)을 부분적으로 형성한다. 여기서, 게이트 전극(30)은 액티브 영역(10)과 측벽(20) 사이에 걸치도록 형성될 수 있다. 제 1 절연막(22)은 예를 들어 SiO2와 같은 실리콘 산화물로 형성될 수 있다. 게이트 전극(30)은 금속으로 형성될 수도 있으며, 또는 불순물로 도핑된 실리콘계 재료(예컨대, 폴리 실리콘)으로 형성될 수도 있다. 나노포어 소자가 DNA 염기서열 분석용으로 사용될 경우, 게이트 전극(30)의 두께는 염기 간격이 약 0.33nm인 점을 고려하여 약 0.3nm 내지 0.4nm로 형성될 수 있다. 본 실시예에서와 같이, 나노포어 소자가 일반적인 반도체 공정으로 제작될 수 있기 때문에, 게이트 전극(30)을 얇은 두께로 형성하는 것이 가능하다. 또한, 예를 들어 게이트 전극(30)은 그래핀(graphene)과 같은 얇은 전극 물질로 형성될 수 있다.
이어서, 도 9 및 도 10을 참조하면, 상기 게이트 전극(30)이 형성된 제 1 절연막(22) 상에 제 2 절연막(24)과 제 3 절연막(40)을 순차적으로 적층한다. 제 2 절연막(24)은 제 1 절연막(22)과 동일한 산화막으로 형성될 수 있다. 그러나, 제 3 절연막(40)은 후술하는 제 1 및 제 2 절연막(22, 24)에 대한 식각 공정에서 마스크의 역할을 하기 때문에, 제 1 및 제 2 절연막(22, 24)과 식각 속도(etch rate)가 상이한 절연성 재료로 형성될 수 있다. 예를 들어, 제 3 절연막(40)은 Si3N4와 같은 실리콘 질화물(SiNx)로 형성될 수 있다.
다음으로, 도 11에 도시된 바와 같이, 제 3 절연막(40)을 관통하도록 제 1 비아홀(41)을 형성한다. 제 1 비아홀(41)은 액티브 영역(10) 및 게이트 전극(30)과 대향하는 위치에 형성될 수 있다. 제 1 비아홀(41)을 형성할 때 제 2 절연막(24)의 일부가 식각될 수도 있다.
그리고 도 12에 도시된 바와 같이, 제 1 비아홀(41)을 통해 식각액을 제공함으로써 제 2 절연막(24)을 습식 식각한다. 그러면 제 2 절연막(24)이 식각되어 제거된 부위(21)를 통해 게이트 전극(30)이 드러나게 된다. 습식 식각은 상기 게이트 전극(30)이 적어도 부분적으로 드러날 때까지 수행된다. 게이트 전극(30)이 드러나면, 도 13에 도시된 바와 같이, 제 2 절연막(24)이 식각되어 제거된 부위(21)에 제 3 절연막(40)의 재료와 동일한 재료를 채워서 스페이서(42)를 형성한다.
이어서, 도 14를 참조하면, 제 1 내지 제 3 절연막(22, 24, 40)을 관통하여 복수 개의 제 2 비아홀(43)과 개구(45)를 형성한다. 여기서, 제 2 비아홀(43)과 개구(45)는 게이트 전극(30)과 대응하는 영역을 제외하고 액티브 영역(10)과 대응하는 영역에 형성하여, 액티브 영역(10)이 드러나도록 한다. 제 2 비아홀(43)은 행과 열을 따라 일정한 간격으로 복수 개가 형성될 수 있다. 이때, 복수 개의 제 2 비아홀(43)들 사이에는 하나의 제 2 비아홀(43)의 크기보다 적어도 3배 이상 큰 수평 단면적을 갖는 적어도 하나의 격막(49)이 일정 간격으로 또는 불규칙하게 형성되도록 할 수 있다. 격막(49)은 액티브 영역(10)을 식각하여 마이크로 채널(11)을 형성하는 이후의 공정에서 액티브 영역(10)의 일부가 마이크로 채널(11) 내에 남게 한다. 마이크로 채널(11) 내에 남은 액티브 영역(10)의 일부는 덮개부(80)를 지지하는 기둥 역할을 할 수 있다. 도 14에 도시된 제 2 비아홀(43)의 크기와 격막(49)의 크기의 비율은 단지 예시적인 것으로, 실제로 격막(49)의 크기는 제 2 비아홀(43)의 크기보다 훨씬 클 수 있다. 또한, 개구(45)는 액티브 영역(10) 상에서 게이트 전극(30)의 반대쪽에 형성될 수 있다. 예를 들어, 개구(45)의 개구 면적은 이후에 형성될 나노포어(41b)의 개구 면적보다 적어도 2배 이상 넓도록 형성될 수 있다.
그런 후, 도 15를 참조하면, 상기 복수 개의 제 2 비아홀(43)과 개구(45)를 통해 식각액을 제공함으로써, 액티브 영역(10)을 습식 식각한다. 그러면, 제 1 절연막(22) 아래의 액티브 영역(10)이 식각되어 제거됨으로써 제 1 절연막(22) 아래에 소정의 공간을 갖는 마이크로 채널(11)이 형성될 수 있다. 습식 식각은 액티브 영역(10)의 두께에 따라 소정의 시간 동안 수행되어 액티브 영역(10)의 하부에 바닥면(12)이 남도록 한다. 또한, 습식 식각은 언더 컷(under cut) 방식으로 수행되어, 제 2 비아홀(43) 사이의 격막(49) 아래에는 액티브 영역(10)의 일부가 남아서 적어도 하나의 기둥(14)이 형성되도록 한다. 습식 식각 대신에, 등방성 건식 식각을 적용하여 습식 식각 방식과 마찬가지로 마이크로 채널(11)을 형성할 수도 있다.
그런 다음, 도 16에 도시된 바와 같이, 제 3 절연막(40)의 상부 표면에 제 4 절연막(26)을 일정한 두께로 전체적으로 도포한다. 그러면, 제 1 비아홀(41) 및 제 2 비아홀(43)이 제 4 절연막(26)으로 채워질 수 있다. 제 1 비아홀(41) 및 제 2 비아홀(43)을 채우기 위하여 제 4 절연막(26)은 예를 들어 스퍼터링 방식으로 형성될 수 있다. 이러한 제 4 절연막(26)은 제 1 절연막(22)과 동일한 산화물 재료로 이루어질 수 있다. 한편, 제 4 절연막(26)을 형성하는 과정에서, 바닥면(12)에는 제 4 절연막(26)의 재료(26a)가 일부 남을 수 있다.
이어서 도 17을 참조하면, 제 4 절연막(26) 상에 마스크층(50)을 적층하고, 제 1 비아홀(41)의 상부 영역이 개방되도록 상기 마스크층(50)을 식각하여 마스크 패턴(51)을 형성한다. 그리고, 도 18에 도시된 바와 같이, 마스크 패턴(51)을 통해 제 4 절연막(26)을 식각하여 제 1 비아홀(41)이 드러나도록 한다. 예를 들어 제 4 절연막(26)의 식각은 습식 식각을 이용할 수 있다. 그러면, 제 1 비아홀(41) 위에는 제 4 절연막(26)이 제거되어 소정의 공간(23)이 형성될 수 있다.
그런 후, 도 19에 도시된 바와 같이, 마스크 패턴(51) 및 제 1 비아홀(41)을 통해 스페이서(42), 게이트 전극(30) 및 제 1 절연막(22)을 순차적으로 식각함으로써 나노포어(41a)를 형성할 수 있다. 여기서, 상기 스페이서(42), 게이트 전극(30) 및 제 1 절연막(22)에 대한 식각은 비등방성 건식 식각을 이용할 수 있다. 나노포어(41a)를 형성한 후에는, 도 20에 도시된 바와 같이, 마스크층(50)을 제거한다.
다음으로, 도 21에 도시된 바와 같이, 나노포어(41a)의 내벽에 게이트 절연막(28)을 형성한다. 게이트 절연막(28)은 적어도 게이트 전극(30)의 노출 부위를 덮도록 형성될 수 있으며, 이에 따라 본 실시예에 따른 나노포어 소자는 이온 전계 효과 트랜지스터로서 동작할 수 있다. 또한, 게이트 절연막(28)을 형성함으로써, 내경이 작아진 최종적인 나노포어(41b)가 형성될 수 있다. 최종 나노포어(41b)의 직경은 단일 가닥 DNA의 직경이 대략 1nm인 점을 고려하여 약 1nm 내지 1.5nm로 형성될 수 있다. 이를 위해, 게이트 절연막(28)의 형성시 공정 조건을 적절히 제어할 수 있다. 예를 들어, 게이트 절연막(28)은 열 산화 공정으로 형성할 수 있는데, 공정 시간을 제어함으로써 최종 나노포어(41b)의 직경을 조절하는 것이 가능하다. 열 산화 공정으로 게이트 절연막(28)을 형성할 경우, 마이크로 채널(11) 내의 실리콘이 노출된 부분에도 산화막이 형성될 수 있다. 예를 들어, 바닥면(12)의 표면에 산화막(28b)이 형성될 수 있으며, 기둥(14)의 표면에도 산화막(28a)이 형성될 수 있다.
마지막으로, 도 22를 참조하면, 게이트 전극(30)의 일부가 노출되도록 제 4 절연막(26), 제 3 절연막(40) 및 제 2 절연막(24)을 차례로 식각하여 컨택 홀을 형성한다. 그런 후, 제 4 절연막(26) 상에 제 1 소스/드레인 전극(62), 제 2 소스/드레인 전극(64), 게이트 컨택 플러그(66) 및 각 배선(60)을 형성할 수 있다. 이때, 바닥면(12)에도 개구(45)를 통해 전극 재료(67)가 부분적으로 증착될 수 있다. 도시되지는 않았지만, 제 4 절연막(26) 위에는 게이트 컨택 플러그(66), 제 1 소스/드레인 전극(62) 및 제 2 소스/드레인 전극(64)와 각각 연결되어 측정 신호를 증폭하기 위한 신호 증폭 회로가 더 형성될 수도 있다.
또한, 도 1, 도 2a 및 도 2b에 도시된 바와 같이, 제 4 절연막(26) 위에 제 1 용액 저장소(72)와 제 2 용액 저장소(74)를 더 형성할 수 있다. 제 1 용액 저장소(72)는 나노포어(41b)와 제 1 소스/드레인 전극(62)의 주위를 둘러싸도록 형성될 수 있으며, 제 2 용액 저장소(74)는 개구(45)와 제 2 소스/드레인 전극(64)의 주위를 둘러싸도록 형성될 수 있다. 앞서 설명한 바와 같이, 상기 제 1 및 제 2 용액 저장소(72, 74)는 소수성을 갖는 격벽으로 형성될 수 있다. 예를 들어, 감광막이나 PDMS(PolyDiMethylSiloxane)으로 제 1 및 제 2 용액 저장소(72, 74)를 형성한 후, 제 4 절연막(26) 위에 접착할 수 있다.
상술한 나노포어 소자의 제조 방법에 따르면, 반도체 공정을 이용하기 때문에 나노포어(41b)의 직경과 게이트 전극(30)의 두께를 최소화시킬 수 있다. 예를 들어, 금속 증착 공정 또는 폴리 실리콘의 성장 공정을 통해 얇은 두께의 게이트 전극(30)을 형성할 수 있으며, 열산화 공정을 통해 게이트 절연막(28)을 형성하여 나노포어(41b)의 직경을 줄일 수 있다. 또한, 반도체 기판 상에 나노포어 소자를 형성함으로써 나노포어 소자에 신호 증폭 회로를 일체로 형성할 수 있을 뿐만 아니라, 기존의 반도체 공정을 그대로 이용할 수 있어서 나노포어 소자의 제조가 용이하다. 또한, 개시된 나노포어 소자는 덮개부(80) 위에 수평으로 배치된 두 개의 용액 저장소(72, 74)를 구비하여 나노포어 소자의 제조 및 사용이 편리할 수 있다. 예를 들어, 덮개부(80)의 상부 표면 위에 제 1 소스/드레인 전극(62), 제 2 소스/드레인 전극(64), 게이트 컨택 플러그(66) 및 각 배선(60)들이 모두 위치하기 때문에, 복잡한 제조 공정이 요구되지 않으며 사용시 덮개부(80)의 상부 표면 위에서 모든 조작이 가능하다. 또한, 나노포어 소자 어레이를 구현하는 것이 가능하다.
지금까지, 본 발명의 이해를 돕기 위하여 나노포어 소자 및 그 제조 방법에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
11.....마이크로 채널 12.....바닥면
20.....측벽 22, 24, 26, 28, 40.....절연막
25, 25a, 25b.....나노포어 입구 30.....게이트 전극
40.....스페이서 41, 43.....비아홀
41b.....나노포어 45.....개구
60.....배선
62, 62a, 62b, 64.....소스/드레인 전극
72, 72a, 72b, 74.....용액 저장소
80.....덮개부 90.....채널부

Claims (27)

  1. 바닥면과 절연체 측벽에 의해 둘러싸인 공간을 갖도록 형성된 마이크로 채널을 포함하는 채널부; 및
    상기 마이크로 채널의 상부를 덮는 절연체 덮개부;를 포함하며,
    상기 덮개부는:
    상기 덮개부를 관통하여 상기 마이크로 채널과 연결되도록 형성된 나노포어;
    상기 나노포어의 입구에 인접하도록 상기 덮개부의 상부 표면에 형성된 제 1 소스/드레인 전극;
    상기 덮개부를 관통하여 상기 마이크로 채널과 연결되도록 형성된 개구; 및
    상기 개구와 인접하도록 상기 덮개부의 상부 표면에 형성된 제 2 소스/드레인 전극을 포함하는 나노포어 소자.
  2. 제 1 항에 있어서,
    상기 덮개부는 상기 덮개부 내부에 배치되어 상기 나노포어를 둘러싸도록 형성된 게이트 전극을 더 포함하는 나노포어 소자.
  3. 제 2 항에 있어서,
    상기 덮개부는 상기 나노포어의 내벽에서 상기 게이트 전극을 덮도록 형성된 게이트 절연막을 더 포함하는 나노포어 소자.
  4. 제 2 항에 있어서,
    상기 덮개부를 관통하여 상기 게이트 전극과 전기적으로 연결되는 게이트 컨택 플러그; 및
    상기 덮개부의 상부 표면에 형성된 것으로, 상기 게이트 컨택 플러그, 제 1 소스/드레인 전극 및 제 2 소스/드레인 전극에 각각 전기 배선들을 통해 전기적으로 연결되는 컨택부;를 더 포함하는 나노포어 소자.
  5. 제 2 항에 있어서,
    상기 게이트 전극의 두께는 0.3nm 내지 0.4nm이고, 상기 게이트 전극이 있는 위치에서 상기 나노포어의 내경은 1nm 내지 1.5nm인 나노포어 소자.
  6. 제 1 항에 있어서,
    상기 덮개부는 상기 나노포어와 제 1 소스/드레인 전극의 주위를 둘러싸도록 상기 덮개부의 상부 표면에 돌출하여 형성된 제 1 용액 저장소, 및 상기 개구와 제 2 소스/드레인 전극의 주위를 둘러싸도록 상기 덮개부의 상부 표면에 돌출하여 형성된 제 2 용액 저장소를 더 포함하는 나노포어 소자.
  7. 제 6 항에 있어서,
    상기 제 1 용액 저장소와 제 2 용액 저장소는 각각 소수성을 갖는 격벽으로 형성되는 나노포어 소자.
  8. 제 6 항에 있어서,
    상기 덮개부는 복수 개의 제 1 용액 저장소를 포함하는 나노포어 소자.
  9. 제 8 항에 있어서,
    상기 덮개부는 상기 복수 개의 제 1 용액 저장소 내에 각각 하나씩 배치된 복수 개의 나노포어와 복수 개의 제 1 소스/드레인 전극을 포함하는 나노포어 소자.
  10. 제 8 항에 있어서,
    상기 복수 개의 제 1 용액 저장소는 상기 제 2 용액 저장소를 중심에 두고 배치되어 있는 나노포어 소자.
  11. 제 1 항에 있어서,
    상기 바닥면은 반도체 재료로 이루어지는 나노포어 소자.
  12. 제 1 항에 있어서,
    상기 마이크로 채널 내에서 상기 바닥면의 상부 표면과 상기 덮개부의 하부 표면 사이에 연결되어 상기 덮개부를 지지하는 적어도 하나의 기둥을 더 포함하는 나노포어 소자.
  13. 제 1 항에 있어서,
    상기 덮개부는 적어도 하나의 절연막을 적층하여 형성되는 나노포어 소자.
  14. 제 1 항에 있어서,
    상기 제 1 소스/드레인 전극은 상기 나노포어의 입구 주위를 둘러싸도록 링형으로 형성되는 나노포어 소자.
  15. 제 1 항에 있어서,
    상기 개구의 개구 면적은 상기 나노포어의 개구 면적보다 넓은 나노포어 소자.
  16. 액티브 영역 및 상기 액티브 영역을 둘러싸는 절연체 측벽을 갖는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 위에 제 1 내지 제 3 절연막을 차례로 적층하는 단계;
    상기 액티브 영역이 노출되도록 상기 제 1 내지 제 3 절연막을 관통하는 개구 및 복수의 제 2 비아홀을 형성하는 단계;
    상기 개구 및 복수의 제 2 비아홀을 통해 상기 제 1 절연막 하부의 액티브 영역을 식각하여 마이크로 채널을 형성하는 단계;
    상기 제 3 절연막 위에 제 4 절연막을 적층하는 단계;
    상기 제 1 내지 제 4 절연막을 관통하여 상기 마이크로 채널과 연결되도록 나노포어를 형성하는 단계; 및
    상기 제 4 절연막 상에 상기 나노포어의 입구에 인접하는 제 1 소스/드레인 전극 및 상기 개구와 인접하는 제 2 소스/드레인 전극을 형성하는 단계;를 포함하는 나노포어 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 반도체 기판 위에 제 1 내지 제 3 절연막을 차례로 적층하는 단계는:
    상기 반도체 기판 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 게이트 전극을 부분적으로 형성하는 단계;
    상기 게이트 전극이 형성된 제 1 절연막 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막 위에 상기 제 2 절연막과 식각 속도가 다른 제 3 절연막을 형성하는 단계;
    상기 게이트 전극과 대향하는 위치에서 상기 제 3 절연막을 관통하는 제 1 비아홀을 형성하고, 상기 제 1 비아홀을 통해 상기 게이트 전극이 노출되도록 상기 제 2 절연막을 식각하는 단계; 및
    상기 제 2 절연막이 제거된 공간 내에 스페이서를 채우는 단계;를 포함하는 나노포어 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 게이트 전극은 상기 액티브 영역과 측벽 사이에 걸치도록 형성되는 나노포어 소자의 제조 방법.
  19. 제 17 항에 있어서,
    상기 게이트 전극의 두께는 0.3nm 내지 0.4nm인 나노포어 소자의 제조 방법.
  20. 제 17 항에 있어서,
    상기 제 1, 제 2 및 제 4 절연막은 실리콘 산화물로 이루어지며, 상기 제 3 절연막은 실리콘 질화물로 이루어지는 나노포어 소자의 제조 방법.
  21. 제 17 항에 있어서,
    상기 스페이서는 상기 제 3 절연막과 동일한 재료로 이루어지는 나노포어 소자의 제조 방법.
  22. 제 17 항에 있어서,
    상기 복수의 제 2 비아홀들은 행과 열을 따라 일정한 간격으로 배열되어 있으며, 상기 복수의 제 2 비아홀들 사이에는 하나의 제 2 비아홀의 크기보다 큰 수평 단면적을 갖는 격막이 형성되어 있는 나노포어 소자의 제조 방법.
  23. 제 22 항에 있어서,
    상기 마이크로 채널을 형성하는 단계에서, 상기 액티브 영역은 언더 컷 방식으로 습식 식각되어, 상기 제 2 비아홀들 사이의 격막 아래에 적어도 하나의 기둥이 형성되는 나노포어 소자의 제조 방법.
  24. 제 17 항에 있어서,
    상기 나노포어를 형성하는 단계는:
    상기 제 4 절연막 위에 마스크층을 형성하고, 상기 제 1 비아홀의 상부 영역이 개방되도록 상기 마스크층을 식각하여 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 통해 상기 제 4 절연막을 식각하여 상기 제 1 비아홀을 노출시키는 단계;
    상기 마스크 패턴 및 제 1 비아홀을 통해 상기 스페이서, 게이트 전극 및 제 1 절연막을 순차적으로 식각하여 나노포어를 형성하는 단계; 및
    상기 마스크층을 제거하는 단계;를 포함하는 나노포어 소자의 제조 방법.
  25. 제 24 항에 있어서,
    상기 나노포어의 내벽에 적어도 상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계를 더 포함하는 나노포어 소자의 제조 방법.
  26. 제 25 항에 있어서,
    상기 게이트 전극이 있는 위치에서 상기 게이트 절연막에 의해 작아진 상기 나노포어의 내경은 1nm 내지 1.5nm인 나노포어 소자의 제조 방법.
  27. 제 24 항에 있어서,
    상기 제 4 절연막, 제 3 절연막 및 제 2 절연막을 차례로 식각하고 상기 게이트 전극과 전기적으로 접촉하는 게이트 컨택 플러그를 형성하는 단계를 더 포함하는 나노포어 소자의 제조 방법.
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