KR101922019B1 - 16입력들로부터 4신호들의 선택 - Google Patents
16입력들로부터 4신호들의 선택 Download PDFInfo
- Publication number
- KR101922019B1 KR101922019B1 KR1020137030131A KR20137030131A KR101922019B1 KR 101922019 B1 KR101922019 B1 KR 101922019B1 KR 1020137030131 A KR1020137030131 A KR 1020137030131A KR 20137030131 A KR20137030131 A KR 20137030131A KR 101922019 B1 KR101922019 B1 KR 101922019B1
- Authority
- KR
- South Korea
- Prior art keywords
- signals
- inputs
- multiplexers
- multiplexer
- input signals
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1737—Controllable logic circuits using multiplexers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17736—Structural details of routing resources
- H03K19/17744—Structural details of routing resources for input/output signals
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
디바이스 내의 복수의 y 신호들로부터 복수의 입력 신호들을 선택하기 위한 장치는 복수의 n 대 1 멀티플렉서들을 구비하는 스위칭 매트릭스- 각각의 n 대 1 멀티플렉서가 상기 y 신호들중 n의 서로 다른 입력 세트에 할당되고, 상기 n 대 1 멀티플렉서들 각각의 각 세트의 입력 신호들의 n 입력 신호들 보다 작은 서브세트가 또한 또 다른 n 대 1 멀티플렉서의 입력 신호들의 서브세트임-를 포함한다.
Description
본 출원은 "16 신호들로부터 4 신호들의 선택(Selecting Four Signals From Sixteen Inputs)"이라는 발명의 명칭으로 2011년 4월 20일 출원된 미국 가 출원 61/477,443호의 우선권의 이익을 주장하고, 상기 가출원 전체가 여기에 통합된다. 본 출원은 동시 계류중인, "설정가능한 논리 셀들(Configurable Logic Cells)"이라는 발명의 명칭으로 ____출원된 미국 특허출원 ____; "설정가능한 논리 셀들(Configurable Logic Cells)"이라는 발명의 명칭으로 ____출원된 미국 특허출원 ____; 및 "여러 인터럽트 소스들을 결합하여 하나의 인터럽트 소스가 되게 하고, 구동 세기를 제어하기 위해 여러 신호 소스들을 결합하는 논리 디바이스(A Logic Device For Combining Various Interrupt Sources Into A Single Interrupt Source And Various Signal Sources To Control Drive Strength)"라는 발명의 명칭으로 _____출원된 미국 측허출원 ____에 관련된 것으로 이들 모두 본 출원과 동시 출원되었으며, 이들 출원들 전체가 참조로 통합된다.
본 발명은 멀티플렉서들에 의해 입력 신호들을 선택하는 것에 관한 것으로, 특히 제1 그룹의 신호들과 하나 이상의 또 다른 그룹의 신호들로부터 동시에 제1 복수의 신호들을 선택하는 것에 관한 것이다.
마이크로컨트롤러들, 시스템 온칩 디바이스들 등내의 임의의 주변장치들은 하나 이상의 내부/외부 신호들 그룹들로부터 선택되는 복수의 내부 및 외부 신호들을 필요로 한다. 종래의 시스템들에 있어서, 멀티플렉서가 이러한 선택을 제공하는데 사용된다. 그러나 이러한 신호들에 대한 가능성 있는 후보들의 수가 늘어남에 따라 멀티플렉서들의 복잡성도 실질적으로 증가하고, 이에 따라 이들 멀티플렉서들은 귀중한 집적회로의 공간을 차지하게 된다. 예를 들어, 일예에 따라 멀티플렉서의 수를 저감하기 위해, 16 신호들의 집합체로부터 4개의 신호들이 선택되어야 하지만, 8-입력 멀티플렉서들만이 채용될 수 있다는 제한에서는, 만들 수 있는 결합의 수를 최대화하고, 상기 멀티플렉서들의 실리콘 구현 비용을 최소화하는 것이 요구된다. 따라서 4개의 신호들 각각은 하나의 8 대 1 멀티플렉서에 할당된다. 그러나 이는 각 신호에 대해서는 단지 8신호들로 된 한 개의 풀을 가능하게 한다. 따라서 일 실시예에서, 각 신호는 한 그룹의 8 소스 신호들로부터 선택될 수 있다. 16 소스 신호들이 있는 경우에는 예를 들어, 두 세트의 8 대 1 멀티플렉서들이 제1의 8신호들에 할당되게 되고, 다른 두 세트의 8 대 1 멀티플렉서들이 제2의 8 신호들에 할당되어, 그것은 2 그룹들로부터 단지 2신호들을 허용한다.
따라서 마이크로컨트롤러, 시스템 온칩 디바이스 등내의 주변장치에 대해 개선된 소스 신호들의 선택을 제공하는 기술 및 회로가 필요하게 된다.
일 실시예에 따르면, 디바이스의 복수의 y 신호들로부터 복수의 입력 신호들을 선택하기 위한 장치는, 복수의 n 대 1 멀티플렉서들을 포함하는 스위칭 매트릭스- 각각의 n 대 1 멀티플렉서가 상기 y 신호들중 n의 서로 다른 입력 세트에 할당되고, 여기서 상기 n 대 1 멀티플렉서들 각각의 각 세트의 입력 신호들의 n 입력 신호들 보다 작은 서브세트가 또한 또 하나의 n 대 1 멀티플렉서의 입력 신호들의 서브세트임 -를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 장치는 상기 스위칭 매트릭스에 결합되어 복수의 할당 모드들 중 하나의 프로그래밍을 허용하는 모드 레지스터를 포함할 수 있고, 제1 할당 모드에서, 상기 스위칭 매트릭스는 중첩하는 입력 신호들을 갖는 상기 서로 다른 입력 세트들을 상기 복수의 n 대 1 멀티플렉서들에 할당하도록 동작하고, 제2 할당 모드에서, 상기 스위칭 매트릭스는 제1 입력 세트를 모든 n 대 1 멀티플렉서들에 할당한다. 또 다른 실시예에 따르면, 상기 장치는 상기 스위칭 매트릭스에 결합된 모드 레지스터를 포함할 수 있고, 상기 모드 레지스터내에 프로그래밍된 제1 모드에서, 상기 스위칭 매트릭스는 중첩하는 입력 신호들을 갖는 다른 입력 세트들을 상기 복수의 n 대 1 멀티플렉서들에 할당하도록 동작하고, 제2 모드에서, 상기 스위칭 매트릭스는 적어도 제1 입력 세트를 적어도 하나의 n 대 1 멀티플렉서들에 할당하고, 또한 상기 제1 입력 세트와 중첩하는 입력 신호들이 없는 적어도 하나의 제2 입력 세트를 적어도 또 다른 n 대 1 멀티플렉서에 할당한다. 또 다른 실시예에 따르면, 상기 제2 모드에서, 상기 제1 입력 세트는 적어도 두 개의 n 대 1 멀티플렉서들에 할당될 수 있고, 또한 상기 제2 입력 세트는 적어도 두 개의 또 다른 n 대 1 멀티플렉서들에 할당될 수 있다. 또 다른 실시예에 따르면, 상기 장치는 상기 스위칭 매트릭스에 결합되어 복수의 할당 모드들 중 하나의 프로그래밍을 허용하는 모드 레지스터를 포함할 수 있고, 제1 할당 모드에서, 상기 스위칭 매트릭스는 중첩하는 입력 신호들을 갖는 상기 서로 다른 입력 세트들을 상기 복수의 n 대 1 멀티플렉서들에 할당하도록 동작하고, 제2 할당 모드에서, 상기 스위칭 매트릭스는 제1 입력 세트를 모든 n 대 1 멀티플렉서들에 할당하고, 또한 제3 할당 모드에서, 상기 스위칭 매트릭스는 적어도 제1 입력 세트를 적어도 하나의 n 대 1 멀티플렉서들에 할당하고, 또한 상기 제1 입력 세트와 중첩하는 입력 신호들이 없는 적어도 제2 입력 세트를 적어도 또 다른 n 대 1 멀티플렉서에 할당한다. 또 다른 실시예에 따르면, 제3 할당 모드에서, 상기 제1 입력 세트는 적어도 두 개의 n 대 1 멀티플렉서들에 할당될 수 있고, 또한 상기 제2 입력 세트는 적어도 두 개의 또 다른 n 대 1 멀티플렉서들에 할당될 수 있다. 또 다른 실시예에 따르면, 상기 선택된 입력 신호들은 주변 장치에 공급된다. 또 다른 실시예에 따르면, 상기 주변 장치는 마이크로컨트롤러 내의 프로그램가능한 논리 셀일 수 있다. 또 다른 실시예에 따르면, 상기 장치는 16 입력들로부터 4 신호들을 선택하기 위해 설계될 수 있으며, 각각이 8 입력들과 1 출력을 갖는 제1, 제2, 제3 및 제4 멀티플렉서들을 포함하고, 입력 신호들 0 내지 3은 제1 및 제4 멀티플렉서들의 4 입력들에 각각 결합되며, 상기 입력 신호들 4 내지 7은 상기 제1 멀티플렉서의 또 다른 4 입력들 및 상기 제2 멀티플렉서의 4 입력들에 각각 결합되며, 상기 입력 신호들 8 내지 11은 상기 제2 멀티플렉서의 또 다른 4 입력들 및 상기 제3 멀티플렉서의 4 입력들에 각각 결합되며, 그리고 상기 입력 신호들 12 내지 15는 상기 제3 멀티플렉서의 또 다른 4 입력들 및 상기 제4 멀티플렉서의 또 다른 4 입력들에 각각 결합되어, 상기 8 신호들 중 임의의 3개가 선택되고, 다른 8 신호들 중 1개가 선택되어 상기 4 개의 멀티플렉서들의 출력들에 나타난다.
또 하나의 실시예에 따르면, 복수의 n 대 1 멀티플렉서들에 의해 디바이스 내의 복수의 y 신호들로부터 복수의 입력 신호들을 선택하는 방법은, 각각의 n 대 1 멀티플렉서를 상기 y 신호들중 n 입력 신호들로 이루어진 서로 다른 입력 세트에 할당하는 단계를 포함하고, 상기 n 대 1 멀티플렉서들 각각의 각 세트의 입력 신호들의 n 입력 신호들 보다 작은 서브세트가 또한 또 다른 n 대 1 멀티플렉서의 입력 신호들의 서브세트이고, 이에 의해 각각의 n 대 1 멀티플렉서에 대해 중첩하는 입력 신호들을 생성하는 것을 포함한다.
또 다른 실시예에 따르면, 상기 방법은 복수의 할당 모드들로부터 하나의 할당 모드를 선택하는 단계를 더 포함할 수 있고, 제1 할당 모드에서, 중첩하는 입력 신호들을 갖는 상기 서로 다른 입력 세트들은 상기 복수의 n 대 1 멀티플렉서들에 할당되고, 그리고 제2 할당 모드에서, 적어도 제1 입력 세트가 모든 n 대 1 멀티플렉서들에 할당된다. 또 다른 실시예에 따르면, 상기 방법은 복수의 할당 모드들로부터 하나의 할당 모드를 선택하는 단계를 더 포함할 수 있고, 제1 모드에서, 중첩하는 입력 신호들을 갖는 상기 서로 다른 입력 세트들은 상기 복수의 n 대 1 멀티플렉서들에 할당되고, 또한 제2 모드에서, 제1 입력 세트가 적어도 하나의 n 대 1 멀티플렉서들에 할당되고, 또한 상기 제1 입력 세트와 중첩하는 입력신호들이 없는 제2 입력 세트가 적어도 또 다른 n 대 1 멀티플렉서에 할당된다. 또 다른 실시예에 따르면, 상기 제2 모드에서, 상기 제1 입력 세트가 적어도 두 개의 n 대 1 멀티플렉서들에 할당되고, 또한 제2 입력 세트가 적어도 두 개의 또 다른 n 대 1 멀티플렉서들에 할당된다. 또 다른 실시예에 따르면, 상기 방법은 복수의 할당 모드들로부터 하나의 할당 모드를 선택하는 단계를 더 포함할 수 있고, 제1 할당 모드에서, 중첩하는 입력 신호들을 갖는 상기 서로 다른 입력 세트들은 상기 복수의 n 대 1 멀티플렉서들에 할당되고, 제2 할당 모드에서, 제1 입력 세트가 적어도 모든 n 대 1 멀티플렉서들에 할당되고, 또한 제3 모드에서 적어도 제1 입력 세트가 적어도 하나의 n 대 1 멀티플렉서들에 할당되고, 또한 상기 제1 입력 세트와 중첩하는 입력들이 없는 적어도 제2 입력 세트가 적어도 또 다른 n 대 1 멀티플렉서에 할당된다. 또 다른 실시예에 따르면, 제3 할당 모드에서, 상기 제1 입력 세트는 적어도 두 개의 n 대 1 멀티플렉서들에 할당될 수 있고, 그리고 상기 제2 입력 세트는 적어도 두 개의 또 다른 n 대 1 멀티플렉서들에 할당될 수 있다. 또 다른 실시예에 따르면, 상기 방법은 상기 선택된 입력 신호들을 주변 장치들에 공급하는 단계를 더 포함할 수 있다. 상기 방법의 또 다른 실시예에 따르면, 상기 주변 장치는 마이크로컨트롤러 내의 프로그램가능한 논리 셀일 수 있다. 또 다른 실시예에 따르면, 상기 방법은 16 입력들로부터 4 신호들을 선택하도록 설계될 수 있으며, 각각이 8 입력들과 1 출력을 갖는 제1, 제2, 제3 및 제4 멀티플렉서들을 제공하는 단계; 제1의 4개의 데이터 신호들을 제1 및 제4 멀티플렉서들의 4 입력들에 각각 결합하는 단계; 제2의 4개의 데이터 신호들을 제1 멀티플렉서의 또 다른 4개의 입력들 및 제4 멀티플렉서들의 4 입력들에 각각 결합하는 단계; 제3의 4개의 데이터 신호들을 제2 멀티플렉서의 또 다른 4개의 입력들 및 제3의 멀티플렉서의 4개의 입력들에 각각 결합하는 단계; 그리고 제4의 4개의 데이터 신호들을 제3 멀티플렉서의 또 다른 4개의 입력들 및 제4 멀티플렉서들의 또 다른 4 입력들에 각각 결합하는 단계를 포함할 수 있어서, 상기 8 신호들 중 임의의 3개가 선택되고, 다른 8 신호들 중 1개가 선택되어 상기 4 개의 멀티플렉서들의 출력들에 나타난다.
본 발명에 의하면, 마이크로컨트롤러, 시스템 온칩 디바이스 등에 주변장치에 대한 소스 신호들의 개선된 선택을 제공하는 기술 및 회로를 제공할 수 있다.
도 1은 전형적인 마이크로컨트롤서의 블록도를 도시한다.
도 2 및 3은 신호 선택을 위한 종래의 멀티플렉서 배치 구조를 도시한다.
도 4는 본 개시의 교시에 따른 멀티플렉서 배치 구조의 실시예를 도시한다.
도 5는 설정가능한 논리 디바이스 형태의 전형적인 주변장치를 도시한다.
도 6 및 7은 도 5에 도시된 논리 디바이스에 대한 전형적인 선택가능한 논리 기능들을 도시한다.
도 8은 설정가능한 논리 디바이스의 일 실시예의 제1 모드를 도시한다.
도 9는 도 8에 도시한 설정가능한 논리 디바이스의 제2 모드를 도시한다.
도 10은 프로그램가능 모드 스위치를 제공하기 위한 제어 논리를 도시한다.
도 2 및 3은 신호 선택을 위한 종래의 멀티플렉서 배치 구조를 도시한다.
도 4는 본 개시의 교시에 따른 멀티플렉서 배치 구조의 실시예를 도시한다.
도 5는 설정가능한 논리 디바이스 형태의 전형적인 주변장치를 도시한다.
도 6 및 7은 도 5에 도시된 논리 디바이스에 대한 전형적인 선택가능한 논리 기능들을 도시한다.
도 8은 설정가능한 논리 디바이스의 일 실시예의 제1 모드를 도시한다.
도 9는 도 8에 도시한 설정가능한 논리 디바이스의 제2 모드를 도시한다.
도 10은 프로그램가능 모드 스위치를 제공하기 위한 제어 논리를 도시한다.
도 1은 프로세싱 코어(110). 내부 시스템 버스(170)를 통해 상기 코어(110)에 결합된 아날로그 주변 장치들(120) 및 디지털 주변 장치들(130)을 갖는 전형적인 마이크로컨트롤러 디바이스(100)를 도시한다. 추가 주변장치들 예를 들어, 설정가능한 논리 블록은 도면 부호 160으로 도시되고, 또한 버스(170)를 통해 결합될 수 있다. 또한, 이 디바이스는 상기 내부 시스템 버스(170)에 의해 제공될 수 없는 추가의 입력 신호들을 필요로 할 수 있다. 복수의 추가의 입력 신호들이 하나 이상의 디지털 주변장치들로부터 들어올 수 있다. 이들 신호들은 드라이버(180)를 통해 또 다른 주변 장치(160)에 공급될 수 있다. 주변장치(160)는 트리거, 소스, 클럭 또는 임의의 기타 적합한 신호로서 임의의 주변장치에 공급될 수 있는 출력 신호들을 생성한다. 또한, 출력 신호는 코어(110)에 결합된 외부 포트(150) 용의 포트 드라이버도 제어할 수 있거나 또는 외부 출력 핀(152)을 직접 구동할 수 있다. 또한, 출력 신호는 코어(110)에 대한 입력 신호 예를 들어 인터럽트 신호로서 사용될 수 있다. 도 1에 도시한 예에서, 전술한 바와 같이, 추가의 주변장치는 설정가능한 논리 셀일 수 있다. 일 실시예에 따르면, 이러한 논리 셀은 4 입력신호들을 필요로 할 수 있으며, 그리고 예를 들어, 1 출력신호를 생성할 수 있다. 상기 논리 셀은 복수의 다른 논리 기능들을 제공하도록 구성될 수 있다. 최적의 융통성을 갖도록 입력신호들은 적합한 입력신호들의 풀로부터 선택될 필요가 있다.
도 2는 각각의 입력 신호가 16 다른 소스 신호들로부터 선택될 수 있게 하는 제1 종래의 선택 회로를 도시한다. 그러나 전술한 바와 같이, 이 종래의 선택 회로는 4개의 16 대 1 멀티플렉서를 필요로 하며, 이 멀티플렉서 각각은 16입력들 및 1출력을 가지므로 상당한 실리콘 영역을 필요로 한다. 따라서 그러한 선택이 항상 가능할 수 없는데 제한된 양의 실리콘 영역을 갖는 소형 마이크로컨트롤러 디바이스들에서는 특히 그렇다.
도 3은 소스 신호들이 두 개의 그룹으로 분할되되, 제1 그룹은 하위 0...7을 포함하고, 다른 그룹은 상위 8...15를 포함하는 제2 종래의 실시예를 도시한다. 각기 8입력과 1출력을 갖는 4개의 8 대 1 멀티플렉서들이 설정가능한 논리 셀(160)에 대한 각각의 입력 신호들을 선택하도록 제공된다. 그러나 이 실시예는 그의 할당 기능성에 있어서 제한된다. 각 그룹에 할당된 단지 2 신호들만이 있을 수 있다. 이 제한은 많은 응용기기들에 대해 내부 설정가능한 논리 셀을 소용없게 하거나 또는 이들 구속들을 보상하기 위해 추가의 외부 하드웨어를 필요로 함으로써 너무 구속할 수 있다.
여러 실시예들에 따르면, 스위칭 장치에서, 각기 적어도 n 입력들과 1출력을 갖는 복수의 n 대 1 멀티플렉서들이 y 입력신호들의 풀(pool)로부터 복수의 입력신호들을 선택하도록 제공되며, 여기서 n 및 y는 1 이상의 정수이다. 각각의 n 대 1 멀티플렉서가 y신호들 중 n의 서로 다른 입력 세트에 할당되는데, 상기 n 대 1 멀티플렉서들 각각의 각 세트의 입력 신호들의 n 입력 신호들 보다 작은 서브세트가 또한 또 다른 n 대 1 멀티플렉서의 입력 신호들의 서브세트이다.
따라서 전술한 원리는 할당을 보다 융통성 있게 함으로써 다른 전략을 제공할 수 있다. 도 4는 이러한 일반적인 개념의 일례를 도시한다. 이 예에서, 4개의 N 대 1 멀티플렉서들 예를 들어 8 대 1 멀티플렉서들이 사용된다. M개의 이용가능한 입력 소스 신호들 예를 들어, 16 입력 소스 신호(clc_in[1...15])가 선택을 위해 이용될 수 있다. 이들 입력 소스신호들은 서브그룹들 예를 들어, 4 그룹(A, B, C, D)로 분할되는데 제1 그룹 A는 신호 clc_in[0...3]을 포함하고, 제2 그룹 B는 신호 clc_in[4...7]을 포함하고, 제3 그룹 C는 신호 clc_in[8...11]을 포함하고, 그리고 마지막 그룹 제2 그룹 D는 신호 clc_in[12...15]을 포함한다. 그 다음에, 각 그룹은 두개의 다른 멀티플렉서들에 할당된다. 일 실시예에 따르면, 서브그룹들(A, B, C, D)은 AB, BC, CD, DA로 조합하여 4개의 8 대 1 멀티플렉서들 중에서 분배된다. 이 특정 실시예에서, 임의의 2 그룹의 8 신호들로부터 3신호들이 선택될 수 있다. 따라서, 전술한 원리는 내부 및/또는 외부 신호들에 대한 보다 융통성 있는 할당을 허용한다. 일 실시예들은 16 입력 신호들과 4 선택 신호들로 한정되지 않는다. 서브그룹들을 형성하고, 다수의 멀티플렉서들에 이 서브그룹들을 할당함으로써 다른 조합을 얻을 수 있다.
도 5는 설정가능한 논리 셀의 실시예들 도시한다. 코어(510)는 이하에서 보다 상세히 기술하는 바와 같이 설정가능한 논리 기능을 포함한다. 셀렉터(520)에 의해 신호 선택이 수행된다. 입력 신호들은 외부 핀들에 접속될 수 있는 두 개의 외부 신호들(CLCxIN1)을 포함할 수 있다. 또한, 추가의 내부 신호들(clc_in[])을 이용할 수 있다. 버스 구조는 전술한 바와 같이 형성될 수 있는 셀렉터 유닛들(520)에 이들 신호들을 공급하는데 이용될 수 있다. 논리 기능 셀(510)의 출력은 AND 게이트(530), OR 게이트(540) 및 플립플롭(550)으로 도시된 바와 같이, 추가의 논리기능부와 접속될 수 있다. 드라이버(560)는 외부 핀(570)에 출력 신호를 제공하는데 사용될 수 있다. 참조부호 clc_out은 입력 버스에 다시 공급될 수 있고 그리고 선택가능한 입력 신호들 중 하나로서 사용될 수 있는 내부 출력 신호를 나타낸다. 신호들(LxMODE<2:0>)은 구성 레지스터들에 의해 제공될 수 있으며, 이하에서 보다 상세히 기술하는 바와 같이, 논리 기능을 선택할 수 있다.
일 실시예에 따른 모드 제어 신호(LxMODE)는 3비트<2:0>을 포함한다. 이에 의해 8개의 서로 다른 설정이 가능하다. 도 6은 최상위 비트가 0으로 설정되는 경우에 선택될 수 있는 4개의 가능한 논리 기능들을 도시한다. 다른 4개의 기능들은 도 7에 도시되고, 3개의 제어 비트의 최상위 비트가 1로 설정되는 경우에 이용할 수 있다. 제어 비트들의 수를 적합하게 함으로써 더 많거나 적은 기능들이 제공될 수 있다.
도 8은 다시 4개의 8 대 1 멀티플렉서들(810...840)을 이용하는 실시예를 도시한다. 4개의 선택된 출력 신호들 각각은 또한 각각의 인버터(850)에 공급되므로, 8개의 입력 신호들을 입력 버스(860)에서 이용할 수 있다. 논리 셀(870)은 전술한 바와 같이 설정가능한 논리를 포함할 수 있으며, 반전된 또는 비반전된 입력 신호를 이용할 것인지 여부를 선택하기 위해 추가의 제어 신호들(LxG1)에 의해 제어될 수 있다. 또한, 도 8에 도시한 바와 같이, 추가의 셀 논리 셀들(880) 예를 들어, 3개의 추가 셀들이 입력 버스(860)에 접속될 수 있다. 그러나 설정가능한 논리 디바이스의 필요에 따라 더 많거나 적은 셀들이 사용될 수 있다. 도 9는 도 8에 도시한 바와 같지만 다른 모드에서 동작하는 디바이스를 도시한다. 이 모드에서, 소스 신호들의 수는 8 입력 신호들(clc_in[0...7])로 저감되고, 각 입력 신호는 4개의 멀티플렉서의 입력들 중 하나에 공급된다. 도 8 및 도 9에 도시한 모드를 프로그래밍하기 위한 선택 논리를 이하에 설명한다.
따라서 일반적으로, 스위칭 매트릭스는 모드 레지스터에서 프로그래밍되는 복수의 동작 모드들에서 동작할 수 있는데, 각 모드에서, 서로 다른 세트의 입력 신호들이 n 대 1 멀티플렉서들의 입력에 할당된다. 예를 들어, 두 개의 동작 모드 스위칭 매트릭스에서, 모드 레지스터에서 프로그래밍된 제1 모드에서, 중첩하는 스위칭 매트릭스는 입력 신호들을 갖는 다른 입력 세트들을 복수의 n 대 1 멀티플렉서들에 할당하도록 동작하고, 제2 모드에서, 스위칭 매트릭스는 제1 입력 세트를 모든 n 대 1 멀티플렉서들에 할당한다. 제2 동작 모드는 다른 할당들을 제공하는 점에서 다를 수 있으며, 추가의 할당 모드들이 제공될 수 있다. 예를 들어, 하나의 모드에서, 적어도 제1 입력 세트가 적어도 하나의 n 대 1 멀티플렉서들에 할당될 수 있으며, 그리고 제1 입력 세트와 중첩되는 입력 신호들이 없는 적어도 제2 입력 신호 세트가 적어도 또 다른 n 대 1 멀티플렉서들에 할당될 수 있다. 제1 입력 세트는 하나 이상의 n 대 1 멀티플렉서에 사용될 수 있거나 또는 각각의 n 대 1 멀티플렉서가 전혀 중첩하지 않는 한 세트의 입력 신호들을 가질 수 있다. 전술한 바와 같이, 둘 이상의 모드들이 제공될 수 있다. 따라서, 유저는 각각의 n 대 1 멀티플렉서에 할당된 입력 신호들의 각 세트에 대한 여러 입력 신호들의 다양한 서로 다른 할당들 사이에서 선택할 수 있다.
도 10은 예를 들어 논리 셀들의 두 개의 동작 모드들을 제공하는데 사용될 수 있는 적합한 스위칭 매트릭스를 도시한다. 이를 위해 구성 레지스터(1010)가 제공되는데, 단일 비트가 설정가능한 논리 셀들이 제1 또는 제2 모드에서 동작하는지를 나타낼 수 있다. 이 비트는 도 10에 도시한 바와 같이 스위칭 매트릭스(1020)의 입력 선택 기능을 제어한다. 스위칭 매트릭스(1020)는 8개의 입력 신호들이 모든 각각의 선택 멀티플렉서들의 8개의 입력과 결합되는 종래의 선택 체계를 형성하도록 선택가능한 입력 라인들(0..3, 4..7, 및 12..15)의 4개의 서브 그룹들을, 이들 그룹들중 어느 하나를 서로 연결하도록 이들 그룹들 중 어느 하나를 다른 하나에 연결하도록 결합한다. 이 모드는 도 10의 왼쪽에 도시되고, 도 9에 도시한 결합 방식에 대응한다. 제2 모드는 우측에 도시된다. 이 모드에서 결합 방식은 도 4 내지 8과 관련하여 기술한 바와 같이 수행될 수 있다. 하나 이상의 또 다른 모드들이 예를 들어, 전술한 바와 같은 기능성 예를 들어 도 3에 도시한 모드를 제공하기 위해 용이하게 추가될 수 있다.
본 발명이 특정 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명의 한정을 내포하지 않고 이러한 한정을 의미하지도 않는다. 개시된 본 발명은 이 기술분야의 당업자에 의해 형태와 기능에 있어서 수정물, 대체물, 및 등가물이 고려될 수 있다. 본 발명의 도시되고 설명된 실시예들은 단지 예로서, 본 발명의 범위를 한정하지 않는다.
Claims (18)
- 디바이스 내의 복수의 y 신호들로부터 신호들을 선택하기 위한 장치로서,
y 신호들을 수신하기 위한 스위칭 매트릭스; 및
상기 스위칭 매트릭스와 결합된, 독립적으로 제어되는 복수의 n 대 1 멀티플렉서들 - 각각의 n 대 1 멀티플렉서는 상기 y 신호들 중 한 세트의 n 신호들을 수신함 - 을 포함하고,
상기 스위칭 매트릭스는 각각의 n 대 1 멀티플렉서를 상기 y 신호들 중 서로 다른 세트의 n 신호들에 할당하고, 각 세트의 n 신호들은 복수의 서브세트들의 입력 신호들로 구분되고, 각각의 n 대 1 멀티플렉서의 상기 서브세트들 중 하나의 서브세트는 1보다는 많지만 n보다는 작은 입력 신호들을 포함하고 그리고 게다가 또 하나의 n 대 1 멀티플렉서의 서브세트인, 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 장치.
- 제1항에 있어서,
상기 스위칭 매트릭스와 결합되어 복수의 할당 모드들 중 하나의 할당 모드의 프로그래밍을 허용하는 모드 레지스터를 더 포함하고,
제1 할당 모드에서는, 상기 스위칭 매트릭스가 상기 서브세트들을 갖는 상기 서로 다른 입력 세트들을 상기 복수의 n 대 1 멀티플렉서들에 할당하도록 동작하고, 제2 할당 모드에서는, 상기 스위칭 매트릭스가 동일 세트의 입력 신호들을 모든 n 대 1 멀티플렉서들에 할당하도록 동작하는, 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 장치.
- 제1항에 있어서,
상기 스위칭 매트릭스와 결합된 모드 레지스터를 더 포함하고,
상기 모드 레지스터내에 프로그래밍된 제1 모드에서는, 상기 스위칭 매트릭스가 상기 서브세트들을 갖는 상기 서로 다른 입력 세트들을 상기 복수의 n 대 1 멀티플렉서들에 할당하도록 동작하고, 제2 모드에서는, 상기 스위칭 매트릭스가 적어도 제1 입력 세트를 적어도 하나의 n 대 1 멀티플렉서들에 할당하고 또한 상기 제1 입력 세트의 어떠한 입력 신호도 갖지 않는 적어도 제2 입력 세트를 적어도 또 하나의 n 대 1 멀티플렉서에 할당하도록 동작하는, 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 장치.
- 제1항에 있어서,
상기 스위칭 매트릭스와 결합되어 복수의 할당 모드들 중 하나의 할당 모드의 프로그래밍을 허용하는 모드 레지스터를 더 포함하고,
제1 할당 모드에서는, 상기 스위칭 매트릭스가 상기 서브세트들을 갖는 상기 서로 다른 입력 세트들을 상기 복수의 n 대 1 멀티플렉서들에 할당하도록 동작하고, 제2 할당 모드에서는, 상기 스위칭 매트릭스가 적어도 제1 입력 세트를 적어도 하나의 n 대 1 멀티플렉서들에 할당하고 또한 상기 제1 입력 세트의 어떠한 입력 신호도 갖지 않는 적어도 제2 입력 세트를 적어도 또 하나의 n 대 1 멀티플렉서에 할당하도록 동작하고, 제3 할당 모드에서는, 상기 스위칭 매트릭스가 동일 세트의 입력 신호들을 모든 n 대 1 멀티플렉서들에 할당하도록 동작하는, 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 장치.
- 제4항에 있어서,
상기 제2 할당 모드에서, 상기 제1 입력 세트는 적어도 두 개의 n 대 1 멀티플렉서들에 할당되고, 또한 상기 제2 입력 세트는 적어도 두 개의 또 다른 n 대 1 멀티플렉서들에 할당되는, 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 장치.
- 제1항에 있어서,
상기 선택된 입력 신호들은 주변 장치에 공급되는, 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 장치.
- 제6항에 있어서,
상기 주변 장치는 마이크로컨트롤러 내의 프로그램가능한 논리 셀인, 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 장치.
- 제1항에 있어서,
16 입력들로부터 4 신호들을 선택하기 위해,
각각이 8개의 입력부들과 1개의 출력부를 구비한 제1, 제2, 제3 및 제4 멀티플렉서들을 포함하고;
입력 신호들 0 내지 3은 제1 및 제4 멀티플렉서들의 4개의 입력부들에 각각 결합되며,
상기 입력 신호들 4 내지 7은 상기 제1 멀티플렉서의 또 하나의 4개의 입력부들 및 상기 제2 멀티플렉서의 4개의 입력부들에 각각 결합되며,
상기 입력 신호들 8 내지 11은 상기 제2 멀티플렉서의 또 하나의 4개의 입력부들 및 상기 제3 멀티플렉서의 4개의 입력부들에 각각 결합되며, 그리고
상기 입력 신호들 12 내지 15는 상기 제3 멀티플렉서의 또 하나의 4개의 입력부들 및 상기 제4 멀티플렉서의 또 하나의 4개의 입력부들에 각각 결합되어,
상기 4개의 멀티플렉서들의 출력들로서 상기 8 신호들 중 임의의 3개가 선택되고, 나머지 8 신호들 중 1개가 선택되는, 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 장치.
- 복수의 n 대 1 멀티플렉서들에 의해 디바이스 내의 복수의 y 신호들로부터 신호들을 선택하는 방법으로서,
각각의 n 대 1 멀티플렉서를 상기 y 신호들 중 한 세트의 n 신호들에 할당하는 것 - n 대 1 멀티플렉서의 각 세트의 n 신호들은 각각의 다른 n 대 1 멀티플렉서의 한 세트의 n 신호들과는 서로 다르고, 각 세트의 n 신호들은 복수의 서브세트들의 입력 신호들로 구분되고, 각각의 n 대 1 멀티플렉서의 상기 서브세트들 중 하나의 서브세트는 1보다는 많지만 n보다는 작은 입력 신호들을 포함하고 그리고 게다가 또 하나의 n 대 1 멀티플렉서의 입력 신호들의 서브세트임 -; 그리고
하나의 입력 신호를 선택하기 위해 상기 n 대 1 멀티플렉서들을 독립적으로 제어하는 것을 포함하는 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 방법.
- 제9항에 있어서,
복수의 할당 모드들로부터 하나의 할당 모드를 선택하는 단계를 더 포함하고,
제1 할당 모드에서는 상기 서브세트들을 갖는 상기 서로 다른 입력 세트들이 상기 복수의 n 대 1 멀티플렉서들에 할당되고, 그리고 제2 할당 모드에서는 동일 세트의 입력 신호들이 모든 n 대 1 멀티플렉서들에 할당되는, 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 방법.
- 제9항에 있어서,
복수의 할당 모드들로부터 하나의 할당 모드를 선택하는 단계를 더 포함하고,
제1 할당 모드에서는 상기 서브세트들을 갖는 상기 서로 다른 입력 세트들이 상기 복수의 n 대 1 멀티플렉서들에 할당되고, 제2 할당 모드에서는 적어도 제1 입력 세트가 적어도 하나의 n 대 1 멀티플렉서들에 할당되고 또한 상기 제1 입력 세트의 어떠한 입력신호도 갖지 않는 적어도 제2 입력 세트가 적어도 또 하나의 n 대 1 멀티플렉서에 할당되는, 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 방법.
- 제9항에 있어서,
복수의 할당 모드들로부터 하나의 할당 모드를 선택하는 단계를 더 포함하고,
제1 할당 모드에서는 상기 서브세트들을 갖는 상기 서로 다른 입력 세트들이 상기 복수의 n 대 1 멀티플렉서들에 할당되고, 제2 모드에서는 적어도 제1 입력 세트가 적어도 하나의 n 대 1 멀티플렉서들에 할당되고 또한 상기 제1 입력 세트의 어떠한 입력신호도 갖지 않는 적어도 제2 입력 세트가 적어도 또 하나의 n 대 1 멀티플렉서에 할당되는, 그리고 제3 할당 모드에서는 동일 세트의 입력 신호들이 모든 n 대 1 멀티플렉서들에 할당되는, 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 방법.
- 제11항 또는 제12항에 있어서,
제2 할당 모드에서, 상기 제1 입력 세트는 적어도 두 개의 n 대 1 멀티플렉서들에 할당되고 그리고 상기 제2 입력 세트는 적어도 두 개의 또 다른 n 대 1 멀티플렉서들에 할당되는, 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 방법.
- 제9항에 있어서,
상기 선택된 입력 신호들을 주변 장치들에 공급하는 것을 더 포함하는 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 방법.
- 제14항에 있어서,
상기 주변 장치는 마이크로컨트롤러 내의 프로그램가능한 논리 셀인, 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 방법.
- 제9항에 있어서,
16 입력들로부터 4 신호들을 선택하기 위해,
각각이 8개의 입력부들과 1개의 출력부를 구비한 제1, 제2, 제3 및 제4 멀티플렉서들을 제공하는 것;
제1의 4개의 데이터 신호들을 제1 및 제4 멀티플렉서들의 4개의 입력부들에 각각 결합하는 것;
제2의 4개의 데이터 신호들을 제1 멀티플렉서의 또 하나의 4개의 입력부들 및 제4 멀티플렉서들의 4개의 입력부들에 각각 결합하는 것;
제3의 4개의 데이터 신호들을 제2 멀티플렉서의 또 하나의 4개의 입력부들 및 제3의 멀티플렉서의 4개의 입력부들에 각각 결합하는 것; 그리고
제4의 4개의 데이터 신호들을 제3 멀티플렉서의 또 하나의 4개의 입력부들 및 제4 멀티플렉서들의 또 하나의 4 입력부들에 각각 결합하는 것을 포함하여,
상기 4개의 멀티플렉서들의 출력들로서 상기 8 신호들 중 임의의 3개가 선택되고, 나머지 8 신호들 중 1개가 선택되는, 디바이스 내에서 복수의 y 신호들로부터 복수의 입력 신호들 선택 방법.
- 삭제
- 삭제
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201161477443P | 2011-04-20 | 2011-04-20 | |
US61/477,443 | 2011-04-20 | ||
US13/449,687 US9450585B2 (en) | 2011-04-20 | 2012-04-18 | Selecting four signals from sixteen inputs |
US13/449,687 | 2012-04-18 | ||
PCT/US2012/034242 WO2012145505A1 (en) | 2011-04-20 | 2012-04-19 | Selecting four signals from sixteen inputs |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20140040127A KR20140040127A (ko) | 2014-04-02 |
KR101922019B1 true KR101922019B1 (ko) | 2018-11-27 |
Family
ID=47020846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020137030131A KR101922019B1 (ko) | 2011-04-20 | 2012-04-19 | 16입력들로부터 4신호들의 선택 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9450585B2 (ko) |
EP (1) | EP2700168B1 (ko) |
KR (1) | KR101922019B1 (ko) |
CN (1) | CN103477560B (ko) |
TW (1) | TWI589115B (ko) |
WO (1) | WO2012145505A1 (ko) |
Family Cites Families (54)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3643232A (en) | 1967-06-05 | 1972-02-15 | Texas Instruments Inc | Large-scale integration of electronic systems in microminiature form |
US4292548A (en) | 1979-07-27 | 1981-09-29 | Instituto Venezolano De Investigaciones Cientificas (Ivic) | Dynamically programmable logic circuits |
JPH01162971A (ja) | 1987-09-09 | 1989-06-27 | Hitachi Ltd | シングルチップマイクロコンピュータ |
US5212652A (en) | 1989-08-15 | 1993-05-18 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure |
GB9012950D0 (en) | 1989-11-03 | 1990-08-01 | Ibm | Programmable interrupt controller |
US5298805A (en) * | 1991-08-29 | 1994-03-29 | National Semiconductor Corporation | Versatile and efficient cell-to-local bus interface in a configurable logic array |
KR950009687B1 (ko) | 1992-06-30 | 1995-08-26 | 삼성항공산업주식회사 | 프로그램어블 로직 콘트롤러용 고속 래더명령 처리장치 |
US5742180A (en) * | 1995-02-10 | 1998-04-21 | Massachusetts Institute Of Technology | Dynamically programmable gate array with multiple contexts |
AU1546797A (en) | 1996-10-10 | 1998-05-05 | Semiconductores Investigacion Y Diseno, S.A. - (Sidsa) | Process for the prototyping of mixed signal applications and field programmable system on a chip for applying said process |
US5910732A (en) * | 1997-03-12 | 1999-06-08 | Xilinx, Inc. | Programmable gate array having shared signal lines for interconnect and configuration |
US6314550B1 (en) | 1997-06-10 | 2001-11-06 | Altera Corporation | Cascaded programming with multiple-purpose pins |
US5968196A (en) | 1998-04-21 | 1999-10-19 | Atmel Corporation | Configuration control in a programmable logic device using non-volatile elements |
US6184707B1 (en) * | 1998-10-07 | 2001-02-06 | Altera Corporation | Look-up table based logic element with complete permutability of the inputs to the secondary signals |
US6467009B1 (en) | 1998-10-14 | 2002-10-15 | Triscend Corporation | Configurable processor system unit |
US6288563B1 (en) | 1998-12-31 | 2001-09-11 | Intel Corporation | Slew rate control |
US6260087B1 (en) | 1999-03-03 | 2001-07-10 | Web Chang | Embedded configurable logic ASIC |
US6292019B1 (en) * | 1999-05-07 | 2001-09-18 | Xilinx Inc. | Programmable logic device having configurable logic blocks with user-accessible input multiplexers |
US6188241B1 (en) | 1999-05-14 | 2001-02-13 | Advanced Micro Devices, Inc. | Microcontroller having a block of logic configurable to perform a selected logic function and to produce output signals coupled to corresponding I/O pads according to a predefined hardware interface |
US6229337B1 (en) | 1999-06-15 | 2001-05-08 | Ict Acquisition, Inc. | High-density programmable logic device with flexible local connections and multiplexer based global interconnections |
US6633181B1 (en) | 1999-12-30 | 2003-10-14 | Stretch, Inc. | Multi-scale programmable array |
US6637017B1 (en) | 2000-03-17 | 2003-10-21 | Cypress Semiconductor Corp. | Real time programmable feature control for programmable logic devices |
US6803785B1 (en) * | 2000-06-12 | 2004-10-12 | Altera Corporation | I/O circuitry shared between processor and programmable logic portions of an integrated circuit |
US6798239B2 (en) | 2001-09-28 | 2004-09-28 | Xilinx, Inc. | Programmable gate array having interconnecting logic to support embedded fixed logic circuitry |
US6605959B1 (en) * | 2001-12-14 | 2003-08-12 | Lattice Semiconductor Corporation | Structure and method for implementing wide multiplexers |
US6476634B1 (en) | 2002-02-01 | 2002-11-05 | Xilinx, Inc. | ALU implementation in single PLD logic cell |
ATE458310T1 (de) | 2002-03-18 | 2010-03-15 | Nxp Bv | Implementierung von breiten multiplexern in einer rekonfigurierbaren logischen vorrichtung |
US7028281B1 (en) | 2002-07-12 | 2006-04-11 | Lattice Semiconductor Corporation | FPGA with register-intensive architecture |
US6920627B2 (en) | 2002-12-13 | 2005-07-19 | Xilinx, Inc. | Reconfiguration of a programmable logic device using internal control |
US6798240B1 (en) * | 2003-01-24 | 2004-09-28 | Altera Corporation | Logic circuitry with shared lookup table |
US6943580B2 (en) * | 2003-02-10 | 2005-09-13 | Altera Corporation | Fracturable lookup table and logic element |
EP1597825B1 (en) | 2003-02-19 | 2007-06-06 | Koninklijke Philips Electronics N.V. | Electronic circuit with array of programmable logic cells |
US7873811B1 (en) * | 2003-03-10 | 2011-01-18 | The United States Of America As Represented By The United States Department Of Energy | Polymorphous computing fabric |
US6948147B1 (en) | 2003-04-03 | 2005-09-20 | Xilinx, Inc. | Method and apparatus for configuring a programmable logic device using a master JTAG port |
JP3920830B2 (ja) | 2003-09-19 | 2007-05-30 | 三洋電機株式会社 | インターフェース回路、データ処理回路、データ処理システム、集積回路 |
US7119575B1 (en) * | 2004-01-12 | 2006-10-10 | Altera Corporation | Logic cell with improved multiplexer, barrel shifter, and crossbarring efficiency |
US7193440B1 (en) * | 2004-02-14 | 2007-03-20 | Herman Schmit | Configurable circuits, IC's, and systems |
TWI259973B (en) | 2004-06-18 | 2006-08-11 | Phison Electronics Corp | Expandable IC with CPU therein, and operation procedure thereof |
US7689726B1 (en) * | 2004-10-01 | 2010-03-30 | Xilinx, Inc. | Bootable integrated circuit device for readback encoding of configuration data |
US7342415B2 (en) * | 2004-11-08 | 2008-03-11 | Tabula, Inc. | Configurable IC with interconnect circuits that also perform storage operations |
US7735037B2 (en) | 2005-04-15 | 2010-06-08 | Rambus, Inc. | Generating interface adjustment signals in a device-to-device interconnection system |
TW200725276A (en) | 2005-12-28 | 2007-07-01 | Inventec Corp | Method and system for optimal sequential processing of configuration data in a computer peripheral device |
US8082526B2 (en) * | 2006-03-08 | 2011-12-20 | Altera Corporation | Dedicated crossbar and barrel shifter block on programmable logic resources |
US7812635B1 (en) | 2006-05-08 | 2010-10-12 | Altera Corporation | Programmable logic device architecture with the ability to combine adjacent logic elements for the purpose of performing high order logic functions |
US20070271060A1 (en) | 2006-05-22 | 2007-11-22 | Terry Fletcher | Buffer compensation activation |
US7397276B1 (en) * | 2006-06-02 | 2008-07-08 | Lattice Semiconductor Corporation | Logic block control architectures for programmable logic devices |
US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
US9564902B2 (en) | 2007-04-17 | 2017-02-07 | Cypress Semiconductor Corporation | Dynamically configurable and re-configurable data path |
DE212007000102U1 (de) | 2007-09-11 | 2010-03-18 | Core Logic, Inc. | Rekonfigurierbarer Array-Prozessor für Gleitkomma-Operationen |
US9946667B2 (en) | 2008-11-12 | 2018-04-17 | Microchip Technology Incorporated | Microcontroller with configurable logic array |
TWI414994B (zh) | 2009-09-24 | 2013-11-11 | Ind Tech Res Inst | 可重組態處理裝置及其系統 |
US8390324B2 (en) | 2010-09-20 | 2013-03-05 | Honeywell International Inc. | Universal functionality module |
US8627057B2 (en) | 2010-12-22 | 2014-01-07 | Intel Corporation | Reconfigurable sensing platform for software-defined instrumentation |
US20120271968A1 (en) | 2011-04-21 | 2012-10-25 | Microchip Technology Incorporated | Logic device for combining various interrupt sources into a single interrupt source and various signal sources to control drive strength |
US8710863B2 (en) | 2011-04-21 | 2014-04-29 | Microchip Technology Incorporated | Configurable logic cells |
-
2012
- 2012-04-18 US US13/449,687 patent/US9450585B2/en active Active
- 2012-04-19 EP EP12721370.0A patent/EP2700168B1/en active Active
- 2012-04-19 KR KR1020137030131A patent/KR101922019B1/ko active IP Right Grant
- 2012-04-19 WO PCT/US2012/034242 patent/WO2012145505A1/en unknown
- 2012-04-19 CN CN201280019340.8A patent/CN103477560B/zh active Active
- 2012-04-20 TW TW101114278A patent/TWI589115B/zh active
Also Published As
Publication number | Publication date |
---|---|
US20120268193A1 (en) | 2012-10-25 |
TWI589115B (zh) | 2017-06-21 |
CN103477560B (zh) | 2017-06-06 |
EP2700168B1 (en) | 2020-12-23 |
TW201246787A (en) | 2012-11-16 |
US9450585B2 (en) | 2016-09-20 |
EP2700168A1 (en) | 2014-02-26 |
KR20140040127A (ko) | 2014-04-02 |
WO2012145505A1 (en) | 2012-10-26 |
CN103477560A (zh) | 2013-12-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6738858B1 (en) | Cross-bar matrix for connecting digital resources to I/O pins of an integrated circuit | |
US5692147A (en) | Memory mapping method and apparatus to fold sparsely populated structures into densely populated memory columns or rows by selectively transposing X and Y address portions, and programmable gate array applications thereof | |
US7385417B1 (en) | Dual slice architectures for programmable logic devices | |
US6507214B1 (en) | Digital configurable macro architecture | |
JP2642671B2 (ja) | ディジタルクロスバースイッチ | |
US6603330B1 (en) | Configuring digital functions in a digital configurable macro architecture | |
JP3547168B2 (ja) | 構成可能ロジックアレイ | |
US8482313B2 (en) | Universal digital block interconnection and channel routing | |
US5905385A (en) | Memory bits used to couple look up table inputs to facilitate increased availability to routing resources particularly for variable sized look up tables for a field programmable gate array (FPGA) | |
JPH03171922A (ja) | プログラマブル論理装置用入力回路及びプログラマブル論理装置で使用するための論理回路並びにプログラマブル論理装置 | |
US5381529A (en) | Shift register with dual clock inputs for receiving and sending information between I/O channels and host based on external and internal clock inputs respectively | |
JP2004133781A (ja) | アレイ型プロセッサ | |
US7675321B1 (en) | Dual-slice architectures for programmable logic devices | |
US7253660B1 (en) | Multiplexing device including a hardwired multiplexer in a programmable logic device | |
US20150309957A1 (en) | Programmable logic unit | |
KR101922019B1 (ko) | 16입력들로부터 4신호들의 선택 | |
KR20180116117A (ko) | 프로그래밍가능 게이트 어레이에 대한 로직 블록 아키텍처 | |
EP1330033B1 (en) | Utilization of unused IO block for core logic functions | |
KR20010006971A (ko) | 마이크로컨트롤러에 있는 하나 이상의 기능회로들의 핀할당을 재구성배치하기 위한 장치 및 방법 | |
CN112685349B (zh) | 可变位宽的位操作控制系统及方法 | |
CN114026552B (zh) | 具有可配置逻辑外围设备的微控制器 | |
US20050206536A1 (en) | Cross-bar matrix with LCD functionality | |
EP2246790A1 (en) | Memory access control device and processing system having same | |
US8059677B1 (en) | Scalable channel bundling with adaptable channel synchronization | |
US7378872B1 (en) | Programmable logic device architecture with multiple slice types |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |