KR101908144B1 - 금속화 프로세스, 혼합물 및 전자 디바이스 - Google Patents

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Abstract

본 발명의 일 양태는 기판을 제조하는 방법이다. 일 실시형태에 있어서, 방법은, 금속 입자들 및 무전해 성막 용액을 포함하는 혼합물을 제공하고, 금속 매트릭스를 무전해 성막하고, 금속 입자들을 공성막 (co-depositing) 함으로써, 기판 상에 또는 기판 내에 도전체를 형성하는 단계를 포함한다. 다른 실시형태에 있어서, 방법은 금속 입자들 및 전기화학 도금 용액을 포함하는 혼합물을 제공하고, 금속 매트릭스를 전기화학 도금하고, 금속 입자들을 공성막함으로써, 기판 상에 또는 기판 내에 도전체를 형성하는 단계를 포함한다. 본 발명의 다른 양태는 기판 상에 또는 기판 내에 도전체를 형성하기 위한 혼합물이다. 본 발명의 다른 양태는 전자 디바이스이다.

Description

금속화 프로세스, 혼합물 및 전자 디바이스 {METALLIZATION PROCESSES, MIXTURES, AND ELECTRONIC DEVICES}
본 발명은 집적 회로들과 같은 전자 디바이스들의 제조에 관한 것이고, 보다 구체적으로, 본 발명은 전자 디바이스들을 제조하는데 사용되는 기판들의 금속화 및 전기적 상호 접속들에 관한 것이다.
습식 화학 (wet chemical) 프로세스들은 구리 금속화를 사용하는 전자 디바이스들을 프로세싱하기 위해 널리 채택되고 있다. 무전해 성막 (ELD) 및 전기화학 도금 (ECP) 과 같은 습식 화학 프로세스들은, 2 차원 집적 회로들의 트렌치들 및 비아들에 대한 다마신 (damascence) 및 듀얼 다마신 (dual damascen) 구리 충진을 위해 사용된다. 또한, 습식 화학 프로세싱은 집적 회로들의 제조에서 다른 작업들을 위해 사용된다. 많은 확립된 프로세스들이 존재하고 이러한 디바이스들을 제조하는데 사용된다. 이러한 대부분의 프로세스들은 만족스러운 결과들을 제공하고 있고, 이러한 확립된 대부분의 프로세스들에 대하여 주요 개선들이 이루어지는 것은 얼마 되지 않는다.
본 발명은 전자 디바이스들에 대한 것과 같은 금속화 상호접속 기술에 속할 수도 있는 하나 이상의 발견들로 이루어진다. 하나 이상의 발견들은 하나 이상의 현재 기술들에 대한 대체 옵션들일 수 있는 하나 이상의 방법들, 재료들, 및/또는 전자 디바이스들을 제공하기 위한 가능성을 가질 수도 있다.
본 발명은 전자 디바이스들의 제조에 관련된다. 본 발명의 일 양태는 기판을 프로세싱하는 방법이다. 일 실시형태에 있어서, 방법은 금속 입자들 및 무전해 성막 용액을 포함하는 혼합물을 제공하고, 금속 매트릭스를 무전해 성막하고, 금속 입자들이 금속 매트릭스 내에 임베딩되도록 금속 입자들을 공성막 (co-depositing) 함으로써, 기판 상에 또는 기판 내에 도전체를 형성하는 단계를 포함한다. 다른 실시형태에 있어서, 방법은 금속 입자들 및 전기화학 도금 용액을 포함하는 혼합물을 제공하고, 금속 매트릭스를 전기화학 도금하고, 금속 입자들이 금속 매트릭스 내에 임베딩되도록 금속 입자들을 공성막함으로써, 기판 상에 또는 기판 내에 도전체를 형성하는 단계를 포함한다. 본 발명의 다른 양태는 기판 상에 또는 기판 내에 도전체를 형성하기 위한 혼합물이다. 본 발명의 다른 양태는 전자 디바이스이다.
본 발명은 다음의 설명에서 서술되는 구성의 상세들 및 컴포넌트들의 배열에 관한 그 적용에 한정되지 않는다. 본 발명은 다른 실시형태들이 있을 수 있으며 다양한 방식으로 실시되고 수행될 수 있다. 또한, 본 명세서에서 채용되는 어법들 및 용어들은 설명을 위해서이며 한정으로서 간주되지 않아야 함을 이해해야 한다.
도 1은 본 발명의 일 실시형태의 프로세스 플로우 다이어그램이다.
도 2는 본 발명의 일 실시형태에 따른 기판의 일 부분의 측단면도의 다이어그램이다.
당업자는 도면들에서의 엘리먼트들은 간략하고 명확하게 도시되며 반드시 일정 비율로 도시될 필요는 없음을 알 수 있다. 예를 들어, 도면들에서의 몇몇 엘리먼트들의 치수들은 본 발명의 실시형태들의 보다 나은 이해를 돕기 위해 다른 엘리먼트들에 비해 과장될 수도 있다.
다음의 정의된 용어들에 대하여, 상이한 정의들이 청구항들 또는 본 명세서의 다른 곳에서 주어지지 않는 한 이들 정의들이 적용된다. 여기에서 정의되는 모든 수치 값들은, 명백하게 표시되든 표시되지 않든 용어 "약" 에 의해 변경되는 것으로서 정의된다. 일반적으로, 용어 "약" 은 당업자가 실질적으로 동일한 특성, 기능, 결과 등을 산출하기 위해 규정된 값과 동등하다고 여기게 되는 수치들의 범위를 지칭한다.
낮은 값 및 높은 값으로 나타내는 수치 범위는 그 수치 범위 내에 포함되는 모든 수들 및 그 수치 범위 내에 포함되는 모든 서브 범위들을 포함하도록 정의된다. 일 예로서, 범위 10 내지 15는, 10, 10.1, 10.47, 11, 11.75 내지 12.2, 12.5, 13 내지 13.8, 14, 14.025 및 15를 포함하지만 이에 한정되지 않는다.
본 명세서에서 용어 "금속" 은 적어도 하나의 다른 원소들과 혼합된 하나 이상의 금속 원소들을 포함하는 원소들 및/또는 금속 합금들의 주기율표에서의 금속 원소를 지칭하기 위해 사용되며; 금속 및 금속 합금은 높은 도전율과 같은 원소들의 주기율표로부터의 금속 원소들의 일반적인 특성들을 갖는다.
본 명세서에서 용어 "매트릭스" 는 그레인들 및 파우더들과 같은 입자들을 임베딩하거나 임베딩을 제공할 수 있는 재료를 지칭한다.
본 발명은 집적 회로들과 같은 전자 디바이스들의 제조에 관련되며; 보다 구체적으로, 본 발명은 전자 디바이스들을 제조하는데 사용되는 기판들의 금속화 및 전기적 상호접속들에 관한 것이다. 이하, 본 발명의 하나 이상의 실시형태들은 집적 회로들을 제조하기 위해 사용되는 실리콘 웨이퍼들과 같은 반도체 웨이퍼들을 프로세싱하는 맥락에서 주로 설명된다. 금속화층들은 다마신 및/또는 듀얼 다마신 유전체 구조들 내부로 형성되는 금속 라인들을 포함할 수도 있다. 또한, 하나 이상의 실시 형태들은 3차원 집적 회로들에 대해 사용되는 것과 같은 쓰루 기판 금속화 상호접속들과 관련하여 제시된다. 하지만, 본 발명에 따른 실시형태들은 다른 반도체 디바이스들, 구리 이외의 금속들, 및 반도체 웨이퍼들 이외의 웨이퍼들에 대해 또는 이들과 함께 사용될 수도 있다.
이제, 본 발명의 하나 이상의 실시형태들에 따른 예시적인 프로세스 다이어그램 (20) 을 나타내고 있는 도 1을 참조한다. 예시적인 프로세스 다이어그램 (20) 은 추가 단계들 (미도시) 이 또한 부가될 수도 있는 비포괄적인 일련의 단계들을 포함한다. 당업자는 많은 변형물, 변경물 및 대안물들을 인식하게 된다. 도 1은 기판을 제공 (25) 하는 것을 포함하는 예시적인 프로세스 다이어그램 (20) 을 나타낸다. 옵션으로, 기판은 예를 들어 실리콘 웨이퍼인 반도체 웨이퍼와 같은 기판 또는 전자 디바이스들을 제조하기에 적합한 다른 재료의 기판일 수도 있다.
또한, 프로세스 플로우 다이어그램 (20) 은 기판 상에 또는 기판 내에 도전체를 형성하는 것을 포함한다. 보다 구체적으로, 도전체는 기판의 표면의 전체 상부에 또는 적어도 일부분 상부에 도전체의 층을 형성하는 것과 같이 기판의 표면 상에 형성될 수 있으며, 및/또는 도전체는 트렌치들, 블라인드 비아들, 쓰루 홀 비아들과 같은 기판에 제조되는 피쳐들의 상부 또는 내부에, 및/또는 다마신 금속화, 듀얼 다마신 금속화, 및 쓰루 기판 비아 금속화와 같은 기술들의 다른 기판 피쳐들의 상부 또는 내부에 형성된다. 옵션으로서, 도전체는 층으로서 형성될 수도 있고, 및/또는 도전체는 트렌치 충진을 위해서와 같은 및/또는 비아 충진을 위해서와 같은 갭필로서 형성될 수도 있다.
본 발명의 하나 이상의 실시형태들에 대하여, 프로세스 플로우 다이어그램 (20) 은 무전해 성막 (ELD) 용액 및 금속 입자들을 제공 (50) 하는 것을 포함한다. 옵션으로, 무전해 성막 용액 및 금속 입자들은 프로세스를 수행하기 전에 사전 혼합될 수도 있다. 대안으로, 무전해 성막 용액 및 금속 입자들은 별도로 제공될 수 있어서, 실질적으로 프로세스가 수행되기 직전에 혼합될 수 있다. 다른 옵션으로서, 프로세스는 실질적으로 연속적인 플로우 프로세스에서와 같이 연속적으로 혼합되는 금속 입자들 및 무전해 성막 용액에 의해 수행될 수도 있다. 다음은 금속 매트릭스의 무전해 성막 및 금속 입자들의 공성막 (60) 이다. 즉, 무전해 성막 용액은 금속 매트릭스를 형성하기 위해 용액에 용해된 이온들로부터 금속을 무전해 성막하기 위해 사용된다. 금속 입자들이 금속 매트릭스 내에 임베딩되도록 금속 입자들이 공성막된다.
본 발명의 하나 이상의 실시형태들에 따라, 무전해 성막은 하나 이상의 금속염들 및 하나 이상의 환원제들을 포함하는 수용액과 같은 무전해 성막 용액을 사용하여 달성된다. 옵션으로, 무전해 성막 용액은 하나 이상의 착화제들, 하나 이상의 pH 조절제들, 하나 이상의 버퍼제들, 하나 이상의 계면 활성제들, 및 하나 이상의 첨가제들을 더 포함할 수도 있다. 무전해 성막 용액의 조성은 하나 이상의 원하는 특성들을 갖는 금속 매트릭스를 생성하도록 및/또는 추가적인 프로세스 제어 및 안정성을 제공하도록 선택된다. 본 발명의 하나 이상의 실시형태들에 대해 사용되는 무전해 성막 프로세스들은 외부 전류의 인가를 필요로 하지 않으면서 화학적으로 구동되는 산화 환원 반응을 수반한다.
무전해 성막을 사용하는 것은 본 발명의 하나 이상의 실시형태들에 대한 옵션이다. 본 발명의 하나 이상의 다른 실시형태들에 대하여, 프로세스 플로우 다이어그램 (20) 은 전기화학 도금 (ECP) 용액 및 금속 입자들 (70) 을 제공하는 것을 포함한다. 옵션으로, 전기화학 도금 용액 및 금속 입자들은 프로세스를 수행하기 전에 사전 혼합될 수도 있다. 대안으로, 전기화학 도금 용액 및 금속 입자들은 별도로 제공될 수도 있어, 실질적으로 프로세스가 수행되기 직전에 혼합될 수도 있다. 다른 옵션으로서, 프로세스들은 실질적으로 연속적인 플로우 프로세스에서와 같은 연속적으로 혼합되는 무전해 성막 용액 및 금속 입자들로 수행될 수도 있다. 다음은 금속 매트릭스의 전기화학 도금 및 금속 입자들의 공성막 (80) 이다. 즉, 전기화학 도금 용액은 금속 매트릭스를 형성하기 위해 전기화학 도금 용액으로부터의 이온들로부터 금속을 전기화학 도금하기 위해 사용된다. 금속 입자들은 금속 매트릭스 내에 임베딩되도록 공성막된다.
본 발명의 하나 이상의 실시형태들에 따라, 전기화학 도금은 전해질을 포함하는 수용액과 같은 전기화학 도금 용액 및 옵션으로 하나 이상의 금속염들을 사용하여 달성된다. 옵션으로, 전기화학 도금 용액은 하나 이상의 착화제들, 하나 이상의 pH 조절제들, 하나 이상의 버퍼제들, 하나 이상의 계면 활성제들, 및 하나 이상의 첨가제들을 더 포함할 수도 있다. 전기화학 도금 용액의 조성은 하나 이상의 원하는 특성들을 갖는 금속 매트릭스를 생성하도록, 및/또는 부가적인 프로세스 제어 및 안정성을 제공하도록 선택된다. 본 발명의 하나 이상의 실시형태들에 대한 전기화학 도금 프로세스들은 외부 전류의 인가에 의해 구동되는 산화 환원 반응들 및 캐소드로서 작용하는 기판을 수반한다. 기판이 전극으로서 작용하기에 충분히 도전성이 아닌 응용물들에 대하여, 전기화학 도금 이전에 기판 상에 도전성 시드층이 성막된다.
프로세스 플로우 다이어그램 (20) 에 따른 본 발명의 실시형태들은 많은 변형물들을 포함할 수도 있다. 가능한 변형물들의 대부분은 무전해 성막을 사용하여 금속 매트릭스를 생성하는 본 발명의 실시형태들에 그리고 전기화학 도금을 사용하여 금속 매트릭스를 생성하는 본 발명의 실시형태들에 적용할 수도 있다. 다음은 무전해 성막용으로 적용가능한 그리고/또는 금속 매트릭스의 전기화학 도금용으로 적용가능한 프로세스 플로우 다이어그램 (20) 에서의 예시적인 변형들이다.
본 발명의 하나 이상의 실시형태들에 따라, 무전해 성막 용액 및 금속 입자들을 제공 (50) 하는 것과, 전기화학 도금 용액 및 금속 입자들을 제공 (70) 하는 것은, 금속 매트릭스와 실질적으로 동일한 조성을 갖는 금속 입자들을 제공하는 것을 포함할 수도 있다. 즉, 금속 매트릭스의 조성이 금속 입자들에 대해 사용되는 조성과 동일하여 금속 매트릭스 및 임베딩된 금속 입자들로부터 야기되는 도전층이 조성에 있어서 실질적으로 균일한, 본 발명의 하나 이상의 실시형태들에 대한 옵션이 있다. 일반적으로, 금속 매트릭스는 전자 디바이스 금속화에 적합한 주기율표의 임의의 순수 금속 원소 또는 그 합금일 수도 있다. 유사하게, 금속 입자들은 전자 디바이스 금속화에 적합한 주기율표의 임의의 순수 금속 원소 또는 그 합금일 수도 있다. 이러한 실시형태에 대한 특정 예는, 금속 매트릭스로서 실질적으로 순수 구리를 성막하고 실질적으로 순수 구리의 입자들을 임베딩하는 실시형태일 수 있다. 다른 특정 예는, 구리 합금이 금속 매트릭스이고 임베딩된 입자들이 금속 매트릭스의 조성과 동일한 조성을 갖는 구리 합금인 것일 수 있다.
본 발명의 하나 이상의 실시형태들에 따라, 무전해 성막 용액 및 금속 입자들을 제공 (50) 하는 것과 전기화학 도금 용액 및 금속 입자들을 제공 (70) 하는 것은, 금속 매트릭스의 조성과 상이한 조성을 갖는 금속 입자들을 제공하는 것을 포함할 수도 있다. 즉, 금속 매트릭스의 조성이 금속 입자들에 대해 사용되는 조성과 상이하여 금속 매트릭스 및 임베딩된 금속 입자들로부터 야기되는 도전층의 조성이 균일하지 않은, 본 발명의 하나 이상의 실시형태들에 대한 옵션이 있다. 이러한 실시형태에 대한 특정 예는, 금속 매트릭스로서 실질적으로 순수 구리를 성막하고 구리 합금의 입자들을 임베딩하는 실시 형태일 수 있다. 또는, 반대로, 금속 매트릭스는 구리 합금일 수도 있으며 임베딩된 입자들은 실질적으로 순수 구리일 수도 있다. 다른 특정 예는 구리 합금이 금속 매트릭스이고 임베딩된 입자들이 금속 매트릭스의 조성과 상이한 조성을 갖는 다른 구리 합금인 것일 수 있다.
본 발명의 다른 실시형태들은 금속 매트릭스의 조성들 및 금속 입자들의 조성들의 다른 결합을 포함할 수도 있다. 본 발명의 하나 이상의 실시형태들에 따라, 무전해 성막 용액 및 금속 입자들을 제공 (50) 하는 것과, 전기화학 도금 용액 및 금속 입자들을 제공 (70) 하는 것은, 무전해 성막 용액 또는 전기화학 도금 용액을 제공하여, 이에 한정되지는 않지만, 코발트, 코발트 합금, 코발트 텅스텐 합금, 코발트 텅스텐 인 합금, 니켈, 니켈 합금, 전자 디바이스들의 제조에 적합한 조건들 하에서 무전해 성막되거나 전기화학 도금되는 실질적으로 임의의 금속, 및 코발트, 구리, 금, 이리듐, 철, 몰리브덴, 니켈, 오스뮴, 팔라듐, 플래티늄, 레늄, 로듐, 루테늄, 은, 주석, 텅스텐, 및 아연의 원소들 중 적어도 하나를 포함하는 실질적으로 임의의 금속과 같은 금속 매트릭스 조성을 생성하는 것을 포함한다. 본 발명의 하나 이상의 실시형태들에 따라, 무전해 성막 용액 및 금속 입자들을 제공 (50) 하는 것과, 전기화학 도금 용액 및 금속 입자들을 제공 (70) 하는 것은, 코발트, 구리, 금, 이리듐, 철, 몰리브덴, 니켈, 오스뮴, 팔라듐, 플래티늄, 레늄, 로듐, 루테늄, 은, 주석, 텅스텐, 및 아연의 원소들 중 적어도 하나를 포함하는 금속 입자들을 제공하는 것을 포함할 수도 있다. 일반적으로, 금속 입자들은 전자 디바이스들의 제조에 적합한 조건들 하에서 무전해 성막 용액 내에서 및/또는 전기화학 도금 용액 내에서 실질적으로 불용성인 실질적으로 임의의 금속일 수도 있다.
본 발명의 하나 이상의 실시형태들에 따라, 프로세스 플로우 다이어그램 (20) 은 조성에 있어서의 차이들 이외에 및/또는 조성에 있어서의 차이들에 부가하여 금속 매트릭스와 금속 입자들 사이의 차이들을 생성하기 위해 변화들을 포함한다. 본 발명의 하나 이상의 실시형태들에 따라, 무전해 성막 용액 및 금속 입자들을 제공 (50) 하는 것과 전기화학 도금 용액 및 금속 입자들을 제공 (70) 하는 것은, 금속 매트릭스로서 실질적으로 동일한 결정질 구조 및/또는 결정질 마이크로구조를 갖는 금속 입자들을 제공하는 것을 포함할 수도 있다. 즉, 금속 매트릭스의 결정질 구조 및/또는 결정질 그레인 사이즈와 같은 결정질 특성들이 금속 입자들에 대해 사용되는 것과 동일하여, 금속 매트릭스 및 임베딩된 입자들로부터 야기되는 도전층이 결정질 구조에 있어서 실질적으로 균일한, 본 발명의 하나 이상의 실시 형태들에 대한 옵션이 있다. 이러한 실시형태의 특정 예는, 금속 매트릭스와 같은 실질적으로 순수 구리를 성막하고 실질적으로 순수 구리의 임베딩된 입자들과 동일한 결정질 구조 및 결정질 그레인 사이즈를 갖는 실시형태일 수 있다.
대안으로, 금속 매트릭스의 결정질 구조 및/또는 결정질 그레인 사이즈와 같은 결정질 특성들이 금속 입자들에 대한 것과 동일하지 않은, 본 발명의 하나 이상의 실시형태들에 대한 옵션이 있다. 다른 특정 예는 임베딩된 구리 금속 입자들의 결정질 그레인 사이즈들의 범위 또는 다른 결정질 특성들과 상이한 결정질 그레인 사이즈의 범위 또는 다른 결정질 특성들을 갖는 구리 금속 매트릭스인 것일 수 있다.
본 발명의 하나 이상의 실시형태들에 따른 방법들은 금속 매트릭스 내에 임베딩된 금속 입자들의 다양한 사이즈들을 사용할 수도 있다. 옵션으로, 금속 입자들은 일치하는 사이즈 및/또는 좁은 사이즈 범위를 가질 수도 있다. 대안으로, 입자들 사이즈의 범위는 금속 입자들에 대하여 의도적으로 사용될 수도 있다. 본 발명의 일 실시형태에 있어서, 방법은 30 마이크로미터 미만의 최대 직경을 갖는 금속 입자들을 제공하는 것을 포함한다. 본 발명의 다른 실시형태에 따라, 방법은 최대 사이즈가 0.1 마이크로미터 내지 10 마이크로미터 범위인 금속 입자들을 제공하는 것을 포함한다. 본 발명의 보다 상세한 실시형태들에 따라, 방법은 코발트, 구리, 금, 이리듐, 철, 몰리브덴, 니켈, 오스뮴, 팔라듐, 플래티늄, 레늄, 로듐, 루테늄, 은, 주석, 텅스텐, 및 아연의 원소들 중 적어도 하나를 포함하는 금속 입자들을 제공하는 것을 포함하고, 입자들은 30 마이크로미터 미만의 최대 사이즈를 갖는다.
상기 나타낸 바와 같이, 본 발명의 하나 이상의 실시형태들은, 3차원 집적 회로들에 대하여 쓰루 기판 도전체들을 형성하기 위해 사용될 수도 있는 것과 같은 하나 이상의 비아들을 포함하는 기판과 같은 기판 상에 또는 기판 내에 도전체를 형성하기 위해 사용될 수도 있다. 본 발명의 일 실시형태는 하나 이상의 비아들을 갖는 기판을 제공하는 것, 및 금속 입자들 및 무전해 성막 용액을 포함하는 혼합물로 하나 이상의 비아들을 로딩하고, 금속 매트릭스를 무전해 성막하고, 하나 이상의 비아들에 금속 입자들을 공성막함으로써, 또는 금속 입자들 및 전기화학 도금 용액을 포함하는 혼합물로 하나 이상의 비아들을 로딩하고, 금속 매트릭스를 전기화학 도금하고, 하나 이상의 비아들에 금속 입자들을 공성막함으로써, 기판 상에 또는 기판 내에 도전체를 형성하는 것을 포함한다. 옵션으로, 본 발명의 하나 이상의 실시형태들을 사용하여 프로세싱된 비아들은, 비아들의 저부가 폐쇄되는 블라인드 비아일 수도 있고, 비아의 저부가 개방되는 쓰루 기판 비아일 수도 있으며, 또는 본 발명의 일 실시형태에 따라 충진된 후 추가 프로세스 단계들을 사용하여 저부에서 개방되는 블라인드 비아일 수도 있다.
다른 옵션으로서, 본 발명의 실시형태들에 따른 하나 이상의 방법들은, 비아의 표면 및/또는 측벽들 상에 배리어층 코팅을 형성하는 것을 포함한다. 배리어 금속 입자들은 무전해 성막된 배리어 금속 매트릭스 또는 전기화학 도금된 배리어 금속 매트릭스와 함께 공성막된다. 방법은 배리어 금속 입자들 및 배리어 금속 매트릭스를 무전해 성막하기 위한 무전해 성막 용액의 혼합물 또는 배리어 금속 입자들 및 배리어 금속 매트릭스를 전기화학 도금하기 위한 전기화학 도금 용액의 혼합물을 사용하여 달성된다.
본 발명의 하나 이상의 실시형태들은 금속 입자들, 및 하나 이상의 금속염들 및 하나 이상의 환원제들을 포함하는 수용액과 같은 무전해 성막 용액의 혼합물들이다. 옵션으로, 무전해 성막 용액은 하나 이상의 착화제들, 하나 이상의 pH 조절제들, 하나 이상의 버퍼제들, 하나 이상의 계면 활성제들, 및/또는 하나 이상의 첨가제들을 더 포함할 수도 있다. 하나 이상의 금속염들은 용해된 금속 이온들을 제공한다. 무전해 성막 용액의 조성은 금속 이온들로부터 성막된 금속 매트릭스를 생성하도록 선택된다. 금속염들은 이에 한정되지 않지만, 코발트, 코발트 합금, 코발트 텅스텐 합금, 코발트 텅스텐 인 합금, 니켈, 니켈 합금, 전자 디바이스들의 제조에 적합한 조건들 하에서 무전해 성막될 수 있는 실질적으로 임의의 금속, 및 코발트, 구리, 금, 이리듐, 철, 몰리브덴, 니켈, 오스뮴, 팔라듐, 플래티늄, 레늄, 로듐, 루테늄, 은, 주석, 텅스텐, 및 아연의 원소들 중 적어도 하나를 포함하는 실질적으로 임의의 금속과 같은 금속 매트릭스 조성을 성막하기 위한 이온들을 포함할 수도 있다. 보다 구체적인 실시형태에 따라, 혼합물은 구리 입자들 및 구리 또는 구리 합금의 무전해 성막을 위해 구리 이온들을 포함하는 무전해 성막 용액을 포함한다. 구리 이온들은 수용액에서 하나 이상의 구리염들을 용해함으로써 생성될 수 있다.
본 발명의 하나 이상의 실시형태들은 금속 입자들 및 전해질을 포함하는 수용액과 같은 전기화학 도금 용액, 그리고 옵션으로 하나 이상의 염들의 혼합물들이다. 금속염들은 이에 한정되지 않지만, 코발트, 코발트 합금, 코발트 텅스텐 합금, 코발트 텅스텐 인 합금, 니켈, 니켈 합금, 전자 디바이스들의 제조에 적합한 조건들 하에서 전기화학 도금될 수 있는 실질적으로 임의의 금속, 및 코발트, 구리, 금, 이리듐, 철, 몰리브덴, 니켈, 오스뮴, 팔라듐, 플래티늄, 레늄, 로듐, 루테늄, 은, 주석, 텅스텐, 및 아연의 원소들 중 적어도 하나를 포함하는 실질적으로 임의의 금속과 같은 금속 매트릭스 조성물을 성막하기 위해 이온들을 포함할 수도 있다. 옵션으로, 전기화학 도금 용액은 하나 이상의 착화제들, 하나 이상의 pH 조절제들, 하나 이상의 버퍼제들, 하나 이상의 계면 활성제들, 및/또는 하나 이상의 첨가제들을 더 포함할 수도 있다. 보다 구체적인 실시형태에 따라, 혼합물은 구리 입자들 및 구리 또는 구리 합금의 전기화학 도금을 위해 구리 이온들을 함유하는 전기화학 도금 용액을 포함한다. 옵션으로, 구리 이온들의 소스는 용해된 구리염들일 수도 있고, 또는 구리 이온들은 전기화학 도금 프로세스들에 대해 사용되는 애노드로부터일 수도 있다.
본 발명의 하나 이상의 실시형태들에 따른 혼합물은 다양한 사이즈들의 금속 입자들을 포함할 수도 있다. 옵션으로, 금속 입자들은 일치하는 사이즈 또는 좁은 사이즈 범위를 가질 수도 있다. 대안으로, 입자 사이즈들의 혼합물이 금속 입자들에 대해 의도적으로 사용될 수도 있다. 본 발명의 일 실시형태에 있어서, 금속 입자들은 최대 사이즈가 30 마이크로미터 미만이다. 본 발명의 다른 실시형태에 따라, 금속 입자들은 최대 사이즈가 0.1 마이크로미터 내지 10 마이크로미터의 범위이다.
본 발명의 하나 이상의 실시형태들에 따른 혼합물은 금속 입자들의 화학적 조성과 상이한 화학적 조성을 갖는 무전해 성막된 금속 매트릭스를 생성하기 위한 화학적 조성을 갖는 무전해 성막 용액을 포함한다. 즉, 무전해 성막 용액 조성은 금속 입자들의 조성과 상이한 조성을 갖는 금속 매트릭스를 생성한다. 보다 구체적인 실시형태에 따라, 무전해 성막 용액은 금속 입자들의 화학적 조성과 상이한 화학적 조성을 갖는 구리를 포함하는 매트릭스를 생성하기 위한 조성을 갖는다. 또 다른 실시형태에 있어서, 혼합물은 구리를 포함하는 매트릭스를 성막하기 위한 조성물을 갖는 무전해 성막 용액을 포함하고, 혼합물은 구리 입자들을 포함하며; 구리 및 구리 입자들의 조성을 포함하는 매트릭스의 조성은 상이하다.
대안으로, 본 발명의 하나 이상의 실시형태들에 따른 혼합물은, 혼합물에 포함된 금속 입자들의 화학적 조성과 실질적으로 동일한 화학적 조성을 갖는 무전해 성막된 금속 매트릭스를 생성하기 위한 화학적 조성을 갖는 무전해 성막 용액을 포함한다.
또 다른 실시형태에 있어서, 혼합물은 구리를 포함하는 매트릭스를 성막하기 위한 조성을 갖는 무전해 성막 용액을 포함하고, 혼합물은 구리 또는 구리 합금 입자들을 포함하며; 구리를 포함하는 매트릭스의 조성 및 구리 또는 구리 합금 입자들의 조성은 실질적으로 동일하다.
본 발명의 하나 이상의 실시형태들에 따른 혼합물들은, 전기화학 도금 용액 및 금속 입자들을 포함하며, 여기서 금속 입자들의 조성은 전기화학 도금 용액으로부터 도금된 금속 매트릭스의 조성과 실질적으로 동일하다. 보다 구체적인 실시형태에 따라, 전기화학 도금 용액은 구리를 포함하는 매트릭스의 성막을 위한 조성을 가질 수도 있고, 금속 입자들은 금속 매트릭스의 조성과 실질적으로 동일한 조성을 갖는 구리를 포함할 수도 있다.
본 발명의 하나 이상의 실시형태에 따른 혼합물은, 전기화학 도금 용액 및 금속 입자들을 포함하고, 여기서 금속 입자들의 조성은 전기화학 도금 용액으로부터 도금된 금속 매트릭스의 조성과 상이하다. 보다 구체적인 실시형태에 따라, 전기화학 도금 용액은 구리를 포함하는 매트릭스의 성막을 위한 조성을 가질 수도 있고, 금속 입자들은 구리를 포함하며 구리를 포함하는 매트릭스의 조성과 상이한 조성을 가질 수도 있다.
본 발명의 하나 이상의 실시형태들에 따른 혼합물은 금속 입자들 및 금속 매트릭스의 성막을 위한 무전해 성막 용액을 포함한다. 옵션으로, 금속 입자들은, 이에 한정되지 않지만, 구리, 은 및 금과 같은 원소들을 포함할 수도 있다. 일 옵션으로서, 무전해 성막 용액은 구리를 포함하는 금속 매트릭스를 무전해 성막하기 위한 조성을 가질 수도 있다. 다른 옵션으로서, 혼합물은 구리 입자들 및 구리 금속 매트릭스의 무전해 성막을 위한 조성을 갖는 무전해 성막 용액을 포함한다. 보다 일반적으로, 금속 입자들은 코발트, 구리, 금, 이리듐, 철, 몰리브덴, 니켈, 오스뮴, 팔라듐, 플래티늄, 레늄, 로듐, 루테늄, 은, 주석, 텅스텐, 및 아연의 원소들 중 적어도 하나를 포함할 수도 있다. 금속 입자들은 전자 디바이스들의 제조에 적합한 조건들 하에서 무전해 성막 용액 및/또는 전기화학 도금 용액 내에서 실질적으로 불용성인 실질적으로 임의의 금속일 수도 있다.
본 발명의 하나 이상의 실시형태들은 쓰루 기판 도전체들을 포함하는 3차원 집적 회로와 같은 반도체 디바이스를 제조하는 방법에 관련된다. 반도체 디바이스는 반도체 웨이퍼, 반도체 칩, 반도체층, 또는 그 조합물로서 제시될 수도 있는 반도체 재료를 포함한다. 반도체 재료는, 유리, 석영, 사파이어, 알루미늄, 산화물, 세라믹, 또는 칩 캐리어 재료와 같은 다른 재료의 기판 상에 지지될 수도 있다. 반도체 디바이스는 전자 디바이스들, 트랜지스터들, 광학 디바이스들, 및/또는 메모리 디바이스들과 같은 디바이스들을 포함할 수도 있다. 반도체 재료는 Ⅳ 족 원소 반도체들, Ⅲ-Ⅴ족 원소 반도체들, 및/또는 다른 반도체들일 수도 있다.
3차원 집적 회로는 집적 회로들을 갖는 2개 이상의 반도체 칩들을 포함할 수도 있고 또는 집적 회로들을 갖는 2개 이상의 반도체 웨이퍼들을 포함할 수도 있다. 반도체 칩들 또는 반도체 웨이퍼들은 함께 적층되고, 본딩되며, 3차원 내에서 전기적으로 상호접속되는데, 즉 반도체 칩들 또는 반도체 웨이퍼들 내에서 집적되고 반도체 칩들과 반도체 웨이퍼들 사이에서 집적된다. 칩들 사이 또는 웨이퍼들 사이의 상호접속들은 하나 이상의 칩들 또는 하나 이상의 반도체 웨이퍼들의 후면에서 정면까지의 쓰루 홀들에 의해 달성된다. 즉, 칩들의 스택 또는 웨이퍼들의 스택 사이의 전기적 접속들은 쓰루 홀들에 의해 이루어진다. 3차원 집적된 회로들은 반도체 칩들 사이 또는 반도체 웨이퍼들 사이에서 상호접속 금속화를 위한 다수의 쓰루 홀들을 가질 수도 있다.
몇몇 설계들에 따른 3차원 집적 회로들은, 표준 기술 듀얼 다마신 금속화 상호접속들을 위한 최소 지오메트리 피쳐들 보다 더 크거나 또는 허용 범위 내에서의 치수들을 갖는, 크고, 높은 종횡비 피쳐들인 쓰루 기판 비아들을 사용하게 된다. 쓰루 기판 비아들은 약 5 내지 30 마이크로미터의 직경을 필요로 할 수도 있다. 일부 컨택 홀들의 길이는 70 내지 300 마이크로미터일 수도 있다.
본 발명의 하나 이상의 실시형태들은 일부 다른 프로세스들에 의해 달성될 수 있는 것보다 훨씬 더 높은 성막 레이트로 도전체를 형성하기 위해 사용될 수도 있다. 본 발명의 하나 이상의 실시형태들은 대안의 기술들을 사용하여 획득될 수 있는 것보다 10 배 높은 성막 레이트를 산출할 수도 있다. 또한, 본 발명의 하나 이상의 실시형태들은 표준 디바이스 제조 기술을 사용하여 획득될 수 있는 것보다 더 높은 도전율을 갖는 도전체를 제공할 수도 있다. 본 발명의 하나 이상의 실시형태들은 집적 회로들, 2차원 집적 회로들 및 3차원 집적 회로들 모두에 대한 제조 및 금속화를 위한 광범위한 재료들을 제공할 수도 있다.
이제, 본 발명의 하나 이상의 실시형태들에 따른 전자 디바이스 (100) 의 일 부분의 측단면도를 나타내고 있는 도 2를 참조한다. 전자 디바이스 (100) 는 기판 (105) 을 포함한다. 기판 (105) 은 예를 들어 실리콘 웨이퍼인 반도체 웨이퍼와 같은 기판일 수도 있고 또는 전자 디바이스들을 제조하기에 적합한 다른 재료의 기판일 수도 있다. 도 2는 기판 (105) 에 홀들의 형태로 비아들 (110) 을 갖는 전자 디바이스 (100) 를 나타낸다. 전자 디바이스 (100) 는 비아들 (110) 의 표면을 라이닝하는 배리어층 및/또는 시드층 (120) 을 더 포함한다. 또한, 도 2는 무전해 성막에 의해 형성된 또는 전기화학 도금에 의해 형성된 금속 매트릭스 (130) 및 금속 입자들 (140) 로 충진된 비아들 (110) 을 나타낸다. 금속 입자들 (140) 은 무전해 성막된 금속 매트릭스 또는 전기화학 도금된 금속 매트릭스에 의한 공성막으로서 금속 매트릭스 (130) 에 임베딩된다.
본 발명의 실시형태들은 배리어층 및/또는 시드층 (120) 에 대해 다양한 재료들을 사용할 수도 있다. 배리어층들에 대해 사용되는 일반적인 재료들은 기판 (105) 내부로의 금속들의 확산을 실질적으로 방지하는 재료들이다. 배리어층들에 대한 일부 재료들의 예들은, 이에 한정되지 않지만, 탄탈륨, 탄탈륨/탄탈륨 질화물, 니켈, 및 니켈 합금을 포함한다. 본 발명의 하나 이상의 실시형태들에 대한 옵션으로서, 배리어층은 배리어 금속 매트릭스 내에 임베딩된 배리어 금속 입자들을 포함한다.
다양한 재료들은 본 발명의 하나 이상의 실시형태들에 따라 금속 매트릭스 (130) 로서 사용하기 위해 선택될 수도 있다. 금속 매트릭스 (130) 로서 사용될 수 있는 재료들의 예들은, 이에 한정되지 않지만, 구리, 구리 합금, 코발트, 코발트 합금, 코발트 텅스텐 합금, 코발트 텅스텐 인 합금, 니켈, 니켈 합금, 전자 디바이스들의 제조에 적합한 조건들 하에서 무전해 성막되거나 또는 전기화학 도금될 수 있는 실질적으로 임의의 금속, 및 코발트, 구리, 금, 이리듐, 철, 몰리브덴, 니켈, 오스뮴, 팔라듐, 플래티늄, 레늄, 로듐, 루테늄, 은, 주석, 텅스텐, 및 아연의 원소들 중 적어도 하나를 포함하는 실질적으로 임의의 금속을 포함한다.
본 발명의 하나 이상의 실시형태들에 따라, 금속 입자들 (140) 로서 사용하기 위해 다양한 재료들이 선택될 수도 있다. 금속 입자들 (140) 에 대해 사용될 수도 있는 재료들의 예들은, 이에 한정되지 않지만, 코발트, 구리, 금, 이리듐, 철, 몰리브덴, 니켈, 오스뮴, 팔라듐, 플래티늄, 레늄, 로듐, 루테늄, 은, 주석, 텅스텐 및 아연의 원소들 중 적어도 하나를 포함하는 금속 입자들을 포함한다. 일반적으로, 금속 입자들 (140) 은 금속 매트릭스 (130) 를 제조하기 위해 사용되는 무전해 성막 용액 및/또는 전기화학 도금 용액에 실질적으로 불용성인 실질적으로 임의의 금속일 수 있다.
본 발명의 일 실시형태에 따라, 금속 매트릭스 (130) 는 구리를 포함하고, 금속 입자들 (140) 은 구리를 포함한다. 다른 실시형태에 있어서, 금속 입자들 (140) 은 구리 입자들을 포함하고 금속 매트릭스 (130) 는 구리이다. 옵션으로, 금속 매트릭스 (130) 의 조성은 금속 입자들 (140) 의 조성과 실질적으로 동일하다. 본 발명의 다른 실시형태에 있어서, 금속 매트릭스 (130) 는 금속 입자들 (140) 의 결정질 구조 및/또는 결정질 모폴로지와 상이한 결정질 구조 및/또는 결정질 모폴로지를 갖는다. 본 발명의 하나 이상의 실시형태들에 따라, 금속 입자들 (140) 은 최대 사이즈가 약 30 마이크로미터 미만이다. 본 발명의 다른 실시형태에 따라, 금속 입자들 (140) 은 최대 사이즈가 약 0.1 마이크로미터 내지 약 10 마이크로미터 범위이다.
상기 명세서에 있어서, 본 발명은 특정 실시형태들을 참조하여 설명되었다. 그러나, 당업자는 다양한 변형물들 및 변경물들이 다음의 청구항들에서 서술되는 바와 같이 본 발명의 범위로부터 벗어나지 않으면서 이루어질 수 있음을 알 수 있다. 따라서, 명세서는 한정적인 의미로서 보다는 예시적인 의미로 간주되어야 하며, 모든 이러한 변형물들은 본 발명의 범위내에 포함되려는 것으로 의도된다.
구체적인 실시형태들과 관련하여 이익들, 다른 이점들 및 문제들에 대한 해결책들이 상술되었다. 그러나, 이익들, 이점들, 문제들에 대한 해결책들 및 임의의 이익, 이점 또는 해결책들을 발생하게 하거나 더 확고해지게 할 수도 있는 임의의 엘리먼트(들) 은 임의의 또는 모든 청구항들의 중요하고 필요한 또는 본질적인 특징 또는 엘리먼트로서 해석되지 않아야 한다.
본 명세서에서 사용되는 바와 같이, 용어 "포함하다 (comprises)", "포함하는 (comprising)", "포함하다 (includes)", "포함하는 (including)", "갖다 (has), "갖는 (having)", "적어도 하나" 또는 임의의 다른 그 변형은 비배타적 포함을 커버하는 것으로 의도된다. 예를 들어, 엘리먼트들의 리스트를 포함하는 프로세스, 방법, 제조물 또는 장치는 그러한 엘리먼트들에만 한정되는 것이 아니라 분명하게 열거되지 않거나 이러한 프로세스, 방법, 제조물 또는 장치에 내재되는 다른 엘리먼트들을 포함할 수도 있다. 또한, 명백하게 반대되는 것으로 언급되지 않는 한, "또는 (or) " 은 포괄적 또는 및 배타적 또는이 아님을 지칭한다. 예를 들어, 조건 A 또는 B는 다음 중 임의의 하나에 의해 충족된다 : A는 참 (또는 존재) 이고 B는 거짓 (또는 부재), A는 거짓 (또는 부재) 이고 B는 참 (또는 존재), 및 A 및 B 양자가 참 (또는 존재).

Claims (31)

  1. 반도체 디바이스의 제조 방법으로서,
    기판을 제공하는 단계; 및
    0.1 마이크로미터 내지 30 마이크로미터 범위의 최대 사이즈를 가지는 금속 입자들 및 무전해 성막 용액을 포함하는 혼합물을 제공하고, 상기 무전해 성막 용액을 사용하여 금속 매트릭스를 무전해 성막하고, 상기 금속 입자들을 공성막 (co-depositing) 함으로써, 또는
    0.1 마이크로미터 내지 30 마이크로미터 범위의 최대 사이즈를 가지는 금속 입자들 및 전기화학 도금 용액을 포함하는 혼합물을 제공하고, 상기 무전해 성막 용액을 사용하여 금속 매트릭스를 전기화학 도금하고, 상기 금속 입자들을 공성막함으로써,
    상기 기판 상에 또는 상기 기판 내에 도전체를 형성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속 입자들 및 상기 금속 매트릭스는 동일한 조성을 갖는, 반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 금속 입자들 및 상기 금속 매트릭스는 상이한 조성들을 갖는, 반도체 디바이스의 제조 방법.
  4. 제 1 항에 있어서,
    상기 금속 매트릭스는 구리를 포함하고, 상기 금속 입자들은 구리를 포함하는, 반도체 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 금속 매트릭스는, 코발트, 구리, 금, 이리듐, 철, 몰리브덴, 니켈, 오스뮴, 팔라듐, 플래티늄, 레늄, 로듐, 루테늄, 은, 주석, 텅스텐, 및 아연의 원소들 중 적어도 하나를 포함하는, 반도체 디바이스의 제조 방법.
  6. 제 1 항에 있어서,
    상기 금속 입자들은 주기율표의 순수 금속 원소의 입자들인, 반도체 디바이스의 제조 방법.
  7. 제 1 항에 있어서,
    상기 금속 입자들은, 코발트, 구리, 금, 이리듐, 철, 몰리브덴, 니켈, 오스뮴, 팔라듐, 플래티늄, 레늄, 로듐, 루테늄, 은, 주석, 텅스텐, 및 아연으로 이루어지는 그룹으로부터 선택되는 원소들 중 적어도 하나를 포함하는, 반도체 디바이스의 제조 방법.
  8. 제 1 항에 있어서,
    상기 금속 입자들은, 최대 사이즈가 30 마이크로미터 미만인, 반도체 디바이스의 제조 방법.
  9. 제 1 항에 있어서,
    상기 금속 입자들은, 최대 사이즈가 10 마이크로미터보다 작은, 반도체 디바이스의 제조 방법.
  10. 제 1 항에 있어서,
    상기 금속 입자들은, 코발트, 구리, 금, 이리듐, 철, 몰리브덴, 니켈, 오스뮴, 팔라듐, 플래티늄, 레늄, 로듐, 루테늄, 은, 주석, 텅스텐, 및 아연으로 이루어지는 그룹으로부터 선택되는 원소들 중 적어도 하나를 포함하고,
    상기 금속 입자들은 최대 사이즈가 30 마이크로미터 미만인, 반도체 디바이스의 제조 방법.
  11. 제 1 항에 있어서,
    상기 금속 매트릭스의 결정질 구조 및 결정질 그레인 사이즈 중 적어도 하나는, 상기 금속 입자들의 결정질 구조 및 결정질 그레인 사이즈 중 적어도 하나와 동일한, 반도체 디바이스의 제조 방법.
  12. 제 1 항에 있어서,
    상기 금속 매트릭스의 결정질 구조 및 결정질 그레인 사이즈 중 적어도 하나는, 상기 금속 입자들의 결정질 구조 및 결정질 그레인 사이즈 중 적어도 하나와 상이한, 반도체 디바이스의 제조 방법.
  13. 제 1 항에 있어서,
    상기 기판을 제공하는 단계는, 하나 이상의 비아들을 갖는 기판을 제공하는 단계를 포함하고,
    상기 기판 상에 또는 상기 기판 내에 도전체를 형성하는 단계는,
    금속 입자들 및 무전해 성막 용액을 포함하는 혼합물로 상기 하나 이상의 비아들을 로딩하는 단계, 금속 매트릭스를 무전해 성막하는 단계, 및 상기 하나 이상의 비아들 내에 상기 금속 입자들을 공성막하는 단계를 포함하거나, 또는
    금속 입자들 및 전기화학 도금 용액을 포함하는 혼합물로 상기 하나 이상의 비아들을 로딩하는 단계, 금속 매트릭스를 전기화학 도금하는 단계, 및 상기 하나 이상의 비아들 내에 상기 금속 입자들을 공성막하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  14. 제 13 항에 있어서,
    상기 하나 이상의 비아들을 로딩하는 단계는, 최대 사이즈가 30 마이크로미터 미만인 입자들을 사용하여 달성되는, 반도체 디바이스의 제조 방법.
  15. 제 13 항에 있어서,
    상기 하나 이상의 비아들을 로딩하는 단계는, 최대 사이즈가 10 마이크로미터보다 작은 금속 입자들을 사용하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  16. 기판 상에 또는 기판 내에 구리 구조들을 형성하기 위한 혼합물로서,
    구리를 포함하는 매트릭스의 무전해 성막을 위한 구리 이온들을 함유하는 무전해 성막 용액 및 0.1 마이크로미터 내지 30 마이크로미터 범위의 최대 사이즈를 가지는 구리를 포함하는 입자들; 또는
    구리를 포함하는 매트릭스의 전기화학 도금을 위한 구리 이온들을 함유하는 전기화학 도금 용액 및 0.1 마이크로미터 내지 30 마이크로미터 범위의 최대 사이즈를 가지는 구리를 포함하는 입자들을 포함하는, 구리 구조들을 형성하기 위한 혼합물.
  17. 제 16 항에 있어서,
    상기 입자들은, 최대 사이즈가 30 마이크로미터 미만인, 구리 구조들을 형성하기 위한 혼합물.
  18. 제 16 항에 있어서,
    상기 입자들은, 최대 사이즈가 10 마이크로미터보다 작은, 구리 구조들을 형성하기 위한 혼합물.
  19. 제 16 항에 있어서,
    상기 무전해 성막 용액 또는 상기 전기화학 도금 용액은, 하나 이상의 금속염들, 하나 이상의 환원제들, 하나 이상의 착화제들, 하나 이상의 pH 조절제들, 하나 이상의 버퍼제들, 하나 이상의 계면활성제 및 하나 이상의 첨가제들 중 적어도 하나를 포함하는, 구리 구조들을 형성하기 위한 혼합물.
  20. 전자 디바이스로서,
    하나 이상의 쓰루 기판 비아들을 갖는 기판;
    상기 하나 이상의 쓰루 기판 비아들의 벽들 상의 배리어층;
    금속을 포함하는 매트릭스; 및
    상기 매트릭스 내에 임베딩된 0.1 마이크로미터 내지 30 마이크로미터 범위의 최대 사이즈를 가지는 금속 입자들을 포함하고,
    상기 금속 입자들 및 상기 매트릭스는 동일한 조성을 가지고, 상기 금속 입자들 및 상기 구리를 포함하는 매트릭스는 상기 하나 이상의 쓰루 기판 비아들을 충진하는, 전자 디바이스.
  21. 제 20 항에 있어서,
    상기 금속 입자들은 구리를 포함하는, 전자 디바이스.
  22. 제 20 항에 있어서,
    상기 금속 입자들은 구리인, 전자 디바이스.
  23. 제 20 항에 있어서,
    상기 구리를 포함하는 매트릭스는 구리인, 전자 디바이스.
  24. 제 20 항에 있어서,
    상기 금속 입자들은 구리이고, 상기 구리를 포함하는 매트릭스는 구리인, 전자 디바이스.
  25. 제 20 항에 있어서,
    상기 금속 입자들은 은 또는 금을 포함하는, 전자 디바이스.
  26. 제 20 항에 있어서,
    상기 배리어층은 배리어 금속 매트릭스 내에 임베딩된 배리어 금속 입자들을 포함하는, 전자 디바이스.
  27. 제 20 항에 있어서,
    상기 기판은 실리콘 칩인, 전자 디바이스.
  28. 제 20 항에 있어서,
    상기 금속 입자는, 최대 사이즈가 10 마이크로미터보다 작은, 전자 디바이스.
  29. 제 20 항에 있어서,
    상기 매트릭스는 코발트, 이리듐, 철, 몰리브덴, 니켈, 오스뮴, 팔라듐, 플래티늄, 레늄, 로듐, 루테늄, 주석 및 아연으로 이루어지는 그룹으로부터 선택되는 원소들 중 적어도 하나를 포함, 전자 디바이스.
  30. 제 20 항에 있어서,
    상기 금속 입자들은 코발트, 이리듐, 철, 몰리브덴, 니켈, 오스뮴, 팔라듐, 플래티늄, 레늄, 로듐, 루테늄, 주석 및 아연으로 이루어지는 그룹으로부터 선택되는 원소들 중 적어도 하나를 포함, 전자 디바이스.
  31. 제 20 항에 있어서,
    상기 매트릭스 및 상기 매트릭스 내에 임베딩된 금속 입자들은 무전해 성막 또는 전기화학 도금에 의해 상기 하나 이상의 비아들 내에 형성되는, 전자 디바이스.
KR1020137000682A 2010-07-13 2011-07-01 금속화 프로세스, 혼합물 및 전자 디바이스 KR101908144B1 (ko)

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