KR101886206B1 - 반도체 패키지 테스트용 소켓 어셈블리 - Google Patents

반도체 패키지 테스트용 소켓 어셈블리 Download PDF

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Abstract

본 발명은, 반도체 패키지와 접속되는 소켓 핀을 구비하는 소켓; 상기 소켓의 하측에 배치되고, 상기 소켓 핀이 삽입되는 복수의 삽입홀을 구비하는 홀딩 플레이트; 상기 홀딩 플레이트의 하측에 배치되고, 상기 복수의 삽입홀 간의 간격보다 넓은 간격을 갖는 복수의 통전홀을 구비하는 회로기판; 및 상기 소켓 핀과 회로기판을 통전하도록 형성되는 통전부재;를 포함하는, 반도체 패키지 테스트용 소켓 어셈블리를 제공한다.

Description

반도체 패키지 테스트용 소켓 어셈블리{SOCKET ASSEMBLY FOR TESTING SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 테스트용 소켓 어셈블리에 관한 것이다.
일반적으로, 제조 공정에 의해 완성된 반도체 패키지는 테스트(검사) 공정을 통해 동작 특성들이 제대로 구현되는지에 대해 체크된다. 이를 통해, 양품으로 분류된 반도체 패키지만이 출하 된다.
이러한 테스트를 위해, 반도체 패키지는 소켓 어셈블리에 삽입된 채로 메인 보드와 전기적으로 접속될 수 있다.
그러나, 종래의 반도체 패키지는 소켓의 홀 사이즈에 제한을 받아 배선공간을 충분히 확보하지 못하는 문제점이 있었다.
본 발명의 일 목적은, 미세 간격을 가지는 소켓 홀 간의 공간 부족에 의한 배선 설계와 드릴 공정의 한계점을 극복하고, 적정한 배선 공간을 확보할 수 있는, 반도체 패키지 테스트용 소켓 어셈블리를 제공하는 것이다.
본 발명의 다른 목적은, 충전부를 일체로 형성하여 공정 프로세스를 간소화 할 수 있는, 반도체 패키지 테스트용 소켓 어셈블리를 제공하는 것이다.
상기한 과제를 실현하기 위한 본 발명의 일 측면에 따른 반도체 패키지 테스트용 소켓 어셈블리는, 반도체 패키지와 접속되는 소켓 핀을 구비하는 소켓; 상기 소켓의 하측에 배치되고, 상기 소켓 핀이 삽입되는 복수의 삽입홀을 구비하는 홀딩 플레이트; 상기 홀딩 플레이트의 하측에 배치되고, 상기 복수의 삽입홀 간의 간격보다 넓은 간격을 갖는 복수의 통전홀을 구비하는 회로기판; 및 상기 소켓 핀과 회로기판을 통전하도록 형성되는 통전부재;를 포함할 수 있다.
여기서, 상기 통전홀의 직경은, 상기 삽입홀의 직경보다 좁게 형성될 수 있다.
여기서, 상기 통전홀은, 상기 통전홀에 주입되어 상기 소켓 핀과 접촉되는 제 1 충전재;를 포함할 수 있다.
여기서, 상기 삽입홀은, 상기 삽입홀에 주입되어 상기 소켓 핀을 감싸는 제 2 충전재;를 더 포함할 수 있다.
여기서, 상기 제 1 충전재는, 상기 삽입홀과 상기 통전홀에 충전되어, 상기 제 2 충전재와 일체로 형성될 수 있다.
여기서, 상기 홀딩 플레이트는, 상기 삽입홀의 내벽에 부착되어, 상기 제 1 충전재와 결합되는 금속부를 더 포함할 수 있다.
여기서, 상기 홀딩 플레이트는, 상기 소켓의 하면과 결합되는 상면과, 상기 회로기판의 상면과 결합되는 하면을 포함하고, 상기 삽입홀은 상기 통전홀에 연통될 수 있다.
상기와 같이 구성되는 본 발명에 따른 반도체 패키지 테스트용 소켓 어셈블리에 의하면, 미세 간격을 가지는 소켓 핀이 간단하게 회로기판에 연결될 수 있으며, 소켓 홀 사이즈에 구애받지 않고 배선 공간을 보다 넓게 확보할 수 있다.
또한, 통전부재를 일체로 형성함으로써, 공정 프로세스를 간소화하여 효율적인 생산이 이루어질 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 테스트용 소켓 어셈블리(100)가 메인 보드(M)에 실장된 모습을 보인 사시도이다.
도 2는 도 1의 라인(Ⅱ-Ⅱ)을 따라 취한 반도체 패키지 테스트용 소켓 어셈블리(100)의 단면도이다.
도 3은 도 2의 홀딩 플레이트(130)에 대한 확대 단면도이다.
이하, 본 발명의 바람직한 실시예에 따른 반도체 패키지 테스트용 소켓 어셈블리에 대하여 첨부한 도면을 참조하여 상세히 설명한다. 본 명세서에서는 서로 다른 실시예라도 동일·유사한 구성에 대해서는 동일·유사한 참조번호를 부여하고,그 설명은 처음 설명으로 갈음한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 테스트용 소켓 어셈블리(100)가 메인 보드(M)에 실장된 모습을 보인 사시도이다.
본 도면을 참조하면, 반도체 패키지 테스트용 보드 장치는, 메인 보드(M)와,그에 실장되는 소켓 어셈블리(100)를 포함할 수 있다.
메인 보드(M)에는 테스트를 위한 회로가 구성된다. 그 회로는 소켓 어셈블리(100)를 제어하기 위한 것이다. 이때, 메인 보드(M)에는 복수의 소켓 어셈블리(100)가 실장될 수 있다. 각각의 소켓 어셈블리(100)가 실장되는 영역에는 소켓 어셈블리(100)의 커넥터(157, 도 2)가 연결되는 접속부(C)가 형성될 수 있다.
소켓 어셈블리(100)는 반도체 패키지(P)를 수용한 채로 메인 보드(M)에 실장된다. 이를 통해, 반도체 패키지(P)는 소켓 어셈블리(100)를 매개로 메인 보드(M)와 전기적으로 연결된다.
소켓 어셈블리(100)의 구체적 구조는 도 2 및 도 3을 참조하여 설명한다.
도 2는 도 1의 라인(Ⅱ-Ⅱ)을 따라 취한 반도체 패키지 테스트용 소켓 어셈블리(100)의 단면도이다.
본 도면을 참조하면, 소켓 어셈블리(100)는 소켓(110), 홀딩 플레이트(130), 회로기판(150), 및 통전부재(170)를 포함할 수 있다.
소켓(110)은 반도체 패키지(P)를 수용하고 그와 전기적으로 접속되는 구성이다. 구체적으로, 소켓(110)은 소켓 몸체(111), 및 소켓 핀(113)을 가질 수 있다.
소켓 몸체(111)은 대체로 육면체인 형상을 가질 수 있다. 소켓 몸체(111)의 상면은 반도체 패키지(P)와 접속될 수 있다.
소켓 핀(113)은 소켓 몸체(111)를 관통하여 연장될 수 있다. 소켓 핀(113)은 반도체 패키지(P)와 접속되는 상단을 가질 수 있다. 소켓 핀(113)의 하단은 소켓 몸체(111)의 외부에 노출된 자유단이 된다.
홀딩 플레이트(130)는 소켓 핀(113)의 자유단을 수용하여 유지하며, 소켓 핀(113)이 후술하는 회로기판(150)에 전기적으로 접속되게 하는 구성이다. 구체적으로, 홀딩 플레이트(130)는, 홀딩 플레이트 몸체(131), 및 삽입홀(133)를 가질 수 있다.
홀딩 플레이트 몸체(131)는 대체로 절연성 부재일 수 있다. 홀딩 플레이트 몸체(131)의 상면은 소켓 몸체(111)의 하면과 결합할 수 있다.
삽입홀(133)은 소켓 핀(113)에 대응하여 홀딩 플레이트 몸체(131)에 개구될 수 있다. 삽입홀(133)은, 구체적으로 홀딩 플레이트 몸체(131)를 관통하여 형성될 수 있다.
회로기판(150)은 홀딩 플레이트(130)의 하측에 배치되어 소켓 핀(113)과 통전되는 구성이다. 구체적으로, 회로기판(150)은 기판 몸체(151), 통전홀(153), 회로패턴(155), 및 커넥터(157)를 가질 수 있다.
기판 몸체(151)는 소켓 몸체(111)와 대략 비슷한 사이즈를 가질 수 있다.
본 도면에서는 기판 몸체(151)가 소켓 몸체(111) 보다 큰 형태를 예시하고 있다.
통전홀(153)은 기판 몸체(151)를 관통하여 형성될 수 있다. 통전홀(153)은 소켓 핀(113)에 대응하여 위치할 수 있다. 이때, 통전홀(153)은 삽입홀(133) 간의 간격(G1)보다 넓은 간격(G2)을 갖도록 형성될 수 있다. 여기서, 통전홀(153)의 직경(D1)은 삽입홀(133)의 직경(D2)보다 좁게 형성될 수 있다.
회로 패턴(155)은 기판 몸체(151) 내부에 형성될 수 있다. 이때, 회로 패턴(155)은 통전홀(153)과 통전홀(153) 사이에 위치할 수 있다. 여기서, 회로 패턴(155)의 길이는 삽입홀(133) 간의 간격(G1)보다 크게 형성될 수 있다.
커넥터(157)는 회로기판(150)을 메인 보드(M, 도 1)에 구조적 및 전기적으로 연결하기 위한 구성이다.
통전부재(170)는 삽입홀(133)과 통전홀(153)에 주입되어 소켓 핀(113)과 회로기판(150)이 통전하도록 형성되는 구성이다. 여기서, 통전부재(170)는 도전성 물질일 수 있다. 구체적으로, 통전부재(170)는 제 1 충전재(171), 및 제 2 충전재(173)를 가질 수 있다.
제 1 충전재(171)는 통전홀(151)에 주입되어 형성될 수 있다. 제 1 충전재(171)는 소켓 핀(113)과 접촉할 수 있다. 이때, 제 1 충전재는 소켓 핀(113)과 회로 패턴(155)을 통전할 수 있다.
제 2 충전재(173)는 삽입홀(133)에 주입되어 형성될 수 있다. 제 2 충전재(173)는 소켓 핀(113)을 감싸도록 형성될 수 있다. 이때, 제 2 충전재(173)는 제 1 충전재(171)와 결합하여 일체로 형성될 수 있다. 구체적으로, 삽입홀(133)과 통전홀(151)이 연통되어 있으므로, 제 1 충전재(171)의 주입과 동시에 제 2 충전재(173)의 주입도 한꺼번에 실시되는 것이다. 여기서, 제 1 충전재(171)와 제 2 충전재(173)는 웨이브 솔더링(wave soldering) 방식으로 솔더링될 수 있다.
이러한 구성에 의하면, 소켓 핀(113)은 회로기판(150)을 통과하지 않고, 제 1 충전재와 접속하면 된다. 이는, 삽입홀(133) 사이의 간격에 제한을 받은 회로패턴(155)의 형성이, 보다 넓은 배선공간을 확보하여 배선 설계가 효율적으로 이루어질 수 있음을 의미한다.
나아가, 통전홀(151)을 통해 통전부재(170) 주입 공정을 한꺼번에 실시할 수 있어 공정이 보다 쉽고 간편하게 이루어질 수 있으며, 소켓(110)과 회로기판(150)의 결합을 견고히 할 수 있다.
다음으로, 홀딩 플레이트(130)의 세부 구조에 대해 도 3을 참조하여 설명하도록 한다.
도 3은 도 2의 홀딩 플레이트(130)에 대한 확대 단면도이다.
본 도면을 참조하면, 홀딩 플레이트(130)는 금속부(135)를 더 가질 수 있다.
금속부(135)는 삽입 홀(133)의 내벽에 형성될 수 있다.
이러한 금속부(135)에 의해, 삽입홀(133)에 충전되는 제 2 충전재(173)는 금속부(135)와 쉽게 결합될 수 있다. 이는 제 2 충전재(173)가 도전성 물질로서, 금속부(135)에 융착되기 쉽기 때문이다.
그 결과, 제 2 충전재(173)는 금속부(135) 및 소켓 핀(113)에 안정적으로 결합될 수 있다. 이는 소켓 핀(113)과 제 1 충전재(171) 간의 정확한 정렬 및 웨이브 솔더링에 의한 견고한 결합을 보장한다.
상기와 같은 반도체 패키지 테스트용 소켓 어셈블리는 위에서 설명된 실시예
들의 구성과 작동 방식에 한정되는 것이 아니다. 상기 실시예들은 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 다양한 변형이 이루어질 수 있도록 구성될 수도 있다.
100 : 반도체 패키지 테스트용 소켓 어셈블리
110 : 소켓 111 : 소켓 몸체
113 : 소켓 핀
130 : 홀딩 플레이트
131 : 홀딩 플레이트 몸체
133 : 삽입홀 135 : 금속부
150 : 회로기판 151 : 기판 몸체
153 : 통전홀 155 : 회로 패턴
157 : 커넥터
170 : 통전부재 171 : 제 1 충전재
173 : 제 2 충전재
I : 충전재 주입 경로

Claims (7)

  1. 반도체 패키지와 접속되는 소켓 핀을 구비하는 소켓;
    상기 소켓의 하측에 배치되고, 상기 소켓 핀이 삽입되는 복수의 삽입홀을 구비하는 홀딩 플레이트;
    상기 홀딩 플레이트의 하측에 배치되고, 상기 복수의 삽입홀 간의 간격보다 넓은 간격을 갖는 복수의 통전홀을 구비하는 회로기판; 및
    상기 소켓 핀과 회로기판을 통전하도록 형성되고, 상기 통전홀에 주입되어 상기 소켓 핀과 접촉되는 제 1 충전재와 상기 삽입홀에 주입되어 상기 소켓 핀을 감싸는 제 2 충전재를 구비하는 통전부재;를 포함하는, 반도체 패키지 테스트용 소켓 어셈블리.
  2. 제1항에 있어서,
    상기 통전홀의 직경은, 상기 삽입홀의 직경보다 좁게 형성되는, 반도체 패키지 테스트용 소켓 어셈블리.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제 1 충전재는,
    상기 제 2 충전재와 일체로 형성되는, 반도체 패키지 테스트용 소켓 어셈블리.
  6. 제1항에 있어서,
    상기 홀딩 플레이트는,
    상기 삽입홀의 내벽에 부착되어, 상기 제 1 충전재와 결합되는 금속부를 더 포함하는, 반도체 패키지 테스트용 소켓 어셈블리.
  7. 제1항에 있어서,
    상기 홀딩 플레이트는,
    상기 소켓의 하면과 결합되는 상면과, 상기 회로기판의 상면과 결합되는 하면을 포함하고, 상기 삽입홀은 상기 통전홀에 연통되는, 반도체 패키지 테스트용 소켓 어셈블리.


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