KR101884346B1 - 표시 기판 및 이의 제조 방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 135
- 238000004519 manufacturing process Methods 0.000 title description 25
- 230000002093 peripheral effect Effects 0.000 claims abstract description 24
- 239000010410 layer Substances 0.000 claims description 180
- 229920002120 photoresistant polymer Polymers 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 33
- 239000011241 protective layer Substances 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 10
- 230000004888 barrier function Effects 0.000 claims description 9
- 239000004973 liquid crystal related substance Substances 0.000 description 12
- 229920001098 polystyrene-block-poly(ethylene/propylene) Polymers 0.000 description 12
- 101000610640 Homo sapiens U4/U6 small nuclear ribonucleoprotein Prp3 Proteins 0.000 description 8
- 102100040374 U4/U6 small nuclear ribonucleoprotein Prp3 Human genes 0.000 description 8
- NREIOERVEJDBJP-KFDLCVIWSA-N [3)-beta-D-ribosyl-(1->1)-D-ribitol-5-P-(O->]3 Chemical compound O[C@@H]1[C@H](O)[C@@H](CO)O[C@H]1OC[C@H](O)[C@H](O)[C@H](O)COP(O)(=O)O[C@@H]1[C@@H](CO)O[C@@H](OC[C@H](O)[C@H](O)[C@H](O)COP(O)(=O)O[C@@H]2[C@H](O[C@@H](OC[C@H](O)[C@H](O)[C@H](O)COP(O)(O)=O)[C@@H]2O)CO)[C@@H]1O NREIOERVEJDBJP-KFDLCVIWSA-N 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 101000907912 Homo sapiens Pre-mRNA-splicing factor ATP-dependent RNA helicase DHX16 Proteins 0.000 description 6
- 101000798532 Homo sapiens Transmembrane protein 171 Proteins 0.000 description 6
- 102100023390 Pre-mRNA-splicing factor ATP-dependent RNA helicase DHX16 Human genes 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 6
- 101000577652 Homo sapiens Serine/threonine-protein kinase PRP4 homolog Proteins 0.000 description 5
- 101000577737 Homo sapiens U4/U6 small nuclear ribonucleoprotein Prp4 Proteins 0.000 description 5
- 102100028868 Serine/threonine-protein kinase PRP4 homolog Human genes 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 101150101414 PRP1 gene Proteins 0.000 description 3
- 101100368710 Rattus norvegicus Tacstd2 gene Proteins 0.000 description 3
- 101100342406 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PRS1 gene Proteins 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 101000874142 Homo sapiens Probable ATP-dependent RNA helicase DDX46 Proteins 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 102100035725 Probable ATP-dependent RNA helicase DDX46 Human genes 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
표시 기판은 데이터 라인, 게이트 라인 및 팬 아웃 라인을 포함한다. 상기 데이터 라인은 표시 영역에 배치되고, 화소 전극과 연결된 스위칭 소자에 데이터 신호를 전달한다. 상기 게이트 라인은 상기 표시 영역에 배치되고, 상기 스위칭 소자에 게이트 신호를 전달한다. 상기 팬 아웃 라인은 상기 데이터 라인 및 상기 게이트 라인 중 적어도 하나와 전기적으로 연결되어 상기 표시 영역을 둘러싸는 주변 영역에 배치되고, 콘택홀을 통해 서로 접촉된 복수의 도전층들을 포함한다.
Description
본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 외관 품질을 향상시키기 위한 표시 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 액정 표시 장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널 및 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리를 포함한다.
상기 액정 표시 패널은 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 주변 영역에는 상기 액정 표시 패널을 구동하기 위한 구동 회로 또는 구동 칩 등이 실장된다. 일반적으로 상기 주변 영역은 블랙 매트릭스와 같은 차광 패턴을 형성한다. 상기 주변 영역이 넓을수록 상기 액정 표시 장치의 외관 품질은 저하된다.
또한, 최근 게임, 영화 등과 같은 분야에서 3차원 입체 영상에 대한 수요가 증가함에 따라, 상기 액정 표시 장치는 2차원 평면 영상 뿐만 아니라 3차원 입체 영상을 표시한다. 상기 3차원 영상을 표시하는데 있어서 상기 액정 표시 패널의 넓은 주변 영역은 상기 3차원 영상의 몰입감을 저하시키는 원인이 된다.
또한, 복수의 액정 표시 패널들을 서로 연결하여 대형 화면을 구현하는 타일드(tiled) 표시 장치에 있어서, 상기 액정 표시 패널의 넓은 주변 영역은 상기 액정 표시 패널들 간의 경계 영역에서 전체 화면이 분리된 블랙 또는 회색 등의 프레임 테두리가 형성된다. 상기 경계 영역의 프레임 테두리는 컬러 및 휘도를 제어하는 것이 불가능하므로 관찰자의 눈에 쉽게 시인되어 전체 화면의 표시 품질을 저하시키는 원인이 된다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 외관 품질 향상 및 개구율 향상을 위한 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 데이터 라인, 게이트 라인 및 팬 아웃 라인을 포함한다. 상기 데이터 라인은 베이스 기판의 표시 영역에 배치되고, 화소 전극과 연결된 스위칭 소자에 데이터 신호를 전달한다. 상기 게이트 라인은 상기 표시 영역에 배치되고, 상기 스위칭 소자에 게이트 신호를 전달한다. 상기 팬 아웃 라인은 상기 표시 영역을 둘러싸는 상기 베이스 기판의 주변 영역에 배치되어 상기 데이터 라인 및 상기 게이트 라인 중 하나와 전기적으로 연결되고, 콘택홀을 통해 서로 접촉된 복수의 도전층들을 포함한다.
상기 데이터 라인은 표시 영역에 배치되고, 화소 전극과 연결된 스위칭 소자에 데이터 신호를 전달한다. 상기 게이트 라인은 상기 표시 영역에 배치되고, 상기 스위칭 소자에 게이트 신호를 전달한다. 상기 팬 아웃 라인은 상기 데이터 라인 및 상기 게이트 라인 중 적어도 하나와 전기적으로 연결되어 상기 표시 영역을 둘러싸는 주변 영역에 배치되고, 콘택홀을 통해 서로 접촉된 복수의 도전층들을 포함한다.
본 실시예에서, 상기 팬 아웃 라인의 상기 콘택홀은 상기 팬 아웃 라인의 길이 방향으로 연장된 트렌치 형상일 수 있다.
본 실시예에서, 상기 주변 영역에 배치되고, 상기 게이트 신호를 생성하는 복수의 회로 스위칭 소자들, 및 제1 회로 스위칭 소자의 전극으로부터 연장된 제1 연결 전극과 제2 회로 스위칭 소자의 전극으로부터 연장된 제2 연결 전극이 콘택홀을 통해 서로 접촉된 회로 콘택부를 포함하는 게이트 구동회로를 더 포함할 수 있다.
본 실시예에서, 상기 스위칭 소자는 상기 게이트 라인으로부터 연장된 게이트 전극, 상기 데이터 라인으로부터 연장된 소스 전극 및 상기 화소 전극과 제3 콘택홀을 통해 서로 접촉된 드레인 전극을 포함할 수 있다.
본 실시예에서, 상기 스위칭 소자는 상기 게이트 라인과 제1 콘택홀을 통해 서로 접촉된 게이트 전극, 상기 데이터 라인과 제2 콘택홀을 통해 서로 접촉된 소스 전극 및 상기 화소 전극과 제3 콘택홀을 통해 서로 접촉된 드레인 전극을 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 제1 도전층으로 베이스 기판의 표시 영역에 스위칭 소자의 게이트 전극 및 상기 베이스 기판의 주변 영역에 팬 아웃 라인의 제1 도전 라인을 형성한다. 상기 베이스 기판 위에 상기 제1 도전 라인을 노출하는 제1 콘택홀이 형성된 게이트 절연층을 형성한다. 상기 제1 콘택홀이 형성된 상기 베이스 기판 위에 제2 도전층으로 상기 표시 영역에 상기 스위칭 소자의 소스 전극 및 드레인 전극과, 상기 주변 영역에 상기 제1 콘택홀을 통해 상기 제1 도전 라인과 접촉하는 상기 팬 아웃 라인의 제2 도전 라인을 형성한다. 상기 베이스 기판 위에 상기 드레인 전극을 노출하는 제2 콘택홀이 형성된 보호층을 형성한다. 상기 제2 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성한다.
본 실시예에서, 상기 제1 도전 라인을 노출하는 상기 제1 콘택홀은 상기 제1 도전 라인의 길이 방향으로 연장된 트렌치 형상일 수 있다.
본 실시예에서, 상기 제1 도전층으로 상기 주변 영역에 게이트 구동 회로의 제1 회로 스위칭 소자로부터 연장된 제1 연결 전극을 형성하는 단계, 상기 게이트 절연층에 상기 제1 연결 전극을 노출하는 제3 콘택홀을 형성하는 단계 및 상기 제2 도전층으로 상기 게이트 구동회로의 제2 회로 스위칭 소자로부터 연장되고 상기 제2 콘택홀을 통해 상기 제1 연결 전극과 서로 접촉하는 제2 연결 전극을 형성하는 단계를 더 포함할 수 있다.
본 실시예에서, 상기 제1 도전층으로 상기 표시 영역에 상기 게이트 전극과 연결된 게이트 라인을 형성하는 단계, 및 상기 제2 도전층으로 상기 표시 영역에 상기 소스 전극과 연결되고 상기 게이트 라인과 교차하는 데이터 라인을 형성하는 단계를 더 포함할 수 있다.
본 실시예에서, 상기 제1 도전층으로 상기 표시 영역에 데이터 라인을 형성하는 단계, 상기 게이트 절연층에 상기 게이트 전극을 노출하는 제4 콘택홀 및 상기 데이터 라인을 노출하는 제5 콘택홀을 형성하는 단계, 및 상기 제2 도전층으로 상기 표시 영역에 상기 데이터 라인과 교차하고 상기 제4 콘택홀을 통해 상기 게이트 전극과 접촉하는 게이트 라인을 형성하는 단계를 더 포함할 수 있고, 상기 소스 전극은 상기 제5 콘택홀을 통해 상기 데이터 라인과 접촉할 수 있다.
본 실시예에서, 상기 제2 도전층으로 상기 게이트 라인과 평행하고 상기 데이터 라인과 중첩되는 스토리지 라인을 형성하는 단계를 더 포함할 수 있다.
본 실시예에서, 상기 게이트 전극이 형성된 상기 베이스 기판 위에 상기 게이트 절연층, 반도체층 및 저항성 접촉층을 형성하는 단계, 제1 포토 패턴 및 상기 제1 포토 패턴 보다 두꺼운 제2 포토 패턴을 포함하는 제1 포토레지스트 패턴을 이용하여 상기 제1 및 제3 콘택홀들을 형성하는 단계, 상기 제1 포토레지스트 패턴을 에치 백하여 상기 게이트 전극 위에 제3 포토 패턴을 형성하는 단계, 및 상기 제3 포토 패턴을 이용하여 상기 게이트 전극 위에 상기 반도체층 및 상기 저항성 접촉층를 포함하는 액티브 패턴을 형성하는 단계를 더 포함할 수 있다.
본 실시예에서, 상기 액티브 패턴이 형성된 상기 베이스 기판 위에 상기 제2 도전층을 형성하는 단계, 제4 포토 패턴 및 상기 제4 포토 패턴 보다 두꺼운 제5 포토 패턴을 포함하는 제2 포토레지스트 패턴을 이용하여 상기 제1 도전 라인, 상기 제1 연결 전극, 상기 액티브 패턴과 중첩하는 스위칭 전극 패턴을 형성하는 단계, 상기 제2 포토레지스트 패턴을 에치 백하여 상기 스위칭 전극 패턴 위에 제6 포토 패턴을 형성하는 단계, 및 상기 제6 포토 패턴을 이용하여 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
본 실시예에서, 상기 소스 및 드레인 전극이 형성된 상기 베이스 기판 위에 보호층 및 희생층을 형성하는 단계, 제7 포토 패턴 및 상기 제7 포토 패턴 보다 두꺼운 제8 포토 패턴을 포함하는 제3 포토레지스트 패턴을 이용하여 상기 제2 콘택홀을 형성하는 단계, 상기 제3 포토레지스트 패턴을 에치 백하여 상기 화소 전극이 형성되는 영역의 상기 희생층을 노출시키는 제9 포토 패턴을 형성하는 단계, 상기 제9 포토 패턴의 측면과 인접한 상기 희생층의 측면에 언더 컷팅을 형성하는 단계, 상기 언더 컷팅이 형성된 상기 베이스 기판 위에 제3 도전층을 형성하는 단계, 및 상기 언더 컷팅을 이용하여 상기 제9 포토 패턴을 제거하여 상기 화소 전극을 형성하는 단계를 더 포함할 수 있다.
본 실시예에서, 상기 소스 및 드레인 전극이 형성된 상기 베이스 기판 위에 보호층을 형성하는 단계, 상기 보호층이 형성된 상기 베이스 기판 위에 제4 포토레지스트 패턴을 형성하는 단계, 상기 제4 포토레지스트 패턴을 이용하여 상기 제2 콘택홀을 형성하는 단계, 상기 제2 콘택홀이 형성된 상기 베이스 기판 위에 제3 도전층을 형성하는 단계, 상기 제3 도전층이 형성된 상기 베이스 기판 위에 제5 포토레지스트 패턴을 형성하는 단계, 상기 제5 포토레지스트 패턴을 이용하여 상기 화소 전극을 형성하는 단계를 더 포함할 수 있다.
본 실시예에서, 상기 액티브 패턴이 형성된 상기 베이스 기판 위에 상기 제2 도전층을 형성하는 단계, 및 제2 포토레지스트 패턴을 이용하여 상기 제1 도전 라인, 상기 제1 연결 전극, 상기 액티브 패턴과 중첩하는 스위칭 전극 패턴을 형성하는 단계를 더 포함할 수 있다.
본 실시예에서, 상기 소스 및 드레인 전극이 형성된 상기 베이스 기판 위에 보호층 및 희생층을 형성하는 단계, 제7 포토 패턴 및 상기 제7 포토 패턴 보다 두꺼운 제8 포토 패턴을 포함하는 제3 포토레지스트 패턴을 이용하여 상기 제2 콘택홀을 형성하는 단계, 상기 제3 포토레지스트 패턴을 에치 백하여 상기 화소 전극이 형성되는 영역의 상기 희생층을 노출시키는 제9 포토 패턴을 형성하는 단계, 상기 제9 포토 패턴의 측면과 인접한 상기 희생층의 측면에 언더 컷팅을 형성하는 단계, 상기 언더 컷팅이 형성된 상기 베이스 기판 위에 제3 도전층을 형성하는 단계, 및 상기 언더 컷팅을 이용하여 상기 제9 포토 패턴을 제거하여 상기 화소 전극을 형성하는 단계를 더 포함할 수 있다.
본 실시예에서, 상기 게이트 전극이 형성된 상기 베이스 기판 위에 상기 게이트 절연층, 반도체층 및 저항성 접촉층을 형성하는 단계, 및 제1 포토레지스트 패턴을 이용하여 상기 제1 및 제3 콘택홀들을 형성하는 단계를 더 포함할 수 있다.
본 실시예에서, 상기 제1 및 제3 콘택홀들이 형성된 상기 베이스 기판 위에 상기 제2 도전층을 형성하는 단계, 제4 포토 패턴 및 상기 제4 포토 패턴 보다 두꺼운 제5 포토 패턴을 포함하는 제2 포토레지스트 패턴을 이용하여 상기 제1 도전 라인, 상기 제1 연결 전극, 액티브 패턴 및 상기 액티브 패턴과 중첩하는 스위칭 전극 패턴을 형성하는 단계, 상기 제2 포토레지스트 패턴을 에치 백하여 상기 스위칭 전극 패턴 위에 제6 포토 패턴을 형성하는 단계, 및 상기 제6 포토 패턴을 이용하여 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
본 실시예에서, 상기 소스 및 드레인 전극이 형성된 상기 베이스 기판 위에 보호층 및 희생층을 형성하는 단계, 제7 포토 패턴 및 상기 제7 포토 패턴 보다 두꺼운 제8 포토 패턴을 포함하는 제3 포토레지스트 패턴을 이용하여 상기 제2 콘택홀을 형성하는 단계, 상기 제3 포토레지스트 패턴을 에치 백하여 상기 화소 전극이 형성되는 영역의 상기 희생층을 노출시키는 제9 포토 패턴을 형성하는 단계, 상기 제9 포토 패턴의 측면과 인접한 상기 희생층의 측면에 언더 컷팅을 형성하는 단계, 상기 언더 컷팅이 형성된 상기 베이스 기판 위에 제3 도전층을 형성하는 단계, 및 상기 언더 컷팅을 이용하여 상기 제9 포토 패턴을 제거하여 상기 화소 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 표시 기판은 복수의 도전층들이 서로 직접 접촉하는 접촉 구조를 가짐으로써 표시 기판의 주변 영역에 형성되는 회로 영역 및 팬 아웃 영역을 줄일 수 있다. 또한, 이웃한 화소 전극들 간의 이격 거리를 줄여 표시 패널의 개구율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 표시 기판에 대한 평면도이다.
도 3은 도 2에 도시된 I-I선을 따른 표시 기판의 단면도이다.
도 4a 내지 도 4n은 도 3에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5d는 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도들이다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 표시 기판의 평면도이다.
도 10a 내지 도 10d는 도 9에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도들이다.
도 11은 도 9에 도시된 II-II'선 및 III-III'선에 따른 표시 패널의 단면도이다.
도 2는 도 1의 표시 기판에 대한 평면도이다.
도 3은 도 2에 도시된 I-I선을 따른 표시 기판의 단면도이다.
도 4a 내지 도 4n은 도 3에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5d는 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도들이다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 표시 기판의 평면도이다.
도 10a 내지 도 10d는 도 9에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도들이다.
도 11은 도 9에 도시된 II-II'선 및 III-III'선에 따른 표시 패널의 단면도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
이하 기재된 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있으며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(400) 및 패널 구동부(600)를 포함한다.
상기 표시 패널(400)은 표시 기판(100) 및 대향 기판(300)을 포함한다. 상기 표시 기판(100)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다.
상기 표시 영역(DA)에는 복수의 신호 라인들, 표시용 복수의 스위칭 소자들(TR) 및 복수의 화소 전극들(PE)이 형성된다. 상기 신호 라인들은 복수의 데이터 라인들(DL)과 상기 데이터 라인들(DL)과 교차하는 복수의 게이트 라인들(GL)을 포함한다.
상기 주변 영역(PA)은 제1 영역(PA1), 제2 영역(PA2) 및 제3 영역(PA3)을 포함하고, 서로 마주보는 상기 제1 및 제2 영역들(PA1, PA2) 중 적어도 하나에는 상기 게이트 라인들(GL)에 게이트 신호들을 제공하는 게이트 구동회로(GDC)가 배치된다. 상기 게이트 구동회로(GDC)는 상기 게이트 라인에 제공되는 게이트 신호를 생성한다. 상기 게이트 구동회로(GDC)는 상기 표시용 상기 스위칭 소자(TR)와 동일한 제조 공정에 의해 형성된 회로용 복수의 스위칭 소자들 및 제1 회로 스위칭 소자의 전극으로부터 연장된 제1 연결 전극과 제2 회로 스위칭 소자의 전극으로부터 연장된 제2 연결 전극이 콘택홀을 통해 직접 접촉된 회로 콘택부를 포함한다. 상기 직접 접촉 방식으로 연결된 상기 회로 콘택부에 의해 콘택 영역을 축소하여 상기 게이트 구동회로(GDC)의 전체적인 형성 면적을 줄일 수 있다.
상기 제3 영역(PA3)에는 상기 데이터 라인들과 연결된 팬 아웃 라인들(FOL)을 포함하는 팬 아웃부 및 상기 팬 아웃 라인들과 연결된 패드들(미도시)을 포함하는 패드부가 형성된다.
상기 팬 아웃 라인들(FOL)은 상기 데이터 라인들(DL)과 전기적으로 연결되고, 콘택홀을 통해 직접 접촉된 복수의 도전층들을 포함한다. 상기 팬 아웃 라인(FOL)은 복수의 도전층들로 이루어짐에 따라서 두께는 상대적으로 두껍고 폭은 상대적으로 얇게 형성된다. 일반적으로 배선 저항은 배선 두께가 얇을수록 배선 폭이 좁을수록 증가한다. 상기 팬 아웃 라인(FOL)의 폭을 줄임으로써 전체적으로 상기 팬 아웃부(POP)의 형성 면적, 즉 상기 제3 영역(PA3)을 줄일 수 있다.
결과적으로, 상기 제1, 제2 및 제3 영역들(PA1, PA2, PA3), 즉, 상기 표시 패널(100)의 상기 주변 영역(PA)이 줄여들어 상기 표시 장치의 베젤 폭을 줄일 수 있다.
상기 대향 기판(300)은 상기 표시 기판(100)과 대향하도록 배치된다. 상기 대향 기판(300)은 상기 표시 영역(DA)에 대응하는 대향 표시 영역과 상기 주변 영역(PA)에 대응하는 대향 주변 영역을 포함하고, 상기 대향 표시 영역에는 제1 차광 패턴(BP1)이 배치되고, 상기 대향 주변 영역에는 제2 차광 패턴(BP2)이 배치된다. 상기 제1 차광 패턴(BP1)은 상기 표시 영역(DA)의 상기 데이터 라인들(DL) 및 상기 게이트 라인들(GL)이 형성된 영역에 대응하여 배치되고, 상기 제2 차광 패턴(BP2)은 상기 주변 영역(PA)에 대해 전체적으로 배치된다.
상기 패널 구동부(600)는 데이터 구동회로(DDC) 및 인쇄회로기판(650)을 포함한다. 상기 데이터 구동회로(DDC)는 상기 제3 영역(PA3)의 상기 패드부와 상기 인쇄회로기판(PCB)을 전기적으로 연결하는 연성인쇄회로기판과, 상기 연성회로기판 상에 실장되어 상기 데이터 라인들(DL)에 제공되는 데이터 신호를 출력하는 구동칩을 포함한다. 상기 인쇄회로기판은 상기 표시 패널(100)을 구동하기 위한 메인 구동 신호를 생성하는 회로 소자들을 포함한다.
도 2는 도 1의 표시 기판에 대한 평면도이다. 도 3은 도 2에 도시된 I-I선을 따른 표시 기판의 단면도이다.
도 2 및 도 3을 참조하면, 상기 표시 기판(100)은 베이스 기판(101), 제1 도전 패턴(111, 112, 113, 114, 115, 116), 게이트 절연층(120), 액티브 패턴(130), 제2 도전 패턴(141, 142, 143, 144, 145, 146), 보호층(150), 차단층(160), 희생층(170) 및 제3 도전 패턴(181, 182)을 포함한다.
상기 제1 도전 패턴(111, 112, 113, 114, 115, 116)은 게이트 라인(111), 상기 스위칭 소자(TR)의 게이트 전극(GE), 스토리지 라인(113), 제1 도전 라인(114), 제1 패드 전극(115) 및 제1 연결 전극(116)을 포함한다.
상기 게이트 라인(111)은 상기 표시 영역(DA)에 배치되고, 제1 방향으로 연장된다. 상기 게이트 전극(112)은 상기 게이트 라인(111)과 연결된다. 상기 스토리지 라인(113)은 상기 게이트 라인과 평행한 부분과 상기 제1 방향과 교차하는 제2 방향으로 연장된 부분을 포함한다. 상기 제1 도전 라인(114)은 상기 제3 영역(PA3)에 배치되고 데이터 라인(141)의 단부와 전기적으로 연결된 상기 팬 아웃 라인(FOL)의 일부분이다. 상기 제1 패드 전극(115)은 상기 제3 영역(PA3)에 배치되고 상기 제1 도전 라인(114)과 연결된다. 상기 제1 연결 전극(116)은 상기 제1 및 제2 영역(PA1, PA2)에 배치되고, 상기 게이트 구동회로(GDC)에 포함된 회로용 스위칭 소자들의 게이트 전극과 연결된다.
상기 게이트 절연층(120)은 상기 제1 도전 패턴(111, 112, 113, 114, 115, 116)을 덮도록 상기 베이스 기판(101) 상에 배치된다. 상기 게이트 절연층(120)은 상기 제1 패드 전극(115)을 노출하는 제1 콘택홀(CH1), 상기 제1 도전 라인(114)을 노출하는 제2 콘택홀(CH2) 및 상기 제1 연결 전극(116)을 노출하는 제3 콘택홀(CH3)을 포함한다. 상기 제2 콘택홀(CH2)은 상기 제1 도전 라인(114), 즉, 상기 팬 아웃 라인(FOL)의 길이 방향으로 연장된 트렌치(Trench) 형상을 가질 수 있다.
상기 액티브 패턴(130)은 반도체층(131) 및 저항 접촉층(132)을 포함한다. 상기 액티브 패턴(130)은 상기 게이트 전극(112) 상에 배치된다.
상기 제2 도전 패턴(141, 142, 143, 144, 145, 146)은 데이터 라인(141), 상기 스위칭 소자(TR)의 소스 전극(142), 상기 스위칭 소자(TR)의 드레인 전극(143), 제2 도전 라인(144), 제2 패드 전극(145) 및 제2 연결 전극(146)을 포함한다.
상기 데이터 라인(141)은 상기 표시 영역(DA)에 배치되고, 상기 제2 방향으로 연장된다. 상기 소스 전극(142)은 상기 데이터 라인(141)과 연결되어 상기 액티브 패턴(130)과 부분적으로 중첩된다. 상기 드레인 전극(143)은 상기 소스 전극(142)과 이격되어 상기 액티브 패턴(130)과 부분적으로 중첩된다.
상기 제2 도전 라인(144)은 상기 제1 도전 라인(114)과 중첩되고 상기 제2 콘택홀(CH2)을 통해 상기 제1 도전 라인(114)과 바로 접촉된다. 상기 팬 아웃 라인(FOL)은 상기 제1 및 제2 도전 라인들(114, 144)이 중첩된 다층 구조로서 두꺼운 두께를 갖는다. 상기 제1 패드 전극(145)은 상기 제1 패드 전극(115)과 중첩되고 상기 제1 콘택홀(CH1)을 통해 상기 제1 패드 전극(115)과 바로 접촉된다.
상기 제2 연결 전극(146)은 상기 제1 연결 전극(116)과 중첩되고 상기 제3 콘택홀(CH3)을 통해 상기 제1 연결 전극(116)과 바로 접촉된다. 상기 제2 연결 전극(146)은 상기 게이트 구동회로(GDC)에 포함된 회로용 스위칭 소자들의 소스 전극 또는 드레인 전극과 연결된다. 상기 회로용 스위칭 소자들은 상기 제3 콘택홀(CH3)을 통해 서로 직접 접촉하는 상기 제1 및 제2 연결 전극(116, 146)을 포함하는 회로 콘택부(CCP)에 의해 서로 연결된다.
상기 팬 아웃 라인(FOL)은 상기 다층 구조를 이용하여 배선 두께를 두껍게 형성함으로써 상기 제3 영역(PA3)을 줄일 수 있다. 상기 게이트 구동회로(GDC)는 상기 회로 콘택부(CCP)에 콘택 영역이 줄어 상기 게이트 구동회로(GDC)가 형성되는 상기 제1 및 제2 영역들(PA1, PA2)을 줄일 수 있다.
상기 보호층(150)은 상기 제2 도전 패턴(141, 142, 143, 144, 145, 146)을 덮도록 상기 베이스 기판(101) 상에 배치된다.
상기 차단층(160)은 상기 보호층(150)을 덮도록 상기 베이스 기판(101) 상에 배치된다.
상기 희생층(170)은 상기 차단층(160)을 부분적으로 덮도록 상기 베이스 기판(101) 상에 배치된다.
상기 보호층(150), 상기 차단층(160) 및 상기 희생층(170)에는 제4 콘택홀(CH4) 및 제5 콘택홀(CH5)이 형성된다. 상기 제4 콘택홀(CH4)은 상기 드레인 전극(143)을 노출하고 상기 제5 콘택홀(CH5)은 상기 제2 패드 전극(145)을 노출한다.
상기 제3 도전 패턴(181, 182)은 제3 패드 전극(1812) 및 상기 화소 전극(182) 및 을 포함한다. 상기 화소 전극(181)은 상기 제4 콘택홀(CH4)을 통해 상기 드레인 전극(143)과 접촉되고, 상기 제3 패드 전극(182)은 상기 제5 콘택홀(CH5)을 통해 상기 제2 패드 전극(145)과 접촉된다. 상기 팬 아웃 라인(FOL)의 단부에 형성된 상기 패드(PP)는 상기 제1, 제2 및 제3 패드 전극들(115, 145, 182)을 포함할 수 있다.
도 4a 내지 도 4n은 도 3에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 5d는 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도들이다.
도 4a, 도 4b 및 도 5a를 참조하면, 상기 베이스 기판(101) 위에 제1 도전층(110)을 형성한다. 상기 제1 도전층(110)은 예를 들면, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성될 수 있다. 또한, 상기 제1 도전층(110)은 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다.
상기 제1 도전층(110)이 형성된 상기 베이스 기판(101) 위에 제1 포토레지스트 패턴(PRP1)을 형성한다. 상기 제1 포토레지스트 패턴(PRP1)을 이용하여 상기 제1 도전층(110)을 상기 제1 도전 패턴(111, 112, 113, 114, 115, 116)으로 패터닝한다.
상기 제1 도전 패턴(111, 112, 113, 114, 115, 116)은 상기 게이트 라인(111), 상기 게이트 전극(GE), 상기 스토리지 라인(113), 상기 제1 도전 라인(114), 상기 제1 패드 전극(115) 및 상기 제1 연결 전극(116)을 포함한다.
도 4c, 도 4d 및 도 5b를 참조하면, 상기 제1 도전 패턴이 형성된 상기 베이스 기판(101) 위에 상기 게이트 절연층(120)을 형성한다. 상기 게이트 절연층(120)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 이루어진 단일층 구조로 형성될 수 있고, 또는 재질 및 형성 공정이 서로 다른 이중층 구조로 형성될 수 있다.
상기 게이트 절연층(120) 위에 반도체층(131) 및 저항성 접촉층(132)을 형성한다. 상기 반도체층(131)은 비정질 실리콘(a-Si:H)으로 형성될 수 있고, 상기 저항성 접촉층(132)은 n+ 비정질 실리콘(n+ a-Si:H)으로 형성될 수 있다.
상기 저항성 접촉층(132)이 형성된 상기 베이스 기판(101) 위에 제2 포토레지스트 패턴(PRP2)을 형성한다. 상기 제2 포토레지스트 패턴(PRP2)은 슬릿 또는 하프톤 마스크를 이용하여 패터닝된다. 상기 제2 포토레지스트 패턴(PRP2)은 제1 두께를 갖는 제1 포토 패턴(PRP1)과 상기 제1 두께 보다 두꺼운 제2 두께를 갖는 제2 포토 패턴(PR2)을 포함한다. 상기 제2 포토 패턴(PR2)은 상기 게이트 전극(112) 위에 배치된다.
상기 제2 포토레지스트 패턴(PRP2)을 이용하여 상기 저항성 접촉층(132), 상기 반도체층(131) 및 상기 게이트 절연층(120)을 식각하여 상기 제1 콘택홀(CH1), 상기 제2 콘택홀(CH2) 및 상기 제3 콘택홀(CH3)을 형성한다. 상기 제1 콘택홀(CH1)은 상기 제1 패드 전극(115)을 노출하고, 상기 제3 콘택홀(CH3)은 상기 제1 연결 전극(116)을 노출하고, 상기 제2 콘택홀(CH2)은 상기 제1 도전 라인(114)을 노출한다.
도 4e, 도 4f 및 도 5b를 참조하면, 상기 제1 및 제2 콘택홀들(CH1, CH2) 및 상기 제2 콘택홀(CH2)을 형성한 후, 에치 백 공정을 수행한다. 상기 에치 백 공정에 의해 상기 제1 포토 패턴(PR1)은 제거되고 상기 제2 포토 패턴(PR2)은 두께가 감소되어 상기 게이트 전극(112) 위에 제3 포토 패턴(PR3)으로 잔류한다.
상기 제3 포토 패턴(PR3)을 이용하여 상기 게이트 전극(112) 위에 상기 액티브 패턴(TRP)을 형성한다.
도 4g, 도 4h 및 도 5c를 참조하면, 상기 액티브 패턴(130)이 형성된 상기 베이스 기판(101) 위에 제2 도전층(140)을 형성한다. 상기 제2 도전층(140)은 예를 들면, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성될 수 있다. 또한, 상기 제2 도전층(140)은 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다.
상기 제2 도전층(140)이 형성된 상기 베이스 기판(101) 위에 제3 포토레지스트 패턴(PRP3)을 형성한다. 상기 제3 포토레지스트 패턴(PRP3)은 슬릿 또는 하프톤 마스크를 이용하여 패터닝된다. 상기 제3 포토레지스트 패턴(PRP3)은 제1 두께를 갖는 제4 포토 패턴(PR4)과 상기 제1 두께 보다 두꺼운 제2 두께를 갖는 제5 포토 패턴(PR5)을 포함한다.
상기 제4 및 제5 포토 패턴들(PR4, PR5)을 이용하여 상기 제2 도전층(140)을 상기 제2 도전 패턴으로 패터닝한다. 상기 제2 도전 패턴(141, SEP, 144, 145, 146)은 데이터 라인(141), 스위치 전극 패턴(SEP), 상기 스위칭 소자(TR)의 드레인 전극(143), 제2 도전 라인(144), 제2 패드 전극(145) 및 제2 연결 전극(146)을 포함한다. 상기 스위치 전극 패턴(SEP)은 상기 소스 전극(142) 및 상기 드레인 전극(143)을 포함한다.
도 4i, 도 4j 및 도 5c를 참조하면, 상기 제2 도전 패턴(141, SEP, 144, 145, 146)을 형성한 후, 에치 백 공정을 수행한다. 상기 에치 백 공정에 의해 상기 제4 포토 패턴(PR4)은 제거되어 상기 스위치 전극 패턴(SEP)을 부분적으로 노출된다. 상기 제5 포토 패턴(PR5)은 일정 두께 제거되어 상기 제2 도전 패턴(141, SEP, 144, 145, 146) 위에 제6 포토 패턴(PR6)으로 잔류된다.
상기 제6 포토 패턴(PR6)을 이용하여 상기 스위치 전극 패턴(SEP)을 상기 소스 전극(142) 및 상기 드레인 전극(143)으로 패터닝한다. 이후, 상기 소스 전극(142) 및 상기 드레인 전극(143)을 마스크로 노출된 상기 저항성 접촉층(132)을 제거하여 상기 스위칭 소자(TR)의 채널을 형성한다.
도 4k, 도 4l 및 도 5d를 참조하면, 상기 스위칭 소자(TR)가 형성된 상기 베이스 기판(101) 위에 보호층(150), 차단층(160) 및 희생층(170)을 순차적으로 형성한다.
상기 보호층(150), 차단층(160) 및 희생층(170)은 질화 실리콘(SiNx)으로 이루어질 수 있고, 각각은 서로 공정 조건으로 형성될 수 있다. 예를 들면, 상기 보호층(150)이 질화물(Nx)의 밀도가 가장 높을 수 있다. 상기 희생층(170)은 리프트 오프(LIFT-OFF) 공정에 사용되는 언더 컷을 형성하기 위해 희생되는 층이고, 상기 차단층(160)은 상기 언더 컷 공정에서 상기 보호층(150)의 식각을 방지하기 위한 층이다.
상기 희생층(170)이 형성된 상기 베이스 기판(101) 위에 제4 포토레지스트 패턴(PRP4)을 형성한다. 상기 제4 포토레지스트 패턴(PRP4)은 슬릿 또는 하프톤 마스크를 이용하여 패터닝된다. 상기 제4 포토레지스트 패턴(PRP4)은 제1 두께를 갖는 제7 포토 패턴(PR7)과 상기 제1 두께 보다 두꺼운 제2 두께를 갖는 제8 포토 패턴(PR8)을 포함한다. 상기 제7 포토 패턴(PR7)은 상기 화소 전극(181)이 형성되는 영역에 대응하여 형성된다.
상기 제7 및 제8 포토 패턴들(PR7, PR8)을 이용하여 상기 보호층(150), 차단층(160) 및 희생층(170)을 식각하여 제4 콘택홀(CH4) 및 제5 콘택홀(CH5)을 형성한다. 상기 제4 콘택홀(CH4)은 상기 드레인 전극(143)을 노출하고, 상기 제5 콘택홀(CH5)은 상기 제2 패드 전극(145)을 노출한다.
상기 제3 및 제4 콘택홀들(CH3, CH4)을 형성한 후, 에치 백 공정을 수행한다. 상기 에치 백 공정에 의해 상기 제7 포토 패턴(PR7)은 제거되고, 상기 제8 포토 패턴(PR8)은 일정 두께 제거되어 제9 포토 패턴(PR9)으로 잔류된다.
도 4m, 4n 및 도 5d를 참조하면, 상기 제9 포토 패턴(PR9)을 이용하여 상기 희생층(170)을 식각한다. 예를 들어, 등방성 건식 식각 공정에 의해 상기 제9 포토 패턴(PR9)에 의해 노출된 상기 희생층(170)은 제거되고, 상기 제9 포토 패턴(PR9)의 측면 부분의 상기 희생층(170)은 오버 에칭되어 상기 제9 포토 패턴(PR9)의 측면보다 함입된 언더 컷팅(U)을 형성한다.
상기 언더 컷팅(U)이 형성된 상기 베이스 기판(101) 위에 제3 도전층(180)을 형성한다. 상기 제3 도전층(180)은 투명 도전성 물질로서, 일례로 ITO, IZO 등으로 형성될 수 있다.
상기 제3 도전층(180)은 상기 제9 포토 패턴(PR9) 위에 형성된 제1 도전 전극 패턴(180a) 및 상기 언더 컷팅(U)에 의해 상기 제1 도전 전극 패턴(180a)과 분리된 제2 도전 전극 패턴(180b)으로 이루어진다.
이후, 상기 제1 및 제2 도전 전극 패턴들(180a, 180b)이 형성된 상기 베이스 기판(101)을 리프트 오프 공정을 통해 상기 제9 포토 패턴(PR9)과 상기 제9 포토 패턴(PR9) 위에 형성된 상기 제1 도전 전극 패턴(180a)을 제거한다. 예를 들면, 상기 베이스 기판(101)을 스트립 용액(PHOTORESIST STRIPPER)에 담근다. 상기 스트립 용액은 상기 언더 커팅(U)을 통해 상기 제9 포토 패턴(PR9)에 침투하여 상기 제9 포토 패턴(PR9)을 리프트 오프(LIFT-OFF) 시킨다. 이에 따라, 상기 제9 포토 패턴(PR9)이 상기 베이스 기판(101) 상에서 떨어져 나감과 동시에, 상기 제9 포토 패턴(PR9) 위에 형성된 상기 제1 도전 전극 패턴(180a)도 상기 베이스 기판(101) 상에서 제거된다.
결과적으로, 상기 베이스 기판(101) 상에는 상기 제4 콘택홀(CH4)을 통해 상기 드레인 전극(143)과 접촉하는 상기 화소 전극(181) 및 상기 제5 콘택홀(CH5)을 통해 상기 제2 패드 전극(145)과 접촉하는 상기 제3 패드 전극(182)이 형성된다.
이하에서는 앞서 설명된 실시예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 설명은 생략한다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
본 실시예에 따른 표시 기판의 제1 도전 패턴(111, 112, 113, 114, 115, 116)을 형성하는 방법은 도 4a, 도 4b 및 도 5a를 참조하여 설명한 이전 실시예와 실질적으로 동일하다.
도 5b 및 도 6a를 참조하면, 상기 제1 도전 패턴(111, 112, 113, 114, 115, 116)이 형성된 상기 베이스 기판(101) 위에 상기 게이트 절연층(120), 상기 반도체층(131) 및 상기 저항성 접촉층(132)을 순차적으로 형성한다.
상기 저항성 접촉층(132)이 형성된 상기 베이스 기판(101) 위에 동일한 두께의 제2 포토레지스트 패턴(PRP2)을 형성한다.
상기 제2 포토레지스트 패턴(PRP2)을 이용하여 상기 저항성 접촉층(132), 상기 반도체층(131) 및 상기 게이트 절연층(120)을 식각하여 상기 제1 콘택홀(CH1), 상기 제2 콘택홀(CH2) 및 상기 제3 콘택홀(CH3)을 형성한다. 상기 제1 콘택홀(CH1)은 상기 제1 패드 전극(115)을 노출하고, 상기 제3 콘택홀(CH3)은 상기 제1 연결 전극(116)을 노출하고, 상기 제2 콘택홀(CH2)은 상기 제1 도전 라인(114)을 노출한다.
도 5c 및 도 6b를 참조하면, 상기 제1 콘택홀(CH1), 상기 제2 콘택홀(CH2) 및 상기 제3 콘택홀(CH3)이 형성된 상기 베이스 기판(101) 위에 제2 도전층(140)을 형성한다. 상기 제4 도전층(140)은 상기 제1 콘택홀(CH1)을 통해 상기 제1 패드 전극(115)과 접촉되고, 상기 제3 콘택홀(CH3)을 통해 상기 제1 연결 전극(116)과 접촉되고, 상기 제2 콘택홀(CH2)을 통해 상기 제1 도전 라인(114)과 접촉되고, 상기 저항성 접촉층(132) 바로 위에 배치된다.
상기 제4 도전층(140)이 형성된 상기 베이스 기판(101) 위에 제3 포토레지스트 패턴(PRP3)을 형성한다. 상기 제3 포토레지스트 패턴(PRP3)은 슬릿 또는 하프톤 마스크를 이용하여 패터닝된다. 상기 제3 포토레지스트 패턴(PRP3)은 제1 두께를 갖는 제4 포토 패턴(PR4)과 상기 제1 두께 보다 두꺼운 제2 두께를 갖는 제5 포토 패턴(PR5)을 포함한다.
도 5c 및 도 6c를 참조하면, 상기 제4 및 제5 포토 패턴들(PR4, PR5)을 이용하여 상기 제2 도전층(140), 상기 저항성 접촉층(132) 및 상기 반도체층(131)을 제거한다. 예를 들면, 상기 제2 도전층(140)은 습식 식각 공정을 통해 제거될 수 있고, 상기 저항성 접촉층(132) 및 상기 반도체층(131)은 건식 식각 공정을 통해 제거될 수 있다.
이에 따라서, 상기 베이스 기판(101) 위에는 제2 도전 패턴(141, SEP, 144, 145, 146) 및 액티브 패턴이 형성된다. 상기 액티브 패턴은 상기 스위칭 전극 패턴(SEP) 아래에 형성된 제1 액티브 패턴(130a)과 상기 데이터 라인(141) 아래에 형성된 제2 액티브 패턴(130b)을 포함한다.
도 5c, 도 6d 및 도 6e를 참조하면, 제2 도전 패턴(141, SEP, 144, 145, 146) 및 액티브 패턴(130a, 130b)을 형성한 후, 에치 백 공정을 수행한다. 상기 에치 백 공정에 의해 상기 제4 포토 패턴(PR4)은 제거되어 상기 스위치 전극 패턴(SEP)을 부분적으로 노출된다. 상기 제5 포토 패턴(PR5)은 일정 두께 제거되어 상기 제2 도전 패턴(141, SEP, 144, 145, 146) 위에 제6 포토 패턴(PR6)으로 잔류된다.
상기 제6 포토 패턴(PR6)을 이용하여 상기 스위치 전극 패턴(SEP)을 상기 소스 전극(142) 및 상기 드레인 전극(143)으로 패터닝한다. 이후, 상기 소스 전극(142) 및 상기 드레인 전극(143)을 마스크로 노출된 상기 저항성 접촉층(132)을 제거하여 상기 스위칭 소자(TR)의 채널을 형성한다.
도 5d 및 도 6f를 참조하면, 상기 스위칭 소자(TR)를 형성한 다음 본 발명의 실시예에 따른 후속 공정은 도 4k 내지 도 4n을 참조하여 설명한 이전 실시예와 실질적으로 동일하다.
결과적으로, 본 실시예에 따른 표시 기판은 도 3에 도시된 이전 실시예에 따른 표시 기판과 비교할 때, 상기 데이터 라인(141) 아래에 상기 제2 액티브 패턴(130b)을 포함하는 것을 제외하고 나머지 구성 요소들은 실질적으로 동일한 구조를 가진다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
본 실시예에 따른 표시 기판의 제1 도전 패턴(111, 112, 113, 114, 115, 116), 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3) 및 액티브 패턴(130)을 형성하는 방법은 도 4a 내지 도 4f, 도 5a 및 도 5b를 참조하여 설명한 이전 실시예와 실질적으로 동일하다.
도 5c 및 도 7a를 참조하면, 상기 제1 콘택홀(CH1), 상기 제2 콘택홀(CH2), 상기 제3 콘택홀(CH3) 및 상기 액티브 패턴(130)이 형성된 상기 베이스 기판(101) 위에 제2 도전층(140)을 형성한다. 상기 제4 도전층(140)은 상기 제1 콘택홀(CH1)을 통해 상기 제1 패드 전극(115)과 접촉되고, 상기 제3 콘택홀(CH3)을 통해 상기 제1 연결 전극(116)과 접촉되고, 상기 제2 콘택홀(CH2)을 통해 상기 제1 도전 라인(114)과 접촉되고, 상기 액티브 패턴(130)을 덮도록 상기 베이스 기판(101) 위에 형성된다.
상기 제4 도전층(140)이 형성된 상기 베이스 기판(101) 위에 동일한 두께로 제3 포토레지스트 패턴(PRP3)을 형성한다. 상기 제3 포토레지스트 패턴(PRP3)을 이용하여 상기 제4 도전층(140)을 패터닝하여 제2 도전 패턴(141, 142, 143, 144, 145, 146)을 형성한다. 이후, 이전 실시예에 따른 도 4j와 같이, 상기 소스 전극(142) 및 상기 드레인 전극(143)을 마스크로 노출된 상기 저항성 접촉층(132)을 제거하여 상기 스위칭 소자(TR)의 채널을 형성한다.
상기 스위칭 소자(TR)를 형성한 다음 본 발명의 실시예에 따른 후속 공정은 도 4k 내지 도 4n, 및 도 5d를 참조하여 설명한 이전 실시예와 실질적으로 동일하다.
결과적으로, 본 실시예에 따른 표시 기판은 도 3에 도시된 이전 실시예에 따른 표시 기판의 구성 요소와 실질적으로 동일한 구조를 가진다.
도 8a 내지 도 8c는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
본 실시예에 따른 표시 기판의 제1 도전 패턴(111, 112, 113, 114, 115, 116), 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3), 액티브 패턴(130), 제2 도전 패턴(141, 142, 143, 144, 145, 146)을 형성하는 방법은 도 4a 내지 도 4j, 도 5a, 도 5b 및 도 5c를 참조하여 설명한 이전 실시예와 실질적으로 동일하다.
도 5d 및 도 8a를 참조하면, 상기 제2 도전 패턴(141, 142, 143, 144, 145, 146)이 형성된 상기 베이스 기판(101) 위에 보호층(150)을 형성한다. 상기 보호층(150)이 형성된 제4 포토레지스트 패턴(PRP4)을 동일한 두께로 형성한다. 본 실시예 따르면, 이전 실시예들에 포함된 상기 차단층(160) 및 상기 희생층(170)이 생략된다.
상기 제4 포토레지스트 패턴(PRP4)을 이용하여 상기 보호층(150)을 제거한다. 상기 보호층(150)에는 상기 드레인 전극(143)을 노출하는 제4 콘택홀(CH4) 및 상기 제2 패드 전극(145)을 노출하는 제5 콘택홀(CH5)이 형성된다.
도 5d 및 도 8b를 참조하면, 상기 제3 및 제4 콘택홀들(CH3, CH4)이 형성된 상기 베이스 기판(101) 위에 제3 도전층(180)을 형성한다. 상기 제3 도전층(180)은 상기 제4 콘택홀(CH4)을 통해 상기 드레인 전극(143)과 접촉되고 상기 제5 콘택홀(CH5)을 통해 상기 제2 패드 전극(145)과 접촉되어 상기 베이스 기판(101) 위에 배치된다.
도 5d 및 도 8c를 참조하면, 상기 제3 도전층(180)이 형성된 상기 베이스 기판(101) 위에 제5 포토레지스트 패턴(PRP5)을 동일한 두께로 형성한다. 상기 제5 포토레지스트 패턴(PRP5)을 이용하여 상기 제3 도전층(180)을 화소 전극(181) 및 제3 패드 전극(182)으로 패터닝한다.
상기 화소 전극(181)은 상기 제4 콘택홀(CH4)을 통해 상기 드레인 전극(143)과 접촉되고, 상기 제3 패드 전극(182)은 상기 제5 콘택홀(CH5)을 통해 상기 제2 패드 전극(145)과 접촉된다.
본 실시예에 따른 표시 기판은 이전 실시예들에 따른 표시 기판들과 비교하면, 상기 제4 및 제5 포토레지스트 패턴들 각각을 이용하여 상기 보호층(150) 및 상기 제3 도전층(180)을 패터닝하는 것이 다르다. 이에 따라서, 본 실시예에 따른 표시 기판은 상기 차단층(160) 및 상기 희생층(170)이 생략된 것을 제외하고는 도 3에 도시된 이전 실시예에 따른 표시 기판의 구성 요소와 실질적으로 동일한 구조를 가진다.
본 발명의 실시예들에서, 상기 패드부(PP)는 제1 도전 패턴인 제1 패드 전극(115), 제2 도전 패턴인 제2 패드 전극(145) 및 제3 도전 패턴인 제3 패드 전극(182)은 포함하는 것을 예로 설명하였다. 그러나, 상기 패드부(PP)는 상기 제1 패드 전극(115)이 생략되고, 상기 제2 패드 전극(145) 및 제3 패드 전극(182)으로 이루어질 수 있다. 또한, 상기 본 발명의 실시예들에서, 상기 제1 및 제2 영역들(PA1, PA2)에 상기 게이트 구동회로(GDC)에 형성되는 것을 예로 설명하였다. 그러나, 상기 제1 및 제2 영역들(PA1, PA2)에 게이트 라인과 연결된 게이트 패드부가 형성될 수 있다. 이 경우, 상기 게이트 패드부는 상기 패드부(PP)와 동일한 구조를 가질 수 있거나, 상기 제2 패드 전극(145)이 생략되고 상기 제1 패드 전극(115) 및 상기 제3 패드 전극(182)으로 이루어질 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 기판의 평면도이다.
도 9를 참조하면, 본 실시예에 따른 표시 기판은 이전 실시예들에 따른 표시 기판과 비교할 때, 데이터 라인, 게이트 라인 및 스토리지 라인을 제외하고는 나머지 구성요소는 실질적으로 동일하다. 이하에서는 동일한 구성요소에 대한 반복된 설명은 생략한다.
본 실시예에 따른 상기 게이트 라인(147) 및 상기 스토리지 라인(148)은 제2 도전층으로부터 형성된 제2 도전 패턴이고, 상기 데이터 라인(117)은 제1 도전층으로부터 형성된 제1 도전 패턴이다.
상기 제1 도전 패턴인 스위칭 소자(TR)의 게이트 전극(112)은 상기 제2 도전 패턴인 상기 게이트 라인(147)과 제6 콘택홀(CH6)을 통해 직접 접촉된다.
상기 제2 도전 패턴인 상기 스위칭 소자(TR)의 소스 전극(142)은 상기 제1 도전 패턴인 상기 데이터 라인(117)과 제7 콘택홀(CH7)을 통해 직접 접촉된다.
상기 제2 도전 패턴인 상기 게이트 라인(147) 및 상기 소스 전극(142)이 상기 제5 및 제6 콘택홀들(CH5, CH6)을 통해 상기 제1 도전 패턴인 상기 게이트 전극(112) 및 상기 데이터 라인(117)과 직접 접촉되는 구조를 가짐에 따라서, 상기 표시 패널의 개구율 손실을 막을 수 있다.
또한, 상기 스토리지 라인(148)을 상기 제2 도전 패턴으로 형성함으로써 상기 스토리지 라인(148)과 상기 화소 전극(181) 사이의 이격 거리를 줄일 수 있다. 상기 표시 패널은 스토리지 라인(148)과 상기 화소 전극(181) 및 이들 사이에 배치된 절연층에 의해 스토리지 커패시터가 정의된다. 일반적으로 커패시턴스는 양 전극간의 거리라 가까울수록 전극의 면적이 클수록 증가하는 것을 고려할 때, 본 실시예에 따르면 상기 제2 도전 패턴인 상기 스토리지 라인(148)에 의해 상기 스토리지 커패시터의 커패시턴스를 증가시켜 표시 품질을 향상시킬 수 있다.
도 10a 내지 도 10d는 도 9에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도들이다.
본 실시예에 따른 표시 기판의 제조 방법은 표시 영역에 형성되는 상기 데이터 라인, 게이트 라인, 스토리지 라인, 제5 콘택홀 및 제6 콘택홀을 제외한 나머지 구성 요소의 제조 방법은 이전 실시예들과 실질적으로 동일하다. 이하에서는 본 실시예에 따른 표시 기판의 제조 방법은 도 4a 내지 도 4n을 참조하여 설명하고 반복되는 설명은 생략한다.
도 10a를 참조하면, 베이스 기판 위에 도 4a 및 도 4b에 도시된 제조 방법을 이용하여 제1 도전 패턴으로 패터닝한다. 상기 제1 도전 패턴은 상기 게이트 전극(112) 및 상기 데이터 라인(117)을 포함한다.
도 10b를 참조하면, 상기 제1 도전 패턴이 형성된 상기 베이스 기판 위에 도 4c 내지 도 4f에 도시된 제조 방법을 이용하여 상기 제6 콘택홀(CH6), 상기 제7 콘택홀(CH7) 및 액티브 패턴(130)을 형성한다. 상기 제6 콘택홀(CH6)은 상기 게이트 전극(112)의 일 단부를 노출하고, 상기 제7 콘택홀(CH7)은 상기 데이터 라인(117)의 일 단부를 노출한다. 상기 액티브 패턴(130)은 상기 게이트 전극(112)과 중첩된다.
도 10c를 참조하면, 상기 제6 콘택홀(CH6), 상기 제7 콘택홀(CH7) 및 액티브 패턴(130)이 형성된 상기 베이스 기판에 도 4g 내지 도 4j에 도시된 제조 방법을 이용하여 제2 도전 패턴을 형성한다. 상기 제2 도전 패턴은 상기 게이트 라인(147), 상기 스토리지 라인(148), 상기 소스 전극(142) 및 상기 드레인 전극(143)을 포함한다. 상기 게이트 라인(147)은 상기 제6 콘택홀(CH6)을 통해 상기 게이트 전극(112)의 일 단부와 직접 접촉하고, 상기 소스 전극(142)은 상기 제7 콘택홀(CH7)을 통해 상기 데이터 라인(117)의 일 단부와 직접 접촉한다.
상기 스토리지 라인(148)은 상기 게이트 라인(147)과 평행한 부분과 상기 데이터 라인(117)과 중첩된 부분을 포함한다. 상기 소스 전극(142) 및 상기 드레인 전극(143)은 서로 이격되고, 상기 액티브 패턴(130)과 각각 부분적으로 중첩된다.
도 10d를 참조하면, 상기 제2 도전 패턴이 형성된 상기 베이스 기판 위에 도 4k 내지 도 4n에 도시된 제조 방법을 이용하여 제4 콘택홀(CH4) 및 제3 도전 패턴을 형성한다. 상기 제3 도전 패턴은 상기 화소 전극(181)을 포함하고, 상기 화소 전극(181)은 상기 제3 콘택홀(CH)을 통해 상기 드레인 전극(143)과 직접 접촉한다. 상기 화소 전극(181)은 상기 스토리지 라인(148)과 중첩되도록 형성되고, 스토리지 커패시터를 정의한다.
도 11은 도 9에 도시된 II-II'선 및 III-III'선에 따른 표시 패널의 단면도이다.
도 1 및 도 11을 참조하면, 상기 데이터 라인(117)이 상기 제1 도전층으로부터 형성되고, 상기 화소 전극(181)은 상기 제3 도전층으로부터 형성된다.
상기 데이터 라인(117)에 인가된 데이터 전압은 한 프레임 내에서 수평 주기 단위로 계속 변동하는 반면, 상기 화소 전극(181)에 인가된 데이터 전압은 한 프레임 동안 일정하게 유지된다. 상기 데이터 라인(117)과 상기 화소 전극(181)을 인접하게 형성하는 경우 상기 데이터 라인(117)의 전압 변동에 따라서 상기 화소 전극(181)에 인가된 데이터 전압이 흔들려 표시 불량을 야기한다. 이러한 문제점을 해결하기 위해서 상기 데이터 라인(117)과 상기 화소 전극(181)은 물리적으로 이격되어 형성되고 이에 따라 표시 패널은 상대적으로 저개구율을 가진다.
본 실시예에 따르면, 상기 제1 도전층으로 상기 데이터 라인(117)이 형성됨에 따라서, 도 3과 같이 상기 제2 도전층으로부터 형성된 데이터 라인(141)에 비해 상기 화소 전극(181)과의 제1 이격 거리(d1)를 줄일 수 있다. 상기 제1 이격 거리(d1)가 줄어들면 이웃한 상기 화소 전극들(181)간의 제2 이격 거리(d2) 역시 줄일 수 있다.
결과적으로, 상기 화소 전극들(181) 간의 상기 제2 이격 거리(d2)에 대응하여 형성되는 상기 대향 기판(300)의 제1 차광 패턴(BP1)의 폭(W)을 줄일 수 있다. 상기 제1 차광 패턴(BP1)의 폭을 줄임으로써 상기 표시 패널은 개구율을 향상시킬 수 있다.
본 발명의 실시예들에 따르면, 상기 표시 기판은 복수의 금속층들이 서로 직접 접촉하는 구조를 가짐으로써 표시 기판의 주변 영역에 형성되는 회로 영역 및 팬 아웃 영역을 줄일 수 있다. 또한, 이웃한 화소 전극들 간의 이격 거리를 줄여 표시 패널의 개구율을 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 표시 기판 300 : 대향 기판
400 : 표시 패널 600 : 패널 구동부
GDC : 게이트 구동회로 DDC : 데이터 구동회로
FOL : 팬 아웃 라인 BP1 : 제1 차광 패턴
BP2 : 제2 차광 패턴
400 : 표시 패널 600 : 패널 구동부
GDC : 게이트 구동회로 DDC : 데이터 구동회로
FOL : 팬 아웃 라인 BP1 : 제1 차광 패턴
BP2 : 제2 차광 패턴
Claims (20)
- 베이스 기판의 표시 영역에 배치되고, 화소 전극과 연결된 스위칭 소자에 데이터 신호를 전달하는 데이터 라인;
상기 표시 영역에 배치되고, 상기 스위칭 소자에 게이트 신호를 전달하는 게이트 라인;
상기 표시 영역을 둘러싸는 상기 베이스 기판의 주변 영역에 배치되어 상기 데이터 라인 및 상기 게이트 라인 중 하나와 전기적으로 연결되고, 콘택홀을 통해 서로 접촉된 복수의 도전층들을 포함하는 팬 아웃 라인; 및
상기 주변 영역에 배치되어 상기 게이트 신호를 생성하는 게이트 구동 회로를 포함하고,
상기 게이트 구동 회로는 제1 회로 스위칭 소자, 제2 회로 스위칭 소자 및 회로 콘택부를 포함하며,
상기 회로 콘택부는 제1 도전층으로 상기 제1 회로 스위칭 소자로부터 연장되도록 형성된 제1 연결 전극과 제2 도전층으로 상기 제2 회로 스위칭 소자로부터 연장되도록 형성된 제2 연결 전극이 게이트 절연층을 사이에 두고 중첩된 구조를 가지고,
상기 제1 연결 전극과 상기 제2 연결 전극은 상기 게이트 절연층에 형성된 콘택홀을 통해 서로 접촉되는 것을 특징으로 하는 표시 기판. - 제1항에 있어서, 상기 팬 아웃 라인의 상기 콘택홀은 상기 팬 아웃 라인의 길이 방향으로 연장된 트렌치 형상인 것을 특징으로 하는 표시 기판.
- 삭제
- 삭제
- 삭제
- 제1 도전층으로 베이스 기판의 표시 영역에 스위칭 소자의 게이트 전극 및 상기 베이스 기판의 주변 영역에 팬 아웃 라인의 제1 도전 라인을 형성하는 단계;
상기 베이스 기판 위에 상기 제1 도전 라인을 노출하는 제1 콘택홀이 형성된 게이트 절연층을 형성하는 단계;
상기 제1 콘택홀이 형성된 상기 베이스 기판 위에 제2 도전층으로 상기 표시 영역에 상기 스위칭 소자의 소스 전극 및 드레인 전극과, 상기 주변 영역에 상기 제1 콘택홀을 통해 상기 제1 도전 라인과 접촉하는 상기 팬 아웃 라인의 제2 도전 라인을 형성하는 단계;
상기 베이스 기판 위에 상기 드레인 전극을 노출하는 제2 콘택홀이 형성된 보호층을 형성하는 단계;
상기 제2 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계;
상기 제1 도전층으로 상기 주변 영역에 게이트 구동 회로의 제1 회로 스위칭 소자로부터 연장된 제1 연결 전극을 형성하는 단계;
상기 게이트 절연층에 상기 제1 연결 전극을 노출하는 제3 콘택홀을 형성하는 단계; 및
상기 제2 도전층으로 상기 게이트 구동회로의 제2 회로 스위칭 소자로부터 연장되고 상기 제3 콘택홀을 통해 상기 제1 연결 전극과 서로 접촉하는 제2 연결 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법. - 제6항에 있어서, 상기 제1 콘택홀은 상기 제1 도전 라인의 길이 방향으로 연장된 트렌치 형상인 것을 특징으로 하는 표시 기판의 제조 방법.
- 삭제
- 제6항에 있어서, 상기 제1 도전층으로 상기 표시 영역에 상기 게이트 전극과 연결된 게이트 라인을 형성하는 단계; 및
상기 제2 도전층으로 상기 표시 영역에 상기 소스 전극과 연결되고 상기 게이트 라인과 교차하는 데이터 라인을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법. - 제6항에 있어서, 상기 제1 도전층으로 상기 표시 영역에 데이터 라인을 형성하는 단계;
상기 게이트 절연층에 상기 게이트 전극을 노출하는 제4 콘택홀 및 상기 데이터 라인을 노출하는 제5 콘택홀을 형성하는 단계; 및
상기 제2 도전층으로 상기 표시 영역에 상기 데이터 라인과 교차하고 상기 제4 콘택홀을 통해 상기 게이트 전극과 접촉하는 게이트 라인을 형성하는 단계를 더 포함하고,
상기 소스 전극은 상기 제5 콘택홀을 통해 상기 데이터 라인과 접촉하는 것을 특징으로 하는 표시 기판의 제조 방법. - 제10항에 있어서, 상기 제2 도전층으로 상기 게이트 라인과 평행하고 상기 데이터 라인과 중첩되는 스토리지 라인을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
- 제6항에 있어서, 상기 게이트 전극이 형성된 상기 베이스 기판 위에 상기 게이트 절연층, 반도체층 및 저항성 접촉층을 형성하는 단계;
제1 포토 패턴 및 상기 제1 포토 패턴 보다 두꺼운 제2 포토 패턴을 포함하는 제1 포토레지스트 패턴을 이용하여 상기 제1 및 제3 콘택홀들을 형성하는 단계;
상기 제1 포토레지스트 패턴을 에치 백하여 상기 게이트 전극 위에 제3 포토 패턴을 형성하는 단계; 및
상기 제3 포토 패턴을 이용하여 상기 게이트 전극 위에 상기 반도체층 및 상기 저항성 접촉층을 포함하는 액티브 패턴을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법. - 제12항에 있어서, 상기 액티브 패턴이 형성된 상기 베이스 기판 위에 상기 제2 도전층을 형성하는 단계;
제4 포토 패턴 및 상기 제4 포토 패턴 보다 두꺼운 제5 포토 패턴을 포함하는 제2 포토레지스트 패턴을 이용하여 상기 제1 도전 라인, 상기 제1 연결 전극, 상기 액티브 패턴과 중첩하는 스위칭 전극 패턴을 형성하는 단계;
상기 제2 포토레지스트 패턴을 에치 백하여 상기 스위칭 전극 패턴 위에 제6 포토 패턴을 형성하는 단계; 및
상기 제6 포토 패턴을 이용하여 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법. - 제13항에 있어서, 상기 소스 및 드레인 전극이 형성된 상기 베이스 기판 위에 보호층, 차단층 및 희생층을 형성하는 단계;
제7 포토 패턴 및 상기 제7 포토 패턴 보다 두꺼운 제8 포토 패턴을 포함하는 제3 포토레지스트 패턴을 이용하여 상기 제2 콘택홀을 형성하는 단계;
상기 제3 포토레지스트 패턴을 에치 백하여 상기 화소 전극이 형성되는 영역의 상기 희생층을 노출시키는 제9 포토 패턴을 형성하는 단계;
상기 제9 포토 패턴의 측면과 인접한 상기 희생층의 측면에 언더 컷팅을 형성하는 단계;
상기 언더 컷팅이 형성된 상기 베이스 기판 위에 제3 도전층을 형성하는 단계; 및
상기 언더 컷팅을 이용하여 상기 제9 포토 패턴을 제거하여 상기 화소 전극을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법. - 제13항에 있어서, 상기 소스 및 드레인 전극이 형성된 상기 베이스 기판 위에 보호층을 형성하는 단계;
상기 보호층이 형성된 상기 베이스 기판 위에 제4 포토레지스트 패턴을 형성하는 단계;
상기 제4 포토레지스트 패턴을 이용하여 상기 제2 콘택홀을 형성하는 단계;
상기 제2 콘택홀이 형성된 상기 베이스 기판 위에 제3 도전층을 형성하는 단계;
상기 제3 도전층이 형성된 상기 베이스 기판 위에 제5 포토레지스트 패턴을 형성하는 단계; 및
상기 제5 포토레지스트 패턴을 이용하여 상기 화소 전극을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법. - 제12항에 있어서, 상기 액티브 패턴이 형성된 상기 베이스 기판 위에 상기 제2 도전층을 형성하는 단계; 및
제2 포토레지스트 패턴을 이용하여 상기 제1 도전 라인, 상기 제1 연결 전극, 상기 액티브 패턴과 중첩하는 스위칭 전극 패턴을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법. - 제16항에 있어서, 상기 소스 및 드레인 전극이 형성된 상기 베이스 기판 위에 보호층 및 희생층을 형성하는 단계;
제7 포토 패턴 및 상기 제7 포토 패턴 보다 두꺼운 제8 포토 패턴을 포함하는 제3 포토레지스트 패턴을 이용하여 상기 제2 콘택홀을 형성하는 단계;
상기 제3 포토레지스트 패턴을 에치 백하여 상기 화소 전극이 형성되는 영역의 상기 희생층을 노출시키는 제9 포토 패턴을 형성하는 단계;
상기 제9 포토 패턴의 측면과 인접한 상기 희생층의 측면에 언더 컷팅을 형성하는 단계;
상기 언더 컷팅이 형성된 상기 베이스 기판 위에 제3 도전층을 형성하는 단계; 및
상기 언더 컷팅을 이용하여 상기 제9 포토 패턴을 제거하여 상기 화소 전극을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법. - 제6항에 있어서, 상기 게이트 전극이 형성된 상기 베이스 기판 위에 상기 게이트 절연층, 반도체층 및 저항성 접촉층을 형성하는 단계; 및
제1 포토레지스트 패턴을 이용하여 상기 제1 및 제3 콘택홀들을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법. - 제18항에 있어서, 상기 제1 및 제3 콘택홀들이 형성된 상기 베이스 기판 위에 상기 제2 도전층을 형성하는 단계;
제4 포토 패턴 및 상기 제4 포토 패턴 보다 두꺼운 제5 포토 패턴을 포함하는 제2 포토레지스트 패턴을 이용하여 상기 제1 도전 라인, 상기 제1 연결 전극, 액티브 패턴 및 상기 액티브 패턴과 중첩하는 스위칭 전극 패턴을 형성하는 단계;
상기 제2 포토레지스트 패턴을 에치 백하여 상기 스위칭 전극 패턴 위에 제6 포토 패턴을 형성하는 단계; 및
상기 제6 포토 패턴을 이용하여 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법. - 제19항에 있어서, 상기 소스 및 드레인 전극이 형성된 상기 베이스 기판 위에 보호층 및 희생층을 형성하는 단계;
제7 포토 패턴 및 상기 제7 포토 패턴 보다 두꺼운 제8 포토 패턴을 포함하는 제3 포토레지스트 패턴을 이용하여 상기 제2 콘택홀을 형성하는 단계;
상기 제3 포토레지스트 패턴을 에치 백하여 상기 화소 전극이 형성되는 영역의 상기 희생층을 노출시키는 제9 포토 패턴을 형성하는 단계;
상기 제9 포토 패턴의 측면과 인접한 상기 희생층의 측면에 언더 컷팅을 형성하는 단계;
상기 언더 컷팅이 형성된 상기 베이스 기판 위에 제3 도전층을 형성하는 단계; 및
상기 언더 컷팅을 이용하여 상기 제9 포토 패턴을 제거하여 상기 화소 전극을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110081644A KR101884346B1 (ko) | 2011-08-17 | 2011-08-17 | 표시 기판 및 이의 제조 방법 |
| US13/440,499 US9025124B2 (en) | 2011-08-17 | 2012-04-05 | Display substrate and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110081644A KR101884346B1 (ko) | 2011-08-17 | 2011-08-17 | 표시 기판 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130019592A KR20130019592A (ko) | 2013-02-27 |
| KR101884346B1 true KR101884346B1 (ko) | 2018-08-02 |
Family
ID=47712002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110081644A KR101884346B1 (ko) | 2011-08-17 | 2011-08-17 | 표시 기판 및 이의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9025124B2 (ko) |
| KR (1) | KR101884346B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11271019B2 (en) | 2019-04-01 | 2022-03-08 | Samsung Display Co., Ltd. | Display device with fan-out wire having various widths, photomask, and manufacturing method of display device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101466488B1 (ko) * | 2013-06-10 | 2014-11-28 | 하이디스 테크놀로지 주식회사 | 표시장치 및 그 제조방법 |
| KR102219516B1 (ko) * | 2014-04-10 | 2021-02-25 | 삼성디스플레이 주식회사 | 표시 기판 |
| KR102539031B1 (ko) * | 2016-04-28 | 2023-06-02 | 삼성디스플레이 주식회사 | 표시 장치 |
| TW202326261A (zh) | 2017-10-16 | 2023-07-01 | 美商康寧公司 | 具有邊緣包覆之導體的無框顯示圖塊及製造方法 |
| TWI709888B (zh) | 2019-07-30 | 2020-11-11 | 友達光電股份有限公司 | 畫素陣列基板 |
| WO2021071672A1 (en) * | 2019-10-10 | 2021-04-15 | Corning Incorporated | Systems and methods for forming wrap around electrodes |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524876B1 (en) | 1999-04-08 | 2003-02-25 | Samsung Electronics Co., Ltd. | Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same |
| KR20050079134A (ko) | 2004-02-04 | 2005-08-09 | 비오이 하이디스 테크놀로지 주식회사 | 감소된 접촉 저항을 갖는 어레이 기판 제조방법 |
| TWI332107B (en) * | 2004-03-18 | 2010-10-21 | Au Optronics Corp | Pixel structure |
| KR20080053781A (ko) | 2006-12-11 | 2008-06-16 | 삼성전자주식회사 | 팬아웃 배선 구조와 이를 구비한 평판표시패널 및평판표시장치 |
| KR101249984B1 (ko) * | 2007-02-08 | 2013-04-01 | 삼성디스플레이 주식회사 | 팬-아웃부, 그를 포함하는 박막 트랜지스터 표시판 및 그의제조 방법 |
| US8008665B2 (en) * | 2007-01-02 | 2011-08-30 | Samsung Electronics Co., Ltd. | Fan-out, display substrate having the same and method for manufacturing the display substrate |
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| TWI373141B (en) | 2007-12-28 | 2012-09-21 | Au Optronics Corp | Liquid crystal display unit structure and the manufacturing method thereof |
-
2011
- 2011-08-17 KR KR1020110081644A patent/KR101884346B1/ko active IP Right Grant
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2012
- 2012-04-05 US US13/440,499 patent/US9025124B2/en active Active
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| US11830883B2 (en) | 2019-04-01 | 2023-11-28 | Samsung Display Co., Ltd. | Display device including fan-out wire with various widths |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20130019592A (ko) | 2013-02-27 |
| US9025124B2 (en) | 2015-05-05 |
| US20130043473A1 (en) | 2013-02-21 |
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| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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