KR101878189B1 - Display panel and electroluminescence display using the same - Google Patents

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Abstract

본 발명은 표시패널과 이를 이용한 전계 발광 표시장치에 관한 것이다. 이 표시패널은 데이터 라인들과 게이트 라인들이 교차되고, 매트릭스 형태로 배치된 픽셀들을 포함한 액티브 영역, 및 상기 액티브 영역 내에 분산 배치되어 상기 게이트 라인들에 게이트 펄스를 공급하는 시프트 레지스터를 포함한다. 상기 픽셀들 각각은 컬러가 다른 다수의 서브 픽셀들을 포함한다. 상기 서브 픽셀들 중 적어도 하나는 발광소자를 구동하는 제1 회로부와, 상기 시프트 레지스터의 일부를 포함한 제2 회로부로 분할된다. 상기 발광 소자의 애노드가 상기 제1 회로부와 상기 제2 회로부 위에서 상기 제1 회로부와 상기 제2 회로부를 덮는다.The present invention relates to a display panel and an electroluminescent display using the same. The display panel includes an active region including pixels arranged in a matrix form in which data lines and gate lines intersect, and a shift register distributed in the active region and supplying gate pulses to the gate lines. Each of the pixels includes a plurality of sub-pixels having different colors. At least one of the subpixels is divided into a first circuit portion for driving the light emitting element and a second circuit portion including a portion of the shift register. The anode of the light emitting element covers the first circuit portion and the second circuit portion on the first circuit portion and the second circuit portion.

Description

표시패널과 이를 이용한 전계 발광 표시장치{DISPLAY PANEL AND ELECTROLUMINESCENCE DISPLAY USING THE SAME}[0001] The present invention relates to a display panel and an electroluminescent display using the same,

본 발명은 픽셀 어레이 내에 게이트 구동 회로의 시프트 레지스터가 배치될 수 있는 표시패널과 이를 이용한 전계 발광 표시장치에 관한 것이다.The present invention relates to a display panel in which a shift register of a gate driving circuit can be arranged in a pixel array, and an electroluminescent display using the same.

평판 표시장치는 액정 표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 전계 발광 표시장치(Electroluminescence Display) 등이 있다. 전계 발광 표시장치(Electroluminescence Device)의 일 예로, 액티브 매트릭스 타입의 유기 발광 표시장치(이하, “OLED 표시장치”라 함)가 있다. The flat panel display device includes a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), and an electroluminescence display. As an example of an electroluminescence device, there is an active matrix type organic light emitting display (hereinafter referred to as " OLED display ").

이러한 평판 표시장치의 구동 회로는 데이터 전압을 데이터 라인들에 공급하는 데이터 구동회로, 게이트 펄스(또는 스캔 펄스)를 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동회로 등을 포함한다. 게이트 구동회로의 시프트 레지스터는 화면을 구성하는 액티브 영역의 TFT(Thin film transistor) 어레이와 함께 동일 기판 상에 직접 형성될 수 있다. 이하에서, 표시패널의 기판 상에 직접 형성되는 게이트 구동회로를 “GIP 회로”로 칭하기로 한다. GIP 회로는 출력 전압을 순차적으로 발생하는 스테이지들(stage)이 종속적으로 연결된 시프트 레지스터를 포함한다.The driving circuit of such a flat panel display device includes a data driving circuit for supplying data voltages to data lines, a gate driving circuit for sequentially supplying gate pulses (or scan pulses) to gate lines (or scan lines), and the like . The shift register of the gate drive circuit can be formed directly on the same substrate together with the TFT (Thin film transistor) array of the active region constituting the screen. Hereinafter, the gate drive circuit formed directly on the substrate of the display panel will be referred to as a " GIP circuit ". The GIP circuit includes a shift register to which stages that sequentially generate an output voltage are connected in a dependent manner.

GIP 회로는 스타트 펄스(start pulse) 또는 이전 스테이지로부터 수신된 캐리 신호를 스타트 펄스로서 입력 받아 클럭이 입력될 때 출력을 발생한다. The GIP circuit receives a start pulse or a carry signal received from a previous stage as a start pulse, and generates an output when a clock is input.

스테이지들 각각은 도 1 및 도 2에 도시된 바와 같이 Q 노드 전압에 응답하여 출력 단자를 충전하여 출력 전압(Vout(n))을 높이는 풀업 트랜지스터(pull-up transistor, Tu), Qb 노드 전압에 응답하여 출력 단자를 방전하여 출력 전압을 낮추는 풀다운 트랜지스터(Pull-down transistor, Td), 및 Q 노드와 Qb 노드를 충방전하는 스위치 회로(10)를 포함한다. 스테이지들 각각의 출력 단자는 표시패널의 게이트 라인에 연결된다. Each of the stages includes a pull-up transistor (Tu) that charges the output terminal in response to the Q-node voltage to increase the output voltage Vout (n) as shown in FIGS. 1 and 2, A pull-down transistor (Td) for discharging the output terminal in response to the output voltage to lower the output voltage, and a switch circuit 10 for charging and discharging the Q node and the Qb node. The output terminal of each of the stages is connected to the gate line of the display panel.

풀업 트랜지스터(Tu)는 Q 노드가 VGH 만큼 프리 차징(pre-charging)된 상태에서 시프트 클럭(CLK)이 드레인에 입력될 때 시프트 클럭(CLK)의 게이트 온 전압(VGH)까지 출력 단자를 충전한다. 풀업 트랜지스터(Tu)의 드레인에 시프트 클럭(CLK)이 입력될 때 풀업 트랜지스터(Tu)의 드레인과 게이트 사이의 용량을 통해 플로팅된 Q 노드의 전압이 부트스트래핑(bootstrapping)에 의해 2VGH 만큼 상승된다. 이 때 풀업 트랜지스터(Tu)가 Q 노드의 2VGH 전압에 의해 턴-온되어 출력 단자의 전압이 VGH까지 상승한다. 풀다운 트랜지스터(Td)는 Qb 전압이 VGH 만큼 충전될 때 출력 단자에 게이트 오프 전압(VGL)을 공급하여 출력 전압(Vout(n))을 VGL까지 방전시킨다.The pull-up transistor Tu charges the output terminal to the gate-on voltage VGH of the shift clock CLK when the shift clock CLK is input to the drain in a state where the Q node is precharged by VGH . When the shift clock CLK is input to the drain of the pull-up transistor Tu, the voltage of the Q node floated through the capacitance between the drain and the gate of the pull-up transistor Tu is raised by 2VGH by bootstrapping. At this time, the pull-up transistor Tu is turned on by the 2VGH voltage of the Q node and the voltage of the output terminal rises to VGH. The pull-down transistor Td supplies the gate-off voltage VGL to the output terminal to discharge the output voltage Vout (n) to VGL when the Qb voltage is charged to VGH.

스위치 회로(10)는 VST 단자를 통해 입력되는 스타트 펄스 또는 이전 스테이지로부터 수신되는 캐리 신호에 응답하여 Q 노드를 충전하고, RST 단자 또는 VNEXT 단자를 통해 수신되는 신호에 응답하여 Q 노드를 방전한다. RST 단자에는 모든 스테이지들(S(N-1), S(N), S(N+1))의 Q 노드를 동시에 방전시키기 위한 리셋 신호가 인가된다. VNEXT 단자에는 다음 스테이지로부터 발생된 캐리 신호이다. 스위치 회로(10)는 인버터(Inverter)를 이용하여 Q 노드와 반대로 Qb 노드를 충방전할 수 있다. The switch circuit 10 charges the Q node in response to a start pulse input via the VST terminal or a carry signal received from the previous stage and discharges the Q node in response to a signal received via the RST terminal or the VNEXT terminal. A reset signal for simultaneously discharging the Q nodes of all the stages S (N-1), S (N), and S (N + 1) is applied to the RST terminal. The VNEXT terminal is the carry signal generated from the next stage. The switch circuit 10 can charge and discharge the Qb node as opposed to the Q node by using an inverter.

GIP 회로를 액티브 영역 밖의 베젤(bezel) 영역에 배치된다. 따라서, GIP 회로로 인하여, 네로우 베젤 설계가 어렵다. 이형(異形)　디스플레이에서, 표시패널의 베젤이 원형이거나 불연속(discrete)할 수 있기 때문에 이러한 이형 디스플레이는 베젤에 GIP 회로를 실장하기가 어렵다.The GIP circuit is disposed in a bezel region outside the active region. Therefore, the narrow bezel design is difficult due to the GIP circuit. In a deformed display, such a deformed display is difficult to mount a GIP circuit on the bezel because the bezel of the display panel can be circular or discrete.

본 발명은 베젤을 최소화하고 베젤 형상과 관계 없이 표시패널에 GIP 회로를 배치할 수 있는 표시패널과 이를 이용한 전계 발광 표시장치를 제공한다.The present invention provides a display panel capable of minimizing a bezel and disposing a GIP circuit on a display panel irrespective of a bezel shape, and an electroluminescent display using the same.

본 발명의 표시패널은 데이터 라인들과 게이트 라인들이 교차되고, 매트릭스 형태로 배치된 픽셀들을 포함한 액티브 영역, 및 상기 액티브 영역 내에 분산 배치되어 상기 게이트 라인들에 게이트 펄스를 공급하는 시프트 레지스터를 포함한다. 상기 픽셀들 각각은 컬러가 다른 다수의 서브 픽셀들을 포함한다. 상기 서브 픽셀들 중 적어도 하나는 발광소자를 구동하는 제1 회로부와, 상기 시프트 레지스터의 일부를 포함한 제2 회로부로 분할된다. 상기 발광 소자의 애노드가 상기 제1 회로부와 상기 제2 회로부 위에서 상기 제1 회로부와 상기 제2 회로부를 덮는다. The display panel of the present invention includes an active region including pixels arranged in a matrix form in which data lines and gate lines intersect and a shift register distributed in the active region and supplying gate pulses to the gate lines . Each of the pixels includes a plurality of sub-pixels having different colors. At least one of the subpixels is divided into a first circuit portion for driving the light emitting element and a second circuit portion including a portion of the shift register. The anode of the light emitting element covers the first circuit portion and the second circuit portion on the first circuit portion and the second circuit portion.

상기 제1 회로부를 구성하는 트랜지스터들과 데이터 라인들은 상기 제2 회로부를 구성하는 트랜지스터들과 클럭 배선들로부터 공간적으로 분리된다. The transistors and the data lines constituting the first circuit part are spatially separated from the transistors constituting the second circuit part and the clock wirings.

상기 발광소자는 상기 제1 회로부의 트랜지스터들과 상기 제2 회로부의 트랜지스터들 위에 배치된 애노드, 상기 애노드 위에 적층된 유기 화합물층, 상기 유기 화합물층 위에 배치된 캐소드를 포함한다. 상기 유기 화합물층의 발광층으로부터 발산된 빛이 상기 애노드에서 반사되어 상기 캐소드를 통해 외부로 방출된다. The light emitting device includes an anode disposed on the transistors of the first circuit portion and the transistors of the second circuit portion, an organic compound layer stacked on the anode, and a cathode disposed on the organic compound layer. Light emitted from the light emitting layer of the organic compound layer is reflected by the anode and is emitted to the outside through the cathode.

상기 애노드의 패턴 크기는 상기 제1 픽셀 회로부 보다 크다. The pattern size of the anode is larger than that of the first pixel circuit portion.

상기 애노드 패턴이 상기 제1 회로부와 상기 제2 회로부 위에서 연속적으로 연결된다. And the anode pattern is continuously connected to the first circuit portion and the second circuit portion.

상기 애노드의 패턴과 상기 유기 화합물층의 패턴 각각의 크기는 상기 제1 픽셀 회로부 보다 크다. The size of each of the pattern of the anode and the pattern of the organic compound layer is larger than that of the first pixel circuit portion.

상기 발광소자는 상기 애노드 패턴과 상기 유기 화합물층의 패턴 각각이 상기 제1 회로부와 상기 제2 회로부 위에서 연속적으로 연결된다. Wherein the anode pattern and the pattern of the organic compound layer are continuously connected to each other on the first circuit portion and the second circuit portion.

상기 제2 회로부는 상기 게이트 펄스의 전압을 올리는 풀업 트랜지스터, 상기 풀업 트랜지스터의 게이트에 연결된 Q 노드, 상기 게이트 펄스가 출력되는 출력 단자, 및 상기 Q 노드와 상기 출력 단자 사이에 연결된 커패시터를 포함한다. 상기 커패시터가 상기 게이트 라인 상에 배치된다. The second circuit part includes a pull-up transistor for raising the voltage of the gate pulse, a Q node connected to the gate of the pull-up transistor, an output terminal for outputting the gate pulse, and a capacitor connected between the Q node and the output terminal. The capacitor is disposed on the gate line.

상기 Q 노드가 상기 게이트 라인 위에 배치된다. The Q node is disposed on the gate line.

상기 제2 회로부는 상기 게이트 펄스의 전압을 올리는 풀업 트랜지스터, 상기 풀업 트랜지스터의 게이트에 연결된 Q 노드, 상기 게이트 펄스의 전압을 낮추는 풀다운 트랜지스터, 상기 풀다운 트랜지스터의 게이트에 연결된 Qb 노드, 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터 사이에 형성되어 상기 게이트 펄스가 출력되는 출력 단자, 및 상기 Q 노드와 상기 출력 단자 사이에 연결된 커패시터를 포함한다. 상기 Q 노드와 상기 Qb 노드가 상기 게이트 라인 상에 배치된다. A pull-up transistor for lowering the voltage of the gate pulse; a Qb node connected to a gate of the pull-down transistor; a pull-up transistor for pulling up the pull- An output terminal formed between the pull-down transistors and outputting the gate pulse, and a capacitor connected between the Q node and the output terminal. And the Q node and the Qb node are disposed on the gate line.

상기 커패시터가 상기 게이트 라인 위에 배치된다. The capacitor is disposed above the gate line.

본 발명의 다른 실시예에 따른 표시패널에서, 상기 서브 픽셀들은 제1 발광소자를 구동하는 제1 회로부와, 상기 시프트 레지스터의 일부를 포함한 제2 회로부로 분할된 제1 서브 픽셀; 및 제2 발광소자를 구동하는 제3 회로부와 상기 정전기 보호 소자를 포함한 제4 회로부로 분할된 제2 서브 픽셀을 포함한다. 상기 제1 발광 소자의 애노드가 상기 제1 회로부와 상기 제2 회로부 위에서 상기 제1 회로부와 상기 제2 회로부를 덮는다. 상기 제2 발광 소자의 애노드가 상기 제3 회로부와 상기 제4 회로부 위에서 상기 제3 회로부와 상기 제4 회로부를 덮는다. In a display panel according to another embodiment of the present invention, the subpixels include a first subpixel divided into a first circuit part driving a first light emitting element and a second circuit part including a part of the shift register; And a second subpixel divided into a third circuit portion for driving the second light emitting element and a fourth circuit portion including the electrostatic protection element. The anode of the first light emitting element covers the first circuit portion and the second circuit portion on the first circuit portion and the second circuit portion. And the anode of the second light emitting element covers the third circuit portion and the fourth circuit portion on the third circuit portion and the fourth circuit portion.

본 발명의 표시장치는 상기 표시패널을 구비한다.The display device of the present invention comprises the display panel.

본 발명은 표시패널의 액티브 영역 내에 GIP 회로를 분산 배치하여 베젤을 최소화하고 베젤 형상과 관계 없이 표시패널에 GIP 회로를 배치할 수 있다. 나아가, 본 발명은 전면 발광 구조의 서브 픽셀을 이용하여 서브 픽셀 각각에서 GIP 회로 위에도 발광 영역을 배치하여 개구율과 발광 영역 감소 없이 베젤을 최소화할 수 있다. The present invention can minimize the bezel and dispose the GIP circuit on the display panel irrespective of the bezel shape by dispersing the GIP circuit in the active area of the display panel. Furthermore, the present invention can minimize the bezel without decreasing the aperture ratio and the emission region by disposing the light emitting region on the GIP circuit in each of the subpixels using the subpixels of the top emission structure.

도 1은 게이트 구동 회로의 시프트 레지스터에서 게이트 펄스를 출력하는 하나의 스테이지를 개략적으로 보여 주는 도면이다.
도 2는 도 1에 도시된 스테이지의 동작을 보여 주는 파형도이다.
도 3은 본 발명의 실시예에 따른 전계 발광 표시장치를 개략적으로 보여 주는 블록도이다.
도 4는 하나의 서브 픽셀을 보여 주는 평면도이다.
도 5는 도 4에서 선 “A-A'”을 따라 절취하여 서브 픽셀의 픽셀 회로부와 GIP 회로부를 개략적으로 보여 주는 도면이다.
도 6은 액티브 영역에서 서브 픽셀들 각각에 형성된 GIP 회로부를 보여 주는 도면이다.
도 7 내지 도 9는 서브 픽셀들의 평면 구조를 상세히 보여 주는 도면들이다.
도 10은 도 9에서 선 “B-B'”을 따라 절취하여 게이트 라인(GL) 상에서 배치된 GIP 회로의 Q 노드와 Qb 노드를 보여 주는 단면도이다.
도 11은 GIP 회로에서 종속적으로 연결된 스테이지들을 개략적으로 보여 주는 도면이다.
도 12는 GIP 회로의 일 예를 보여 주는 회로도이다.
도 13는 Q 노드와 출력 단자 사이에 형성된 커패시터의 리플 저감 효과를 보여 주는 도면이다.
도 14 내지 도 25는 도 12에 도시된 GIP 회로의 동작을 보여 주는 도면들이다.
도 26은 본 발명의 다른 실시에에 따른 픽셀 구조를 보여 주는 도면이다.
도 27은 도 26에 도시된 정전기 보호소자의 일 예를 보여 주는 회로도이다.1 schematically shows one stage for outputting gate pulses in a shift register of a gate driving circuit.
Fig. 2 is a waveform diagram showing the operation of the stage shown in Fig. 1. Fig.
3 is a block diagram schematically illustrating an electroluminescent display device according to an embodiment of the present invention.
4 is a plan view showing one sub-pixel.
5 is a view schematically showing a pixel circuit portion and a GIP circuit portion of a subpixel taken along the line " A-A " in Fig.
6 is a diagram showing a GIP circuit portion formed in each of the subpixels in the active region.
FIGS. 7 to 9 are views showing the planar structure of the subpixels in detail.
10 is a cross-sectional view showing the Q node and the Qb node of the GIP circuit disposed on the gate line GL by cutting along the line " B-B " in Fig.
FIG. 11 is a schematic diagram showing stages connected in a GIP circuit. FIG.
12 is a circuit diagram showing an example of a GIP circuit.
13 is a diagram showing a ripple reducing effect of a capacitor formed between a Q node and an output terminal.
14 to 25 are diagrams showing the operation of the GIP circuit shown in FIG.
26 is a diagram showing a pixel structure according to another embodiment of the present invention.
FIG. 27 is a circuit diagram showing an example of the electrostatic discharge protection element shown in FIG. 26; FIG.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. To fully disclose the scope of the invention, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited to those shown in the drawings. Like reference numerals refer to like elements throughout the specification. In the following description of the present invention, detailed description of known related arts will be omitted when it is determined that the gist of the present invention may be unnecessarily blurred.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다. Where the term "comprises", "comprising", "having", "having", or the like is used herein, other parts may be added as long as "only" is not used. The singular forms of the components may be construed in plural unless otherwise expressly stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다. In the case of a description of the positional relationship, for example, if the positional relationship between two components is described as 'on', 'on top', 'under', or 'next to' Quot; directly " or " direct " may be interposed between those components that are not used.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. The first, second, etc. may be used to distinguish the components, but these components are not limited to the function or structure of the component or the names of components attached to the components.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.The following embodiments can be combined or combined with each other partly or entirely, and technically various interlocking and driving are possible. Each embodiment may be feasible independently of one another and may be feasible in conjunction.

본 발명의 GIP 회로와 픽셀 회로는 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있다. 이하의 실시예에서 n 타입 TFT를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 GIP 회로와 픽셀 회로를 구성하는 트랜지스터들을 n 타입 TFT로 예시되었지만, 이에 한정되지 않는다. 따라서, 이하의 설명에서 TFT의 소스와 드레인으로 인하여 발명이 제한되어서는 안된다. The GIP circuit and the pixel circuit of the present invention can be realized by TFTs of an n-type or p-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) structure. Although the n-type TFT is exemplified in the following embodiments, it should be noted that the present invention is not limited to this. A TFT is a three-electrode element including a gate, a source, and a drain. The source is an electrode that supplies a carrier to the transistor. In the TFT, carriers begin to flow from the source. The drain is an electrode in which the carrier exits from the TFT. That is, the flow of carriers in the MOSFET flows from the source to the drain. In the case of an n-type MOSFET (NMOS), since the carrier is an electron, the source voltage has a voltage lower than the drain voltage so that electrons can flow from the source to the drain. In an n-type MOSFET, the direction of current flows from drain to source because electrons flow from source to drain. In the case of the p-type TFT (PMOS), since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In a p-type TFT, the current flows from the source to the drain because the holes flow from the source to the drain. It should be noted that the source and drain of the MOSFET are not fixed. For example, the source and drain of the MOSFET may be changed depending on the applied voltage. In the following embodiments, the transistors constituting the GIP circuit and the pixel circuit are illustrated as n-type TFTs, but are not limited thereto. Therefore, the invention should not be limited by the source and drain of the TFT in the following description.

GIP 회로로부터 출력되는 게이트 펄스는 게이트 온 전압(Gate High Voltage, VGH)과 게이트 오프 전압(Gate Low Voltage, VGL) 사이에서 스윙한다. 게이트 온 전압(VGH)은 TFT의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압(VGH)은 TFT의 문턱 전압 보다 낮은 전압으로 설정된다. n 타입 TFT의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 타입 TFT의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.The gate pulse output from the GIP circuit swings between the gate high voltage (VGH) and the gate low voltage (VGL). The gate-on voltage VGH is set to a voltage higher than the threshold voltage of the TFT, and the gate-off voltage VGH is set to a voltage lower than the threshold voltage of the TFT. In the case of an n-type TFT, the gate-on voltage may be a gate high voltage (VGH) and the gate-off voltage may be a gate low voltage (VGL). In the case of a p-type TFT, the gate-on voltage may be a gate-low voltage (VGL) and the gate-off voltage may be a gate-high voltage (VGH).

도 3을 참조하면, 본 발명의 전계 발광 표시장치는 표시패널(PNL)과, 표시패널(PNL)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로를 구비한다. Referring to FIG. 3, the electroluminescent display device of the present invention includes a display panel PNL and a display panel driving circuit for writing data of an input image on the display panel PNL.

본 발명의 표시패널(PNL)은 데이터 라인들(DL)과 게이트 라인들(GL)이 교차되고, 매트릭스 형태로 배치된 픽셀들을 포함한 액티브 영역(AA)을 포함한다. 표시패널(PNL)의 액티브 영역(AA)에 터치 센서들(touch sensor)이 배치될 수 있다. The display panel PNL of the present invention includes an active area AA including pixels arranged in a matrix shape in which the data lines DL and the gate lines GL intersect. A touch sensor may be disposed in the active area AA of the display panel PNL.

픽셀들은 컬러 구현을 위하여, 적색(R), 녹색(G), 및 청색(B) 서브 픽셀들을 포함할 수 있다. 픽셀들 각각은 RGB 서브 픽셀들 이외에 백색(White, W) 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 중에서 적어도 일부는 GIP 회로의 일부를 포함한다. The pixels may comprise red (R), green (G), and blue (B) subpixels for color implementation. Each of the pixels may further include white (W, W) subpixels in addition to RGB subpixels. At least some of the subpixels include a portion of the GIP circuit.

GIP 회로는 액티브 영역(AA) 내에 분산 배치된다. 서브 픽셀들 중 적어도 하나는 제1 발광소자를 구동하는 제1 회로부와, GIP 회로의 일부를 포함한 제2 회로부로 분할된다. 발광 소자의 전극 패턴 예를 들어 애노드가 제1 회로부와 제2 회로부 위에서 제1 회로부와 제2 회로부를 덮는다. 제1 회로부와 제2 회로부를 포함한 서브 픽셀의 발광은 제1 회로부보다 커질 수 있다. 이하에서, 제1 회로부를 “픽셀 회로부”로, 제2 회로부를 “GIP 회로부”로 설명하기로 한다. 서브 픽셀들 중에서 GIP 회로가 모두 배치되고 남은 서브 픽셀의 경우에, 제2 발광소자를 구동하는 제3 회로부와, 정전기 보호 소자(ESD)를 포함한 제4 회로부로 분할될 수 있다. 제3 회로부와 제4 회로부를 포함한 제2 서브 픽셀의 발광 영역은 제3 회로부 보다 커질 수 있다. The GIP circuit is distributed and arranged in the active area AA. At least one of the subpixels is divided into a first circuit portion for driving the first light emitting element and a second circuit portion including a portion of the GIP circuit. For example, the anode covers the first circuit portion and the second circuit portion on the first circuit portion and the second circuit portion. The light emission of the subpixel including the first circuit portion and the second circuit portion may be larger than that of the first circuit portion. Hereinafter, the first circuit portion will be referred to as a " pixel circuit portion " and the second circuit portion will be described as a " GIP circuit portion ". In the case of all the GIP circuits among the subpixels are left and the remaining subpixels, the third circuit part for driving the second light emitting element and the fourth circuit part including the electrostatic protection element (ESD) can be divided. The light emitting region of the second subpixel including the third circuit portion and the fourth circuit portion may be larger than the third circuit portion.

표시패널 구동 회로는 표시패널(PNL)의 데이터 라인들(DL)에 입력 영상의 데이터 전압을 공급하는 데이터 구동회로와, 데이터 전압에 동기되는 스캔 펄스를 표시패널(PNL)의 게이트 라인들(GL)에 공급하는 게이트 구동회로, 및 데이터 구동 회로와 GIP 회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(Timing controller, T-CON)(20) 등을 포함한다. The display panel driving circuit includes a data driving circuit for supplying a data voltage of an input image to the data lines DL of the display panel PNL and a scanning pulse synchronized with the data voltage to the gate lines GL of the display panel PNL A timing controller (T-CON) 20 for controlling the operation timings of the data driving circuit and the GIP circuit, and the like.

데이터 구동회로는 하나 이상의 소스 드라이브 IC(SIC)를 포함할 수 있다. 소스 드라이브 IC(SIC)는 타이밍 콘트롤러(20)의 제어 하에 입력 영상의 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터전압을 발생하고 그 데이터전압을 데이터라인들(DL)로 출력한다. 소스 드라이브 IC(SIC)는 구부러질 수 있는 연성 회로 기판 예를 들어, COF(Chip on Film)에 실장되거나 COG 공정으로 표시패널(PNL)의 기판 상에 직접 접착될 수 있다. COF들은 ACF(anisotropic conductive film)를 통해 표시패널(PNL)의 하부 기판(SUBS1)과 소스 PCB(SPCB)에 접착된다. COF들의 입력 핀들은 소스 PCB(SPCB)의 출력단자들에 전기적으로 연결된다. 소스 COF들(COF)의 출력 핀들은 ACF를 통해 표시패널(PNL)의 기판에 형성된 데이터 패드들에 전기적으로 연결된다.The data driver circuit may include one or more source drive ICs (SIC). The source driver IC (SIC) converts the digital video data of the input image into an analog gamma compensation voltage under the control of the timing controller 20, generates a data voltage, and outputs the data voltage to the data lines DL. The source drive IC (SIC) may be mounted on a flexible circuit board, for example a chip on film (COF), which can be bent, or may be directly bonded on the substrate of the display panel (PNL) in a COG process. The COFs are bonded to the lower substrate SUBS1 and the source PCB SPCB of the display panel PNL through an anisotropic conductive film (ACF). The input pins of the COFs are electrically connected to the output terminals of the source PCB (SPCB). The output pins of the source COFs (COFs) are electrically connected to data pads formed on the substrate of the display panel (PNL) through the ACF.

게이트 구동회로는 타이밍 콘트롤러(20)로부터의 게이트 타이밍 신호의 전압을 게이트 온 전압(VGH)과 게이트 오프 전압(VGL)으로 변환하는 레벨 시프터(Level shifter)(22)와, 레벨 시프터(22)를 통해 수신된 게이트 타이밍 제어 신호에 응답하여 스캔 펄스를 출력하는 GIP 회로를 포함한다. 게이트 구동회로는 타이밍 콘트롤러(20)의 제어 하에 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들(GL)에 순차적으로 공급하여 입력 영상의 픽셀 데이터가 기입되는 1 라인의 픽셀들을 선택한다.The gate drive circuit includes a level shifter 22 for converting the voltage of the gate timing signal from the timing controller 20 into a gate-on voltage VGH and a gate-off voltage VGL, And a GIP circuit for outputting a scan pulse in response to the gate timing control signal received via the gate timing control signal. Under the control of the timing controller 20, the gate drive circuit sequentially supplies gate pulses synchronized with the data voltage to the gate lines GL to select one line of pixels to which the pixel data of the input image is written.

도 3에서 아래의 회로는 화면을 구성하는 액티브 영역(AA)의 픽셀 내에 분산 배치되는 GIP 회로의 일 예이다. In Fig. 3, the following circuit is an example of a GIP circuit that is distributed and arranged in the pixels of the active area AA constituting the screen.

GIP 회로는 시프트 레지스터(shift register)를 포함한다. GIP 회로는 스타트 펄스(Start pulse)와 시프트 클럭(shift clock) 등 게이트 타이밍 제어 신호를 수신 받아 시프트 클럭이 입력될 때 게이트 펄스를 게이트 라인들(GL)로 출력한다. GIP 회로는 종속적으로 연결된 스테이지들을 이용하여 스캔 펄스를 시프트 클럭 타이밍에 맞추어 순차적으로 시프트한다. The GIP circuit includes a shift register. The GIP circuit receives a gate timing control signal such as a start pulse and a shift clock and outputs a gate pulse to the gate lines GL when a shift clock is input. The GIP circuit successively shifts the scan pulses in accordance with the shift clock timing by using the stages to which they are connected.

서브 픽셀들 각각은 도 4 및 도 5와 같이 픽셀 회로부(PIX TR)와, GIP 회로부(GIP TR)를 포함한다. 서브 픽셀들 각각은 발광소자 예를 들어, 유기 발광다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하여 전면 발광(top emission)한다. Each of the subpixels includes a pixel circuit portion (PIX TR) and a GIP circuit portion (GIP TR) as shown in Figs. 4 and 5. Each of the subpixels includes a light emitting device, for example, an organic light emitting diode (OLED).

도 3에서 액티브 영역(AA) 내에서 점선 원으로 표시된 회로는 픽셀 회로부의 일 예를 나타낸다. 픽셀 회로부는 도 3에 한정되지 않는다. 예컨대, 픽셀 회로부는 공지된 전면 발광 구조의 픽셀 회로로 구현될 수 있다. A circuit indicated by a dotted circle in the active area AA in Fig. 3 represents an example of a pixel circuit part. The pixel circuit portion is not limited to Fig. For example, the pixel circuit portion may be implemented as a pixel circuit of a known top emission structure.

도 3에서 픽셀 회로부는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함), 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 스위치 TFT(ST1), 및 제2 스위치 TFT(ST2)를 포함한다.3, the pixel circuit portion includes an organic light emitting diode (OLED), a driving TFT DT, a storage capacitor Cst, a first switch TFT ST1, and a second switch TFT ST2).

OLED는 애노드와 캐소드 사이에 배치된 유기 화합물층(HIL, HTL, EML, ETL, EIL)을 포함한다. 유기 화합물층(OL)은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL), 전자주입층(Electron Injection layer, EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED는 애노드와 캐소드 사이에 자신의 문턱 전압 이상의 전압이 인가될 때 발광층(EML)으로 이동하는 정공과 전자에 의해 생성된 여기자로 인하여 발광된다. The OLED includes an organic compound layer (HIL, HTL, EML, ETL, EIL) disposed between the anode and the cathode. The organic compound layer OL may be formed using a hole injecting layer (HIL), a hole transporting layer (HTL), an emission layer (EML), an electron transporting layer (ETL) Injection layer (EIL), and the like. The OLED emits light between the anode and the cathode due to the holes moving to the light emitting layer (EML) and the excitons generated by the electrons when a voltage equal to or higher than the threshold voltage of the OLED is applied.

구동 TFT(DT)는 제1 스위치 TFT(ST1)의 소스에 연결된 게이트, 고전위 픽셀 구동 전압(EVDD)이 인가되는 드레인, 및 OLED의 애노드와 제2 스위치 TFT(ST2)의 드레인에 연결된 소스를 구비한다. 구동 TFT(DT)는 게이트-소스 간 전위차(Vgs)에 따라 OLED에 흐르는 전류를 조절한다. 구동 TFT(DT)는 게이트-소스 간 전위차(Vgs)가 문턱전압(Vth)보다 클 때 턴 온 되며, 게이트-소스 간 전위차(Vgs)가 클수록 구동 TFT(DT)의 소스-드레인 사이에 흐르는 전류(Ids)는 증가한다. 구동 TFT(DT)의 소스전위가 OLED의 문턱전압보다 커지면, 구동 TFT(DT)의 소스-드레인 간 전류(Ids)가 OLED를 통해 흐르게 된다. OLED에 흐르는 전류가 커질수록 OLED의 발광량이 커지며, 이를 통해 원하는 계조가 구현되게 된다.The driving TFT DT has a gate connected to the source of the first switch TFT ST1, a drain to which the high-level pixel drive voltage EVDD is applied, and a source connected to the anode of the OLED and the drain of the second switch TFT ST2 Respectively. The driving TFT DT adjusts the current flowing in the OLED according to the gate-source potential difference Vgs. The driving TFT DT is turned on when the gate-source potential difference Vgs is larger than the threshold voltage Vth and the current flowing between the source and the drain of the driving TFT DT becomes larger as the gate-source potential difference Vgs becomes larger. (Ids) increases. When the source potential of the driving TFT DT is larger than the threshold voltage of the OLED, the source-drain current Ids of the driving TFT DT flows through the OLED. As the current flowing in the OLED increases, the amount of emitted light of the OLED increases, thereby achieving a desired gradation.

스토리지 커패시터(Cst)는 구동 TFT(DT)의 게이트-소스간 전압을 유지한다. 제1 스위치 TFT(ST1)는 게이트 라인(GL)에 접속된 게이트, 데이터 라인(DL)에 접속된 드레인, 및 구동 TFT(DT)의 게이트에 연결된 소스를 구비한다. 제1 스위치 TFT(ST1)는 스캔 펄스(SCAN)에 응답하여 턴-온(turn-on)되어 데이터 라인(DL) 상의 데이터 전압(Vdata)을 구동 TFT(DT)의 게이트에 인가한다. The storage capacitor Cst holds the gate-source voltage of the driving TFT DT. The first switch TFT ST1 has a gate connected to the gate line GL, a drain connected to the data line DL, and a source connected to the gate of the driving TFT DT. The first switch TFT ST1 is turned on in response to the scan pulse SCAN to apply the data voltage Vdata on the data line DL to the gate of the drive TFT DT.

제2 스위치 TFT(ST2)의 게이트는 게이트 라인(GL)에 접속되고, 제2 스위치 TFT(ST2)의 드레인은 구동 TFT(DT)의 소스와 OLED의 애노드 사이의 노드에 연결된다. 제2 스위치 TFT(ST2)의 소스는 센싱 라인을 통해 기준 전압(Vref)을 공급 받는다. The gate of the second switch TFT ST2 is connected to the gate line GL and the drain of the second switch TFT ST2 is connected to the node between the source of the drive TFT DT and the anode of the OLED. The source of the second switch TFT (ST2) is supplied with the reference voltage (Vref) through the sensing line.

OLED의 애노드는 구동 TFT의 소스, 스토리지 커패시터(Cst), 제2 스위치 TFT(ST2)의 드레인에 연결된다. OLED의 캐소드는 저전위 픽셀 기준 전압(EVSS)이 인가된다. The anode of the OLED is connected to the source of the driving TFT, the storage capacitor (Cst), and the drain of the second switch TFT (ST2). The cathode of the OLED is applied with the low-potential pixel reference voltage (EVSS).

타이밍 콘트롤러(20)는 외부의 호스트 시스템(Host system)으로부터 입력 영상의 데이터를 수신 받아 이를 소스 드라이브 IC(SIC)로 전송한다. 타이밍 콘트롤러(20)는 수직/수평 동기신호, 데이터 인에이블, 메인 클럭 신호 등의 타이밍 신호를 입력 받아 소스 드라이브 IC(SIC)와 GIP 회로, 터치 센서의 동작 타이밍을 제어하기 위한 타이밍 제어 신호들을 발생한다. 호스트 시스템은 TV(Television) 시스템, 셋톱 박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다. The timing controller 20 receives data of an input image from an external host system and transmits it to a source drive IC (SIC). The timing controller 20 receives timing signals such as a vertical / horizontal synchronizing signal, a data enable signal, and a main clock signal and generates timing control signals for controlling operation timings of the source drive IC (SIC), the GIP circuit, and the touch sensor do. The host system may be any one of a TV system, a set-top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a home theater system, and a phone system.

타이밍 콘트롤러(20)와 레벨 시프터(22)는 콘트롤 보드(CPCB)에 배치될 수 있다. 콘트롤 보드(CPCB)는 FFC(Flexible Flat Cable)를 통해 소스 PCB(SPCB)에 연결될 수 있다. 시프트 레지스터의 구동에 필요한 게이트 타이밍 제어 신호 즉, 스타트 펄스(start pulse), 시프트 클럭(shift clock) 등은 COF 필름 상에 형성된 더미 채널 배선과, 표시패널(PNL)의 하부 기판 상에 형성된 LOG(Line On Glass) 배선들을 통해 GIP 회로에 공급될 수 있다.The timing controller 20 and the level shifter 22 may be disposed on the control board CPCB. The control board (CPCB) can be connected to the source PCB (SPCB) through a flexible flat cable (FFC). The gate timing control signal, that is, the start pulse, the shift clock, and the like necessary for driving the shift register is supplied to the dummy channel wiring formed on the COF film and the LOG Line On Glass) wires to the GIP circuit.

도 4는 하나의 서브 픽셀을 보여 주는 평면도이다. 도 5는 도 4에서 선 “A-A'”을 따라 절취하여 서브 픽셀의 픽셀 회로부와 GIP 회로부를 개략적으로 보여 주는 도면이다. 도 5에서 “PIX TR”은 픽셀 회로부의 TFT들이고, “GIP TR”는 GIP 회로부의 TFT들을 나타낸다. 도 5에 도시된 TFT들(PIX TR, GIP TR)에서 전극들과 절연막 등 상세한 구조는 생략되어 있다.4 is a plan view showing one sub-pixel. 5 is a view schematically showing a pixel circuit portion and a GIP circuit portion of a subpixel taken along the line " A-A " in Fig. In Fig. 5, " PIX TR " is the TFTs of the pixel circuit portion, and " GIP TR " The detailed structures of the electrodes and the insulating film in the TFTs (PIX TR, GIP TR) shown in FIG. 5 are omitted.

도 4 및 도 5를 참조하면, 서브 픽셀들 각각은 픽셀 회로부(PIX TR)와, GIP 회로부(GIP TR)를 포함한다. 서브 픽셀들 각각에서, OLED는 애노드(ANO)와 캐소드(CAT) 사이에 배치된 유기 화합물층(OL)을 포함한다. 애노드는 은(Ag) 또는 Ag alloy 또는 이 중 적어도 하나를 포함한 다층 금속 전극으로 형성될 수 있다. 캐소드는 Al, MgAg, IZO((indium zinc oxide)) 등의 금속으로 형성될 수 있다. 애노드는 빛을 반사하는 구조의 금속 전극이다. 캐소드는 빛이 투과되는 구조의 금속 전극이다. Referring to FIGS. 4 and 5, each of the subpixels includes a pixel circuit portion PIX TR and a GIP circuit portion GIP TR. In each of the sub-pixels, the OLED includes an organic compound layer OL disposed between the anode ANO and the cathode CAT. The anode may be formed of a silver (Ag) or Ag alloy or a multilayered metal electrode containing at least one of the foregoing. The cathode may be formed of a metal such as Al, MgAg, or IZO (indium zinc oxide). The anode is a metal electrode that reflects light. The cathode is a metal electrode having a structure through which light is transmitted.

픽셀 회로부(PIX TR)와 GIP 회로부(GIP TR) 각각은 하나 이상의 TFT를 포함한다. 픽셀 회로부(PIX TR)와, GIP 회로부(GIP TR)의 TFT들은 비정질 실리콘(a-Si)을 포함한 TFT, 산화물 반도체를 포함한 TFT(Oxide TFT), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 TFT(LTPS TFT) 중 하나 이상을 포함할 수 있다.Each of the pixel circuit portion PIX TR and the GIP circuit portion GIP TR includes one or more TFTs. The TFTs of the pixel circuit portion (PIX TR) and the GIP circuit portion (GIP TR) include TFTs including amorphous silicon (a-Si), TFTs including oxide semiconductors, low temperature polysilicon (LTPS) (LTPS TFT).

서브 픽셀들 각각에서 발광소자 즉, OLED는 픽셀 회로부의 TFT와 GIP 회로부의 TFT 위에 배치된 애노드(ANO), 애노드(ANO) 위에 적층된 유기 화합물층(OL), 및 유기 화합물층(OL) 위에 배치된 캐소(CAT)를 포함한다. In each of the subpixels, the light emitting element, that is, the OLED includes an anode (ANO) disposed on the TFT of the pixel circuit portion and a TFT of the GIP circuit portion, an organic compound layer OL stacked on the anode ANO, (CAT).

서브 픽셀들 각각에서 OLED는 픽셀 회로부(PIX TR)와 GIP 회로부(GIP TR)를 덮는다. 유기 화합물층(OL)에서 발산되는 빛은 캐소드(CAT)를 통해 외부로 방출되고, 또한, 애노드(ANO) 상에서 반사되어 캐시도(CAT)를 통해 외부로 방출된다. 픽셀 회로부와 GIP 회로부 위에 배치된 발광소자로부터 빛이 발생되고, 그 빛이 픽셀 회로부와 GIP 회로부 반대쪽으로 발산된다. 따라서, 서브 픽셀들 각각에서 발광 영역은 픽셀 회로부와 GIP 회로부를 포함하므로 발광 영역의 감소가 없다. In each of the sub-pixels, the OLED covers the pixel circuit portion (PIX TR) and the GIP circuit portion (GIP TR). Light emitted from the organic compound layer OL is emitted to the outside through the cathode CAT and is reflected on the anode ANO and is emitted to the outside through the cathode CAT. Light is generated from the light emitting element disposed on the pixel circuit portion and the GIP circuit portion, and the light is diverted to the opposite side of the pixel circuit portion and the GIP circuit portion. Thus, in each of the subpixels, the light emitting region includes the pixel circuit portion and the GIP circuit portion, so that there is no reduction in the light emitting region.

픽셀 회로부(PIX TR)와 GIP 회로부(GIP TR)는 표시패널(PNL)의 기판(SUBS) 상에 배치되고, 보호막(PAS)이 픽셀 회로부(PIX TR)와 GIP 회로부(GIP TR)를 덮는다. OLED는 보호막(PAS) 위에서 픽셀 회로부(PIX TR)와 GIP 회로부(GIP TR)를 덮도록 배치된다. The pixel circuit portion PIX TR and the GIP circuit portion GIP TR are disposed on the substrate SUBS of the display panel PNL and the protective film PAS covers the pixel circuit portion PIX TR and the GIP circuit portion GIP TR. The OLED is arranged to cover the pixel circuit portion (PIX TR) and the GIP circuit portion (GIP TR) on the protective film (PAS).

도 6은 액티브 영역에서 서브 픽셀들 각각에 형성된 GIP 회로부를 보여 주는 도면이다. 도 6에서, “PIX(1.1)~PIX(3,2160)”은 픽셀 회로부이다. “GIPA”, “GIP B”, 및 “GIP C”는 GIP 회로부이다. 6 is a diagram showing a GIP circuit portion formed in each of the subpixels in the active region. 6, "PIX (1.1) to PIX (3, 2160)" is a pixel circuit portion. &Quot; GIPA ", " GIP B ", and " GIP C "

도 6 내지 도 9를 참조하면, 서브 픽셀들 각각은 픽셀 회로부와 GIP 회로부로 나뉘어진다. 픽셀 회로부의 TFT들과 배선들이 GIP 회로부에서 TFT들과 배선들이 공간적으로 분리되어 서로 간의 간섭이 최소화되고 수율 관점에서 유리하다. 픽셀 회로부의 배선(VDL, VSL, DL1~DL4)과 GIP 회로의 배선들(VGL, VGH, CLKA, CLKB)는 중첩되지 않고 서로 분리된다. 예컨대, 픽셀 회로부를 구성하는 TFT들과 데이터 라인들(DL1~DL4)은 GIP 회로부를 구성하는 TFT들과 클럭 배선들로부터 공간적으로 분리된다. 6 to 9, each of the subpixels is divided into a pixel circuit portion and a GIP circuit portion. The TFTs and the wirings of the pixel circuit part are spatially separated from each other in the GIP circuit part so that interference between each other is minimized and the yield is advantageous. The wirings VDL, VSL and DL1 to DL4 of the pixel circuit portion and the wirings VGL, VGH, CLKA and CLKB of the GIP circuit are separated from each other without overlapping. For example, the TFTs and the data lines DL1 to DL4 constituting the pixel circuit portion are spatially separated from the TFTs and the clock wirings constituting the GIP circuit portion.

도 6에서 VDL은 EVDD가 인가되는 전원 배선이고, VSL은 EVSS가 인가되는 전원 배선이다. DL1~DL4는 데이터 전압이다. 제1 데이터 라인(DL1)은 적색 서브 픽셀(R)에 연결되어 적색 데이터 전압을 적색 서브 픽셀(R)에 공급한다. 제2 데이터 라인(DL2)은 백색 서브 픽셀(W)에 연결되어 백색 데이터 전압을 백색 서브 픽셀(W)에 공급한다. 제3 데이터 라인(DL3)은 청색 서브 픽셀(B)에 연결되어 청색 데이터 전압을 청색 서브 픽셀(B)에 공급한다. 제4 데이터 라인(DL4)은 녹색 서브 픽셀(G)에 연결되어 녹색 데이터 전압을 녹색 서브 픽셀(G)에 공급한다. 6, VDL is a power supply wiring to which EVDD is applied, and VSL is a power supply wiring to which EVSS is applied. DL1 to DL4 are data voltages. The first data line DL1 is connected to the red subpixel R to supply the red data voltage to the red subpixel R. The second data line DL2 is connected to the white sub-pixel W to supply the white data voltage to the white sub-pixel W. The third data line DL3 is connected to the blue subpixel B to supply the blue data voltage to the blue subpixel B. [ The fourth data line DL4 is connected to the green subpixel G to supply the green data voltage to the green subpixel G. [

도 6에서, VGL은 도 3의 GIP 회로에서 VSS 노드(GVSS0, GVSS1, GVSS2)에 연결되어 게이트 로우 전압(VGL)을 공급하는 VGL 배선이다. VGH는 도 3의 GIP 회로에서 VDD 노드(GVDD)에 연결되어 게이트 하이 전압(VGH)을 공급하는 VGH 배선이다. CLKA와 CLKB는 시프트 클럭이 인가되는 클럭 배선이다. In Fig. 6, VGL is a VGL wiring connected to the VSS nodes (GVSS0, GVSS1, GVSS2) in the GIP circuit of Fig. 3 to supply the gate low voltage (VGL). VGH is a VGH wiring connected to the VDD node GVDD in the GIP circuit of FIG. 3 to supply the gate high voltage VGH. CLKA and CLKB are clock wirings to which a shift clock is applied.

GIP 회로부의 구성 요소들은 픽셀 회로부에 비하여 많고 그 회로 점유 면적이 크다. 따라서, GIP 회로에서 한 개의 출력을 발생하는 하나의 스테이지 회로는 다수의 서브 픽셀들에 분산 배치될 수 있다. 도 6의 예에서, 서브 픽셀(1,1)은 픽셀 회로부(PIX(1,1))와 GIP 회로부의 일부(GIP A)를 포함하고, 서브 픽셀(2,1)은 픽셀 회로부(PIX(2,1))와 GIP 회로부의 다른 부분(GIP B)를 포함할 수 있다. 도 7의 예에서, GIP A는 도 3에 도시된 GIP 회로에서 TFT(T1, T3n, T6)과 커패시터(Cq) 등을 포함한다. GIP B는 도 3에 도시된 GIP 회로에서 TFT(T3, T5, T6)과 커패시터(Cq) 등을 포함한다. 커패시터(Cq)는 Q 노드와 출력 신호의 리플(ripple)을 줄이기 위하여 큰 용량으로 구현될 수 있다. 이 경우, 커패시터(Cq)가 커지므로 이웃한 서브 픽셀들에 공유될 수 있다. The components of the GIP circuit portion are larger than those of the pixel circuit portion and have a large circuit occupying area. Therefore, one stage circuit that generates one output in the GIP circuit can be distributedly arranged in a plurality of subpixels. 6, the subpixel 1, 1 includes a pixel circuit portion PIX (1, 1) and a portion of a GIP circuit portion (GIPA) 2) and another part of the GIP circuit part (GIP B). In the example of Fig. 7, GIP A includes TFTs (T1, T3n, T6), a capacitor Cq, and the like in the GIP circuit shown in Fig. GIP B includes TFTs (T3, T5, T6), a capacitor Cq, and the like in the GIP circuit shown in Fig. The capacitor Cq may be implemented with a large capacitance to reduce the ripple of the Q node and the output signal. In this case, since the capacitor Cq is large, it can be shared by neighboring sub-pixels.

도 8 및 도 9의 예는 GIP 회로부 서브 픽셀 내에 배치할 때, GIP 회로의 Q 노드를 게이트 라인(GL)과 중첩(Oerlap)하여 그 사이에 커패시터(Cq)를 형성할 수 있다. 게이트 라인(GL)은 GIP 회로에서 게이트 펄스가 출력되는 출력 단자에 연결된다. 도 8 및 도 9에 도시된 커패시터 설계 방법은 게이트 라인(GL)을 커패시터(Cp)의 설계 면적으로 활용할 수 있고, 픽셀 회로부와 GIP 회로의 Q 노드 간 간섭을 방지화할 수 있다. 8 and 9 are arranged in the GIP circuit subpixel, the Q node of the GIP circuit may be overlapped with the gate line GL to form a capacitor Cq therebetween. The gate line GL is connected to the output terminal from which the gate pulse is output in the GIP circuit. 8 and 9 can utilize the gate line GL as a design area of the capacitor Cp and can prevent interference between the Q-node of the pixel circuit portion and the GIP circuit.

도 9에서 알 수 있는 바와 같이, 서브 픽셀 각각에서 OLED의 애노드(ANO)와 유기 화합물층(OL)은 픽셀 회로부(PIX)와 GIP 회로부(GIP) 위에 배치된다. 서브 픽셀 각각에서 OLED의 애노드(ANO)와 유기 화합물층(OL)의 패턴 크기는 픽셀 회로부(PIX) 보다 크고 픽셀 회로부(PIX)와 GIP 회로부(GIP)를 합한 크기와 실질적으로 동일하다. 픽셀 회로부(PIX)와 GIP 회로부(GIP) 위에서 OLED의 애노드(ANO)와 유기 화합물층(OL) 각각의 패턴은 연속적으로(또는 끊김 없이) 연결되어 있다. 따라서, 서브 픽셀들 각각에서 개구율과 발광 영역이 픽셀 회로부(PIX) 보다 크고 GIP 회로부가 없는 기존 서브 픽셀에 비하여 개구율과 발광 영역의 감소가 없다. As can be seen from Fig. 9, in each of the subpixels, the anode ANO of the OLED and the organic compound layer OL are disposed on the pixel circuit portion PIX and the GIP circuit portion GIP. The pattern size of the anode ANO and the organic compound layer OL of the OLED in each of the subpixels is substantially equal to the sum of the pixel circuit portion PIX and the sum of the pixel circuit portion PIX and the GIP circuit portion GIP. The patterns of the anode ANO and the organic compound layer OL of the OLED are continuously (or seamlessly) connected to each other on the pixel circuit portion PIX and the GIP circuit portion GIP. Therefore, in each of the subpixels, the aperture ratio and the emission region are not reduced as compared with the conventional subpixel in which the aperture ratio and the emission region are larger than the pixel circuit portion PIX and the GIP circuit portion is not present.

도 10은 도 9에서 선 “B-B'”을 따라 절취하여 게이트 라인(GL) 상에서 배치된 GIP 회로의 Q 노드와 QB 노드를 보여 주는 단면도이다. 10 is a cross-sectional view showing the Q node and the QB node of the GIP circuit disposed on the gate line GL by cutting along the line " B-B " in Fig.

도 10을 참조하면, GIP 회로의 Q 노드와 Qb 노드 각각은 게이트 라인(GL)과 그 위에 중첩된 제2 금속 패턴들(SD)로 형성될 수 있다. 게이트 라인(GL)과 제2 금속 패턴들(SD)은 층간 절연막(ILD)을 사이에 두고 중첩된다. 도 10에서 도시하지 않은 기판 상에 광차단층(LS)이 형성되고, 그 위에 버퍼막(BUF)이 형성된다. 게이트 절연막(GI)은 버퍼막(BUF)과 게이트 라인(GL) 사이에 배치된다. Referring to FIG. 10, each of the Q node and the Qb node of the GIP circuit may be formed of a gate line GL and second metal patterns SD superimposed thereon. The gate line GL and the second metal patterns SD are overlapped with each other with the interlayer insulating film ILD therebetween. A light blocking layer LS is formed on a substrate not shown in FIG. 10, and a buffer film BUF is formed thereon. The gate insulating film GI is disposed between the buffer film BUF and the gate line GL.

도 11은 GIP 회로에서 종속적으로 연결된 스테이지들을 개략적으로 보여 주는 도면이다. FIG. 11 is a schematic diagram showing stages connected in a GIP circuit. FIG.

도 11을 참조하면, GIP 회로는 캐리 신호(Carry signal, Cout(n)~Cout(n+3))이 전달되는 캐리 신호 배선을 통해 종속적으로 접속(cascade connection)되어 시프트 클럭(CLK) 타이밍에 맞추어 게이트 펄스를 시프트하는 스테이지들(S(n)~S(n+3))을 포함한다. 스테이지들(S(n)~S(n+3)) 각각은 게이트 라인들(GL)에 게이트 펄스(Scout(n)~Scout(n+3))를 순차적으로 공급하고, 캐리 신호(Cout(n)~Cout(n+3))를 다른 스테이지로 전달한다. 게이트 펄스(Scout(n)~Scout(n+3))와 캐리 신호(Cout(n)~Cout(n+3))는 스테이지들(S(n)~S(n+3)) 각각에서 하나의 출력 단자를 통해 동시에 출력되거나 도 11 및 도 12의 예와 같이, 스테이지 각각에서 두 개의 출력 단자를 통해 분리될 수 있다. 캐리 신호(Cout(n)~Cout(n+3))가 전송되는 스테이지는 특정 스테이지로 한정되지 않는다. 예를 들어, 도 12에 도시된 바와 같이 제n(n은 양의 정수) 스테이지는 제n-3 및 제n+3 스테이지들로부터 출력된 캐리 신호(Cout(n-3), Cout(n+3))를 입력 받을 수 있으나 이에 한정되지 않는다. 11, the GIP circuit is cascade-connected through a carry signal line through which a carry signal (Cout (n) to Cout (n + 3)) is transferred to shift clock CLK And stages (S (n) to S (n + 3)) for shifting the gate pulse. Each of the stages S (n) to S (n + 3) successively supplies the gate pulses Scout (n) to Scout (n + 3) to the gate lines GL, n) to Cout (n + 3) to another stage. The gate pulses Scout (n) to Scout (n + 3) and the carry signals Cout (n) to Cout (n + 3) Or may be separated through two output terminals in each of the stages, as in the example of Figs. 11 and 12, for example. The stage to which the carry signals Cout (n) to Cout (n + 3) are transmitted is not limited to a specific stage. For example, as shown in Fig. 12, the nth (n is a positive integer) stage outputs the carry signals Cout (n-3), Cout (n + 3) may be input, but the present invention is not limited thereto.

도 12는 GIP 회로의 일 예를 보여 주는 회로도이다. 도 12에 도시된 GIP 회로는 제n 스테이지를 나타낸다. 12 is a circuit diagram showing an example of a GIP circuit. The GIP circuit shown in Fig. 12 represents the n-th stage.

도 12를 참조하면, GIP 회로는 Q 노드와 Qb 노드 전압에 따라 제1 출력 단자를 통해 게이트 펄스(Scout(n))를 출력하는 제1 출력 회로부, Q 노드와 Qb 노드 전압에 따라 제2 출력 단자를 통해 캐리 신호(Cout(n))를 출력하는 제1 출력 회로부, Q 노드와 Qb 노드를 충방전하는 스위치 회로 등을 구비한다. 12, the GIP circuit includes a first output circuit part for outputting a gate pulse Scout (n) through a first output terminal according to a Q node and a Qb node voltage, a second output circuit part for outputting a gate pulse Scout A first output circuit for outputting a carry signal Cout (n) through a terminal, and a switch circuit for charging and discharging a Q node and a Qb node.

제1 출력 회로부는 Q 노드가 프리 차징된(pre-charging)된 상태에서 시프트 클럭(SCCLK)이 입력될 때 턴-온되어 제1 출력 단자의 전압을 충전하는 제1 풀업 트랜지스터(T6)와, Qb 노드 전압이 충전될 때 제1 출력 단자의 전압을 방전하는 제1 풀다운 트랜지스터(T7)를 포함한다. Q 노드와 제1 출력 단자 사이에 커패시터(Cq)가 연결된다. 제1 풀업 트랜지스터(T6)는 Q 노드에 연결된 게이트, 시프트 클럭(SCCLK)이 인가되는 드레인, 및 제1 출력 단자에 연결된 소스를 포함한다. Q 노드와 제1 출력 단자 사이에 커패시터(Cq)가 연결된다. 제1 풀다운 트랜지스터(T7)는 Qb 노드에 연결된 게이트, 제1 출력 단자에 연결된 드레인, 및 GVSS0 노드에 연결된 소스를 포함한다. GVSS0 노드에는 게이트 로우 전압(VGL0)이 인가된다. The first output circuit part includes a first pull-up transistor T6 for turning on the shift clock SCCLK to charge the voltage of the first output terminal when the Q node is pre-charged, And a first pull-down transistor T7 for discharging the voltage at the first output terminal when the Qb node voltage is charged. A capacitor Cq is connected between the Q node and the first output terminal. The first pull-up transistor T6 includes a gate connected to the Q node, a drain to which a shift clock SCCLK is applied, and a source connected to the first output terminal. A capacitor Cq is connected between the Q node and the first output terminal. The first pull-down transistor T7 includes a gate coupled to the Qb node, a drain coupled to the first output terminal, and a source coupled to the GVSS0 node. The gate-low voltage (VGL0) is applied to the GVSS0 node.

제2 출력 회로부는 Q 노드가 프리 차징된된 상태에서 시프트 클럭(CRCLK)이 입력될 때 턴-온되어 제2 출력 단자의 전압을 충전하는 제2 풀업 트랜지스터(T6cr)와, Qb 노드 전압이 충전될 때 제2 출력 단자의 전압을 방전하는 제2 풀다운 트랜지스터(T7cr)를 포함한다. 제2 풀업 트랜지스터(T6cr)는 Q 노드에 접속된 게이트, 시프트 클럭(CRCLK)이 인가되는 드레인, 및 제2 출력 단자에 연결된 소스를 포함한다. 제2 풀다운 트랜지스터(T7cr)는 Qb 노드에 연결된 게이트, 제2 출력 단자에 연결된 드레인, 및 GVSS2 노드에 연결된 소스를 포함한다. GVSS2 노드에는 게이트 로우 전압(VGL2)이 인가된다. VGL2는 VGL0 보다 더 낮은 전압으로 설정될 수 있다. The second output circuit part includes a second pull-up transistor T6cr for turning on the shift clock signal CRCLK to charge the voltage of the second output terminal when the Q node is precharged, And a second pull-down transistor T7cr for discharging the voltage of the second output terminal when it is turned on. The second pull-up transistor T6cr includes a gate connected to the Q node, a drain to which the shift clock signal CRCLK is applied, and a source connected to the second output terminal. The second pull-down transistor T7cr includes a gate coupled to the Qb node, a drain coupled to the second output terminal, and a source coupled to the GVSS2 node. The gate-low voltage (VGL2) is applied to the GVSS2 node. VGL2 can be set to a voltage lower than VGL0.

스위치 회로는 다수의 TFT들(T1, T1A, T3, T3q, T3A, T3n, T3Na, T4, T41, T4q, T5, T5q)을 이용하여 Q 노드, Qb, Qh 노드를 충방전한다. 도 12에 도시된 GIP 회로의 동작에 대하여는 도 14 내지 도 25를 결부하여 설명하기로 한다. The switch circuit charges and discharges the Q node, Qb, and Qh nodes using a plurality of TFTs (T1, T1A, T3, T3q, T3A, T3n, T3Na, T4, T41, T4q, T5 and T5q). The operation of the GIP circuit shown in Fig. 12 will be described with reference to Figs. 14 to 25. Fig.

TFT(T1 및 T1A)는 제n-3 스테이지로부터의 캐리 신호(Cout(n-3))에 응답하여 Q 노드와 Qh 노드의 전압을 캐리 신호(Cout(n-3))의 VGH로 충전한다. TFT(T1)는 캐리 신호(Cout(n-3))가 인가되는 게이트 및 드레인과, Qh 노드에 연결된 소스를 포함한다. TFT(T1A)는 캐리 신호(Cout(n-3))가 인가되는 게이트, Qh 노드에 연결된 드레인, 및 Q 노드에 연결된 소스를 포함한다.The TFTs T1 and T1A charge the voltage of the Q node and Qh node to the VGH of the carry signal Cout (n-3) in response to the carry signal Cout (n-3) from the n-3 stage . The TFT T1 includes a gate and a drain to which the carry signal Cout (n-3) is applied, and a source connected to the Qh node. The TFT T1A includes a gate to which the carry signal Cout (n-3) is applied, a drain connected to the Qh node, and a source connected to the Q node.

TFT(T3q)는 프리 차징된 Q 노드의 전압에 응답하여 턴-온되어 Qh 노드를 GVDD에 Qh 노드를 연결하여 GVDD 노드를 통해 인가되는 VGH로 Qh 노드를 충전한다. TFT(3q)는 Q 노드에 연결된 게이트, GVDD 노드에 연결된 드레인, 및 Qh 노드에 연결된 소스를 포함한다. The TFT T3q is turned on in response to the voltage of the precharged Q node to connect the Qh node to the GVDD and the Qh node to charge the Qh node to the VGH applied through the GVDD node. The TFT 3q includes a gate connected to the Q node, a drain connected to the GVDD node, and a source connected to the Qh node.

TFT(T3n 및 TnA)는 다음 스테이지로부터의 캐리 신호(Cout(n+3))에 응답하여 Q 노드와 Qh 노드를 GVSS2 노드에 연결하여 Q 노드와 Qh 노드를 방전한다. TFT(T3n)는 캐리 신호(Cout(n+3))가 인가되는 게이트, Q 노드에 연결된 드레인, 및 Qh 노드에 연결된 소스를 포함한다. TFT(T3Na)는 캐리 신호(Cout(n+3))가 인가되는 게이트, Qh 노드에 연결된 드레인, 및 GVSS2 노드에 연결된 소스를 포함한다.The TFTs T3n and TnA respond to the carry signal Cout (n + 3) from the next stage to connect the Q and Qh nodes to the GVSS2 node to discharge the Q and Qh nodes. The TFT T3n includes a gate to which the carry signal Cout (n + 3) is applied, a drain connected to the Q node, and a source connected to the Qh node. The TFT T3Na includes a gate to which the carry signal Cout (n + 3) is applied, a drain connected to the Qh node, and a source connected to the GVSS2 node.

TFT(T3 및 T3A)는 Qb 노드에 응답하여 턴-온되어 Q 노드와 Qh 노드를 GVSS2 노드에 연결하여 Q 노드를 방전한다. TFT(T3)은 Qb 노드에 연결된 게이트, Q 노드에 연결된 드레인, 및 Qh 노드에 연결된 소스를 포함한다. TFT(T3A)는 Qb 노드에 연결된 게이트, Qh 노드에 연결된 드레인, 및 GVSS2 노드에 연결된 소스를 포함한다.The TFTs T3 and T3A are turned on in response to the Qb node to discharge the Q node by connecting the Q node and the Qh node to the GVSS2 node. The TFT T3 includes a gate connected to the Qb node, a drain connected to the Q node, and a source connected to the Qh node. The TFT T3A includes a gate connected to the Qb node, a drain connected to the Qh node, and a source connected to the GVSS2 node.

TFT(T4, T41, T4q)는 Q 노드 전압이 미충전 상태일 때 Qb 노드를 VGH로 충전한다. TFT(T41)는 VGH가 인가되는 GVDD 노드에 연결된 게이트 및 드레인과, TFT(T4)의 게이트와 TFT(T4q)의 드레인에 연결된 소스를 포함한다. TFT(T4)는 TFT(T41)의 소스와 TFT(T4q)의 드레인에 연결된 게이트, GVDD 노드에 연결된 드레인, 및 Qb 노드에 연결된 소스를 포함한다. TFT(T4q)는 Q 노드에 연결된 게이트, TFT(T41)의 소스와 TFT(T4)의 게이트에 연결된 드레인, 및 GVSS1 노드에 연결된 소스를 포함한다. GVSS1에 VGL1이 인가된다. VGL1은 VGL0 보다 낮고, VGL2 보다 높은 전압으로 설정될 수 있다. The TFTs T4, T41 and T4q charge the Qb node to VGH when the Q node voltage is in an uncharged state. The TFT T41 includes a gate and a drain connected to the GVDD node to which VGH is applied, and a source connected to the gate of the TFT T4 and a drain of the TFT T4q. The TFT T4 includes a source connected to the drain of the TFT T41 and a gate connected to the drain of the TFT T4q, a drain connected to the GVDD node, and a source connected to the Qb node. The TFT T4q includes a gate connected to the Q node, a source connected to the gate of the TFT T41 and a drain connected to the gate of the TFT T4, and a source connected to the GVSS1 node. VGL1 is applied to GVSS1. VGL1 can be set to a voltage lower than VGL0 and higher than VGL2.

TFT(T5q)는 프리 차징된 Q 노드의 전압에 따라 턴-온되어 Qb 노드를 GVSS1 노드에 연결하여 Qb 노드를 방전한다. TFT(T5q)는 Q 노드에 연결된 게이트, Qb 노드에 연결된 드레인, 및 GVSS1 노드에 연결된 소스를 포함한다.The TFT T5q turns on according to the voltage of the precharged Q node to connect the Qb node to the GVSS1 node to discharge the Qb node. The TFT T5q includes a gate connected to the Q node, a drain connected to the Qb node, and a source connected to the GVSS1 node.

TFT(T5)는 제n-3 스테이지로부터의 캐리 신호(Cout(n-3))에 응답하여 턴-온되어 Qb 노드를 방전한다. TFT(T5)는 캐리 신호(Cout(n-3))가 인가되는 게이트, Qb 노드에 연결된 드레인, 및 GVSS1 노드에 연결된 소스를 포함한다.The TFT T5 is turned on in response to the carry signal Cout (n-3) from the n-3 stage to discharge the Qb node. The TFT T5 includes a gate to which the carry signal Cout (n-3) is applied, a drain connected to the Qb node, and a source connected to the GVSS1 node.

도 13는 Q 노드와 출력 단자 사이에 형성된 커패시터의 리플 저감 효과를 보여 주는 도면이다. 13 is a diagram showing a ripple reducing effect of a capacitor formed between a Q node and an output terminal.

도 13을 참조하면, GIP 회로의 Q 노드에 풀업 트랜지스터(T6)의 게이트가 연결된다. 커패시터(Cq)는 Q 노드와 출력 단자 사이에 즉, 풀업 트랜지스터(T6)의 게이트와 소스 사이에 연결된다. 풀업 트랜지터(T6)의 드레인과 게이트 사이에 커패시터(Cclk)가 존재한다. 커패시터(Cclk)는 풀업 트랜지스터(T6)의 게이트-드레인간 기생 용량일 수 있다. Q 노드의 리플(Qripple)은 아래의 식과 같다. 아래의 수식에서, “Cextra”는 Cclk을 제외한 다른 기생 용량이다. 시프트 클럭(CLK)이 발생될 때마다 Q 노드의 전압에 리플이 발생될 수 있다. 이러한 리플은 커패시터(Cq)에 의해 감소될 수 있다. Referring to Fig. 13, the gate of the pull-up transistor T6 is connected to the Q node of the GIP circuit. The capacitor Cq is connected between the Q node and the output terminal, that is, between the gate and the source of the pull-up transistor T6. A capacitor Cclk is present between the drain and the gate of the pull-up transistor T6. Capacitor Cclk may be the gate-drain parasitic capacitance of pull-up transistor T6. The ripple of the Q node is given by the following equation. In the formulas below, "Cextra" is the parasitic capacitance other than Cclk. A ripple may be generated in the voltage of the Q node every time the shift clock CLK is generated. This ripple can be reduced by the capacitor Cq.

Figure 112016111439583-pat00001
Figure 112016111439583-pat00001

도 14 내지 도 25는 도 12에 도시된 GIP 회로의 동작을 보여 주는 도면들이다. 도 14 내지 도 17은 Q 노드 및 Qh 노드의 제1 프리 차징(pre-charging) 구간을 보여 주는 도면들이다. 도 18 및 도 19는 Q 노드의 부트스트랩(Bootstrap) 구간을 보여 주는 도면들이다. 도 20 및 도 21는 Q 노드의 제2 프리 차징 구간을 보여 주는 도면들이다. 도 22 내지 도 25는 Q 노드, Qh 노드 및 Qb 노드의 전압 유지(holding) 구간을 보여 주는 도면들이다.14 to 25 are diagrams showing the operation of the GIP circuit shown in FIG. FIGS. 14 through 17 are diagrams showing a first pre-charging period of the Q node and the Qh node. FIG. 18 and 19 are diagrams showing a bootstrap section of a Q node. 20 and 21 are views showing a second precharging period of the Q node. 22 to 25 are diagrams showing a voltage holding period of the Q node, the Qh node, and the Qb node.

도 14 및 도 15를 참조하면, GIP 회로의 제n 스테이지에 캐리 신호(Cout(n-3))의 VGH 전압이 입력되면 TFT(T1. T1A, T5)가 턴-온되어 Q 노드와 Qh 노드의 전압이 캐리 신호(Cout(n-3))의 VGH 만큼 프리 차징됨과 동시에 Qb 노드가 방전된다. 그 결과, TFT(T3q, T4q,T5, T5q, T6cr, T6)가 턴-온된다. TFT(T41)은 다이오드로 동작하여 GVDD에 VGH가 인가되는 동안 온 상태를 유지한다. 14 and 15, when the VGH voltage of the carry signal Cout (n-3) is input to the n-th stage of the GIP circuit, the TFTs (T1. T1A and T5) are turned on, Is precharged by VGH of the carry signal Cout (n-3) and the Qb node is discharged. As a result, the TFTs (T3q, T4q, T5, T5q, T6cr, T6) are turned on. The TFT T41 operates as a diode and maintains the ON state while VGH is applied to the GVDD.

도 16 및 도 17을 참조하면, 캐리 신호(Cout(n-3))의 전압이 VGL로 낮아진다. 그 결과, TFT(T1. T1A, T5)가 턴-오프되고, Q 노드, Qh 노드 및 Qb 노드가 플로팅(floating) 상태로 되기 때문에 그 노드들의 전압이 이전 상태를 유지한다. 16 and 17, the voltage of the carry signal Cout (n-3) is lowered to VGL. As a result, since the TFTs T1. T1A and T5 are turned off and the Q node, the Qh node and the Qb node are brought into a floating state, the voltages of the nodes maintain their previous states.

도 18 및 도 19를 참조하면, GIP 회로의 제n 스테이지에 시프트 클럭(SCCLK, CRCLK)의 VGH 전압이 입력된다. 그 결과, 부트스트래핑에 의해 시프트 클럭(SCCLK, CRCLK)의 VGH 전압으로 Q 노드의 전압이 VGH 보다 더 높은 전압으로 상승하여 풀업 트랜지스터들(T6, T6cr)의 드레인-소스 간 전류(Ids)가 상승하여 출력 단자의 전압을 높인다. 이 때, 제n 스테이지로부터 게이트 펄스(Scout(n))와 캐리 신호(Cout(n))가 출력된다. 18 and 19, the VGH voltage of the shift clocks SCCLK and CRCLK is input to the n-th stage of the GIP circuit. As a result, the voltage of the Q node rises to a voltage higher than VGH by the VGH voltage of the shift clocks (SCCLK, CRCLK) by bootstrapping and the drain-source current Ids of the pull-up transistors T6 and T6cr rises Thereby increasing the voltage of the output terminal. At this time, the gate pulse Scout (n) and the carry signal Cout (n) are outputted from the n-th stage.

도 20 및 도 21을 참조하면, 시프트 클럭(SCCLK, CRCLK)의 전압이 VGL로 낮아진다. 그 결과, Q 노드의 전압은 VGH로 낮아지고, Qb 노드의 전압은 VGL을 유지한다. Qh 노드의 전압은 VGH로 유지된다. 20 and 21, the voltage of the shift clocks SCCLK and CRCLK is lowered to VGL. As a result, the voltage of the Q node is lowered to VGH, and the voltage of the Qb node is maintained at VGL. The voltage at the Qh node is maintained at VGH.

도 22 및 도 23을 참조하면, GIP 회로의 제n 스테이지에 캐리 신호(Cout(n+3))의 VGH 전압이 입력된다. 이 때, TFT(T3n, T3Na)가 턴-온되어 Q 노드와 Qh 노드가 방전되어 TFT(T3q, T4q, T6, T6cr)가 턴-오프되고, Qb 노드가 충전되어 TFT(T3, T3A, T7, T7cr)이 턴-온된다. 그 결과, 게이트 펄스(Scout(n))의 전압이 VGL0로 낮아지고, 캐리 신호(Cout(n))의 전압이 VGL2까지 낮아진다. 22 and 23, the VGH voltage of the carry signal Cout (n + 3) is input to the n-th stage of the GIP circuit. At this time, the TFTs T3n and T3Na are turned on and the Q and Qh nodes are discharged to turn off the TFTs T3q, T4q, T6 and T6cr, and the Qb node is charged to form the TFTs T3, T3A and T7 , T7cr) are turned on. As a result, the voltage of the gate pulse Scout (n) is lowered to VGL0 and the voltage of the carry signal Cout (n) is lowered to VGL2.

도 24 및 도 25를 참조하면, 캐리 신호(Cout(n+3))의 전압이 VGL로 낮아진다. 이 때, TFT(T3n, T3Na)가 턴-오프된다. Q 노드, Qh 노드, 및 Qb 노드는 플로팅 상태로 된다. 그 결과, 게이트 펄스(Scout(n))의 전압이 VGL0로, 캐리 신호(Cout(n))의 전압이 VGL2로 유진된다. Referring to Figs. 24 and 25, the voltage of the carry signal Cout (n + 3) is lowered to VGL. At this time, the TFTs T3n and T3Na are turned off. The Q node, the Qh node, and the Qb node are put into a floating state. As a result, the voltage of the gate pulse Scout (n) is discharged to VGL0 and the voltage of the carry signal Cout (n) is discharged to VGL2.

도 26은 본 발명의 다른 실시에에 따른 픽셀 구조를 보여 주는 도면이다. 도 27은 도 26에 도시된 정전기 보호소자(ESD)의 일 예를 보여 주는 회로도이다. 26 is a diagram showing a pixel structure according to another embodiment of the present invention. 27 is a circuit diagram showing an example of the electrostatic discharge protection element (ESD) shown in Fig.

도 26 및 도 27을 참조하면, 서브 픽셀들 각각에 GIP 회로부를 분산 배치할 때, 일부 서브 픽셀들에서 GIP 회로를 추가할 필요가 없어 그 서브 픽셀에서 여유 공간이 존재할 수 있다. 이 경우, 일부 서브 픽셀에 도 27과 같은 정전기 소자(ESD)가 배치될 수 있다. 일반적으로, 정전기 보호 소자(ESD)는 표시패널의 베젤 영역에 배치되기 때문에 네로우 베젤 설계에서 제약 요인으로 작용한다. 이러한 정전기 보호 소자(ESD)가 액티브 영역 내의 서브 픽셀들에 배치되면 네로우 베젤 설계에 더욱 유리하다. Referring to FIGS. 26 and 27, when GIP circuit portions are distributedly arranged in each of the subpixels, it is not necessary to add GIP circuits in some subpixels, so that there is free space in the subpixels. In this case, an electrostatic device (ESD) as shown in Fig. 27 may be disposed in some subpixels. Generally, electrostatic protection devices (ESDs) are placed in the bezel region of a display panel and thus act as constraints in the narrow bezel design. When such an electrostatic discharge protection element (ESD) is disposed in subpixels in the active area, it is more advantageous in a narrow bezel design.

정전기 보호 소자는 표시패널(PNL)의 신호 배선(DL/GL)과 그라운드 배선(GND) 사이에 연결된다. 정전기 보호 소자(ESD)가 배치되는 서브 픽셀에서 OLED의 애노드(ANO)와 유기 화합물층(OL)은 픽셀 회로부(PIX(i+1, j))와 ESD 보호 소자 영역 위에서 픽셀 회로부(PIX(i+1, j))와 ESD 보호 소자를 덮는 구조로 패터닝될 수 있다. 따라서, 이 서브 픽셀에서 개구율과 발광 영역의 감소가 없다. 이 서브 픽셀에서 개구율과 발광 영역은 픽셀 회로부(PIX(i+1, j)) 보다 커질 수 있다. The electrostatic protection element is connected between the signal wiring DL / GL of the display panel PNL and the ground wiring GND. The anode ANO and the organic compound layer OL of the OLED in the subpixel in which the electrostatic protection element ESD is disposed are connected to the pixel circuit portion PIX (i + 1, j) on the ESD protection element region and the pixel circuit portion PIX 1, j) and the ESD protection element. Therefore, there is no decrease in the aperture ratio and the luminescent region in this subpixel. In this subpixel, the aperture ratio and the light emitting region may be larger than the pixel circuit portion PIX (i + 1, j).

정전기 보호 소자(ESD)는 도 27과 같은 회로로 구현될 수 있으나 이에 한정되지 않는다. 도 27의 예에서, 정전기 보호 소자(ESD)는 2 개의 스위칭 TFT(71, 72)와 1개의 이퀄라이저 TFT(73)를 포함한다. 제1 및 제2 스위칭 TFT(71, 72)는 다이오드로 동작하여 동시에 양방향으로 전류가 흐르는 현상을 차단한다. 이퀄라이저 TFT(T73)는 제1 및 제2 스위칭 TFT들(71, 72) 사이에 배치된다. The electrostatic discharge protection element (ESD) can be implemented by a circuit as shown in FIG. 27, but is not limited thereto. In the example of Fig. 27, the electrostatic protection element (ESD) includes two switching TFTs 71 and 72 and one equalizer TFT 73. Fig. The first and second switching TFTs 71 and 72 operate as diodes to block the current flowing in both directions at the same time. The equalizer TFT (T73) is disposed between the first and second switching TFTs (71, 72).

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

PNL : 표시패널 SIC : 소스 드라이브 IC
GIP, GIP A, GIP B : GIP 회로부 PIX : 픽셀 회로부PNL: Display panel SIC: Source drive IC
GIP, GIP A, GIP B: GIP circuit part PIX: Pixel circuit part

Claims (20)

데이터 라인들과 게이트 라인들이 교차되고, 매트릭스 형태로 배치된 픽셀들을 포함한 액티브 영역; 및
상기 액티브 영역 내에 분산 배치되어 상기 게이트 라인들에 게이트 펄스를 공급하는 시프트 레지스터를 포함하고,
상기 픽셀들 각각은 컬러가 다른 다수의 서브 픽셀들을 포함하고,
상기 서브 픽셀들 중 적어도 하나는,
발광소자를 구동하는 제1 회로부와, 상기 시프트 레지스터의 일부를 포함한 제2 회로부로 분할되고,
상기 발광 소자의 애노드가 상기 제1 회로부와 상기 제2 회로부 위에서 상기 제1 회로부와 상기 제2 회로부를 덮고,
상기 애노드의 패턴 크기가 상기 제1 회로부 보다 큰 표시패널.An active region where the data lines and the gate lines are crossed, and including pixels arranged in a matrix form; And
And a shift register which is disposed in the active region and supplies gate pulses to the gate lines,
Each of the pixels including a plurality of subpixels of different colors,
At least one of the sub-
A first circuit part for driving the light emitting element, and a second circuit part including a part of the shift register,
The anode of the light emitting element covers the first circuit portion and the second circuit portion on the first circuit portion and the second circuit portion,
Wherein a pattern size of the anode is larger than that of the first circuit portion. 제 1 항에 있어서,
상기 제1 회로부를 구성하는 트랜지스터들과 데이터 라인들은 상기 제2 회로부를 구성하는 트랜지스터들과 클럭 배선들로부터 공간적으로 분리되는 표시패널.The method according to claim 1,
Wherein the transistors and the data lines constituting the first circuit part are spatially separated from the transistors and the clock lines constituting the second circuit part. 제 1 항에 있어서,
상기 발광소자는,
상기 제1 회로부의 트랜지스터들과 상기 제2 회로부의 트랜지스터들 위에 배치된 애노드, 상기 애노드 위에 적층된 유기 화합물층, 상기 유기 화합물층 위에 배치된 캐소드를 포함하고,
상기 유기 화합물층의 발광층으로부터 발산된 빛이 상기 애노드에서 반사되어 상기 캐소드를 통해 외부로 방출되는 표시패널.The method according to claim 1,
The light-
An anode disposed over the transistors of the first circuit portion and the transistors of the second circuit portion, an organic compound layer stacked on the anode, and a cathode disposed on the organic compound layer,
Wherein light emitted from the light emitting layer of the organic compound layer is reflected by the anode and is emitted to the outside through the cathode. 삭제delete 제 1 항에 있어서,
상기 애노드 패턴이 상기 제1 회로부와 상기 제2 회로부 위에서 연속적으로 연결되는 표시패널.The method according to claim 1,
And the anode pattern is continuously connected to the first circuit portion and the second circuit portion. 제 3 항에 있어서,
상기 애노드의 패턴과 상기 유기 화합물층의 패턴 각각의 크기가 상기 제1 회로부 보다 큰 표시패널.The method of claim 3,
Wherein a size of each of the pattern of the anode and the pattern of the organic compound layer is larger than that of the first circuit portion. 제 6 항에 있어서,
상기 발광소자는,
상기 애노드 패턴과 상기 유기 화합물층의 패턴 각각이 상기 제1 회로부와 상기 제2 회로부 위에서 연속적으로 연결되는 표시패널.The method according to claim 6,
The light-
Wherein each of the patterns of the anode pattern and the organic compound layer is continuously connected to the first circuit portion and the second circuit portion. 제 1 항에 있어서,
상기 제2 회로부는,
상기 게이트 펄스의 전압을 올리는 풀업 트랜지스터;
상기 풀업 트랜지스터의 게이트에 연결된 Q 노드;
상기 게이트 펄스가 출력되는 출력 단자; 및
상기 Q 노드와 상기 출력 단자 사이에 연결된 커패시터를 포함하고,
상기 커패시터가 상기 게이트 라인 상에 배치되는 표시패널.The method according to claim 1,
Wherein the second circuit unit comprises:
A pull-up transistor for raising a voltage of the gate pulse;
A Q node connected to the gate of the pull-up transistor;
An output terminal through which the gate pulse is output; And
And a capacitor connected between the Q node and the output terminal,
And the capacitor is disposed on the gate line. 제 8 항에 있어서,
상기 Q 노드가 상기 게이트 라인 위에 배치되는 표시패널.9. The method of claim 8,
And the Q node is disposed above the gate line. 제 1 항에 있어서,
상기 제2 회로부는,
상기 게이트 펄스의 전압을 올리는 풀업 트랜지스터;
상기 풀업 트랜지스터의 게이트에 연결된 Q 노드;
상기 게이트 펄스의 전압을 낮추는 풀다운 트랜지스터;
상기 풀다운 트랜지스터의 게이트에 연결된 Qb 노드;
상기 풀업 트랜지스터와 상기 풀다운 트랜지스터 사이에 형성되어 상기 게이트 펄스가 출력되는 출력 단자; 및
상기 Q 노드와 상기 출력 단자 사이에 연결된 커패시터를 포함하고,
상기 Q 노드와 상기 Qb 노드가 상기 게이트 라인 상에 배치되는 표시패널.The method according to claim 1,
Wherein the second circuit unit comprises:
A pull-up transistor for raising a voltage of the gate pulse;
A Q node connected to the gate of the pull-up transistor;
A pull-down transistor for lowering the voltage of the gate pulse;
A Qb node coupled to the gate of the pull-down transistor;
An output terminal formed between the pull-up transistor and the pull-down transistor to output the gate pulse; And
And a capacitor connected between the Q node and the output terminal,
And the Q node and the Qb node are disposed on the gate line. 제 10 항에 있어서,
상기 커패시터가 상기 게이트 라인 위에 배치되는 표시패널.11. The method of claim 10,
Wherein the capacitor is disposed above the gate line. 데이터 라인들과 게이트 라인들이 교차되고, 매트릭스 형태로 배치된 픽셀들을 포함한 액티브 영역;
상기 액티브 영역 내에 분산 배치되어 상기 게이트 라인들에 게이트 펄스를 공급하는 시프트 레지스터; 및
상기 데이터 라인들과 상기 게이트 라인들에 연결된 정전기 보호 소자를 포함하고,
상기 픽셀들 각각은 컬러가 다른 다수의 서브 픽셀들을 포함하고,
상기 서브 픽셀들은
제1 발광소자를 구동하는 제1 회로부와, 상기 시프트 레지스터의 일부를 포함한 제2 회로부로 분할된 제1 서브 픽셀; 및
제2 발광소자를 구동하는 제3 회로부와 상기 정전기 보호 소자를 포함한 제4 회로부로 분할된 제2 서브 픽셀을 포함하고,
상기 제1 발광 소자의 애노드가 상기 제1 회로부와 상기 제2 회로부 위에서 상기 제1 회로부와 상기 제2 회로부를 덮고,
상기 제2 발광 소자의 애노드가 상기 제3 회로부와 상기 제4 회로부 위에서 상기 제3 회로부와 상기 제4 회로부를 덮는 표시패널.An active region where the data lines and the gate lines are crossed, and including pixels arranged in a matrix form;
A shift register which is disposed in the active region and supplies gate pulses to the gate lines; And
And an electrostatic protection element connected to the data lines and the gate lines,
Each of the pixels including a plurality of subpixels of different colors,
The sub-
A first subpixel divided into a first circuit part driving a first light emitting element and a second circuit part including a part of the shift register; And
A third circuit part for driving the second light emitting element, and a second subpixel divided into a fourth circuit part including the electrostatic protection element,
Wherein an anode of the first light emitting element covers the first circuit portion and the second circuit portion on the first circuit portion and the second circuit portion,
And the anode of the second light emitting element covers the third circuit portion and the fourth circuit portion above the third circuit portion and the fourth circuit portion. 데이터 라인들과 게이트 라인들이 교차되고, 매트릭스 형태로 배치된 픽셀들을 포함한 액티브 영역,
상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로; 및
상기 게이트 라인들에 게이트 펄스를 순차적으로 공급하는 게이트 구동회로를 구비하고,
상기 게이트 구동회로는 상기 액티브 영역 내에 분산 배치되어 상기 게이트 라인들에 게이트 펄스를 공급하는 시프트 레지스터를 포함하고,
상기 픽셀들 각각은 컬러가 다른 다수의 서브 픽셀들을 포함하고,
상기 서브 픽셀들 중 적어도 하나는,
발광소자를 구동하는 제1 회로부와, 상기 시프트 레지스터의 일부를 포함한 제2 회로부로 분할되고,
상기 발광 소자의 애노드가 상기 제1 회로부와 상기 제2 회로부 위에서 상기 제1 회로부와 상기 제2 회로부를 덮고,
상기 애노드의 패턴 크기가 상기 제1 회로부 보다 큰 전계 발광 표시장치.Data lines and gate lines are crossed, an active region including pixels arranged in a matrix form,
A data driving circuit for supplying a data voltage to the data lines; And
And a gate driving circuit for sequentially supplying gate pulses to the gate lines,
Wherein the gate driving circuit includes a shift register which is disposed in the active region and supplies gate pulses to the gate lines,
Each of the pixels including a plurality of subpixels of different colors,
At least one of the sub-
A first circuit part for driving the light emitting element, and a second circuit part including a part of the shift register,
The anode of the light emitting element covers the first circuit portion and the second circuit portion on the first circuit portion and the second circuit portion,
Wherein a pattern size of the anode is larger than that of the first circuit portion. 제 13 항에 있어서,
상기 발광소자는,
상기 제1 회로부의 트랜지스터들과 상기 제2 회로부의 트랜지스터들 위에 배치된 애노드, 상기 애노드 위에 적층된 유기 화합물층, 상기 유기 화합물층 위에 배치된 캐소드를 포함하고,
상기 유기 화합물층의 발광층으로부터 발산된 빛이 상기 애노드에서 반사되어 상기 캐소드를 통해 외부로 방출되는 전계 발광 표시장치.14. The method of claim 13,
The light-
An anode disposed over the transistors of the first circuit portion and the transistors of the second circuit portion, an organic compound layer stacked on the anode, and a cathode disposed on the organic compound layer,
Wherein light emitted from the light emitting layer of the organic compound layer is reflected by the anode and is emitted to the outside through the cathode. 삭제delete 제 13 항에 있어서,
상기 제2 회로부는,
상기 게이트 펄스의 전압을 올리는 풀업 트랜지스터;
상기 풀업 트랜지스터의 게이트에 연결된 Q 노드;
상기 게이트 펄스가 출력되는 출력 단자; 및
상기 Q 노드와 상기 출력 단자 사이에 연결된 커패시터를 포함하고,
상기 커패시터가 상기 게이트 라인 상에 배치되는 전계 발광 표시장치.14. The method of claim 13,
Wherein the second circuit unit comprises:
A pull-up transistor for raising a voltage of the gate pulse;
A Q node connected to the gate of the pull-up transistor;
An output terminal through which the gate pulse is output; And
And a capacitor connected between the Q node and the output terminal,
And the capacitor is disposed on the gate line. 제 16 항에 있어서,
상기 Q 노드가 상기 게이트 라인 위에 배치되는 전계 발광 표시장치.17. The method of claim 16,
And the Q node is disposed on the gate line. 제 13 항에 있어서,
상기 제2 회로부는,
상기 게이트 펄스의 전압을 올리는 풀업 트랜지스터;
상기 풀업 트랜지스터의 게이트에 연결된 Q 노드;
상기 게이트 펄스의 전압을 낮추는 풀다운 트랜지스터;
상기 풀다운 트랜지스터의 게이트에 연결된 Qb 노드;
상기 풀업 트랜지스터와 상기 풀다운 트랜지스터 사이에 형성되어 상기 게이트 펄스가 출력되는 출력 단자; 및
상기 Q 노드와 상기 출력 단자 사이에 연결된 커패시터를 포함하고,
상기 Q 노드와 상기 Qb 노드가 상기 게이트 라인 상에 배치되는 전계 발광 표시장치.14. The method of claim 13,
Wherein the second circuit unit comprises:
A pull-up transistor for raising a voltage of the gate pulse;
A Q node connected to the gate of the pull-up transistor;
A pull-down transistor for lowering the voltage of the gate pulse;
A Qb node coupled to the gate of the pull-down transistor;
An output terminal formed between the pull-up transistor and the pull-down transistor to output the gate pulse; And
And a capacitor connected between the Q node and the output terminal,
And the Q node and the Qb node are disposed on the gate line. 제 18 항에 있어서,
상기 커패시터가 상기 게이트 라인 위에 배치되는 전계 발광 표시장치.19. The method of claim 18,
And the capacitor is disposed on the gate line. 데이터 라인들과 게이트 라인들이 교차되고, 매트릭스 형태로 배치된 픽셀들을 포함한 액티브 영역,
상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로;
상기 게이트 라인들에 게이트 펄스를 순차적으로 공급하는 게이트 구동회로; 및
상기 데이터 라인들과 상기 게이트 라인들에 연결된 정전기 보호 소자를 구비하고,
상기 게이트 구동회로는,
상기 액티브 영역 내에 분산 배치되어 상기 게이트 라인들에 게이트 펄스를 공급하는 시프트 레지스터를 포함하고,
상기 픽셀들 각각은 컬러가 다른 다수의 서브 픽셀들을 포함하고,
상기 서브 픽셀들은
제1 발광소자를 구동하는 제1 회로부와, 상기 시프트 레지스터의 일부를 포함한 제2 회로부로 분할된 제1 서브 픽셀; 및
제2 발광소자를 구동하는 제3 회로부와 상기 정전기 보호 소자를 포함한 제4 회로부로 분할된 제2 서브 픽셀을 포함하고,
상기 제1 발광 소자의 애노드가 상기 제1 회로부와 상기 제2 회로부 위에서 상기 제1 회로부와 상기 제2 회로부를 덮고,
상기 제2 발광 소자의 애노드가 상기 제3 회로부와 상기 제4 회로부 위에서 상기 제3 회로부와 상기 제4 회로부를 덮는 전계 발광 표시장치.Data lines and gate lines are crossed, an active region including pixels arranged in a matrix form,
A data driving circuit for supplying a data voltage to the data lines;
A gate driving circuit for sequentially supplying gate pulses to the gate lines; And
And an electrostatic protection element connected to the data lines and the gate lines,
The gate drive circuit includes:
And a shift register which is disposed in the active region and supplies gate pulses to the gate lines,
Each of the pixels including a plurality of subpixels of different colors,
The sub-
A first subpixel divided into a first circuit part driving a first light emitting element and a second circuit part including a part of the shift register; And
A third circuit part for driving the second light emitting element, and a second subpixel divided into a fourth circuit part including the electrostatic protection element,
Wherein an anode of the first light emitting element covers the first circuit portion and the second circuit portion on the first circuit portion and the second circuit portion,
And an anode of the second light emitting element covers the third circuit portion and the fourth circuit portion on the third circuit portion and the fourth circuit portion.
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