KR101857124B1 - 번인 테스터용 테스트보드 - Google Patents

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KR101857124B1
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Abstract

본 발명은 번인 테스터용 테스트보드에 관한 것으로, 패키지된 반도체 소자에 전원을 인가하고 작동시킬 때 반도체소자의 열 스트레스에 대한 신뢰성을 테스트하기 위한 번인 테스터(Burn-In Tester)의 테스트보드에 관한 것이다.
상술한 바에 의하면, 입출력 테스트 속도를 고속으로 유지하면서도 테스트기판의 품질을 향상시킬 수 있고, 또한 옵션보드를 사용함에 따라 다양한 형태의 선로를 구성할 수 있게 하여 다양한 종류의 반도체 소자를 한 종류의 메인보드로 구성할 수 있게 하여 생산자와 사용자간의 생산성 향상에 기여할 수 있는 효과가 있다.

Description

번인 테스터용 테스트보드{Test board for burn-in testing}
본 발명은 번인 테스터용 테스트보드에 관한 것으로, 더욱 상세하게는 패키지된 반도체 소자에 전원을 인가하고 작동시킬 때 반도체소자의 열 스트레스에 대한 신뢰성을 테스트하기 위한 번인 테스터(Burn-In Tester)의 테스트보드에 관한 것이다.
반도체 소자는 생산된 후 여러 가지 테스트를 거치게 되는데, 번인 테스트는 반도체소자들에 전기적 신호를 인가하고 작동시킬 때 반도체소자가 열 스트레스에 얼마나 잘 견딜수 있는 가를 확인하는 테스트이다. 그리고 이러한 번인 테스트를 실시하는 장비가 번인 테스터인 것이다.
번인 테스터는 반도체소자를 수용하는 번인 챔버와, 번인 챔버에 수용된 반도체 소자들에 테스트 신호를 인가한 후 피드백(Feed back)되는 결과 신호를 판독하기 위한 테스터기판이 수용되는 테스터 챔버를 구비한다.
반도체소자들은 다수 개가 한꺼번에 테스트될 수 있도록 테스트보드에 행렬형태로 적재되어진 채로 번인 챔버에 수용되며, 처리용량을 더욱 높이기 위해 번인 챔버에는 여러 개의 테스트보드가 함께 수용되는 구조를 가진다. 그리고 테스트보드에 적재된 반도체소자들은 테스트보드에 구비된 보드 커넥터에 의해 테스터 기판과 전기적으로 연결된다.
테스트 보드는 기술이 발전함에 따라 반도체 소자의 Ball 크기 및 간격이 미세해지고, 이로 인해 대면적의 메인보드에 반도체 소자용 테스트 소켓을 사용함에 따라 회로기판의 제작 품질에 영향을 주게 되었고, 해당 품질문제를 해결하기 위해 개발된 것이다.
종래, 국내공개실용신안 제1999-004919호에 제시된 바와 같이, 복수 개의 소켓, 회로 기판 및 커넥터 등을 가진다. 그리고 이와 같은 구조의 테스트보드에 따르면 커넥터를 통해 테스터 기판으로부터 오는 테스트 신호가 회로 기판에 있는 전기 회로를 통해 반도체 소자가 적재된 각각의 소켓에 적재된 반도체 소자로 인가되게 된다.
그런데, 종래에는 커넥터를 통해 테스터 기판으로부터 오는 테스트 신호가 트리 구조의 전기 회로를 따라 각각의 소켓에 적재된 반도체소자들로 인가되며, 이때 트리 구조에서 오는 방사로 인해 테스트 신호가 약해지고, 이러한 점은 반도체소자의 반응속도를 느리게 하여 처리속도를 떨어뜨리는 문제가 있다.
본 발명의 목적은 전술한 점들을 감안하여 안출된 것으로, 반도체 소자의 반응속도에 따른 입출력 테스트 속도는 고속으로 유지하면서, 테스트 기판의 품질을 향상시킬 수 있는 번인 테스터용 테스트보드를 제공함에 있다.
또한, 고정된 형태의 전송선로의 구조로 지정된 반도체 소자를 사용하는 것에서 옵션보드를 사용함에 따라 다양한 형태의 선로를 구성할 수 있도록 하는 번인 테스터용 테스트보드를 제공함에 있다.
이러한 기술적 과제를 달성하기 위한 본 발명은 테스트될 반도체 소자가 적재되며, 행렬 형태로 마련되는 복수 개의 소켓; 테스터 기판 측으로부터 오는 테스트 신호를 상기 복수 개의 소켓으로 인가시키기 위한 전송 선로 그룹들을 가지는 전기회로가 구비되는 메인보드; 상기 메인보드의 일측에 결합되며, 테스터 기판측과 전기적으로 연결되는 커넥터;를 포함하며, 상기 복수개의 소켓 중 동일 열에 속한 소켓들은 하나의 전송 선로 그룹 상에 함께 배치되는 플라이 바이 구조를 가지며, 상기 메인보드 상에 배치되는 서브보드;를 더 포함하며, 상기 서브보드 상에 터미네이션이 별도의 옵션 서브보드로 구성될 수 있다.
바람직하게 옵션 서브보드는 서브보드와 연결되어 상기 테스트 신호의 리턴을 터미네이션 처리하는 리턴 터미네이션 서브보드;를 포함할 수 있다.
또한 바람직하게 옵션 서브보드는 서브보드와 연결되어 테스트 신호를 리턴시키는 리턴 서브보드;를 포함할 수 있다.
또한 바람직하게 옵션 서브보드는 서브보드와 연결되어 테스트 신호를 분기하여 각 서브보드의 해당 열로 전달시키는 바이패스 서브보드;를 포함할 수 있다.
또한 바람직하게 옵션 서브보드는 서브보드와 연결되어 상기 테스트 신호를 터미네이션 처리하는 터미네이션 서브보드;를 포함할 수 있다.
또한 바람직하게 옵션 서브보드는 1열 또는 2열 서브보드와 연결되어 상기 테스트 신호의 리턴을 터미네이션 처리하는 리턴 터미네이션 서브보드, 테스트 신호를 리턴시키는 리턴 서브보드, 테스트 신호를 분기하여 각 서브보드의 해당 열로 전달시키는 바이패스 서브보드, 테스트 신호를 터미네이션 처리하는 터미네이션 서브보드 중 적어도 어느 하나 이상을 포함하여 배치될 수 있다.
또한 메인보드 상에 배치되는 서브보드는 회로 기판의 전송 선로 그룹들 각각에 적어도 1개 또는 2개 열의 소켓이 배치될 수 있다.
또한 바람직하게 반도체 소자는 입출력 신호 및 선택 신호의 끝단이 터미네이션 처리되고, 이때 터미네이션의 위치는 메인보드 또는 서브보드 끝단 또는 서브보드의 임의의 위치에 배치될 수 있다.
그리고 바람직하게 반도체 소자의 선택 신호의 배치를 전송선로와 동일 배치하되, 홀수와 짝수를 나누어 다르게 신호를 구분하여 배치할 수 있다.
상술한 바에 의하면, 입출력 테스트 속도를 고속으로 유지하면서도 테스트기판의 품질을 향상시킬 수 있는 효과가 있다.
또한 옵션보드를 사용함에 따라 다양한 형태의 선로를 구성할 수 있게 하여 다양한 종류의 반도체 소자를 한 종류의 메인보드로 구성할 수 있게 하여 생산자와 사용자간의 생산성 향상에 기여할 수 있는 효과가 있다.
도 1은 종래기술에 따른 테스트신호의 인가를 설명하기 위한 예시도이고,
도 2는 테스트신호의 인가를 설명하기 위한 참조도이며,
도 3은 도 2에 따른 테스트신호의 인가를 설명하는데 참조하기 위한 예시도이고,
도 4는 도2, 도 3에 따른 서브보드를 설명하는데 참조하기 위한 예시도이며,
도 5는 테스트 보드의 서브보드와 옵션보드의 형태를 설명하기 위한 예시도이고,
도 6은 도 5에 따른 테스트 신호 및 전원/선택 신호의 인가를 설명하는데 참조하기 위한 예시도이며,
도 7은 본 발명의 일실시예에 따른 테스트보드의 메인보드와 서브보드의 조립에 관한 정면도이고,
도 8은 본 발명의 일실시예에 따른 테스트보드의 메인보드와 서브보드의 조립에 관한 측면도이며,
도 9는 보드 종류별 종단 터미네이션 위치에 대한 예시도이고,
도 10은 2열 서브보드를 사용하며, 옵션 서브보드를 사용하는 구조를 나타낸 예시도이며,
도 11은 1열 서브보드를 사용하며, 옵션 서브보드를 사용하는 구조를 나타낸 예시도이다.
본 발명의 구체적 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
본 발명의 일실시예에 따르면, 기술이 향상되면서 부수적으로 필요하게 되는 fine pitch에 대한 적용 개념의 방식으로 고속 처리에 대한 개념을 유지하면서, 넓은 test board 회로기판 상에 작은 ball pitch를 갖는 반도체 소자를 사용할 수 있고, PCB의 생산성 향상을 할 수 있는 특징이 있다.
또한 테스트신호의 플라이 바이 구조에 의해 테스트 신호가 반도체 소자로 인가되기 때문에 반도체 소자의 반응속도가 빨라 고속의 데이터 처리가 가능하게 되고, Ball 크기 및 간격이 미세한 반도체 소자의 고속 처리가 가능하게 되어 테스트 보드 및 반도체 소자의 품질 및 성능을 향상시킬 수 있게 된다.
또한 메인 보드의 혼용으로 수명이 다한 서브보드와 옵션보드의 교체로 새로운 반도체 소자를 테스트할 수 있게 하는 효과가 있으며, 이로 인한 불필요한 투자를 줄이게 하는 이익 증대에 효과가 있게 된다.
본 발명의 일실시예에 따른 번인 테스터용 테스트 보드는 소켓(210), 메인보드(220), 커넥터(230)를 포함하며, 복수개의 소켓 중 동일 열에 속한 소켓들은 하나의 전송 선로 그룹 상에 함께 배치되는 플라이 바이(Fly by) 구조를 가지며, 메인보드 상에 배치되는 서브보드와 이러한 서브보드 상에 터미네이션이 별도의 옵션 서브보드로 구성될 수 있다.
소켓(210)은 테스트될 반도체 소자가 적재되며, 행렬 형태로 마련되어 복수개로 형성될 수 있다.
메인보드(220)는 테스터 기판 측으로부터 오는 테스트 신호를 상기 복수 개의 소켓으로 인가시키기 위한 전송 선로 그룹들을 가지는 전기회로가 구비될 수 있다.
여기서, 메인보드(220) 상에 서브보드가 배치되고, 이러한 서브보드 상에 터미네이션이 별도의 옵션 서브보드로 구성될 수 있다.
본 실시예에 따른 옵션 서브보드는 리턴 터미네이션 서브보드(310), 리턴 서브보드(320), 바이패스 서브보드(330), 터미네이션 서브보드(340)를 포함할 수 있다.
리턴 터미네이션 서브보드(310)는 서브보드와 연결되어 상기 테스트 신호의 리턴을 터미네이션 처리하는 구성이다.
리턴 서브보드(320)는 서브보드와 연결되어 테스트 신호를 리턴시키는 구성이다.
바이패스 서브보드(330)는 서브보드와 연결되어 테스트 신호를 분기하여 각 서브보드의 해당 열로 전달시키는 구성이다.
터미네이션 서브보드(340)는 서브보드와 연결되어 상기 테스트 신호를 터미네이션 처리하는 구성이다.
이러한 옵션 서브보드는 1열 또는 2열 서브보드와 연결되어 상기 테스트 신호의 리턴을 터미네이션 처리하는 리턴 터미네이션 서브보드, 테스트 신호를 리턴시키는 리턴 서브보드, 테스트 신호를 분기하여 각 서브보드의 해당 열로 전달시키는 바이패스 서브보드, 테스트 신호를 터미네이션 처리하는 터미네이션 서브보드 중 적어도 어느 하나 이상을 포함하여 배치될 수 있다.
또한 메인보드 상에 배치되는 서브보드는 회로 기판의 전송 선로 그룹들 각각에 적어도 1개 또는 2개 열의 소켓이 배치되며, 반도체 소자는 신호 품질 향상을 위해 입출력 신호 및 선택 신호의 전송 선로들의 끝단이 터미네이션 처리되어 있는 것이 바람직하다.
이때 터미네이션 위치는 메인보드 또는 서브보드 끝단 또는 서브보드의 임의의 위치에 배치될 수 있다.
또한 반도체 소자의 선택 신호의 배치를 전송선로와 동일 배치하되, 홀수와 짝수를 나누어 다르게 신호를 구분하여 배치할 수 있다.
커넥터(230)는 메인보드의 일측에 결합되며, 테스터 기판측과 전기적으로 연결될 수 있다.
도 5는 본 발명의 일실시예에 따른 번인 테스터용 테스트보드에 대한 개략적인 개념도이다. 도 5에 도시된 바와 같이, 본 실시예에 따른 테스트보드(200)는 복수개의 소켓(210), 메인보드(220), 1열 서브보드(250) 또는 2열 서브보드(260), 다양한 옵션보드(310,320,330,340) 및 커넥터(230,240)를 포함하여 구성된다.
복수 개의 소켓(210) 각각에는 테스트될 반도체소자(D)가 적재되며, 행렬 형태로 메인보드 회로기판(220)상에 설치된다.
메인보드 회로 기판(220)은 테스터 기판 측으로부터 오는 테스트 신호(반도체 소자가 동작하도록 하는 신호)를 1열 서브보드(250) 또는 2열 서브보드(260)의 회로 기판에 전달한다.
이러한 서브보드의 회로 기판(250,260)은 복수 개의 소켓(210)에 각각 적재된 반도체 소자(D)들로 인가시킨 후, 반도체 소자(D)의 동작에 따라 피드백되는 결과 신호를 테스터 기판(미도시) 측으로 보내기 위한 전송 선로 그룹(Ca 내지 Ch)을 가지는 전기회로를 구비한다.
여기서, 실시예로 1열 서브보드(250)와 2열 서브보드(260)의 회로 기판에 있는 전송 선로 그룹(Ca 내지 Ch)들 각각에는 복수 개의 소켓(210) 중 두 개 열에 속한 소켓(210)들이 함께 배치되었다.
즉, 하나의 전송 선로그룹(Ca 내지 Ch)상에는 두 개 열에 속한 소켓(210)들이 배치되고, 플라이 바이(Fly by) 구조를 취함으로써 테스트 기판으로부터 오는 테스트 신호를 소켓(210)에 적재된 반도체 소자로 인가될 수 있도록 되어 있다.
따라서, 테스터 기판으로부터 오는 테스트 신호가 테스트될 반도체 소자에 인가되면서 2개 열의 소켓(210)들에 각각 적재된 반도체 소자들을 순차적으로 동작시킬 수 있기 때문에 데이터의 고속처리가 가능해진다.
물론, 실시하기에 따라서는 한 개의 열에 속한 소켓(210)들만을 하나의 전송 선로그룹 상에 배치하는 구조를 가지거나 3개 이상의 열에 속한 소켓(210)들을 하나의 전송 그룹 상에 배치하는 구조를 가지도록 할 수도 있는데, 이렇게 몇 개 열에 속한 소켓(D)들을 하나의 전송 선로 그룹 상에 배치하느냐는 문제는 소켓들의 개수나 처리 속도 등을 감안하여 상황에 따라 임의적으로 설계할 수 있을 것이다. 더 나아가 동일 행 또는 열에 서로 속하지 아니한 여러 개의 소켓들을 하나의 전송 선로 그룹상에 플라이 바이(Fly by)구조로 배치하는 것도 얼마든지 고려될 수 있을 것이다.
또한, 전송 선로 그룹(Ca 내지 Cp)들의 끝단은 터미네이션 처리됨으로써 반송파의 발생이 이루어지지 않도록 한다. 이러한 이유는 고속 처리에 따라 결과 신호의 시간 길이가 짧아지기 때문에 신호 왜곡으로 작용하는 반송파의 발생을 방지하기 위함이다.
다양한 전송선로 구조를 구성할 수 있게 하기 위하여 다양한 종류의 옵션보드(310,320,330,340)를 사용할 수 있게 된다. 또 다양한 종류와 크기의 서브보드를 구성할 수 있게 하여, 전체 회로기판의 크기를 반도체소자의 종류에 따라 다양한 크기로 설계하여 회로기판의 생산성을 증대할 수 있는 방안이 된다.
한편, 반도체 소자(D)가 소켓(210)에 적재되게 되면 임피던스가 낮아지는 결과를 가져온다.
따라서, 회로 기판(220)에 있는 전기회로는 복수 개의 소켓(210)이 설치된 설치영역(B)의 임피던스와 커넥터(230)를 통해오는 테스트 신호가 설치영역(B)으로 진입하기 전에 있는 미설치 영역(A)의 임피던스를 서로 다르게 설정해 놓는 것이 바람직하다.
즉, 반도체 소자(D)가 소켓(210)에 적재된 경우 임피던스가 낮아지기 때문에 설치영역(B)의 임피던스를 미설치 영역(A)의 임피던스보다 더 높게 설정해 놓아야 한다.
예를 들어, 미설치 영역(A)의 임피던스가 40 오옴인 경우 설치 영역(B)의 임피던스는 미설치 영역(A)의 임피던스보다 더 높은 60 오옴으로 설정해 놓음으로써, 차후 소켓(210)에 반도체 소자(D)가 적재되었을 때 설치 영역(B)의 임피던스가 20 오옴 낮아져 40 오옴으로 되어 미설치 영역(A)의 임피던스와 동일해질 수 있도록 양 영역(A,B)의 임피던스 차이를 20 오옴으로 가져가는 것이 바람직한 것이다.
커넥터(230)는 테스터 기판 측과 전기적으로 접속되기 위해 마련된다.
종래의 구성을 가지는 테스트보드에 의하면, 도 2에 도시된 바와 같이, 적재된 반도체 소자(D)들 중 이웃하는 2개 열에 속한 반도체 소자(D)들을 대상으로 0번 반도체 소자부터 31번 반도체소자 순으로 선택된 반도체소자들에 대하여 순차적으로 테스트 신호가 인가되어 테스트를 진행할 수 있게 된다.
본 발명의 일실시예에 따르면, 위의 종래의 구성을 기본적으로 따르며, 추가로 기본적인 형태로 메인보드와 서브보드의 구조를 가지며, 테스트 반도체 소자와 구성에 따라 다양한 옵션보드를 사용하여 구성하게 되고, 종단 터미네이션의 위치를 최적화할 수 있게 되어 테스트 속도를 저감시키지 않도록 할 수 있게 된다.
도 5는 테스트 보드의 서브보드와 옵션보드의 형태를 설명하기 위한 예시도이다.
도 5에 도시된 바와 같이, 도 5의 (a)에서 좌측은 1열 서브보드의 측면을 나타낸 것이고, 도 5의 (a)에서 우측은 2열 서브보드의 정면을 나타낸 것이다.
또한 도 5의 (b)는 메인보드의 형태를 나타낸 것이다.
도 6은 도 5에 따른 테스트 신호 및 전원/선택 신호의 인가를 설명하는데 참조하기 위한 예시도이다. 도 6에 도시된 바와 같이 메인보드와 서브보드/옵션보드의 신호 전달을 화살표 표시하였다.
도 7은 본 발명의 일실시예에 따른 테스트보드의 메인보드와 서브보드의 조립에 관한 정면도이고, 도 8은 본 발명의 일실시예에 따른 테스트보드의 메인보드와 서브보드의 조립에 관한 측면도이다.
도 9는 보드 종류별 종단 터미네이션 위치에 대한 예시도이고, 터미네이션이 메인보드나 다양한 서브보드 위에 위치하는 경우를 나타낸 것이다.
도 10은 2열 서브보드를 사용하며, 옵션 서브보드를 사용하는 구조를 나타낸 예시도이고, 도 11은 1열 서브보드를 사용하며, 옵션 서브보드를 사용하는 구조를 나타낸 예시도이다.
도 10과 도 11에 도시된 바와 같이, 1열 서브보드와 2열 서브보드에 터미네이션이 별도의 옵션 서브보드로 구성되어 여러 형태로 사용할 수 있다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
200 : 테스트보드 210 : 소켓
220 : 회로기판(메인보드)
230 : 커넥터(테스트기판/테스트보드 연결)
240 : 커넥터(서브/메인 연결) 250 : 회로기판(2배열 서브보드)
260 : 회로기판(1배열 서브보드) 300 : 터미네이션 회로
310 : 리턴 터미네이션 서브보드 320 : 리턴 서브보드
330 : 바이패스(Bypass) 서브보드 340 : 터미네이션 서브보드
Ca 내지 Cp : 전송선로 그룹
Pa 내지 Pp : 전원 전송 선로 및 반도체 소자 선택신호 그룹

Claims (10)

  1. 테스터 기판측과 전기적으로 연결하는 커넥터(230)와, 테스터 기판 측으로부터 오는 테스트 신호를 복수 개의 소켓으로 인가시키기 위한 전송 선로 그룹들을 가지는 전기회로와, 복수의 서브보드와 전기적으로 연결하는 복수의 커넥터(240)를 구비하는 메인보드;
    테스트될 반도체 소자가 적재되는 행렬 형태로 마련된 복수 개의 소켓을 구비하고, 상기 메인보드의 커넥터(240)와 결합하는 서브보드;
    상기 서브보드의 양 끝단에 연결되도록 상기 메인보드의 커넥터(240)와 결합하는 복수의 옵션 서브보드;를 포함하며,
    상기 옵션 서브보드는, 하나의 서브보드의 한 끝단에 연결되는 옵션 서브보드가 리턴 서브보드(320)인 경우, 상기 서브보드의 반대쪽 단부에는 리턴 터미네이션 서브보드(310)를 연결하고,
    하나의 서브보드의 한 끝단에 연결되는 옵션 서브보드가 바이패스 서브보드(330)인 경우, 상기 서브보드의 반대쪽 단부에는 터미네이션 서브보드(340)를 연결하며,
    상기 복수개의 소켓 중 동일 열에 속한 소켓들은 하나의 전송 선로 그룹 상에 함께 배치되는 플라이 바이 구조를 가지는 것을 특징으로 하는 번인 테스터용 테스트 보드.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 메인보드 상에 배치되는 서브보드는 회로 기판의 전송 선로 그룹들 각각에 적어도 1개 또는 2개 열의 소켓이 배치되는 것을 특징으로 하는 번인 테스터용 테스트 보드.
  8. 제 1 항에 있어서,
    상기 반도체 소자는 입출력 신호 및 선택 신호의 끝단이 터미네이션 처리되어 있는 것을 특징으로 하는 번인 테스터용 테스트 보드.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 반도체 소자의 선택 신호의 배치를 전송선로와 동일 배치하되, 홀수와 짝수를 나누어 다르게 신호를 구분하여 배치하는 것을 특징으로 하는 번인 테스터용 테스트 보드.

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