KR101856286B1 - 비-휘발성 메모리의 소거 동안의 더미 워드 라인 바이어스의 제어 - Google Patents

비-휘발성 메모리의 소거 동안의 더미 워드 라인 바이어스의 제어 Download PDF

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Abstract

NAND 스트링과 같은 비-휘발성 메모리를 소거하는 기법은 비-사용자 데이터 또는 더미 저장 소자들을 포함한다. 상기 비-사용자 데이터 저장 소자들의 전압들은 기판에 인가되는 소거 전압의 제어된 상승에 의해 더 높게 용량적으로 결합된다. 상기 전압들은 패스 게이트 트랜지스터를 비-전도성 상태로 만듦에 의해 플로팅되고, 상기 패스 게이트 트랜지스터는 전압 드라이버와 비-사용자 데이터 저장 소자 사이에 있다. 선택 게이트 트랜지스터들의 전압들 또한 더 높게 용량적으로 결합될 수 있다. 기판 전압은 계단식으로 및/또는 연속적인 램프로 증가될 수 있다. 한 접근 방식에서, 내부 더미 저장 소자들은 드라이브됨에 반해, 외부 더미 저장 소자들은 플로팅된다. 다른 접근 방식에서, 외부 그리고 내부 더미 저장 소자들은 플로팅된다. 저장 소자들의 기록-소거 내구성은 기판의 감소된 전하의 트랩으로 인해 증가된다.

Description

비-휘발성 메모리의 소거 동안의 더미 워드 라인 바이어스의 제어{CONTROLLING DUMMY WORD LINE BIAS DURING ERASE IN NON-VOLATILE MEMORY}
본 발명은 비-휘발성 메모리에 대한 기술에 관한 것이다.
반도체 메모리는 다양한 전자 디바이스들에서의 사용을 위해 점점 더 인기 있어져 왔다. 예를 들어, 비-휘발성 반도체 메모리(non-volatile semiconductor memory)는 셀룰러 텔레폰들, 디지털 카메라들, 퍼스널 디지털 어시스턴트들, 모바일 컴퓨팅 디바이스들, 비-모바일 컴퓨팅 디바이스들 및 다른 디바이스들에서 사용되었다. 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리(EEPROM) 및 플래시 메모리는 가장 인기 있는 비-휘발성 반도체 메모리들 중에 있다.
EEPROM 및 플래시 메모리는 반도체 기판(substrate)에서의 채널 영역 위에 위치되고 상기 채널 영역으로부터 절연된 플로팅 게이트(floating gate)를 이용한다. 상기 플로팅 게이트는 소스 및 드레인 영역들 사이에 위치된다. 제어 게이트는 상기 플로팅 게이트를 통해 제공되고 상기 플로팅 게이트로부터 절연된다. 트랜지스터의 문턱 전압은 플로팅 게이트 상에 보유된 전하의 양에 의해 제어된다. 즉, 트랜지스터의 소스와 드레인 사이의 전도를 허용하기 위해 트랜지스터가 켜지기 전에 제어 게이트에 인가되어야만 하는 전압의 최소 양은 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.
NAND 플래시 메모리 디바이스와 같은, EEPROM 또는 플래시 메모리 디바이스를 프로그래밍할 때, 전형적으로 프로그래밍 전압이 상기 제어 게이트에 인가되고 비트 라인은 접지된다. 채널로부터의 전자들은 플로팅 게이트 내로 주입된다. 전자들이 플로팅 게이트에 축적될 때, 상기 NAND 플래시 메모리 디바이스와 같은 플로팅 게이트는 음전하가 되고 메모리 셀의 문턱 전압은 상기 메모리 셀이 프로그래밍된 상태에 있도록 상승된다. 플래시 메모리 디바이스를 소거할 때, 전형적으로 소거 전압이 기판에 인가된다.
몇몇의 EEPROM 및 플래시 메모리 디바이스들은 2개의 범위의 전하들을 저장하도록 사용되는 플로팅 게이트를 갖고, 그러므로, 메모리 셀은 2개의 상태들 사이에서 프로그래밍되고/소거될 수 있다(소거된 상태 및 프로그래밍 된 상태). 그러한 플래시 메모리 디바이스는 바이너리 플래시 메모리 디바이스라고 종종 언급된다. 반면에, 다중-상태 플래시 메모리 디바이스는 금지된 범위에 의해 분리되는 다중의 구별되는 허용된/유효한 프로그래밍된 문턱 전압 범위들을 식별함에 의해 구현된다. 각각의 구별되는 문턱 전압 범위는 메모리 디바이스 내에 인코딩된 데이터 비트들의 세트에 대해 미리 결정된 값에 대응한다.
그러나, 비-휘발성 메모리 디바이스의 내구성(endurance)을 향상시키는 것에 대한 기법들이 필요하다.
이 문서에서 기술(described)되는 기술(technology)은 NAND 메모리 디바이스와 같은 비-휘발성 메모리 디바이스의 내구성을 향상시키는 소거(erase) 동작을 제공하는 것에 대한 것이다.
NAND 메모리 어레이는 기판상의 NAND 스트링들에 배열된 저장 소자들의 어레이를 포함한다. NAND 스트링 각각은 각 단에 선택 게이트를 갖고, 선택 게이트들 사이에, 사용자 데이터를 저장하도록 지정된 다수의 저장 소자들을 갖는다. 어떤 경우들에는, NAND 스트링은 또한 하나 또는 그 이상의 더미 저장 소자들을 포함하고, 이는 사용자 데이터를 저장하도록 의도되지 않는다. 어레이의 소거 동작 동안, 큰 소거 전압이 기판에 인가된다. 크고 손상을 주는 전압이 선택 게이트들 아래의 옥사이드를 통하는 것을 막기 위해, 선택 게이트의 제어 게이트 전압은 전형적으로 소거 전압의 크기와 비슷한 높은 레벨로 제공된다. 선택 게이트의 제어 게이트 전압은 높은 레벨에 드라이브될 수 있고 기판의 소거 전압의 상승으로부터 높은 레벨로 용량적으로 결합될 수 있다. 두 경우에서, 이는 선택 게이트와 인접한 저장 소자 사이의 강한 전기장이 생기게 되는 결과를 낳고, 이는 선택 게이트들과 인접한 저장 소자들 사이의 공간에 전자들을 트랩한다. 이 전자들은 NAND 스트링에 대한 센싱 동작을 수행하는 능력을 방해해서 메모리 디바이스의 기록/소거 내구성이 감소된다.
이 문서에서 기술된 다양한 소거 동작들(various erase operations)은 이 문제를 상기 전기장 및 전자 트랩의 발생을 감소시킴에 의해 다룬다. 한 접근 방식에서, NAND 스트링의 각 단에 더미 저장 소자가 제공되고, 그리고 상기 더미 저장 소자의 전압은 상기 기록/소거 내구성을 유지하는 데에 최적의 레벨로 플로팅된다. 상기 플로팅하는 더미 저장 소자의 상기 최적의 전압 레벨은 상기 기판의 상기 소거 전압으로부터의 용량성 결합에 의해 달성될 수 있다. 더미 저장 소자는 NAND 스트링 내의 다른 저장 소자들과 유사하나 사용자 데이터를 저장하기 위해 사용되도록 의도되지 않았다. 더미 저장 소자는 비-사용자 데이터 저장 소자이다. 다른, 사용자 데이터를 저장하기 위해 사용되도록 의도된 사용자 데이터 저장 소자들은, 상기 더미 저장 소자들 사이에 존재한다. 더미 저장 소자들과 통신하는 워드 라인은 더미(비-사용자 데이터) 워드 라인이고, 사용자 데이터 저장 소자들과 통신하는 워드 라인은 사용자 데이터 워드 라인이다.
또한 상기 선택 게이트들의 전압들은 더미 저장 소자들보다 더 높은 레벨에 플로팅 될 수 있다. 이전과 같이, 플로팅하는 선택 게이트들 상의 최적의 전압 레벨은 예를 들어, 기판의 소거 전압으로부터의 용량성 결합에 의해 달성될 수 있다. 선택적으로, 2개의 더미 저장 소자들(외부 및 내부)은 NAND 스트링의 각 단에 제공되고, 그리고 외부 더미 저장 소자의 전압은 상기 기록/소거 내구성을 유지하는 데 최적의 레벨로 플로팅된다. 내부 더미 저장 소자들은 외부 더미 저장 소자들의 레벨 아래에 있는 레벨로 드라이브될 수 있다. 선택적으로, 내부 더미 저장 소자들은 또한 원하는 레벨(desired level)로 플로팅 될 수 있다. 사용자 데이터 저장 소자들은, 예를 들어 0V와 가깝거나 0V와 같이, 낮은 레벨로 드라이브 될 수 있다.
"외부" 그리고 "내부"는 상기 사용자 데이터 저장 소자들에 대한 NAND 스트링의 양 단 상의 상기 더미 저장 소자들의 상대적 위치들을 표시한다. NAND 스트링의 양 단 상에 있는 외부 및 내부 더미 저장 소자들은 각각, 제1 및 제2 비-사용자 데이터 저장 소자들이다.
외부 더미 저장 소자들이 낮은 레벨로 드라이브되는 접근 방식과 대조적으로, 이 접근 방식은 선택 게이트와 인접한 더미 저장 소자 사이의 전기장, 및 이들 사이의 공간 내의 전자 트랩의 발생을 감소시킨다. 게다가, 관련된 높은 전압의 회로망을 필요로 함이 없이 상기 외부 더미 저장 소자들에 대한 상대적으로 높은 전압이 달성될 수 있다. 결과로서, 메모리 칩 상의 공간이 절약된다. 게다가, 상대적으로 높은 전압이 드라이빙 보다는 플로팅에 의해 달성되기 때문에, 메모리 칩 내의 전력 소모가 감소된다. 저장 소자를 소거하기 위해서는, 상기 기판은 Verase로 높게 상승되어야 하는 반면에 상기 저장 소자의 제어 게이트는 낮은 바이어스(예를 들어, 0.5V)로 바이어스되어야 한다는 점에 주목해라. 그러므로, 더미 저장 소자의 제어 게이트가 플로팅되고 높은 레벨로 용량적으로 결합된 때에는, 상기 더미 저장 소자는 사용자 데이터 저장 소자 정도로 소거 가능하지 않다. 그러나, 사용자 데이터 저장 소자들과 다르게, 더미 저장 소자들은 소거 동작 동안 소거되어야 할 필요가 있는 어떤 사용자 데이터도 저장하지 않는다. 그러므로, 더미 저장 소자들이 사용자 데이터 저장 소자들 정도로 소거되지 않는 것은 받아들여질 수 있다.
기판의 소거 전압은 예를 들어, 선택 게이트들, 외부 더미 저장 소자들 및 내부 더미 저장 소자들과 같은, 서로 다른 타겟들에 결합하는 정밀한 양을 제공하기 위해 제어될 수 있다. 소거 전압은 예를 들어, 증가하는 계단 모양의 파형 및/또는 연속적인 램프의 형태일 수 있다.
소거 동작의 한 구현에서, 도 11에 아래에 기술되듯이, 더미 저장 소자들의 전압이 드라이브되는 반면에, 선택 게이트 트랜지스터의 전압은 플로팅된다. 소거 동작의 또 다른 구현에서, 도 12-14에 아래에 기술되듯이, 내부 더미 저장 소자의 전압은 드라이브되는 반면에, 선택 게이트 트랜지스터 및 외부 더미 저장 소자의 전압들은 플로팅된다. 소거 동작의 또 다른 구현에서, 도 15에 아래에 기술되듯이, 선택 게이트 트랜지스터 및 외부 및 내부 더미 저장 소자들의 전압들은 플로팅된다.
도 1a는 한 NAND 스트링의 상면도이다.
도 1b는 상기 NAND 스트링의 등가 회로도이다.
도 1c는 상기 NAND 스트링의 횡단면도이다.
도 2는 1개의 드레인-쪽 더미 워드 라인 WLDD0 및 1개의 소스-쪽 더미 워드 라인 WLDS0을 포함하는 NAND 플래시 메모리 셀들의 블럭을 도시한다.
도 3은 2개의 드레인-쪽 더미 워드 라인들 WLDD0 및 WLDD1 그리고 2개의 소스-쪽 더미 워드 라인들 WLDS0 및 WLDS1을 포함하는 NAND 플래시 메모리 셀들의 블럭을 도시한다.
도 4는 NAND 플래시 메모리 셀들의 배열의 블럭도이다.
도 5는 비-휘발성 메모리 시스템의 블럭도이다.
도 6a는 도 2의 1개의 소스-쪽 더미 저장 소자를 포함하는 상기 NAND 스트링(201)의 한 부분의 단면도이고, 소거 동작에서의 전기장들 그리고 결과적인 전자들의 축적을 도시한다.
도 6b는 도 3의 2개의 소스-쪽 더미 저장 소자들을 갖는 상기 NAND 스트링(301)의 한 부분의 단면도이고, 소거 동작에서의 전기장들 및 선택 게이트(318)과 외부 더미 저장 소자(316) 사이의 영역(672) 내에서의 결과적인 전자들의 축적을 도시한다.
도 6c는 도 3의 NAND 스트링(301)의 한 부분의 단면도이고, 소거 동작에서의 전기장들 및 외부 더미 저장 소자(316)와 내부 더미 저장 소자(314)의 사이의 영역(673) 내의 전자들의 결과적인 축적을 도시한다.
도 7은 영역 "A"는 선택 게이트와 외부 (제1) 더미 저장 소자 사이의 전기장이, 너무 높은 경우를, 영역 "B"는 외부 더미 저장 소자와 내부 (제2) 더미 저장 소자 사이의 전기장이 너무 높은 경우를 도시하는 더미 저장 소자의 기록-소거 내구성 최적화 곡선을 도시한다.
도 8a는 비-휘발성 저장 소자들의 세트에 대한 소거된 상태 및 더 높은 데이터 상태들의 예시적인 문턱 전압 분배들을 도시한다.
도 8b는 소거 동작의 소거-검증 반복들의 시퀀스를 도시한다.
도 9는 도 5의 전력 제어 모듈(516)의 부분이 될 수 있는 회로를 도시하고, 예를 들어, 각각의 제어 라인들 상의 전압을 드라이브하거나 플로팅하도록 사용되는 패스 게이트 트랜지스터들과, 도 3B의 NAND 스트링(301)을 도시한다.
도 10a는 더미 저장 소자들의 제어 게이트 전압들을 증가시키는 용량 결합을 사용하는 소거 동작의 개관을 도시한다.
도 10b는 도 10a의 용량성 결합 이전 위상(pre-capacitive coupling up phase)(1004) 및 용량성 결합 위상(1006)의 실시예를 도시하고, 선택 게이트 전압들은 Vp-well의 스텝 증가로 인한 한 용량성 결합의 상승 위상 내의 용량성 결합에 의해 상승되고, 더미 저장 소자들의 제어 게이트 전압들은 드라이브된다.
도 10c는 도 10a의 용량성 결합 이전 위상(1004) 및 용량성 결합 위상(1006)의 실시예를 도시하고, 제1 (외부) 더미 저장 소자들의 상기 선택 게이트 전압들 및 제어 게이트 전압들은 2개의 용량성 결합의 상승 위상들 내의 Vp-well의 스텝 증가에 의한 용량성 결합에 의해 증가되고, 제2 (내부) 더미 저장 소자들의 제어 게이트 전압들은 드라이브된다.
도 10d는 도 10a의 용량성 결합 이전 위상(1004) 및 용량성 결합 위상(1006)의 실시예를 도시하고, 제1 (외부) 더미 저장 소자들의 상기 선택 게이트 전압들 및 제어 게이트 전압들은 2개의 용량성 결합의 상승 위상들 내의 Vp-well의 연속적인 램프 증가에 의한 용량성 결합에 의해 증가 되고, 제2 (내부) 더미 저장 소자들의 제어 게이트 전압들은 드라이브되고, 상기 선택 게이트 전압들은 연속적인 램프의 시작에서 또는 연속적인 램프의 시작으로부터 딜레이 후에 플로팅되고, 상기 제1 (외부) 더미 저장 소자들의 제어 게이트 전압들은 연속적인 램프의 시작으로부터 딜레이 후에 플로팅된다.
도 10e는 도 10a의 용량성 결합 이전 위상(1004) 및 용량성 결합 위상(1006)의 실시예를 도시하고, 제1 (외부) 더미 저장 소자들의 상기 선택 게이트 전압들, 제어 게이트 전압들과 제2 (내부) 더미 저장 소자들의 제어 게이트 전압들은 3개의 용량성 결합의 상승 위상들 내의 Vp-well의 스텝 증가에 의한 용량성 결합에 의해 상승된다.
도 11은 도 10b의 방법에 대응하는 예시적인 소거 반복 내의 파형을 도시한다.
도 12는 도 10c의 방법에 대응하는 예시적인 소거 반복의 파형을 도시한다.
도 13은 도 10d의 방법의 한 실시예에 대응하는 예시적인 소거 반복의 파형을 도시한다.
도 14는 도 10d의 방법의 다른 실시예에 대응하는 예시적인 소거 반복의 파형을 도시한다.
도 15는 도 10e의 방법에 대응하는 예시적인 소거 반복의 파형을 도시한다.
본 발명을 구현하는 데 적절한 메모리 시스템의 한 예시는, 2개의 선택 게이트들 사이에 직렬로 다수의 트랜지스터들을 배열하는 NAND 플래시 메모리 구조를 사용한다. 직렬로 된 트랜지스터들 및 선택 게이트들은 NAND 스트링으로 불린다. 도 1a는 하나의 NAND 스트링을 도시하는 상면도(top view)이다. 도 1b는 도 1A의 등가 회로이다. 도 1a 및 1b에 도시된 NAND 스트링은 직렬로 된 그리고 제1 선택 게이트(120) 및 제2 선택 게이트(122) 사이에 샌드위치된(sandwiched) 4개의 트랜지스터들(100, 102, 104 및 106)을 포함한다. 선택 게이트(120)는 NAND 스트링을 비트 라인(126)에 접속한다. 선택 게이트(122)는 NAND 스트링을 소스 라인(128)에 접속한다. 선택 게이트(120)는 제어 게이트(120CG)에 적절한 전압들을 인가함에 의해 제어된다. 선택 게이트(122)는 제어 게이트(122CG)에 적절한 전압들을 인가함에 의해 제어된다. 트랜지스터들(100, 102, 104 및 106) 각각은 제어 게이트 및 플로팅 게이트를 갖는다. 트랜지스터(100)는 제어 게이트(100CG) 및 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG) 및 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG) 및 플로팅 게이트(104FG)를 갖는다. 트랜지스터(106)는 제어 게이트(106CG) 및 플로팅 게이트(106FG)를 갖는다. 제어 게이트(100CG)는 워드 라인(WL3)에 접속되고, 제어 게이트(102CG)는 워드 라인(WL2)에 접속되고, 제어 게이트(104CG)는 워드 라인(WL1)에 접속되고, 제어 게이트(106CG)는 워드 라인(WL0)에 접속된다. 한 실시예에서, 트랜지스터들(100, 102, 104 및 106)은 각각 메모리 셀들이다. 다른 실시예들에서, 메모리 셀은 다수의 트랜지스터들을 포함하거나 도시된 것과 다를 수 있다. 선택 게이트(120)는 선택 라인(SGD)과 접속된다. 선택 게이트(122)는 선택 라인(SGS)와 접속된다.
도 1c는 위에 기술된 NAND 스트링의 횡단면도를 제공한다. NAND 스트링의 트랜지스터들은 p-웰 영역(140) 내에 형성된다. p-웰 영역은 또한 p-타입 기판(144)의 n-웰 영역(142) 내일 수 있다. 각각의 트랜지스터는 제어 게이트(100CG, 102CG, 104CG 및 106CG) 및 플로팅 게이트(100FG, 102FG, 104FG 및 106FG)로 구성되는 스택된 데이터 구조를 포함한다. 플로팅 게이트들은 산화물(oxide) 또는 다른 유전체 필름(dielectric film)의 상부의 p-웰의 표면상에 형성된다. 제어 게이트는, 제어 게이트와 플로팅 게이트를 분리하는 인터-폴리실리콘 유전체 층(inter-polysilicon dielectric layer)와 함께, 플로팅 게이트 위에 있다. 메모리 셀들(100, 102, 104 및 106)의 제어 게이트들은 워드 라인들을 형성한다. N+ 도핑된 층들(130, 132, 134, 136 및 138)은 이웃하는 셀들 사이에 공유되고, 상기 셀들은 NAND 스트링을 형성하도록 서로 직렬로 접속된다. 이러한 N+ 도핑된 층들은 셀들 각각의 소스 및 드레인을 형성한다. 예를 들어, N+ 도핑된 층(130)은 트랜지스터(122)의 드레인 그리고 트랜지스터(106)에 대한 소스의 역할을 하고, N+ 도핑된 층(132)은 트랜지스터(106)에 대한 드레인 그리고 트랜지스터(104)에 대한 소스의 역할을 하고, N+ 도핑된 층(134)은 트랜지스터(104)에 대한 드레인 그리고 트랜지스터(102)에 대한 소스의 역할을 하고, N+ 도핑된 층(136)은 트랜지스터(102)에 대한 드레인 그리고 트랜지스터(100)에 대한 소스의 역할을 하고, 그리고 N+ 도핑된 층(138)은 트랜지스터(100)에 대한 드레인 그리고 트랜지스터(120)에 대한 소스의 역할을 한다. N+ 도핑된 층(126)은 NAND 스트링에 대한 비트 라인에 접속되고, 반면에 N+ 도핑된 층(128)은 다수의 NAND 스트링들에 대한 공통 소스 라인에 접속된다.
도 1a-1c는 NAND 스트링 내의 4개의 메모리 셀들을 도시하지만, 4개의 트랜지스터들의 사용은 단지 예시로서만 제공된다는 점을 주목해라. 이 문서에서 기술된 기술과 사용되는 NAND 스트링은 4개 이하의 메모리 셀들 또는 4개 이상의 메모리 셀들을 가질 수 있다. 예를 들어, 몇몇의 NAND 스트링들은 8, 16, 32 또는 더 많은 메모리 셀들을 포함한다.
각각의 메모리 셀은 아날로그 또는 디지털 형태로 표현된 데이터를 저장한다. 1비트의 디지털 데이터를 저장할 때, 메모리 셀의 가능한 문턱 전압들(threshold voltages)의 범위는 2개의 범위들로 나뉘어지고, 각각은 논리 데이터 "1" 및 "0"에 할당된다. NAND-타입 플래시 메모리의 한 예시에서, 메모리 셀이 소거된 후에 문턱 전압은 음수이고, 그리고 논리 "1"로 정의된다. 프로그래밍 동작 후에 문턱 전압은 양수이고, 논리 "0"으로 정의된다. 문턱 전압이 음수이고 제어 게이트에 0V를 인가함에 의해 판독이 시도될 때, 메모리 셀은 또한 저장되어 있는 논리 1을 표시하도록 켜질 것이다. 문턱 전압이 양수이고 제어 게이트에 0V를 인가함에 의해 판독이 시도될 때, 메모리 셀은 켜지지 않을 것이고, 이는 논리 0이 저장되어 있다는 것을 표시한다.
메모리 셀은 또한 다수의 상태들을 저장할 수 있고, 그렇게 함으로써 다수의 비트들의 디지털 데이터를 저장한다. 다수의 상태들의 데이터를 저장하는 경우에, 문턱 전압 윈도우(threshold voltage window)는 다수의 상태들로 분리된다. 예를 들어, 만약 4개의 상태들이 사용되는 경우, 데이터 값들 "11," "10," "01," "00"에 할당되는 4개의 문턱 전압 범위들이 있다. NAND-타입 메모리의 한 예시에서, 소거 동작 후의 문턱 전압은 음수이고 "11"로 정의된다. 양수의 문턱 전압들은 "10," "01," 및 "00"의 상태들에 대해 사용된다. 몇몇의 구현들에서, 만약 플로팅 게이트의 문턱 전압이 이웃하는 물리적 상태로 잘못 쉬프트(shift)한 경우, 오직 하나의 비트만이 영향받도록 그레이 코드 할당(Gray code assignment)을 이용해서 데이터 값들(예를 들어, 논리 상태들)은 문턱 범위(threshold ranges)에 할당된다. 메모리 셀 안으로 프로그래밍되는 데이터와 상기 셀의 문턱 전압 범위들 사이의 구체적 관계는 메모리 셀들에 대해 채택된 데이터 인코딩 계획(data encoding scheme)에 의존한다.
NAND 플래시 메모리에 더하여 비-휘발성 메모리의 다른 종류들 또한 본 발명에 사용될 수 있다.
플래시 EEPROM 시스템들에서 유용한 메모리 셀의 또 다른 종류는 비-휘발성 방식으로 전하를 저장하기 위한 전도성의 플로팅 게이트 대신에 비-전도성 유전체 재료(non-conductive dielectric material)를 이용한다. 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 및 실리콘 산화물("ONO")로 형성되는 3층 유전체(triple layer dielectric)는 전도성 제어 게이트와 메모리 셀 채널 위의 반-전도성 기판(semi-conductive substrate)의 표면 사이에 샌드위치된다. 상기 셀은 셀 채널로부터 질화물로 전자를 주입함에 의해 프로그래밍되고, 상기 전자들은 제한된 영역(limited region) 내에 트랩되고 저장된다. 이 저장된 전하는 이후에 검출 가능한 방식(detectable manner)으로 셀의 채널의 부분의 문턱 전압을 변화시킨다. 상기 셀은 질화물 내로 열정공들(hot holes)을 주입함에 의해 소거된다. 도핑된 폴리실리콘 게이트(doped polysilicon gate)가 분리된 선택 트랜지스터를 형성하는 메모리 셀 채널의 부분 위에 연장되는 분리-게이트 구성(split-gate configuration) 내에서 유사한 셀이 제공된다.
또 다른 접근방식에서, 각각의 NROM 셀 내에 2개의 비트들이 저장되고, ONO 유전체 층은 소스 및 드레인 확산들(diffusions) 사이의 채널을 통해 연장된다. 1개의 데이터 비트에 대한 전하는 드레인에 인접한 유전체 층 내에 국한되고, 그리고 다른 데이터 비트에 대한 전하는 소스에 인접한 유전체 층 내에 국한된다. 다중-상태(multi-state) 데이터 저장소는 유전체 내의 공간적으로 분리된 전하 저장 영역들의 이진 상태들(binary states)을 개별적으로 판독함에 의해 얻어진다.
도 2는 1개의 드레인-쪽 더미 워드 라인(WLDD0) 및 1개의 소스-쪽 더미 워드 라인(WLDS0)을 포함하는 NAND 플래시 메모리 셀들의 블럭을 도시한다. 블럭(200)은 다수의 NAND 스트링들 및 각각의 비트 라인들, 예를 들어 BL0, BL1 등을 포함한다. 블럭(200)은 비-휘발성 저장 소자들의 세트를 포함한다. 각각의 NAND 스트링은 한 쪽 단에서 선택 게이트, 드레인(SGD) 트랜지스터와 접속되어 있고, 그리고 SGD 트랜지스터들의 제어 게이트들은 공통된 SGD 라인을 통해 접속되어 있다. NAND 스트링들은 다른 쪽 단에서 선택 게이트, 소스(SGS) 트랜지스터와 접속되어 있고, 또한, 공통 소스 라인(SL)과 접속되어 있다. 더미 워드 라인들을 포함하는, 다수의 워드 라인들은 소스 선택 게이트들과 드레인 선택 게이트들 사이에서 연장된다. 예를 들어, 소스-쪽 더미 워드 라인(WLDS0)과 드레인-쪽 더미 워드 라인(WLDD0) 사이에 n개의 사용자 데이터 워드 라인들이 있고, 총 n+2개의 워드 라인들이 있다. 더미 워드 라인들은 사용자 데이터를 저장하지 않는 관련된 더미 저장 소자들과 통신한다. WLDS0은 선택 게이트, 소스 라인(SGS)과 인접하고, WLDD0은 드레인 선택 게이트 라인(SGD)과 인접하다. 더미 워드 라인들은 선택 게이트들에 인가되는 높은 전압들로부터 사용자 데이터를 저장하는 저장 소자들(예를 들어, 비-더미(non-dummy) 또는 사용자 데이터 워드 라인들)과 관련된 워드 라인 단(end word lines)들을 고립시키는 것을 돕는다.
예시적인 NAND 스트링(201)은 사용자 데이터 저장 소자들(206, 208, 210 및 212), SGS 트랜지스터(216), 소스-쪽 더미 저장 소자(214), SGD 트랜지스터(202) 및 드레인-쪽 더미 저장 소자(204)를 포함한다. SGS 트랜지스터(216) 또는 SGD 트랜지스터(202)는 제1 및/또는 제2 선택 게이트 트랜지스터들이다. NAND 스트링(201)은 제1 및 제2 선택 게이트들(202 및 216) 사이의 직렬-접속된 비-휘발성 저장 소자들(series-connected non-volatile storage elements)을 포함하고, 상기 직렬-접속된 비-휘발성 저장 소자들은 제1 선택 게이트 트랜지스터(202 또는 216)에 인접한 제1 더미 비-휘발성 저장 소자(206 또는 214)를 포함한다.
도 3은 2개의 드레인-쪽 더미 워드 라인들(WLDD0 및 WLDD1) 및 2개의 소스-쪽 더미 워드 라인들(WLDS0 및 WLDS1)을 포함하는 NAND 플래시 메모리 셀들의 블럭을 도시한다. 이전과 같이, 블럭(300)은 다수의 NAND 스트링들과 각각의 비트 라인들, 예를 들어, BL0, BL1 등을 포함한다. 블럭(300)은 비-휘발성 저장 소자들의 세트를 포함한다. 여기에서, 내부 및 외부의 소스-쪽 더미 워드 라인들(WLDS1 및 WLDS0) 각각과 내부 및 외부의 드레인-쪽 더미 워드 라인들(WLDD1 및 WLDD0) 사이에 n개의 사용자 데이터 워드 라인들이 있고, 총 n+2개의 워드 라인들이 있다(n은 블럭 내의 같은 수의 워드 라인들을 유지하기 위해 도 2에서와 다를 수 있다). WLDS0(및 저장 소자(316))은 SGS 라인(및 SGS 트랜지스터(318))과 인접하고, WLDD0(및 저장 소자(304))는 SGD 라인(및 SGD 트랜지스터(302))과 인접하다. 추가적으로, WLDS1(및 저장 소자(314))은 WLDS0(및 저장 소자(316))과 인접하고, WLDD1(및 저장 소자(306))은 WLDD0(및 저장 소자(304))과 인접하다.
SGS 트랜지스터(318) 또는 SGD 트랜지스터(302)는 각각 제1 및/또는 제2 선택 게이트 트랜지스터들이다.
예시적인 NAND 스트링(301)은 사용자 데이터 저장 소자들(308, 310 및 312)을 포함한다. NAND 스트링은, 한쪽 단에, SGS 트랜지스터(318), 소스-쪽 외부 더미 저장 소자(316) 및 소스-쪽 내부 더미 저장 소자(314)를 포함한다. NAND 스트링은, 다른쪽 단에, SGD 트랜지스터(302), 드레인-쪽 외부 더미 저장 소자(304) 및 드레인-쪽 내부 더미 저장 소자(306)를 포함한다. NAND 스트링(301)은 제1과 제2 선택 게이트들(302 및 318) 사이의 직렬-접속된 비-휘발성 저장 소자들을 포함하고, 상기 직렬-접속된 비-휘발성 저장 소자들은 제1 선택 게이트 트랜지스터(302 또는 318)와 인접한 제1 더미 비-휘발성 저장 소자(304 또는 316)를 포함한다.
도 4는 도 1a-1c에서 도시된 것들과 같은 NAND 셀들의 어레이(array)(400)의 예시를 도시한다. 각 컬럼(column)을 따라서, 비트 라인(BL)이 NAND 스트링(450)에 대한 드레인 선택 게이트의 드레인 단자(drain terminal)(426)로 결합 된다. NAND 스트링들의 각 로우(row)를 따라서, 소스 라인(SL)은 NAND 스트링들의 소스 선택 게이트들의 소스 단자들(source terminals)(428)을 모두 접속한다.
저장 소자들의 어레이는 저장 소자들의 많은 수의 블럭들(예를 들어, BK0-BK2)로 분리된다. 플래시 EEPROM 시스템들에 대해 공통된 것과 같이, 블럭은 소거의 단위이다. 즉, 블럭 각각은 함께 소거되는 최소의 개수의 저장 소자들을 포함한다. 블럭 각각은 전형적으로 다수의 페이지들(pages)로 분리된다. 페이지는 프로그래밍의 가장 작은 단위이다. 데이터의 하나 또는 그 이상의 페이지들은 전형적으로 저장 소자들의 한 로우에 저장된다. 예를 들어, 로우는 전형적으로 몇몇의 끼워진(interleaved) 페이지들을 포함하거나 로우는 한 페이지를 이룰 수 있다. 한 페이지의 모든 저장 소자들은 함께 판독되거나 프로그래밍 될 수 있다. 더욱이, 한 페이지는 하나 또는 그 이상의 섹터들로부터 사용자 데이터를 저장할 수 있다. 섹터는 사용자 데이터의 편의상 유닛(convenient unit)으로서 호스트에 의해 사용되는 논리적 개념(logical concept)이고, 섹터는 제어부(controller)에 한정되는, 오버헤드 데이터(overhead data)를 전형적으로 포함하지 않는다. 오버헤드 데이터는 섹터의 사용자 데이터로부터 계산된 오류 정정 코드(error correction code, ECC)를 포함한다. 제어부의 한 부분은(아래에 기술됨) 데이터가 어레이에 프로그래밍 될 때 ECC를 계산하고, 그리고 데이터가 어레이로부터 판독될 때 또한 ECC를 검사한다. 대안적으로, ECC들 및/또는 다른 오버헤드 데이터는, 이들이 관련된 사용자 데이터와 서로 다른 페이지들, 또는 심지어 서로 다른 블럭들에 저장된다.
사용자 데이터의 한 섹터는, 자기적 디스크 드라이브들(magnetic disk drives) 내의 섹터의 사이즈에 대응하는, 전형적으로 512 바이트이다. 오버헤드 데이터는 전형적으로 추가적인 16-20 바이트이다. 8 페이지들보다 많은, 예를 들어, 32, 64 또는 더 많은 페이지들과 같은, 많은 수의 페이지들은 한 블럭을 형성한다. 몇몇의 실시예들에서, NAND 스트링들의 한 로우는 블럭을 포함한다.
한 실시예에서 충분한 시간의 기간(period) 동안 p-웰을 소거 전압(예를 들어, 20V)으로 높임과, 소스 및 비트 라인들이 플로팅하는 반면 선택된 블럭의 워드 라인들 상에 접지 또는 낮은 바이어스, 예를 들어 1V를 인가함에 의해 메모리 셀들이 소거된다. 예를 들어, 우리는 모든 다른 워드 라인들을 0V에 놓는 반면, 소거 동안 WLDD0 및 WLDS0 상에 1V 이하를 인가할 수 있다. 용량성 결합(capacitive coupling)으로 인해, 비 선택된(unselected) 워드 라인들, 비트 라인들, 선택 라인들, 및 공통 소스들은 상기 소거 전압의 상당한 부분으로 또한 상승된다. 그러므로 강한 전기장(strong electric field)이 선택된 메모리 셀들의 터널 산화물 층들(tunnel oxide layers)로 인가되고 플로팅 게이트들의 전자들이 기판 쪽으로 방출됨(emitted)에 따라 상기 선택된 메모리 셀들의 데이터는 소거된다. 전자들이 플로팅 게이트로부터 p-웰 영역으로 전달됨에 따라, 선택된 셀의 문턱 전압(threshold voltage)은 낮아진다. 소거는 전체 메모리 어레이, 개별적인 블럭들, 또는 셀들의 또 다른 유닛 상에서 수행될 수 있다.
도 5는 본 발명의 한 실시예에 따른, 병렬의 메모리 셀들의 한 페이지를 판독(reading)하고 프로그래밍하는 판독/기록 회로들(read/write circuits)을 갖는 메모리 디바이스(596)를 도시한다. 메모리 디바이스(596)는 하나 또는 그 이상의 메모리 다이(598)를 포함한다. 메모리 다이(598)는 메모리 셀들(400), 제어 회로망(510) 및 판독/기록 회로들(565)의 2-차원 어레이를 포함한다. 메모리 어레이(400)는 로우 디코더(530)를 통해 워드 라인들에 의해 및 컬럼 디코더(560)를 통해 비트 라인들에 의해 어드레스 가능하다(addressable). 판독/기록 회로들(565)은 다수의 센싱 블럭들(500)을 포함하고 메모리 셀들의 한 페이지가 병렬로 판독되거나 프로그래밍되는 것을 허용한다. 전형적으로 제어부(550)는 하나 또는 그 이상의 메모리 다이(598)로서 동일한 메모리 디바이스(596)(예를 들어, 제거 가능한 저장 카드) 내에 포함된다. 명령들(commands) 및 데이터는 라인들(520)을 통해 호스트와 제어부(550) 사이에서, 그리고 라인들(518)을 통해 제어부와 하나 또는 그 이상의 메모리 다이(598) 사이에서 전달된다.
제어 회로망(510)은 메모리 어레이(400) 상의 메모리 동작들을 수행하도록 판독/기록 회로들(565)과 협동한다. 제어 회로망(510)은 상태 머신(512), 온-칩 어드레스 디코더(514) 및 전력 제어 모듈(516)을 포함한다. 상태 머신(512)은 메모리 동작들의 칩-레벨의 제어를 제공한다. 온-칩 어드레스 디코더(514)는 호스트 또는 메모리 제어부에 의해 사용되는 어드레스와 디코더들(530 및 560)에 의해 사용되는 하드웨어 어드레스 사이의 어드레스 인터페이스를 제공한다. 도 9와 연결되어 아래에 추가적으로 논의되는, 전력 제어 모듈(516)은, 메모리 동작들 동안의 워드 라인들 및 비트 라인들에 공급되는 전력과 전압들을 제어한다. 또 다른 접근방식에서, 이중의 로우/컬럼 디코더들 및 판독/기록 회로들이 사용된다. 제어 회로는 예를 들어, 하나 또는 그 이상의 컴포넌트들(510, 512, 514, 516, 530, 550, 560, 565)을 포함하는 것으로 고려된다.
도 6a는 소거 동작 내의 전기장들과 전자들의 결과적인 축적을 도시하는, 1개의 소스-쪽 더미 저장 소자를 포함하는 도 2의 NAND 스트링(201)의 한 부분의 단면도이다. WL0과 관련된 사용자 데이터 저장 소자(212), WLDS0과 관련된 더미 데이터 저장 소자(214) 및 제어 라인 각각과 관련된 소스 선택 게이트(SGS) 트랜지스터(216)를 포함하는, NAND 스트링의 소스 단이 도시된다. 상기 컴포넌트들은 기판(600)상에 형성된다. 예시 사용자 데이터 저장 소자(212)는 게이트 산화물(610), 플로팅 게이트(608), 층간 유전체(interlayer dielectric)(606) 및 다수의 사용자 데이터 저장 소자들을 통해 연장되는 워드 라인(WL0)의 한 부분인 제어 게이트(604)를 포함한다. 더미 저장 소자(214)는 게이트 산화물, 플로팅 게이트(609), 층간 유전체 및 다수의 더미 저장 소자들을 통해 연장되는 워드 라인(WLDS0)의 한 부분인 제어 게이트(611)를 포함한다.
선택 게이트 트랜지스터(216)는 게이트 산화물(615)을 포함한다. 기판 내의 활성 영역들(active regions)은 소스/드레인 영역들(616-618), SGS 트랜지스터(216)의 소스 쪽의 영역(620)을 포함한다. 이 영역들은 전류를 전도할 수 있도록 전형적으로 도핑된다.
소거 동작 동안, p-웰/기판 전압은 0V와 같은 낮은 레벨로부터 20V 또는 그 이상과 같은 상대적으로 높은 양수의 전압으로 증가된다. 이 증가는, 선택 게이트 트랜지스터와 저장 소자의 포텐셜이 플로팅할 수 있으면, 기판으로부터 선택 게이트 트랜지스터들 및 저장 소자들로 용량적으로 결합된 전기장을 초래하고, 결합 비율(coupling ratio)에 따라 이들의 포텐셜을 높인다. 하지만, 선택 게이트 트랜지스터 또는 저장 소자의 포텐셜이 드라이브 되면(플로팅할 수 없으면), 이들의 포텐셜은 드라이브 되는 레벨에 고정된 채로 있을 것이다. 더욱이, 용량성 결합에 대한 관련된 결합 비율은, 저장 소자보다 선택 게이트 트랜지스터에 대해 상대적으로 더 높고, 이는: (a) 예를 들어, NAND 스트링 방향을 따라서 더 넓은 것처럼, 선택 게이트 트랜지스터가 더 크고 (b) 선택 게이트와 다르게, 저장 소자들은 기판으로부터 제어 게이트로의 결합을 감쇠하는(dampen) 플로팅 게이트를 갖기 때문이다. 용량성 결합으로 인한 선택 게이트 또는 저장 소자에 대한 포텐셜의 상기 증가는 기판의 전압의 증가의 함수이고 전압의 증가의 비율, 또는 전압이 계단식으로 또는 점진적인 램프(gradual ramp)로 상승되는지와 일반적으로 독립적이다.
선택 게이트가 플로팅되고, 기판 전압이 Verase 만큼 상승 되었을 때, 선택 게이트 트랜지스터의 포텐셜이 Verase*0.8만큼 (0 또는 비-제로일 수 있는 초기 레벨로부터) 상승되도록, 선택 게이트 트랜지스터의 예시 결합 비율은 rsg=0.8(80%)이다. 더미 저장 소자가 플로팅되고, 기판 전압이 Verase 만큼 상승 되었을 때, 더미 저장 소자의 포텐셜이 Verase*0.5 만큼 상승되도록, 더미 저장 소자(214)의 예시 결합 비율은 rwld=0.5(50%) 이다. Verase가 인가되었을 때, 플로팅 게이트로부터 전하를 꺼내는, 큰 전압이 플로팅 게이트 아래의 산화물을 통해 인가되도록, 사용자 데이터 저장 소자의 제어 게이트는 소거 동작 동안 전형적으로 드라이브 되어 있다.
기판 전압의 증가에 의해 초래되는, 수직 방향(vertical direction)의 전기장은 수직 전기장 Ey에 의해 표현된다. 더욱이, 선택 게이트 트랜지스터(216)와 더미 저장 소자(214) 사이의 포텐셜 차이의 결과로서, 수평 전기장(Ex0)이 생성되고, 이는 선택 게이트 트랜지스터(216)로부터 더미 저장 소자(214)로 연장된다. 추가적으로, 더미 저장 소자(214)와 사용자 데이터 저장 소자(212) 사이의 더 작은 포텐셜 차이의 결과로서, 더 작은 수평 전기장(Ex1<Ex0)이 생성되고, 이는 더미 저장 소자(214)로부터 사용자 데이터 저장 소자(212)로 연장된다.
소거 동안, 전기장들의 존재(Ex0 및 Ey)는 더미 저장 소자(214)의 (음극(cathode)으로 행동하는) 에치 백/플로팅 게이트 코너(etch back/floating gate corner)로부터 엣지 워드 라인/저장 소자(edge word line/storage element)(214)와 선택 게이트 트랜지스터(216) 사이의 전자들이 축적되는 영역(622)으로 전자들이 방출되도록 한다. 선택 게이트 상의 높은 전압은 전자들을 상기 영역(622)으로 가져가는 것을 돕는다. W/E 사이클링(W/E cycling) 동안, 소거 동작 각각과 함께, 점점 더 많은 전자들이 상기 영역에 축적되고, 이는 채널 아래쪽이 고갈되는 것을 초래한다. 그러므로 트랩된 전하에 의해 기생 셀(parasitic cell)이 형성되고, 이는 선택 게이트-더미 저장 소자 쌍(select gate-dummy storage element pair)에 대한 서브-문턱 기울기(sub-threshold slope)가 악화되고 NAND 스트링 전류 또한 낮아지는 결과를 낳는다. 동일한 효과가 드레인 쪽에서 발생하고, 전자들은 드레인 쪽의 엣지 워드 라인/저장 소자(204)와 드레인 선택 게이트(SGD) 트랜지스터(202) 사이에 축적된다. 한 결과로서, 엣지 저장 소자들은 관련된 블럭이 소거 검증을 통과하기 더 어렵게 만들고, 그래서 추가적인 소거 전압 펄스들이 소거 동작을 완성하기 위해 기판에 인가될 필요가 있도록 하며, 그렇게 함으로써 블럭의 W/E 내구성(W/E endurance)을 감소시킨다.
도 6b는 도 3의 NAND 스트링(301)의 한 부분의 단면도이고, 이는 2개의 소스-쪽 더미 저장 소자들을 포함하고, 소거 동작 내의 전기장들 및 전자들의 결과적인 축적을 도시한다. WL0과 관련된 사용자 데이터 저장 소자(312), WLDS1과 관련된 내부 더미 저장 소자(314), WLDS0과 관련된 외부 더미 저장 소자(316), 및 각각의 제어 라인과 관련된 SGS 트랜지스터(318)를 포함하는, NAND 스트링의 소스 단이 도시된다. 활성 영역들은 소스/드레인 영역들(656-658) 및 SGS 트랜지스터(318)의 소스 쪽에 있는 영역(670)을 포함한다. 사용자 데이터 저장 소자(312)는 제어 게이트(604) 및 플로팅 게이트(608)를 포함한다. 내부 더미 저장 소자(314)는 제어 게이트(623) 및 플로팅 게이트(627)를 포함한다. 외부 더미 저장 소자(316)는 제어 게이트(625) 및 플로팅 게이트(629)를 포함한다.
앞에서와 같이, 선택 게이트 트랜지스터의 예시 결합 비율은 rsg=0.8일 수 있고, 더미 저장 소자들의 예시 결합 비율은 rwld=0.5일 수 있다. SGS 트랜지스터로부터 외부 더미 저장 소자로 전압 강하(voltage drop)가 있을 경우 수평 장(horizontal field)(Ex0)이 생성되고, 외부 더미 저장 소자로부터 내부 더미 저장 소자로 전압 강하가 있을 때 수평 장(Ex1)이 생성되고, 내부 더미 저장 소자로부터 사용자 데이터 저장 소자로 전압 강하가 있을 때 수평 장(Ex2)이 생성되며, Ex0>Ex1>Ex2이다.
영역(672) 내의 전자들의 축적은 2개의 더미 저장 소자들을 이용함에 의해 감소될 수 있다. 이 경우에는, 선택 게이트(318)와 사용자 데이터 저장 소자(312) 사이의 전압 강하는 1개 대신에 2개의 더미 저장 소자들(314 및 316)을 통해 펼쳐질(spread) 수 있다. 도 6a의 선택 게이트(216)와 더미 저장 소자(214) 사이보다 도 6b의 선택 게이트(318)와 더미 저장 소자(316) 사이에 더 작은 전압 차이 및 Ex0 장이 존재하도록 상기 소거 동작은 배열될 수 있다. 한 결과로서, 영역(672) 내의 전자들의 축적은 영역(622) 내의 전자들의 축적보다 더 적을 수 있다. 도 7과 연결해서 아래에 기술되는 것처럼 상기 전압들은 최적 레벨들에 설정될 수 있다.
하지만, 만약 선택 게이트 및 더미 저장 소자들의 전압들이 적절하게 제어되지 않으면, 선택 게이트와 외부 더미 저장 소자 사이의 영역의 전하 트랩의 문제는 도 6c에 도시된 것과 같이 외부 더미 저장 소자(316)와 내부 더미 저장 소자(314) 사이의 영역(673)으로 넘겨질 수 있다. 도 6c는, 외부 더미 저장 소자(316)와 내부 더미 저장 소자(314) 사이의 영역(673)의 소거 동작 내의 전기장들과 결과적인 전자들의 축적을 도시하는, 도 3의 NAND 스트링(301)의 한 부분의 단면도이다.
도 7은 선택 게이트와 외부(제1) 더미 저장 소자 사이의 전기장이 너무 높은 영역인 영역 "A"와, 외부 더미 저장 소자와 내부(제2) 더미 저장 소자 사이의 전기장이 너무 높은 영역인 영역 "B"를 도시하는 더미 저장 소자의 기록-소거 내구성 최적화 곡선(write-erase endurance optimization curve)을 도시한다.
또 다른 최적화는 NAND 스트링의 양 단의 하나 또는 그 이상의 더미 저장 소자들의 전압들의 피크 레벨들을 포함한다. Ex0 및 선택 게이트와 외부 더미 저장 소자 사이의 전기장을 감소시키기 위해서, 외부 더미 저장 소자의 전압(Vwlds0 및 Vwldd0)은 증가 될 수 있다. 더 높은 전압이 저하(degradation)를 더 악화시키기 때문에, 소거 동작 동안 이 전압을 더 낮은 값으로 제어하는 것은 내구성을 향상하는 것을 도울 수 있다. 하지만, 더 낮은 전압은 게이트 산화물(615)상에 과도한 스트레스를 둠에 의해 신뢰성 문제들(reliability issues)을 초래할 수 있다. 실무에서, 선택 게이트의 최적 피크 전압은 실험 및/또는 이론적 계산으로부터 특정한 메모리 디바이스에 대해 결정될 수 있다.
또 다른 최적화는 NAND 스트링의 양 단에 대해, 하나 또는 그 이상의 더미 저장 소자들의 전압들의 피크 레벨들을 포함한다. 선택 게이트와 외부 더미 저장 소자 사이의 전기장인, Ex0을 감소시키기 위해서, 외부 더미 저장 소자 전압(Vwlds0 및 Vwldd0)은 증가될 수 있다. 하지만, 더 높은 Vwlds0 및 Vwldd0은 외부 더미 저장 소자와 내부 더미 저장 소자 사이의 전기장인, Ex1을 증가시킨다. 만약, Ex1이 너무 높으면, 이는 도 6c에 도시된 것처럼 외부와 내부 더미 저장 소자들 사이의 전하 트랩 및 저하 문제를 초래할 것이다.
NAND 스트링의 소스 쪽을 기준으로, Vsgs-Vwlds0 및 Ex0들이 너무 높지 않고, 한편으로, 선택 게이트의 전압(Vsgs) 및 내부 더미 저장 소자의 전압(Vwlds1)이 명시된 레벨들에 있고, 반면에, Vwlds0-Vwlds1 및 Ex1이 너무 높지 않도록, 외부 더미 저장 소자의 전압(Vwlds0)은 Voptimal 레벨로 최적화될 수 있다. NAND 스트링의 드레인 쪽을 기준으로, 한편으로, Vsgd-Vwldd0이 너무 높지 않고, 반면에, 그리고 Vwldd0-Vwldd1이 너무 높지 않도록, 외부 더미 저장 소자의 전압(Vwldd0)은 Voptimal 레벨로 최적화될 수 있다. 내부 더미 저장 소자와 엣지 사용자 데이터 저장 소자 사이의 전하 트랩 및 저하가 문제가 되지 않도록, Ex2는 일반적으로 충분히 낮다.
NAND 스트링의 단에 2개의 더미 워드 라인들이 있는 경우에, 사용자 데이터 저장 소자들이 영향받지 않도록, Vwlds1 및 Vwldd1(도 6b)는 Vwlds 및 Vwldd(도 6a)와 각각 같을 수 있다는 점에 주목해라.
도 8a는 비-휘발성 저장 소자들의 세트에 대한 소거된 상태 및 더 높은 데이터 상태들의 예시 문턱 전압 분포들(example threshold voltage distributions)을 도시한다. x-축은 문턱 전압을 표시하고 y-축은 저장 소자들의 개수를 표시한다. 이 예시에서, 4개의 데이터 상태들이 있다: 소거(E) 상태(842), A 상태(844), B 상태(846) 및 C 상태(848). 예를 들어, 8 또는 16개의 데이터 상태들과 같은, 추가적인 데이터 상태들, 또는, 2개의 상태들과 같은, 더 적은 상태들을 갖는 메모리 디바이스들 또한 사용될 수 있다. 소거 시퀀스는 소거 동작 및 선택적인 소프트 프로그래밍 동작(soft programming operation)을 포함한다. 상기 분포(840)는 소거 상태(842) 후에, 저장 소자들이 전형적으로 과도-소거된(over-erased) 때에 소거 동작 후에 실현된다. 소거 동작은 연속적인 소거-검증 반복을 포함한다(도 8b 참고). 소거-검증 반복 각각은 소거 펄스를 포함하는 소거 반복을 포함하고 검증 펄스 및 센싱 동작을 포함하는 검증 반복에 의해 후속된다. 저장 소자들의 문턱 전압이 소거 검증 레벨, Vv_erase 아래의 전이들로 소거될 때까지 소거 펄스들은 기판에 인가된다.
일단 소거 동작이 완료되면, 소프트 프로그래밍 검증 레벨인, Vv_spgm와 가까이에 그리고 Vv_spgm의 아래에 있는 분포(840) 내의 저장 소자들의 일부 또는 전부의 문턱 전압들을 소거 상태(842)로 증가시키기 위해, 워드 라인을 통함과 같이, 저장 소자들의 제어 게이트들에 대해 다수의 양수인 전압 펄스들이 인가되는 소프트 프로그래밍 동작이 수행될 수 있다. Vv_spgm은 전형적으로 Vv_erase보다 높거나 같다. 소프트 프로그래밍 동작은 소거 상태 분포(802)가 더 좁게 되는 유리한 결과를 낳는다. 일단 소프트 프로그래밍 동작이 완료되면, 각각 검증 레벨들 Vv_A, Vv_B 및 Vv_C를 이용해서, 상태들 A, B 및 C와 같은, 더 높은 데이터 상태들로의 프로그래밍이 발생한다. 후속적인 판독 동작은 레벨들 Vread_A, Vread_B 및 Vread_C를 이용한다.
도 8b는 소거 동작의 소거-검증 반복들의 시퀀스를 도시한다. 소거 동작은 메모리 디바이스의 p-웰로 일련의 소거 펄스들/파형들을 인가함을 포함한다. 그러므로, 소거 동작(852)은 예시 소거 펄스들(860, 862 및 864)(소거 동작의 소거 반복들 각각을 나타냄), 및 소거 검증 펄스들(861, 863 및 865)(소거 동작의 검증 반복들 각각을 나타냄)을 포함한다. 또 다른 가능한 소거 동작에서, 단일 소거 펄스가 인가된다. 상기 소거 펄스들의 피크 레벨은, 한 접근 방식에서, 소거-검증 반복 각각에서 증가할 수 있다. 아래에 기술된 구현들에서(도 11-15), 소거 펄스 또는 파형은 더 복잡하며 그리고 용량성 결합의 하나 또는 그 이상의 제어된 소스들을 제공하도록 구성된 하나 또는 그 이상의 스텝들 및/또는 램프들을 가질 수 있다.
도 9는 예를 들어, 각각의 제어 라인들 상의 드라이브 또는 플로팅 전압들에 사용되는 패스 게이트 트랜지스터들을 도시하는, 도 5의 전력 제어 모듈(516), 그리고 도 3b의 NAND 스트링(301)의 부분일 수 있는 회로를 도시한다. 제어 라인은, 예를 들어, 워드 라인을 따라서 배열된 저장 소자들의 제어 게이트들과 통신하는 워드 라인, 또는 선택 게이트 트랜지스터 라인을 따라서 배열된 선택 게이트 트랜지스터들(SGS 또는 SGD)의 제어 게이트들과 통신하는 선택 게이트 트랜지스터 라인일 수 있다.
블럭(300) 내의 NAND 스트링(301)은 일 예로서 도시된다. 블럭 내의 다른 NAND 스트링들은 도시되지 않았다. 워드 라인들(WLDD0, WLDD1, WLn-1, ... , WL1, WL0, WLD1 및 WLD0)은 각각, 저장 소자들(304, 306, 308, ... , 310, 312, 314 및 316)의 각각의 제어 게이트들(942, 943, 944, ... , 945, 946, 947 및 948)과 접속된다. SGD 라인(931)은 SGD 트랜지스터(302)의 제어 게이트(941)에 접속된다. SGS 라인(939)은 SGS 트랜지스터(318)의 제어 게이트(949)에 접속된다. 한 가지 가능한 구현에서, 상기 블럭의 블럭 디코더(도시되지 않음)로부터 공통 제어 게이트 전압 Vpg에 의해 제어되는 패스 게이트(pg) 트랜지스터 각각을 통해 각각의 제어 라인 상에 전압이 드라이브된다. Vpg는 공통 라인(920)을 통해 패스 게이트 트랜지스터 각각의 제어 게이트로 제공된다. 공통 라인은 패스 게이트 트랜지스터들(911-919) 각각의 제어 게이트들(921-929)과 접속된다. 패스 게이트 트랜지스터 각각은 주변(peripheral)(peri)-쪽 라인을 통해 전압 드라이버(voltage driver)와 접속되는 소스 단자, 그리고 어레이-쪽 라인(array-side line)을 통해 선택 게이트 트랜지스터 또는 저장 소자와 접속된 드레인 단자를 갖는다. 구체적으로, 주변-쪽 라인들(901-909) 및 어레이-쪽 라인들(931-939)은 각각 패스 게이트 트랜지스터들(911-919)과 접속된다. 주변-쪽 라인들(901-909) 상에 드라이브 된 전압들은 각각 Vsgd_peri, Vwldd_peri, Vwldd1_peri, Vwln-1_peri, ... , Vwl1_peri, Vwl0_peri, Vwld1_peri, Vwld0_peri 및 Vsgs_peri이다. p-웰 소거 전압 Vp_well은 블럭(300)이 형성되는 기판(900)에 인가된다.
주변-부 라인들(peripheral-side lines)은 소거 동작 동안 전형적으로 제로- 또는 비-제로 레벨로 각각 드라이브된다. 어떤 제어 라인에 대해서든, 만약 Vpg가 충분히 높으면(예를 들어, 주변-부 전압 + 패스 게이트 트랜지스터의 문턱 전압 Vt 보다 큰 경우) 패스 게이트 트랜지스터는 전도 상태(conductive state)에 있게 되고 어레이-쪽 제어 라인으로 상기 주변-부 전압을 통과시킨다. 반면에, 만약 Vpg가 충분히 높지 않으면(예를 들어, Vpg가 주변-부 전압 + Vt와 같거나 이보다 작은 경우) 전압이 어레이-쪽 제어 라인과 관련된 제어 게이트 상에서 플로팅되도록 패스 게이트 트랜지스터는 비-전도 상태에 있게 된다. 플로팅 제어 라인 및 제어 게이트는 소거 펄스가 증가 되었을 때 기판으로부터와 같은 용량성 결합의 대상이다. 전형적으로, 만약 상기 블럭 내의 상기 게이트들 또는 저장 소자들이 드라이브 되어야 하는 반면에 한 선택 게이트 또는 한 저장 소자가 플로팅 되어야 한다면, 그 선택 게이트 또는 저장 소자와 관련된 패스 게이트 트랜지스터가 비-전도성이 되도록, 그 선택 게이트 또는 저장 소자와 관련된 제어 라인의 주변부 전압이 충분히 높은 레벨로 상승되고, 반면에 상기 제어 라인들의 나머지에 대해서, 이들의 각각의 패스 게이트들을 전도 상태로 유지하기 위해서 주변-부 전압은 충분히 낮게 바이어스된다. 또한, 한 선택 게이트 또는 한 저장 소자가 드라이브 되는 반면에, 이들의 관련된 제어 라인에 대해서, 주변-부 전압은 어레이-쪽 전압과 동일하다는 점에 주목해라. 반면에, 플로팅 상황(floating condition)에서, 어레이-쪽 전압은 주변-부 전압과 동일하지 않다(어레이-쪽 전압이 주변-부 전압보다 일반적으로 더 높다). 제어 라인들은 아래에 더 상세히 기술되듯이 설정될 수 있다.
도 10a는 더미 저장 소자들의 제어 게이트 전압들을 높이기 위해 용량성 결합을 사용하는 소거 동작의 개관을 도시한다. 단계들은: 소거 동작을 시작(1000); 소거 반복을 시작(1002); 용량성 결합 이전 위상을 수행(1004); 하나 또는 그 이상의 용량성 결합 위상들을 수행(1006); 용량성 결합 이후 위상을 수행(1008); 검증 반복을 수행(1010); 다음 소거-검증 반복?(1012); 소거 동작을 종결(1014). 만약 결정 단계(1012)가 참이면, 이는 단계(1002)에 의해 후속된다. 용량성 결합 이전 위상은 명시된 레벨로부터 시작하여 전압을 상승시킨다. 이 위상은 명시된 레벨로 그리고/또는 명시된 시간에 대해 Vp-well의 증가를 포함한다. 어레이-쪽 제어 라인들은 용량성 결합 이전 위상에서 일반적으로 드라이브된다(플로팅되지 않음). 어레이-쪽 제어 라인들의 선택된 라인들은 용량성 결합 위상의 적어도 부분적으로 플로팅된다. 하나 또는 그 이상의 용량성 결합 위상들은 구별되는 제어된 증분들(increments) 또는 결합의 소스들을 제공하도록 연속적으로 사용될 수 있다.
도 10b는 도 10a의 용량성 결합 이전 위상(1004) 및 용량성 결합 위상(1006)의 실시예를 도시하고, 여기서 Vp-well의 스텝 증가로 인해 1개의 용량성 결합 위상에서 용량성 결합에 의해 선택 게이트 전압들은 증가되고, 그리고 더미 저장 소자들의 제어 게이트 전압들은 드라이브된다. 용량성 결합 이전 위상인, 단계(1020)에서, 전압들은 다음과 같이 설정된다: Vsgs/sgd_array:드라이브, Vwlds0/wldd0_array:드라이브, Vwlds1/wldd1_array:드라이브 및 Vp-well:0V에서 Verase_1로 증가(둘 모두 드라이브된 레벨들임). 용량성 결합 위상인, 단계(1022)에서, 전압들은 다음과 같이 설정된다: Vsgs/sgd_array:Vsgs/sgd_max로 플로팅 상승됨, Vwlds0/wldd0_array:드라이브, Vwlds1/wldd1_array:드라이브, Vp-well:Vsgs/sgd_array에 용량성 결합의 제1 소스를 제공하도록 Verase_1로부터 피크 레벨(Verase_max)로 상승. 예시 구현에 대해서는 도 11을 참고.
도 10c는 도 10a의 용량성 결합 이전 위상(1004) 및 용량성 결합 위상(1006)의 한 실시예를 도시하고, 여기서 제1(외부) 더미 저장 소자들의 선택 게이트 전압들 및 제거 게이트 전압들은 2개의 용량성 결합 위상들에서 Vp-well의 스텝 증가로 인한 용량성 결합에 의해 증가되고, 그리고 제2(내부) 더미 저장 소자들의 제어 게이트 전압들은 드라이브된다. 용량성 결합 이전 위상인, 단계(1030)에서, 전압들은 다음과 같이 설정된다: Vsgs/sgd_array:드라이브, Vwlds0/wldd0_array:드라이브, Vwlds1/wldd1_array:드라이브, Vp-well:0V에서 Verase_1로 증가됨. 제1 용량성 결합 위상인, 단계(1032)에서, 전압들은 다음과 같이 설정된다: Vsgs/sgd_array: Vsgs/sgd_1로 플로팅 상승, Vwlds0/wldd0_array:드라이브, Vwlds1/wldd1_array:드라이브 및 Vp-well:Vsgs/sgd_array로 용량성 결합의 제1 소스를 제공하도록 Verase_1로부터 다음의 더 높은 레벨(Verase_2)로 상승됨. 제2 용량성 결합 위상인, 단계(1034)에서, 전압들은 다음과 같이 설정된다: Vsgs/sgd_array:Vsgs/sgd_max로 플로팅 상승, Vwlds0/wldd0_array:Vwlds0/wldd0_max로 플로팅 상승, Vwlds1/wldd1_array: 드라이브 및 Vp-well:Vsgs/sgd_array로 용량성 결합의 제2 소스를 제공하도록 그리고 Vwlds0/wldd0_array로 용량성 결합의 제1 소스를 제공하도록 Verase_2로부터 피크 레벨(Verase_max)로 상승됨. 예시 구현에 대해서는 도 12를 참고.
도 10d는 도 10a의 용량성 결합 이전 위상(1004) 및 용량성 결합 위상(1006)의 한 실시예를 도시하고, 여기서 제1(외부) 더미 저장 소자들의 선택 게이트 전압들 및 제어 게이트 전압들은 2개의 용량성 결합 위상들의 Vp-well의 연속적인 램프 증가(continuous ramp increase)로 인한 용량성 결합에 의해 증가되고, 제2(내부) 더미 저장 소자들의 제어 게이트 전압들은 드라이브되고, 여기서 상기 선택 게이트 전압들은 연속적인 램프의 시작에서 또는 연속적인 램프의 시작으로부터 딜레이 후에 플로팅되고, 상기 제1(외부) 더미 저장 소자들의 제어 게이트 전압들은 연속적인 램프의 시작으로부터 딜레이 후에 플로팅된다.
용량성 결합 이전 위상인, 단계(1040)에서, 전압들은 다음과 같이 설정된다: Vsgs/sgd_array:드라이브, Vwlds0/wldd0_array:드라이브, Vwlds1/wldd1_array:드라이브 및 Vp-well:0V로부터 Verase_1로 상승됨. 제1 용량성 결합 위상인, 단계(1042)에서, 전압들은 다음과 같이 설정된다: Vsgs/sgd_array:Vsgs/sgd_1로 플로팅 상승됨, Vwlds0/wldd0_array:드라이브, Vwlds1/wldd1_array:드라이브 및 Vp-well:Vsgs/sgd_array로 용량성 결합의 제1 소스를 제공하도록 연속적인 램프로 Verase_1로부터 더 높은 레벨(Verase_2)로 상승됨. 제2 용량성 결합 위상인, 단계(1044)에서, 전압들은 다음과 같이 설정된다: Vsgs/sgd_array: Vsgs/sgd_max로 플로팅 상승됨, Vwlds0/wldd0_array: Vwlds0/wldd0_max로 플로팅 상승됨, Vwlds1/wldd1_array:드라이브 및 Vp-well:Vsgs/sgd_array로 용량성 결합의 제2 소스를 제공하도록 그리고 Vwlds0/wldd0_array로 용량성 결합의 제1 소스를 제공하도록 연속적인 램프로 Verase_2로부터 피크 레벨(Verase_max)로 상승을 계속한다. 추가적인 상세에 대해서는 도 13 또는 14를 참고.
도 10e는 도 10a의 용량성 결합 이전 위상(1004) 및 용량성 결합 위상(1006)의 한 실시예를 도시하고, 제1(외부) 더미 저장 소자들의 선택 게이트 전압들, 제어 게이트 전압들 및 제2(내부) 더미 저장 소자들의 제어 게이트 전압들은 3개의 용량설 결합 위상들의 Vp-well의 스텝 증가로 인한 용량성 결합에 의해 증가된다. 용량성 결합 이전 위상인, 단계(1050)에서, 전압들은 다음과 같이 설정된다: Vsgs/sgd_array:드라이브, Vwlds0/wldd0_array:드라이브, Vwlds1/wldd1_array:드라이브 및 Vp-well:0V에서 Verase_1로 상승됨. 제1 용량성 결합 위상인, 단계(1052)에서, 전압들은 다음과 같이 설정된다: Vsgs/sgd_array: Vsgs/sgd_1로 플로팅 상승, Vwlds0/wldd0_array:드라이브, Vwlds1/wldd1_array:드라이브 및 Vp-well:Vsgs/sgd_array로 제1 용량성 결합을 제공하도록 Verase_1로부터 제2 레벨(Verase_2)로 상승됨. 제2 용량성 결합 위상인, 단계(1054)에서, 전압들은 다음과 같이 설정된다: Vsgs/sgd_array: Vsgs/sgd_2로 플로팅 상승됨, Vwlds0/wldd0_array:Vwlds0/wldd0_1로 플로팅 상승됨, Vwlds1/wldd1_array:드라이브 및 Vp-well:Vsgs/sgd_array로 용량성 결합의 제2 소스를 제공하도록 그리고 Vwlds0/wldd0_array로 용량성 결합의 제1 소스를 제공하도록 Verase_2로부터 제3 레벨(Verase_3)으로 상승됨. 제3 용량성 결합 위상인, 단계(1056)에서, 전압들은 다음과 같이 설정된다:Vsgs/sgd_array:Vsgs/sgd_max로 플로팅 상승됨, Vwlds0/wldd0_array:Vwlds0/wldd0_max로 플로팅 상승됨, Vwlds1/wldd1_array:Vwlds1/wldd1_max로 플로팅 상승됨 그리고 Vp-well:Vsgs/sgd_array로 용량성 결합의 제3 소스를 제공하도록, Vwlds0/wldd0_array로 용량성 결합의 제2 소스를 제공하도록, 그리고 Vwlds1/wldd1_array로 용량성 결합의 제1 소스를 제공하도록 Verase_3으로부터 피크 레벨(Verase_max)로 상승됨. 추가적인 상세에 대해서는 도 15를 참고.
도 11은 도 10b의 방법에 대응하는 소거 동작의 일 예의 파형을 도시한다. 도 11-15에서 파선(dashed line)으로 된 파형은 플로팅 전압을 표시하고 실선(solid line)으로 된 파형은 드라이브된 또는 고정된 전압을 표시한다. 시간 포인트들(time points) t0, t1, 등은 증가하는 시간을 나타낸다. 시간 포인트들은 동일 간격으로 위치되거나(equally spaced) 또는 스케일 될 필요가 없고, 그리고 다른 도면들 내의 시간 포인트들은 필연적으로 대응하지는 않는다. 한 접근 방식에서, 파형의 시작 및 종결 레벨들은 0V일 수 있다.
파형들과 전압들 사이의 대응관계는 다음과 같다: 1100:Vpg; 1102: Vsgs/sgd_peri(예를 들어, Vsgs_peri 및/또는 Vsgd_peri); 1104: Vsgs/sgd_array(예를 들어, Vsgs_array 및/또는 Vsgd_array); 1106: Vwlds0/wldd0(예를 들어, Vwlds0_peri=Vwlds0_array 및/또는 Vwldd0_peri=Vwldd_array); 1108: Vwlds1/wldd1(예를 들어, Vwlds1_peri=Vwlds1_array 및/또는 Vwldd1_peri=Vwldd1_array); 1110: 유저 데이터 워드 라인(Vwl); 및 1112: Vp_well이다. 용량성 결합 이전 위상은 t0-t5이고, 용량성 결합 위상은 t5 직후이고 용량성 결합 이후 위상이 후속된다.
한 예시로서, Vwlds0/wldd0에 대한 최적 값(optimal value)이 8V라는 결정이 이루어졌고, 그래서 이 전압들이 t2에서 8V로 드라이브 되었다고 가정하자. 이 결정의 결과는, 관련된 패스 게이트 트랜지스터들이 전도성이 되는 것을 보장해서, 8V를 통과시키도록, Vpg_max가 예를 들어, 10V로 설정되는 것이다. 소거 동작 내내, Vpg_max>(Wwlds0/wldd0+Vt)로 설정함에 의해, 관련된 패스 게이트는 전도성이 될 수 있다. 예를 들어, 상기 패스 게이트 트랜지스터의 Vt(문턱 전압)은 단지 0.2V일 수 있다. 10V는 8V보다 2V 더 높고 넉넉한 마진(comfortable margin)을 제공한다.
추가적으로, Vsgs/sgd_array이 플로팅될 피크 레벨이 Vsgs/sgd_max라는 결정이 이루어졌다고 가정하자. 이 레벨은 Vsgs/sgd_array를 명시된 초기 제로 또는 비-제로 레벨, 예를 들어 2V로 드라이브하고, 이후에 Vsgs/sgd_array를 플로팅하고, 반면에 Vsgs/sgd_array로 명시된 양의 결합을 제공하도록 명시된 양만큼 Vp-well을 후속적으로 증가시킴에 의해 성취될 수 있다. Verase_max가 명시된 레벨에 있다고 가정하면, Vp-well은 t3에 Verase_1 레벨로 드라이브될 수 있고, 이후에 t5에 Verase_max로 단계적으로 상승할 수 있다. △1=Verase_max-Verase_1의 크기를 갖는 이 단계적 상승은 선택 게이트 트랜지스터들의 제어 게이트들에 대한 용량성 결합의 제1 소스이다.
Vsgd/sgd_array는 관련된 패스 게이트가 비-전도성이 되도록 Vsgd/sgd_peri=Vpg_max로 상승됨에 의해 t4 직후에 플로팅된다. 한 접근 방식에서, 이 단계적 상승은 전압 드라이브 회로망이 전압을 상승시킬 수 있는 가장 빠른 이용가능한 비율이다(예를 들어,Vp-well).
Vsgd/sgd_array=Vpg_max-Vt는 t4 직후이다. Vsgd/sgd_array는 Vp-well이 증가됨에 따라 t5에서 △1'=△1*rsg만큼 결합된다. 그러므로, Vsgs/sgd_max=Vpg_max-Vt+△1'이다. △1 및 그러므로 △1' 및 Vsgs/sgd_max는 주어진 Verase_max에 대해, Verase_1을 조절함에 의해 조절될 수 있다. 예를 들어, Vsgs/sgd_max는 Verase_1이 더 낮을 때 더 높을 수 있다. 소거 펄스는 t5로부터 t6으로 Verase_max의 피크 레벨로 인가되고 t6에서 더 낮아진다. Vwlds1/wldd1은 1.5V와 같은 낮은 레벨로 드라이브될 수 있고 Vwl(사용자 데이터 WL)은 0.5V와 같은 상대적으로 낮은 레벨로 드라이브될 수 있다. 이 레벨은 제로 또는 비-제로일 수 있다.
방전 시퀀스에 대해, t6에서, Vp-well은 Vera_max로부터 0V로 방전된다. 일단 Vp-well이 방전되면, 어떤 플로팅 소자(예를 들어, Vsgs/sgd_array)든 Vp-well이 Vpg_max-Vt(결합 위상 전에 있었던 레벨)에 도달할 때까지 Vp-well과 결합 하락한다. 이 포인트에서, 상기 플로팅 소자와 관련된 패스 게이트는 전도성이 되고, 그러므로 저장 소자는 본질적으로 더이상 플로팅 상태가 아니다(이는 드라이브된다). 이 포인트부터, 플로팅 소자의 어레이 및 주변-쪽 제어 라인들은 동일한 레벨에 있다(예를 들어, Vsgs/sgd_peri=Vsgs/sgd_array). 그러므로, Vsgs/sgd_peri가 t7에 감소되고, Vsgs/sgd_array는 이를 따르고 Vsgs_sgd_peri와 같이 감소된다.
Verase_max는 소거 동작의 주어진 소거 반복 내의 피크 레벨이라는 것을 상기해라. Verase_max는 도 8b에 도시된 것과 같이 연속적인 소거 반복들로 단계적으로 상승할 수 있다.
이 접근 방식의 이점은 상기 프로세스는 소거 반복 내내 Vwlds0/wldd0이 드라이브되기 때문에 상당히 제어 가능하다는 점이다. 단점은 Vpg 및 Vwlds0/wldd0을 8-10V와 같은 상대적으로 높은 레벨로 드라이브하도록 전력이 사용된다는 점이다. 또한, 관련된 패스 게이트들이 상대적으로 높은 바이어스를 지원하기 위해 크기로 되어야 하기 때문에 사이즈 페널티가 존재한다.
도 12는 도 10c의 방법에 대응하는 소거 동작의 일 예의 파형을 도시한다. 파형들과 전압들 사이의 대응관계는 다음과 같다: 1200: Vpg; 1202: Vsgs/sgd_peri; 1204: Vsgs/sgd_array; 1206: Vwlds0/wldd0_peri; 1208: Vwlds0/wldd0_array; 1210: Vwlds1/wldd1(array or peri); 1212: Vwl; 및 1214:Vp-well. 용량성 이전 결합 위상은 t0로부터 t5로 있고, 제1 용량성 결합 위상은 t5 직후이고, 제2 용량성 결합 위상은 t7 직후이며, 그리고 용량성 이후 결합 위상이 후속된다.
이 접근 방식의 이점은 Vwlds0/wldd0_array가 드라이브되는 대신에 피크 레벨인 Vwlds0/wldd0_max로 플로팅된다는 점이고, 그래서 더 작은 전력이 사용되고 패스 게이트가 더 낮은 레벨(예를 들어, 한 접근 방식에서, 10V 대신 6V)로 드라이브되고 따라서 더 작은 크기로 된다는 점이다. Vpg_max는 심지어 더 낮을 수도 있다. 예를 들어, 도 15의 접근방식은 심지어 더 낮은 Vpg_max(예를 들어, 2V)를 사용한다. Vpg_max는 어레이-쪽 제어 라인들의 어떤 드라이브된 전압들도 패스하도록 패스 게이트 트랜지스터들을 전도 상태로 유지하는 데 충분한 만큼 높을 필요만 있을 뿐이다.
Vp-well은 이 접근 방식에서 3개의 단계들이 있다. Vp-well은 t3에서 Verase_1로 드라이브 되고, 이후에 각각 t5 및 t7 직후에, 각각, 용량성 결합의 제1 및 제2 소스들을 제공하기 위해, △1 및 △2의 개별적인 증분들로 단계적으로 상승된다. 일단 Vsgs/sgd_peri가 t4에 Vpg_max로 상승되면, 용량성 결합의 제1 및 제2 소스들에 의해 결합될 수 있도록 t4 직후에 Vsgs/sgd_array는 플로팅하기 시작한다. 구체적으로, Vsgs/sgd_array는 t5 직후에 Vpg_max-Vt로부터 Vsgs/sgd_1(△1''=△1*rsg 만큼의 증가)로 결합되고, t7 직후에 Vsgs/sgd_1로부터 Vsgs/sgd_max(△2''=△2*rsg 만큼의 증가)로 결합된다. 일단 Vwlds0/wldd0_peri가 t6에 Vpg_max로 상승되면, 용량성 결합의 제2 소스에 의해 그러나 제1 소스에 의하지 않고 결합 되도록 Vwlds0/wldd0_array는 플로팅하기 시작한다. 대신에, Vwlds0/wldd0_array는 예를 들어, 4V와 같이, 용량성 결합의 제1 소스 동안 드라이브된다. Vwlds0/wldd0_array는 t7 직후에 Vpg_max-Vt로부터 Vwlds0/wldd0_max로(△2'=△2*rwld 만큼의 증가) 결합된다.
△1 및 그러므로 △1'' 및 Vsgs/sgd_max는 주어진 Verase_max에 대해, Verase_1을 조절함에 의해 조절될 수 있다. 예를 들어, Verase_1이 더 낮을 때 Vsgs/sgd_max는 더 높을 것이다. △2 및 그러므로 △2', △2'' 및 Vwlds0/wldd0_max는 주어진 Verase_max에 대해, Verase_2를 조절함에 의해 조절된다. 예를 들어, Verase_2가 더 낮을 때 Vwlds0/wldd0_max는 더 높을 것이다.
용량성 결합의 제1 소스를 제공하는 소거 전압의 증가는(t5 직후에) 용량성 결합의 제2 소스를 제공하는 소거 전압의 증가(t7 직후에) 이전에 발생한다.
도 13은 도 10d의 방법의 한 실시예에 대응하는 소거 동작의 예의 파형을 도시한다. 한 가지 대안으로서, Vp-well은 더 점진적으로, 계단보다는, 램프로 증가될 수 있다. 램프 증가는 전압 드라이브 회로망이 전압(예를 들어, Vp-well)을 증가시키는 이용 가능한 가장 빠른 비율보다 낮은 비율의 증가일 수 있다.
파형들과 전압들 사이의 대응관계는 다음과 같다: 1300: Vpg; 1302: Vsgs/sgd_peri; 1304: Vsgs/sgd_array; 1306: Vwlds0/wldd0_peri; 1308: Vwlds0/wldd0_array; 1310: Vwlds1/wldd1(array 또는 peri); 1312: Vwl; 및 1314: Vp-well. 용량성 이전 결합 위상은 t0로부터 t5이고, 제1 용량성 결합 위상은 t5로부터 t7이고, 제2 용량성 결합 위상은 t7로부터 t8이고 용량성 이후 결합 위상이 후속된다.
전과 같이, 한 이점은 Vwlds0/wldd0_array는 드라이브 되는 대신에 피크 레벨인 Vwlds0/wldd0_max로 플로팅되고, 그래서 더 적은 전력이 소모되고 패스 게이트는 더 낮은 레벨로 드라이브된다. 더욱이, Vwlds0/wldd0_array로의 결합의 양은 시간 딜레이 △t에 기반해서 제어될 수 있다.
Vp-well은 이 접근방식에서 한 단계 및 한 연속적인 램프를 갖는다. Vp-well은 t3에 Verase_1로 드라이브되고, 이후에 t5로부터 t8에 램프로 상승된다. △1만큼 상승하는 t5로부터 t7의 램프의 부분은 용량성 결합의 제1 소스를 제공하고, △2만큼 상승하는 t7로부터 t8의 램프의 부분은 용량성 결합의 제2 소스를 제공한다. 일단 Vsgs/sgd_peri가 t4에서 Vpg_max로 상승되면, Vsgs/sgd_array는 용량성 결합의 제1 및 제2 소스들에 의해 결합될 수 있도록 t4 직후에 플로팅하기 시작한다. 구체적으로, Vsgs/sgd_array는 t5로부터 t7에 Vpg_max-Vt로부터 Vsgs/sgd_1로 결합되고(△1''=△1*rsg), t7로부터 t8에 Vsgs/sgd_1로부터 Vsgs-sgd_max로 결합된다(△2''=△2*rsg). 일단 Vwlds0/wldd0_peri가 t6과 t7 사이에 Vpg_max로 상승되면, Vwlds0/wldd0_array는 용량성 결합의 제2 소스에 의해 결합되지만 용량성 결합의 제1 소스에 의해서는 결합되지 않도록 t7에 플로팅하기 시작한다. 대신에, Vwlds0/wldd0_array는 예를 들어, 4V와 같이, 용량성 결합의 제1 소스 동안 드라이브된다. 구체적으로, Vwlds0/wldd0_array는 t7로부터 t8에 Vpg_max-Vt로부터 Vwlds0/wldd0_max로 결합된다(△2'=△2*rwld 만큼의 상승).
이 경우에, 시간 딜레이 △t는, 예를 들어, △t=t7-t5와 같이, Vp-well의 연속적인 램프의 시작시간과 Vwlds0/wldd0_array가 플로팅하기 시작하는 시간 사이의 시간으로 정의될 수 있다.
△1 및 그러므로 △1'' 및 Vsgs/sgd_max는 주어진 Verase_max에 대해, Verase_1을 조절함에 의해 조절될 수 있다. 예를 들어, Verase_1이 더 낮을 때 Vsgs/sgd_max는 더 높을 것이다. △2 및 그러므로 △2', △2'' 및 Vwlds0/wldd0_max는, 주어진 Verase_max에 대해서, △t를 조절함에 의해 조절될 수 있다. 예를 들어, △t가 더 작을 때 Vwlds0/wldd0_max는 더 높을 수 있다(예를 들어, V_erase2가 더 낮을 때).
용량성 결합의 제1 소스를 제공하도록 하는 소거 전압의 증가는(한 시간 기간에서, t5로부터 t7에) 용량성 결합의 제2 소스를 제공하도록 하는 소거 전압의 증가(상기 한 시간 기간과 오버랩되지 않는, 또다른 시간 기간에서, t7로부터 t8에) 이전에 발생한다. 기판의 전압(Vp-well)의 증가는 시간 기간(t5-t8) 내내 연속적이고 이는 상기 한 시간 기간 및 또다른 시간 기간을 포함한다.
한 시간 기간의 Vp-well의 증가는 전압 램프를 포함하고, 또다른 시간 기간의 Vp-well의 증가는 또다른 전압 램프를 포함한다.
도 14는 도 10d의 방법의 또다른 실시예에 대응하는 소거 반복의 예의 파형을 도시한다. 이는 도 13의 접근방식의 변형이다. 여기서, 한 시간 지연 △t1은 Vp-well 램프의 시작과 Vsgs/sgd_array가 플로팅하기 시작하는 시간 사이의 시간 딜레이를 표시하고, 그리고 또다른 시간 딜레이 △t2>△t1은 Vp-well 램프의 시작과 Vwlds0/wldd0_array가 플로팅하기 시작하는 시간 사이의 시간 딜레이를 표시한다. 이 시간 딜레이들은 원하는 대로 조절될 수 있다. 몇몇의 경우들에서, 결합의 원하는 레벨을 달성하기 위해, 전압 레벨을 조절하는 것보다는 시간 딜레이 파라미터를 조절하는 것이 쉬울 수 있다. 파형들과 전압들 사이의 대응관계는 다음과 같다: 1400:Vpg; 1402: Vsgs/sgd_peri; 1404: Vsgs/sgd_array; 1406: Vwlds0/wldd0_peri; 1408: Vwlds0/wldd0_array; 1410: Vwlds1/wldd1(array 또는 peri); 1412: Vwl; 및 1414: Vp-well. 용량적 결합 이전 위상은 t0로부터 t6까지 있고, 제1 용량성 결합 위상은 t6로부터 t8에 있고, 제2 용량성 결합 위상은 t8 직후로부터 t9까지 있고 그리고 용량성 결합 이후 위상은 후속한다.
이전과 같이, 한 가지 이점은 Vwlds0/wldd0_array는 드라이브 되는 대신에 피크 레벨인 Vwlds0/wldd0_max로 플로팅되고, 그래서 더 적은 전력이 사용되고 패스 게이트는 더 낮은 레벨로 드라이브 될 수 있다는 점이다. 더욱이, Vwlds0/wldd0_array로의 결합의 양은 시간 딜레이 △t2에 기반해서 제어 가능하다.
이 접근 방식에서는 Vp-well은 스텝을 갖고 있지 않으며 1개의 연속적인 램프를 갖는다. Vp-well은 t4로부터 t9까지 램프로 상승한다. △1만큼 상승하는 t6으로부터 t8로의 램프의 부분은 용량성 결합의 제1 소스를 제공하고, △2만큼 상승하는 t8로부터 t9로의 램프의 부분은 용량성 결합의 제2 소스를 제공한다.
일단 Vsgs/sgd_peri가 t5와 t6 사이에 Vpg_max로 상승되면, Vsgs/sgd_array는 용량성 결합의 제1 및 제2 소스들에 의해 결합되도록 t6에서 플로팅하기 시작한다. 구체적으로, Vsgs/sgd_array는 t6-t8에 Vpg_max-Vt로부터 Vsgs/sgd_1로(△1''=△1*rsg 만큼의 상승) 그리고 t8-t9에 Vsgs/sgd_1로부터 Vsgs-sgd_max로 결합된다. 일단 Vwlds0/wldd0_peri가 t7과 t8 사이에 Vpg_max로 상승되면, Vwlds0/wldd0_array는 용량성 결합의 제2 소스에 의해서 결합되지만 용량성 결합의 제1 소스에 의해서는 결합되지 않도록 t8에서 플로팅하기 시작한다. 대신에, Vwlds0/wldd0_array는 예를 들어, 4V와 같이, 용량성 결합의 제1 소스 동안 드라이브된다. 구체적으로, Vwlds0/wldd0_array는 t8로부터 t9에 Vpg_max-Vt로부터 Vwlds0/wldd0_max로 결합된다(△2'=△2*rwld만큼의 상승).
이 경우에, 시간 딜레이 △t1은 예를 들어, △t1=t6-t4와 같은 t4에서 Vp-well의 연속적인 램프의 시작과 Vsgs/sgd_array가 플로팅하기 시작하는 시간 사이의 시간으로 정의된다. 또한, 시간 딜레이 △t2는 예를 들어, 예를 들어, △t2=t8-t4와 같은, t4에서 Vp-well의 연속적인 램프의 시작과 Vwlds0/wldd0_array가 플로팅하기 시작하는 시간 사이의 시간으로 정의된다.
△1 및 그러므로 △1'' 및 Vsgs/sgd_max는 주어진 Verase_max에 대해, △t1을 조절함에 의해 조절된다. 예를 들어, Vsgs/sgd_max는 △t1이 더 적을 때(예를 들어, Verase_1이 더 낮을 때) 더 높을 것이다. △2 및 그러므로 △2',△2'' 및 Vwlds0/wldd0_max는 주어진 Verase_max에 대해, △t2를 조절함에 의해 조절된다. 예를 들어, △t2>△t1이 더 작을 때 Vwlds0/wldd0_max는 더 높을 것이다(예를 들어, V_erase2가 더 낮을 때).
용량성 결합의 제1 소스를 제공하기 위한 소거 전압의 증가(t6으로부터 t8)는 용량성 결합의 제2 소스를 제공하기 위한 소거 전압의 증가(t8로부터 t9) 이전에 발생한다.
Vp-well의 증가는 시간 기간(t6-t9) 내내 연속적이고 이는 한 시간 기간(t6-t8)과 또다른 시간 기간(t8-t9)을 포함한다. 상기 한 시간 기간의 Vp-well의 증가는 1개의 전압 램프를 포함하고, 그리고 또다른 시간 기간의 Vp-well의 증가는 또다른 전압 램프를 포함한다.
용량성 결합의 제1 소스를 제공하기 위한 기판의 소거 전압의 증가 동안의 선택 게이트 트랜지스터의 제어 게이트의 전압(Vsgs/sgd_array)의 플로팅은, t4에서 기판의 소거 전압의 연속적인 증가를 시작한 후에 한 명시된 시간(t6)에서 시작된다. 이 시간 딜레이는 t6-t4이다. 용량성 결합의 제2 소스를 제공하기 위한 기판의 소거 전압의 증가 동안의 제1 더미 비-휘발성 저장 소자의 제어 게이트의 전압(Vwlds0/wldd0_array)의 플로팅은 기판의 소거 전압의 연속적인 증가를 시작한 후의 또다른 명시된 시간(t8)에서 시작된다. 이 시간 딜레이는 t8-t4이다. 상기 또다른 명시된 시간은 상기 한 명시된 시간의 이후이다.
도 15는 도 10e의 방법에 대응하는 소거 동작의 예의 파형을 도시한다. 이전의 예시들에서, 내부 더미 저장 소자는 Vwlds1/wldd1=1.5V와 같은 상대적으로 낮은 레벨로 드라이브 되었다. 여기서, Vwlds1/wldd1은 원하는 레벨로 결합된다.
파형들과 전압들 사이의 대응관계는 다음과 같다: 1500: Vpg; 1502: Vsgs/sgd_peri; 1504: Vsgs/sgd_array; 1505: Vwlds0/wldd0_peri; 1506: Vwlds1/wldd1_peri; 1508: Vwlds0/wldd0_array; 1510: Vwlds1/wldd1_array; 1512: user data word line(WL); 및 1514: Vp-well. 용량성 이전 결합 위상은 t0로부터 t5이고, 제1 용량성 결합 위상은 t5 직후이고, 제2 용량성 결합 위상은 t7 직후이고, 제3 용량성 결합 위상은 t9 직후이며 용량성 이후 결합 위상이 후속한다.
이 접근 방식의 한 가지 이점은 Vwlds1/wldd1_array가 드라이브 되는 대신에 피크 레벨인 Vwlds1/wldd1_max로 플로팅되고, 그래서 더 적은 전력이 사용되고 패스 게이트는 낮은 레벨로 드라이브되고(예를 들어, 3V) 그리고 따라서 크기로 된다는 점이다. 한 가지 단점은 Vwlds1/wldd1_array를 결합하기 위해 추가적인 시간이 필요하다는 점이다.
Vp-well은 이 접근 방식에서 4개의 단계를 갖는다. Vp-well은 t3에 Verase_1로 드라이브 되고, 용량성 결합의 제1, 제2 및 제3 소스들을 각각 제공하기 위해, 이후에 t5, t7 및 t9 직후에 각각 △1, △2 및 △3의 개별적인 증분들로 단계적으로 상승한다. 일단 Vsgs/sgd_peri가 t4에 Vpg_max로 상승되면, Vsgs/sgd_array는 용량성 결합의 제1, 제2 및 제3 소스들에 의해 결합 되도록 t4 직후에 플로팅하기 시작한다. 구체적으로, Vsgs/sgd_array는 t5 직후에 Vpg_max-Vt로부터 Vsgs/sgd_1로 결합되고(△1'''=△1*rsg만큼의 증가), t7 직후에 Vsgs/sgd_1로부터 Vsgs/sgd_2로 결합되고(△2'''=△2*rsg만큼의 증가), 그리고 t9 직후에 Vsgs/sgd_2로부터 Vsgs-sgd_max로 결합된다(△3'''=△3*rsg만큼의 증가). 일단 Vwlds0/wldd0_peri가 t6에 Vpg_max로 상승되면, Vwlds0/wldd0_array는 용량성 결합의 제2 및 제3 소스들에 의해 결합되지만 용량성 결합의 제1 소스에 의해서는 결합되지 않도록 t6 직후에 플로팅하기 시작한다. 대신에, Vwlds0/wldd0_array는 용량성 결합의 제1 소스 동안, 예를 들어, 0.5V로 드라이브된다. 구체적으로, Vwlds0/wldd0_array는 t7 직후에 Vpg_max-Vt로부터 Vwlds0/wldd0_1로 결합되고(△2''=△2*rwld만큼의 증가), t9 직후에 Vwlds0/wldd0_1로부터 Vwlds0/wldd0_max로 결합된다(△3''=△3*rwld만큼의 증가).
일단 Vwlds1/wldd1_peri가 t8에 Vpg_max로 상승되면, Vwlds1/wldd1_array는 용량성 결합의 제3 소스에 의해 결합되지만 용량성 결합의 제1 및 제2 소스들에 의해서는 결합되지 않도록 t8 직후에 플로팅하기 시작한다. 대신에, Vwlds1/wldd1_array는 용량성 결합의 제1 및 제2 소스들 동안, 예를 들어, 0.5V와 같은 전압으로 드라이브 된다. 구체적으로, Vwlds1/wldd1_array는 t9 직후에 Vpg_max-Vt로부터 Vwlds1/wldd1_max로 결합된다(△3'=△3*rwld).
△1 및 그러므로 △1''' 및 Vsgs/sgd_max는 주어진 Verase_max에 대해, Verase_1을 조절함에 의해 조절된다. 예를 들어, Verase_1이 더 낮을 때 Vsgs/sgd_max는 더 높을 것이다. △2 및 그러므로 △2'', △2''' 및 Vwlds0/wldd0_max는 주어진 Verase_max에 대해, Verase_2를 조절함에 의해 조절될 수 있다. 예를 들어, Verase2가 더 낮을 때 Vwlds0/wldd0_max는 더 높을 것이다. △3 및 그러므로 △3', △3'', △3''' 및 Vwlds1/wldd1_max는 주어진 Verase_max에 대해 Verase_3을 조절함에 의해 조절될 수 있다. 예를 들어, Verase_3이 더 낮을 때 Vwlds1/wldd1_max는 더 높을 것이다.
용량성 결합의 제1 소스를 제공하기 위한 소거 전압의 증가(t5 직후)는 용량성 결합의 제2 소스를 제공하기 위한 소거 전압의 증가(t7 직후) 이전에 발생하고, 용량성 결합의 제3 소스를 제공하기 위한 소거 전압의 증가(t9 직후) 이전에 발생한다.
도 11-15에서, △t, △t1 및 △t2와 같은 시간 딜레이들 뿐만 아니라 Verase_1, Verase_2, Verase_3, Verase_max 및 Vpg_max와 같은 다양한 전압들은 메모리 디바이스 내의 ROM 퓨즈 파라미터들(ROM fuse parameters)에 의해 설정된다. 이 파라미터들은 최대 W/E 내구성을 달성하기 위해 칩 상에서 최적화된다. 이 값들 및 전압들 및 △1, △2, △1', △2', △1'' 및 △2''와 같은 기타의 값들은 서로 다른 도면들에서 필연적으로 동일하지는 않음을 상기해라.
한 실시예에서, 한 방법이 기판(140, 600, 900)상에 형성된 비-휘발성 저장 소자들의 세트(200, 300)에 대한 소거 동작(852)의 소거 반복(860, 862 및 864)을 수행하는 데 제공된다. 비-휘발성 저장 소자들의 세트는 제1 및 제2 선택 트랜지스터들(202, 216, 302, 318) 사이의 직렬-접속된 비-휘발성 저장 소자들의 스트링(201, 301)을 포함하고, 상기 직렬-접속된 비-휘발성 저장 소자들은 제1 선택 트랜지스터(202, 302)와 인접한 제1 비-사용자 비-휘발성 저장 소자(204, 214, 304, 316)를 포함한다. 상기 방법은: (a) 제1 선택 게이트 트랜지스터(예를 들어, SGD 트랜지스터 및/또는 SGS 트랜지스터)의 제어 게이트(941, 949)로의 용량성 결합의 제1 소스를 제공하기 위한 기판의 소거 전압(Vp-well)을 증가시키는 단계와, 제1 선택 게이트 트랜지스터의 제어 게이트의 전압(Vsgs/sgd_array)을 플로팅하는 반면에, 제1 비-사용자 데이터 비-휘발성 저장 소자의 제어 게이트(942, 948)의 전압(Vwldd0/wlds0_array)을 플로팅하지 않고; 그리고 (b) 제1 선택 게이트 트랜지스터의 제어 게이트와 제1 비-사용자 데이터 비-휘발성 저장 소자의 제어 게이트로 용량성 결합의 제2 소스를 제공하기 위해 기판의 소거 전압을 증가시키는 단계를 포함하고, 반면에 제1 선택 게이트 트랜지스터의 제어 게이트의 전압과 제1 비-사용자 데이터 비-휘발성 저장 소자의 제어 게이트의 전압을 플로팅한다.
또다른 실시예에서, 비-휘발성 저장 시스템은: (a) 기판(140, 600, 900)상에 형성된 비-휘발성 저장 소자들의 세트(200, 300)와, 상기 비-휘발성 저장 소자들의 세트는 제1 및 제2 선택 게이트 트랜지스터들(202, 216, 302, 318) 사이의 직렬-접속된 비-휘발성 저장 소자들의 스트링(201, 301)을 포함하고, 상기 직렬-접속된 비-휘발성 저장 소자들은 제1 선택 게이트 트랜지스터(202, 302)와 인접한 제1 비-휘발성 저장 소자(204, 214, 304, 316)를 포함하고, 상기 제1 비-휘발성 저장 소자는 제어 게이트(942, 948) 및 제1 선택 게이트 트랜지스터는 제어 게이트(941, 949)를 포함하고; 그리고 (b) 제어 회로(510, 512, 514, 516, 530, 550, 560, 565)를 포함하고, 상기 제어 회로는, 비-휘발성 저장 소자들의 세트에 대한 소거 동작(8520)의 소거 반복(860, 862, 864)을 수행하기 위해서: 한 시간 기간(t5-t7) 내내, 제1 선택 게이트 트랜지스터(예를 들어, SGD 트랜지스터 및/또는 SGS 트랜지스터)의 제어 게이트로 기판으로부터의 용량성 결합을 제공하고 제1 비-휘발성 저장 소자의 제어 게이트로 기판으로부터의 용량성을 금지하고, 그리고 상기 한 시간 기간과 오버랩하지 않는, 또다른 시간 기간(t7-t8) 내내, 제1 선택 게이트 트랜지스터의 제어 게이트 및 제1 비-휘발성 저장 소자의 제어 게이트로 기판으로부터의 용량성 결합을 제공한다.
또다른 실시예에서, 기판(140, 600, 900)상에 형성된 비-휘발성 저장 소자들의 NAND 스트링(201, 301)에 대한 소거 동작(852)의 소거 반복(860, 862 및 864)을 수행하는 방법이 제공된다. NAND 스트링은 제1 및 제2 선택 트랜지스터들(202, 216, 302, 318) 사이의 직렬-접속된 비-휘발성 저장 소자들의 스트링을 포함한다. 상기 직렬-접속된 비-휘발성 저장 소자들은 제1 선택 트랜지스터(202, 302)와 인접한 제1 비-휘발성 저장 소자(204, 214, 304, 316)를 포함한다. 상기 방법은: (a) 제1 선택 게이트 트랜지스터의 제어 게이트의 전압(Vsgs/sgd_array)을 플로팅하고, 제1 비-휘발성 저장 소자의 제어 게이트의 전압을 드라이빙하는 반면에 기판의 소거 전압(Vp-well)을 증가시키는 단계와; 그리고 (b) 제1 선택 게이트 트랜지스터의 제어 게이트의 전압과 제1 비-휘발성 저장 소자의 제어 게이트의 전압을 플로팅하는 반면에 기판의 소거 전압을 더 증가시키는 단계를 포함한다.
대응하는 방법들, 이 문서에서 제공된 방법들을 수행하는 것에 대한 계산 가능한 코드 시스템들 및 컴퓨터- 또는 프로세서-에 의해 판독 가능한 저장 디바이스들 또한 제공될 것이다.
이 문서에서 앞서 말한 본 기술의 상세한 설명은 묘사 및 기술의 목적으로 제시되었다. 이는 완전하거나 또는 본 기술을 개시된 정확한 형태로 한정하지 않도록 의도되었다. 많은 수정들 및 변형들은 상기 교시에 비추어 가능하다. 상기 기술된 실시예들은 본 기술의 원칙들을 가장 잘 설명하도록, 그리고 이 실시예들의 실용적인 응용은 그렇게 함으로써 다른 당업자들이 본 기술을 다양한 실시예들 내에서 가장 잘 이용할 수 있도록 하고 고려된 특정한 사용에 적합한 다양한 수정들과 함께 선택되었다. 본 기술의 범위는 본 문서에 첨부된 청구항들에 의해 정의되도록 의도되었다.

Claims (20)

  1. 소거 동작의 소거 반복을 수행하기 위한 방법으로서,
    제1 시간 기간에서, 제1 선택 게이트 트랜지스터의 제어 게이트의 전압을 플로팅하고, 제1 비사용자 데이터 비휘발성 저장 소자(first non-user data non-volatile storage element)의 제어 게이트의 전압을 드라이빙하고, 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압을 드라이빙하면서, 기판의 소거 전압을 증가시키는 단계 - 상기 제1 비사용자 데이터 비휘발성 저장 소자 및 상기 제2 비사용자 데이터 비휘발성 저장 소자는 상기 기판 상에 형성되는 직렬 접속된 비휘발성 저장 소자들의 스트링에 있고, 상기 스트링은 복수의 사용자 데이터 비휘발성 저장 소자들을 포함하고, 상기 제1 비사용자 데이터 비휘발성 저장 소자 및 상기 제2 비사용자 데이터 비휘발성 저장 소자는 상기 제1 선택 게이트 트랜지스터와 상기 복수의 사용자 데이터 비휘발성 저장 소자들 사이에 있음 -;
    상기 제1 시간 기간 이후의 제2 시간 기간에서, 상기 제1 선택 게이트 트랜지스터의 제어 게이트의 전압 및 상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압을 플로팅하면서 그리고 상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압을 드라이빙하면서, 상기 기판의 소거 전압을 증가시키는 단계; 및
    상기 제2 시간 기간 이후의 제3 시간 기간에서, 상기 제1 선택 게이트 트랜지스터의 제어 게이트의 전압, 상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압 및 상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압을 플로팅하면서, 상기 기판의 소거 전압을 증가시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 선택 게이트 트랜지스터의 제어 게이트의 전압은, 상기 제1 시간 기간, 상기 제2 시간 기간 및 상기 제3 시간 기간 각각에서 상기 기판의 소거 전압을 증가시킴으로써 상기 제1 시간 기간, 상기 제2 시간 기간 및 상기 제3 시간 기간 동안 용량성 결합되고,
    상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압은, 상기 제2 시간 기간 및 상기 제3 시간 기간 각각에서 상기 기판의 소거 전압을 증가시킴으로써 상기 제2 시간 기간 및 상기 제3 시간 기간 동안 용량성 결합되고,
    상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압은, 상기 제3 시간 기간에서 상기 기판의 소거 전압을 증가시킴으로써 상기 제3 시간 기간 동안 용량성 결합되는 방법.
  3. 제1항에 있어서,
    상기 제2 비사용자 데이터 비휘발성 저장 소자는 상기 제1 비사용자 데이터 비휘발성 저장 소자와 상기 복수의 사용자 데이터 비휘발성 저장 소자들 사이에 있는 방법.
  4. 제3항에 있어서,
    상기 제1 비사용자 데이터 비휘발성 저장 소자는 상기 제1 선택 게이트 트랜지스터에 인접하고, 상기 제2 비사용자 데이터 비휘발성 저장 소자는 상기 제1 비사용자 데이터 비휘발성 저장 소자에 인접한 방법.
  5. 제1항에 있어서,
    상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압은 상기 소거 반복에서, 상기 소거 반복에서의 상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압의 피크 레벨보다 큰 피크 레벨에 도달하는 방법.
  6. 제1항에 있어서,
    상기 제1 선택 게이트 트랜지스터의 제어 게이트의 전압은 상기 소거 반복에서, 상기 소거 반복에서의 상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압의 피크 레벨보다 큰 피크 레벨에 도달하고,
    상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압의 피크 레벨은, 상기 소거 반복에서의 상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압의 피크 레벨보다 큰 방법.
  7. 제1항에 있어서,
    상기 제1 시간 기간에서, 상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압 및 상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압은 양의 전압이고,
    상기 제2 시간 기간에서, 상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압은 양의 전압인 방법.
  8. 제1항에 있어서,
    상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압은 상기 제1 시간 기간에서 그리고 상기 제2 시간 기간에서 동일한 양의 전압에 고정되는 방법.
  9. 제1항에 있어서,
    상기 복수의 사용자 데이터 비휘발성 저장 소자들 중의 하나의 사용자 데이터 비휘발성 저장 소자는 상기 제2 비사용자 데이터 비휘발성 저장 소자에 가장 가깝고,
    상기 하나의 사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압은 상기 제1 시간 기간, 상기 제2 시간 기간 및 상기 제3 시간 기간 전체에 걸쳐 드라이빙되는 방법.
  10. 제1항에 있어서,
    상기 직렬 접속된 비휘발성 저장 소자들의 스트링은 드레인측 및 소스측을 포함하고,
    상기 제1 선택 게이트 트랜지스터, 상기 제1 비사용자 데이터 비휘발성 저장 소자 및 상기 제2 비사용자 데이터 비휘발성 저장 소자는 상기 드레인측에 있는 방법.
  11. 제1항에 있어서,
    상기 제1 시간 기간, 상기 제2 시간 기간 또는 상기 제3 시간 기간 중 적어도 하나의 시간 기간 동안 상기 소거 전압을 증가시키는 것은 스텝 증가(step increase)를 포함하는 방법.
  12. 제1항에 있어서,
    상기 제1 시간 기간, 상기 제2 시간 기간 또는 상기 제3 시간 기간 중 적어도 하나의 시간 기간 동안 상기 소거 전압을 증가시키는 것은 램프 증가(ramp increase)를 포함하는 방법.
  13. 비휘발성 저장 시스템으로서,
    기판 상에 형성되는 직렬 접속된 비휘발성 저장 소자들의 스트링 - 상기 스트링은 복수의 사용자 데이터 비휘발성 저장 소자들을 포함함 -;
    제어 게이트를 포함하는 제1 선택 게이트 트랜지스터;
    제어 게이트를 포함하는 제1 비사용자 데이터 비휘발성 저장 소자;
    제어 게이트를 포함하는 제2 비사용자 데이터 비휘발성 저장 소자 - 상기 제1 비사용자 데이터 비휘발성 저장 소자 및 상기 제2 비사용자 데이터 비휘발성 저장 소자는 상기 제1 선택 게이트 트랜지스터와 상기 복수의 사용자 데이터 비휘발성 저장 소자들 사이에 있음 -; 및
    제어 회로
    를 포함하고,
    상기 제어 회로는, 상기 복수의 사용자 데이터 비휘발성 저장 소자들에 대한 소거 동작의 소거 반복을 수행하기 위해서,
    제1 시간 기간에서, 상기 기판의 소거 전압을 증가시키고, 상기 제1 선택 게이트 트랜지스터의 제어 게이트의 전압을 플로팅하고, 상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압을 드라이빙하고, 상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압을 드라이빙하고;
    상기 제1 시간 기간 이후의 제2 시간 기간에서, 상기 기판의 소거 전압을 증가시키고, 상기 제1 선택 게이트 트랜지스터의 제어 게이트의 전압 및 상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압을 플로팅하고, 상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압을 드라이빙하고;
    상기 제2 시간 기간 이후의 제3 시간 기간에서, 상기 기판의 소거 전압을 증가시키고, 상기 제1 선택 게이트 트랜지스터의 제어 게이트의 전압, 상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압 및 상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압을 플로팅하도록
    구성되는 비휘발성 저장 시스템.
  14. 제13항에 있어서,
    상기 제1 선택 게이트 트랜지스터의 제어 게이트의 전압은, 상기 제1 시간 기간, 상기 제2 시간 기간 및 상기 제3 시간 기간 각각에서 상기 기판의 소거 전압을 증가시킴으로써 상기 제1 시간 기간, 상기 제2 시간 기간 및 상기 제3 시간 기간 동안 용량성 결합되고,
    상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압은, 상기 제2 시간 기간 및 상기 제3 시간 기간 각각에서 상기 기판의 소거 전압을 증가시킴으로써 상기 제2 시간 기간 및 상기 제3 시간 기간 동안 용량성 결합되고,
    상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압은, 상기 제3 시간 기간에서 상기 기판의 소거 전압을 증가시킴으로써 상기 제3 시간 기간 동안 용량성 결합되는 비휘발성 저장 시스템.
  15. 제14항에 있어서,
    상기 제2 비사용자 데이터 비휘발성 저장 소자는 상기 제1 비사용자 데이터 비휘발성 저장 소자와 상기 복수의 사용자 데이터 비휘발성 저장 소자들 사이에 있는 비휘발성 저장 시스템.
  16. 제15항에 있어서,
    상기 제1 비사용자 데이터 비휘발성 저장 소자는 상기 제1 선택 게이트 트랜지스터에 인접하고, 상기 제2 비사용자 데이터 비휘발성 저장 소자는 상기 제1 비사용자 데이터 비휘발성 저장 소자에 인접한 비휘발성 저장 시스템.
  17. 제14항에 있어서,
    상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압은 상기 소거 반복에서, 상기 소거 반복에서의 상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압의 피크 레벨보다 큰 피크 레벨에 도달하는 비휘발성 저장 시스템.
  18. 제14항에 있어서,
    상기 제1 선택 게이트 트랜지스터의 제어 게이트의 전압은 상기 소거 반복에서, 상기 소거 반복에서의 상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압의 피크 레벨보다 큰 피크 레벨에 도달하고,
    상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압의 피크 레벨은, 상기 소거 반복에서의 상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압의 피크 레벨보다 큰 비휘발성 저장 시스템.
  19. 제14항에 있어서,
    상기 제1 시간 기간에서, 상기 제1 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압 및 상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압은 양의 전압이고,
    상기 제2 시간 기간에서, 상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압은 양의 전압인 비휘발성 저장 시스템.
  20. 제14항에 있어서,
    상기 제2 비사용자 데이터 비휘발성 저장 소자의 제어 게이트의 전압은 상기 제1 시간 기간에서 그리고 상기 제2 시간 기간에서 동일한 양의 전압에 고정되는 비휘발성 저장 시스템.
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