KR101852587B1 - 노출된 컨덕터를 구비한 집적회로 패키징 시스템 및 그 제조 방법 - Google Patents
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Abstract
집적회로 패키징 시스템의 제조 방법은, 발명은 기판을 제공하는 단계; 기판 상에 컴포넌트 커넥터를 형성하는 단계; 노출된 컴포넌트 커넥터를 구비한 기판 상에 레지스트층을 형성하는 단계; 레지스트층에 수직 삽입 공동을, 컴포넌트 커넥터 또는 다른 수직 삽입 공동과 격리되고 기판과 직교하는 공동 측부를 구비하도록 형성하는 단계; 수직 삽입 공동과 부합하지 않는 둥근 상호접속부를 수직 삽입 공동에 형성하는 단계; 및 컴포넌트 커넥터 상에 집적회로 디바이스를 실장하는 단계를 포함한다.
Description
본 출원은 본 출원과 동시에 출원된 2010년 2월 26일자 미국 특허 출원 제12/714,291호와 관련한 내용을 포함한다. 상기 관련 출원은 스태츠 칩팩, 엘티디에 양도되었다. 상기 관련 출원의 내용을 원용하여 본 명세서 내에 포함한다.
본 발명은 대체로 집적회로 패키징 시스템, 특히 노출된 컨덕터를 구비한 패키지 시스템에 관한 것이다.
제품이 성공하기 위해서는 세계 시장에서 경쟁하고 많은 소비자들 또는 바이어들의 마음을 끌어야 한다. 제품에 있어 제품의 가격과 크기는 줄이면서 그 특징, 성능 및 신뢰성을 지속적으로 개선하는 것은 매우 중요하며, 소비자 또는 바이어의 구매에 신속하게 대응할 수 있게 하는 것도 마찬가지로 중요하다.
고밀도 및 고출력/고입력의 집적회로 패키지 시장의 성장은 경량, 소형, 다기능이면서 그 속도가 점점 증가되는 전자 제품에 대한 트렌드를 가져왔다. 휴대폰 기반 제품, 위성항법장치(GPS), 위성, 통신 장비, 소비재 및 많은 종류의 다른 유사한 제품과 같은 전자 제품에 대한 수요가 세계적으로 계속 증가하고 있다.
따라서 패키지를 더 소형으로 해야 할 중요한 요구가 대두되고 있다. 소형 패키지는 다른 부품들 및 컴포넌트들과 전기적으로 접속될 필요가 있다. 많은 회로들을 구비한 소형 패키지의 크기가 계속 작아짐에 따라, 이러한 소형 패키지들로의 그리고 그로부터의 점점 더 많아지고 있는 전기 접속부(connection)들을 지원하는 많은 패키지 커넥터를 구비한 소형 패키지를 제조할 요구는 더 커지고 있다.
따라서 패키지의 크기가 계속 작아지는 한편 패키지 내부의 회로들이 계속 증가함에 따라 패키지의 전기 접속부들을 증가시킬 필요성은 여전히 증가하고 있다. 전기 접속부들 각각이 서로 이격되도록 전기 접속부들이 정확하게 생성되고 배치되는 것도 또한 대단히 중요하다. 소형 패키지와 그 전기 접속부들은 회로 기판에 접속되고 점점 증가되는 기능, 속도 및 성능을 제공할 수 있어야 한다. 경제적 및 기술적 과제의 관점에서, 이러한 문제들에 대한 해답을 알아내는 것이 점점 더 중요해지고 있다.
점점 커지는 소비자 기대와 시장에서 의미 있는 제품 차별화를 위한 기회의 감소와 함께 계속 증가되는 상업적 경쟁 압력의 관점에서, 이러한 문제들에 대한 해답을 알아내는 것은 매우 중요하다. 또한, 경쟁 압력에 응하도록 비용을 감소시키고 신뢰성과 제품 수율을 개선할 필요성은 이러한 문제들에 대한 해답을 알아낼 필요성을 더욱 시급하게 만든다.
이러한 문제들에 대한 해결책이 오랫동안 탐구되어 왔지만, 본 발명 이전의 개발들은 어떠한 해결책도 교시하거나 제시하지 않았으며, 따라서 당업자들은 이러한 문제점에 대한 해결책을 오랫동안 발견할 수 없었다.
본 발명은 기판을 제공하는 단계; 기판 상에 컴포넌트 커넥터를 형성하는 단계; 노출된 컴포넌트 커넥터를 구비한 기판 상에 레지스트층을 형성하는 단계; 레지스트층에 수직 삽입 공동을, 컴포넌트 커넥터 또는 다른 수직 삽입 공동과 격리되고 기판과 직교하는 공동 측부를 구비하도록 형성하는 단계; 수직 삽입 공동과 부합하지 않는 둥근 상호접속부를 수직 삽입 공동에 형성하는 단계; 및 컴포넌트 커넥터 상에 집적회로 디바이스를 실장하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키징 시스템의 제조 방법을 제공한다.
본 발명은 기판; 기판 상의 컴포넌트 커넥터; 기판 상에 수직 삽입 공동을 구비한 레지스트층으로, 컴포넌트 커넥터가 레지스트층으로부터 노출되고, 수직 삽입 공동이 컴포넌트 커넥터 또는 다른 수직 삽입 공동과 격리되고 기판과 직교하는 공동 측부를 구비하도록 구성된 레지스트층; 수집 삽입 공동 내에 있고 수집 삽입 공동과 부합하지 않는 둥근 상호접속부; 및 컴포넌트 커넥터 상의 집적회로 디바이스를 포함하는 것을 특징으로 하는 집적회로 패키징 시스템을 제공한다.
본 발명의 어떤 실시예는 상술한 것에 더하여 또는 그를 대체하여 다른 단계 또는 요소를 구비한다. 그러한 단계나 요소는 첨부 도면을 참조하여 하기의 상세한 설명을 읽으면 당업자에게 자명해질 것이다.
도 1은 도 2의 1-1선을 따라 취한 본 발명의 제1 실시예에 따른 집적회로 패키징 시스템을 도시한 단면도이다.
도 2는 도 1의 집적회로 패키징 시스템을 도시한 평면도이다.
도 3은 도 1의 구조물이 제조 과정에서 커넥터 부착 단계에 있는 것을 도시한 도면이다.
도 4는 도 3의 구조물이 기판 코팅 단계에 있는 것을 도시한 도면이다.
도 5는 도 4의 구조물이 코팅 제거 단계에 있는 것을 도시한 도면이다.
도 6은 도 5의 구조물이 조립체 삽입 단계에 있는 것을 도시한 도면이다.
도 7은 도 6의 구조물이 리플로우 단계에 있는 것을 도시한 도면이다.
도 8은 도 7의 구조물이 압인 단계에 있는 것을 도시한 도면이다.
도 9는 도 8의 구조물이 재료 디스펜싱 단계에 있는 것을 도시한 도면이다.
도 10은 본 발명의 제2 실시예에 따른 집적회로 패키징 시스템을 도시한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 집적회로 패키징 시스템의 제조 방법을 도시한 흐름도이다.
도 2는 도 1의 집적회로 패키징 시스템을 도시한 평면도이다.
도 3은 도 1의 구조물이 제조 과정에서 커넥터 부착 단계에 있는 것을 도시한 도면이다.
도 4는 도 3의 구조물이 기판 코팅 단계에 있는 것을 도시한 도면이다.
도 5는 도 4의 구조물이 코팅 제거 단계에 있는 것을 도시한 도면이다.
도 6은 도 5의 구조물이 조립체 삽입 단계에 있는 것을 도시한 도면이다.
도 7은 도 6의 구조물이 리플로우 단계에 있는 것을 도시한 도면이다.
도 8은 도 7의 구조물이 압인 단계에 있는 것을 도시한 도면이다.
도 9는 도 8의 구조물이 재료 디스펜싱 단계에 있는 것을 도시한 도면이다.
도 10은 본 발명의 제2 실시예에 따른 집적회로 패키징 시스템을 도시한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 집적회로 패키징 시스템의 제조 방법을 도시한 흐름도이다.
당업자들이 본 발명을 사용하고 실시할 수 있도록, 본 발명의 실시예들을 상세하게 기재하였다. 본 명세서의 기재 사항을 기초로 하여 다른 실시예들이 이루어질 수 있다는 점을 이해해야 하며, 본 발명의 범위를 일탈하지 않으면서도 시스템, 공정 또는 기계적 구성의 변경이 이루어질 수 있다는 것도 이해해야 한다.
이하에서, 본 발명을 완전하게 이해할 수 있도록 많은 특정의 세부 사항들을 기재하였다. 그러나 이러한 특정의 세부 사항들이 없더라도 본 발명이 실시될 수 있다는 점은 명백하다. 본 발명이 불명료해지는 것을 방지하기 위해, 일부 공지되어 있는 회로, 시스템 구성 및 공정 단계들에 대해서는 상세하게 기재하지 않았다.
본 시스템의 실시예들을 나타내는 도면들은 개략적으로 도시되어 있으며, 축척에 따라 도시된 것이 아니고, 특히 표현을 명료하게 할 목적으로 일부 치수들은 도면 내에서 과장되게 표현되어 있다. 이와 유사하게, 도면의 개시를 용이하게 하기 위해 일반적으로 동일한 방향으로 개시하였지만, 도면 내의 이러한 도시는 대부분이 임의적이다. 일반적으로 본 발명은 임의의 방향에서 작동할 수 있다.
몇몇 특징부들을 공통적으로 갖는 다수의 실시예들을 기재하고 설명하는 경우, 예시, 설명 및 이해의 명료함과 용이함을 위하여 서로 유사하고 동일한 특징부들은 대체로 유사한 도면 부호로 나타낼 것이다. 실시예들에 제1 실시예, 제2 실시예 등과 같이 번호를 매긴 것은 기재의 편의를 위한 것으로, 이것이 별다른 의미를 갖는 것은 아니며 또한 본 발명을 제한하기 위한 것도 아니다.
설명을 목적으로, 본 명세서에서는 그 방향과는 무관하게, "수평"이라는 용어를 사용하여 집적회로의 표면 또는 평면과 평행한 평면을 규정한다. "수직"이란 용어는 위와 같이 규정된 수평과 직교하는 방향을 나타낸다. "아래에"(below), "저부"(bottom), "상단"(top), "측부"(side)("측벽"으로도 사용), "높은"(higher), "낮은"(lower), "상부"(upper), "위에"(over) 및 "아래"(under)와 같은 용어들은, 도면에 도시한 바와 같이, 수평면과 관련되어 규정된다.
"상에"(on)란 용어는 구성요소들이 직접 접촉하고 있음을 의미한다. "상에 직접"(directly on)이란 용어는 한 구성요소와 다른 구성요소가 중간에 개재되는 구성요소 없이 직접 접촉하고 있음을 의미한다.
"활성 측부"(active side)란 용어는 다이, 모듈, 패키지 또는 전자 구조물의 측부 중에서 그 위에 활성 회로가 구비되어 있거나 또는 다이, 모듈, 패키지 또는 전자 구조물 내의 활성 회로망에 접속하기 위한 구성 요소들을 구비한 측부를 말한다. 본 명세서에 사용되고 있는 "공정"(processing)이란 용어는, 전술한 구조물들을 형성하는 데에 필요로 하는, 재료 또는 포토레지스트의 적층, 패터닝, 노출, 현상, 에칭, 세척 및/또는 상기 재료 또는 포토레지스트의 제거를 포함한다.
이제 도 1을 참조하면, 도 2의 1-1선을 따라 취한 본 발명의 제1 실시예에 따른 집적회로 패키징 시스템(100)의 단면도가 도시되어 있다. 집적회로 패키징 시스템(100)은 바람직하게는 기판(102)을 포함할 수 있다.
기판(102)은, 기판(102)의 컴포넌트 측부(106) 상에 그리고 이 컴포넌트 측부(106)의 반대측에 있는 기판(102)의 측부 상에 노출된 베이스 컨덕터(104)들을 포함할 수 있다. 베이스 컨덕터(104)들은 도전성 재료를 이용하여 형성될 수 있고 기판의 측부들 간을 연결한다.
컴포넌트 커넥터(108)들은 기판(102)에의 연결을 제공하며 도전성 재료를 이용하여 형성될 수 있다. 컴포넌트 커넥터(108)들은 컴포넌트 측부(106) 상에 노출된 베이스 컨덕터(104)들 상에 실장될 수 있고 기판(102)의 컴포넌트 구역(110) 내에 위치될 수 있다. 컴포넌트 구역(110)은, 아래에서 추가로 설명되는 바와 같이, 다른 컴포넌트들을 기판(102) 상에 실장하고 부착하기 위한 기판(102)의 컴포넌트 측부(106) 상의 구역으로 정의된다.
예시적인 목적으로, 컴포넌트 구역(110)은 기판(102)의 중앙부 상에 위치된 것으로 도시되어 있다. 컴포넌트 구역(110)은 컴포넌트 측부(106) 상의 다른 위치들에 위치될 수 있다. 예를 들어, 컴포넌트 구역(110)은 기판(102)의 한 측부를 향해 오프셋되게 위치되거나 또는 기판(102)의 한 측부를 따라 위치될 수 있다.
레지스트층(112)이 바람직하게는 컴포넌트 구역(110) 외부에 있고 기판(102) 상의 컴포넌트 커넥터(108)들을 노출시키는 컴포넌트 측부(106)의 부분들을 덮을 수 있다. 레지스트층(112)은 감광성, 감열성 또는 감화학성 재료를 포함하는 경화성 재료를 이용하여 컴포넌트 측부(106) 상에 형성되는 수지 기반의 영구 코팅이다. 컴포넌트 구역(110) 내의 컴포넌트 측부(106)와 컴포넌트 구역(110)은 레지스트층(112)으로부터 노출된다.
레지스트층(112)의 일례는 기판(102)의 일례인 적층 기판과 관련된 솔더 레지스트이다. 레지스트층(112)은 베이스 컨덕터(104)들을 보호하는 데에, 컴포넌트 측부(106)를 보호하는 데에, 그리고 기판(102)에 열적 및 구조적 강성을 제공하는 데에 사용될 수 있다.
수직 삽입 공동(114)들이 레지스트층(112)에 형성되어 레지스트층(112) 아래에 있는 기판(102)의 베이스 컨덕터(104)들을 노출시킬 수 있다. 수직 삽입 공동(114)들의 경계들을 형성하는 레지스트층(112)의 공동 측부(116)들은 기판(102)의 컴포넌트 측부(106)에 대해 수직일 수 있다.
공동 측부(116)들을 갖는 수직 삽입 공동(114)들은 기판(102)의 컴포넌트 측부(106)에 실질적으로 직교하고 컴포넌트 커넥터(108)들로부터 또는 서로 격리되어 있다.
둥근 상호접속부(120)들이 베이스 컨덕터(104)들 상에 형성되고 실장될 수 있으며, 레지스트층(112)의 수직 삽입 공동(114)들 내부에 위치될 수 있다. 둥근 상호접속부(120)들은 복원성(restorative properties)과 실질적인 표면 장력을 갖는 재료로 형성된 전기적 상호접속부들이다. 복원성과 표면 장력은 둥근 상호접속부(120) 각각이 단지 두 개의 응집면(122)들을 가지게 하는 상호 분자 응집력을 제공한다.
임의의 응집면(122)은 원형, 타원형 또는 만곡된 형상 중 한 형상으로 된 단일 프로파일 형상을 갖는 면이다. 둥근 상호접속부(120)들의 응집면(122)들은 임의의 수직 삽입 공동(114)의 내부 형상과 부합되지 않는다.
둥근 상호접속부(120)들이 수직 삽입 공동(114)들과 부합하지 않고 비순응적(nonconformal)이라는 사실의 결과로 레지스트층(112)과 둥근 상호접속부(120)들 사이의 열변화에 의한 움직임이 약하게 전달된다. 이러한 움직임의 약한 전달(dampened transference of movement)에 의해 둥근 상호접속부(120)들 또는 레지스트층(112)에 대한 구조성 응력이 감소된다.
둥근 상호접속부(120)들의 응집면(122)들의 일부분은 레지스트층(112)으로부터 노출되어 진자 컴포넌트(미도시)와 집적회로 패키징 시스템(100) 간의 전기적 연결을 제공할 수 있다. 둥근 상호접속부(120)들은 복원성이 복원되기 전에 베이스 컨덕터(104)들 상에 도포되거나, 분포되거나, 실장되거나 또는 부착될 수 있다.
활성 측부를 구비한 집적회로 디바이스(124)가 레지스트층(112)에 인접하고 레지스트층(112)의 노출된 측부 아래에 있는 컴포넌트 커넥터(108)들 상에 실장될 수 있다.
언더필(126)이 컴포넌트 커넥터(108)들 주위에 그리고 집적회로 디바이스(124)와 기판(102) 사이에 도포될 수 있다. 언더필(126)은 컴포넌트 커넥터(108)들과 집적회로 디바이스(124)를 파손되지 않게 보호하도록 집적회로 디바이스(124)와 기판(102) 사이에서 사용되는 재료이다. 언더필(126)은 집적회로 디바이스(124)를 완전히 덮지 않고 활성 측부 상에 제한된다.
도전성인 볼, 핀 또는 리드를 포함할 수 있는 시스템 커넥터(128)들은 컴포넌트 측부(106)의 반대측에 있는 기판(102)의 측부 상에 노출된 베이스 커넥터(104)들 상에 실장된다. 시스템 커넥터들은 집적회로 패키징 시스템(100)과 다른 전자 컴포넌트 간의 연결을 제공하는 데 사용될 수 있다.
본 발명이 고연결성 구조(high connectivity structure)를 갖는 집적회로 패키징 시스템(100)을 제공하는 것을 알았다. 레지스트층(112)의 수직 삽입 공동(114)들에 있는 둥근 상호접속부(120)들은 고연결성 구조를 초래하는 고밀도의 전기적 연결을 제공한다. 또한 수직 삽입 공동(114)들에 있는 둥근 상호접속부(120)들은 레지스트층(112)이 둥근 상호접속부(120)들 사이에서 장벽으로 작용하는 것으로 인한 차단 지역(keep out zone)들을 감소시키고, 이와 같이 차단 지역들이 감소되면 고연결성에 추가로 기여하는 둥근 상호접속부(120)들의 밀도가 추가로 증가된다.
또한 본 발명이 높은 신뢰성과 높은 수율을 갖는 집적회로 패키징 시스템(100)을 제공하는 것을 알았다. 수직 삽입 공동(114)들을 구비한 레지스트층(112)은 휨과 기계적인 손상을 방지하는 한편 표면 실장 기술의 수율을 개선시킨다. 휨이 감소되면 집적회로 패키징 시스템(100)의 신뢰성도 또한 개선된다.
도 2를 참조하면, 도 1의 집적회로 패키징 시스템(100)의 평면도가 도시되어 있다. 집적회로 디바이스(124), 언더필(126), 컴포넌트 측부(106), 레지스트층(112) 및 응집면(122)들이 도시되어 있다. 언더필(126)은 컴포넌트 측부(106) 상에 위치된 집적회로 디바이스(124)의 측부들 바깥에 도시되어 있다.
레지스트층(112)은 언더필(126) 주위에 형성되고 컴포넌트 측부(106)에 의해 언더필(126)로부터 분리되는 것으로 도시되어 있다. 응집면(122)들은 레지스트층(112)의 수직 삽입 공동(114)들 내에서 노출되는 것으로 도시되어 있다.
둥근 상호접속부(120)들의 응집면(cohesive surface)(122)들의 부분들은 공동 측부(cavity side)(116)들 또는 수직 삽입 공동(114)들 내에서 노출되는 컴포넌트 측부(component side)(106)의 영역들과 대향하면서 접촉하지 않게 형성될 수 있다. 공동 측부(116)들 또는 컴포넌트 측부(106)와 대향하면서 접촉하지 않는 응집면(122)들의 부분들 사이의 삼차원 구역들은 공동 간극(cavity gap)(202)들로 정의될 수 있다.
기판(102)의 컴포넌트 측부(106)를 노출시키는 공동 간극(202)들이, 둥근 상호접속부(120)들과 공동 측부(116)들 사이에 도시된다. 공동 간극(202)들은 둥근 상호접속부(120)들과 레지스트층(112) 사이의 열적 또는 기계적 구조성 응력을 감소시키거나 약화시킨다.
본 발명의 집적회로 패키징 시스템(100)이 대류 열 소산성을 상당히 개선시킨다는 것을 알았다. 수직인 수직 삽입 공동(114)들은 기판(102)으로부터의 열 소산에 있어 중요하다. 공동 측부(116)들의 수직 프로파일로 인해 둥근 상호접속부(120)들이 공동 측부(116)들에 부착될 수 있게 되는 한편, 둥근 상호접속부(120)들의 표면 장력은 둥근 상호접속부(120)들의 둥근 형태를 형성하는 것을 돕는다. 이 둥근 형태로 인해 둥근 상호접속부(120)들과 공동 측부(116)들 및 기판(102) 사이에 공동 간극(202)들이 생기게 된다. 집적회로 디바이스(124)가 열을 발생시킴에 따라, 열의 일부가 일차적으로 기판의 전도성 경로들을 통해 기판으로 전달된다. 이 전도성 경로들은 수직 삽입 공동(114)들로 이어진다. 공동 측부(116)들의 수직 프로파일과 둥근 상호접속부(120)들에 의해 생성된 공동 간극(202)들로 인해 기판(102)으로부터 수직 삽입 공동(114)을 통한 대류 열 소산이 이루어지고, 이에 의해 열 관리 해결책을 제공한다. 공동 측부(116)들의 수직 프로파일이 없으면 둥근 상호접속부(120)들이 공동 간극(202)들을 형성하는데 필요한 표면 접착력을 갖지 않을 수 있 있고, 공동 간극(202)들이 없으면 수직 삽입 공동(114)들을 통한 대류 열 소산은 불가능할 것이다.
또한 본 발명의 집적회로 패키징 시스템(100)이 기계적인 상호 정합성(mating)과 끼워맞춤성을 상당히 개선시킨다는 것을 알았다. 수직 삽입 공동(114)들의 공동 측부(116)들의 수직 프로파일로 인해 적어도 두 개의 대향하는 공동 측부(116)들을 따라 기계적인 압입 끼워맞춤이 이루어지고 이에 의해 실장 디바이스(미도시)의 둥근 상호접속부(120)들 및 임의의 전기 커넥터(미도시)와의 기계적인 결합이 강화된다. 기하학적 형상이 작아지고 입력/출력 밀도가 높아짐에 따라, 예를 들어 솔더 조인트를 위해 필요한 견고하고 신뢰성있는 금속간 화합물(IMC)(미도시)을 형성하는 둥근 상호접속부들(120)의 표면적의 합은 계속해서 작아진다. 공동 측부(116)들은 둥근 상호접속부(120)들에서의 금속간 화합물의 기계적인 결합을 강화하고, 이에 따라 실장 디바이스와의 상호 접속이 더욱 신뢰성 있게 이루어지는 한편 입력 밀도, 출력 밀도는 더 증가되고 둥근 상호접속부(120)들의 크기도 더 줄어든다.
도 3을 참조하면, 도 1의 구조물이 제조 과정에서 커넥터 부착 단계에 있는 것이 도시되어 있다. 커넥터 부착 단계 도중에 전기 커넥터(302)들이 컴포넌트 측부(106) 상에 노출된 베이스 컨덕터(104)들 상에 형성되고 실장될 수 있다. 커넥터 부착 단계는 기판(102) 위에 컴포넌트 커넥터들을 인쇄하고 리플로우시키는 공정을 포함할 수 있다.
도 4를 참조하면, 도 3의 구조물이 기판 코팅 단계에 있는 것이 도시되어 있다. 기판 코팅 단계 도중에 마스크층(402)이 컴포넌트 측부(106)의 부분들을 덮고 기판(102) 상의 컴포넌트 구역(110)은 덮지 않을 수 있다. 기판 코팅 단계는 감광층 코팅 공정을 포함할 수 있다.
도 5를 참조하면, 도 4의 구조물이 코팅 제거 단계에 있는 것이 도시되어 있다. 공동 측부(116)들을 구비한 레지스트층(112)이 도 4의 마스크층으로부터 형성될 수 있다. 코팅 제거 단계 도중에 공동 측부(116)들은 기판(102)의 베이스 컨덕터(104)들을 노출시키는 수직 삽입 공동(114)들의 측부 경계들을 형성한다. 코팅 제거 단계는 포지티브 레지스트 또는 네거티브 레지스트를 제거하는 단계를 포함할 수 있다.
수직 삽입 공동(114)들을 구비한 레지스트층(112)이 에폭시 몰딩 컴파운드를 이용한 유사한 공정 흐름보다 더 유연하고 신속한 공정 흐름으로 형성될 수 있다는 것을 알았다. 수직 삽입 공동(114)들을 구비한 레지스트층(112)은 솔더용 솔더 마스크의 이점 및 에폭시 몰딩 컴파운드의 이점과 기능성을 제공한다.
이제 도 6을 참조하면, 도 5의 구조물이 조립체 삽입 단계에 있는 것이 도시되어 있다. 상호접속부 삽입 단계 도중에, 실질적인 표면 장력을 제공하는 복원성을 갖는 도전성 재료(602)가 수직 삽입 공동(114)들에 삽입될 수 있다. 상호접속부 삽입 단계는 솔더 주입, 인쇄 또는 볼 투하 공정을 포함할 수 있다.
이제 도 7을 참조하면, 도 6의 구조물이 리플로우 단계에 있는 것이 도시되어 있다. 리플로우 단계 도중에 응집면(122)들을 구비한 둥근 상호접속부(120)들이 수직 삽입 공동(114)들 아래의 컴포넌트 측부(106) 상에 노출된 베이스 컨덕터(104) 상에 형성되고 접속될 수 있다.
리플로우 단계 도중에 응집면(122)들을 구비한 둥근 상호접속부(120)들이 베이스 컨덕터(104)들 상에 실장되고 접속되는 도전성 재료(602)로 형성될 수 있다. 리플로우 단계는 리플로우 오븐 픽스처(fixture), 적외선 램프 또는 열기 방출기(hot air emitter)를 이용한 제어된 가열 공정을 포함할 수 있고, 둥근 상호접속부(120)들과 수직 삽입 공동(114)들에 의해 노출된 베이스 컨덕터(104)들 간의 전기적 연결을 생성시킨다.
이제 도 8을 참조하면, 도 7의 구조물이 압인 단계에 있는 것이 도시되어 있다. 압인 과정 도중에 기판(102)의 컴포넌트 구역(110) 내에 있는 도 3의 전기 커넥터(302)들은 압인되거나 평탄화되어 컴포넌트 커넥터(108)들을 형성할 수 있다. 이 압인 과정은 스탬핑(stamping), 압착 또는 냉간 가공 공정을 포함할 수 있다.
이제 도 9를 참조하면, 도 8의 구조물이 재료 디스펜싱 단계에 있는 것이 도시되어 있다. 집적회로 디바이스(124)는, 컴포넌트 구역(110) 위에 배향되고, 컴포넌트 측부(106) 상에 부착된 컴포넌트 커넥터(108)들 상에 실장된 것으로 도시되어 있다. 시스템 커넥터(128)들은 컴포넌트 측부(106)의 반대측에 있는 기판(102)의 측부 상에 노출된 베이스 컨덕터(104)들에 접속된 것으로 도시되어 있다.
재료 디스펜싱 단계에서 컴포넌트 커넥터(108)들은 언더필(126)에 의해 둘러싸인다. 재료 디스펜싱 단계는 주입, 디스펜싱, 가열 공정 또는 이들의 조합을 이용하여 균등 충전(conformal fill) 재료를 도포하는 것을 포함할 수 있다.
레지스트층(112)이 언더필(126)이 레지스트층(112)의 수직 삽입 공동(114)들로 흘러들어가서 수직 삽입 공동(114)들을 오염시키는 것을 방지할 수 있다는 것을 알았다. 수직 삽입 공동(114)들의 오염을 방지하면 둥근 상호접속부(120)들과 기판(102) 간의 견고하고 신뢰성있는 전기적 연결이 이루어진다.
이제 도 10을 참조하면, 본 발명의 제2 실시예에 따른 집적회로 패키징 시스템을 도시한 단면도가 도시되어 있다. 집적회로 패키징 시스템(1000)은 바람직하게는 집적회로 패키징 시스템(100)을 포함할 수 있다.
봉지재(1002)가 집적회로 디바이스(124), 언더필(126) 및 기판(102)의 컴포넌트 구역(110)을 밀봉하고 덮는 데 사용될 수 있다 봉지재(1002)는 손상을 추가로 방지할 수 있도록 기판(102)의 컴포넌트 구역(110), 집적회로 디바이스(124), 언더필(126) 및 레지스트층(112)의 수직 측부들에 부합할 수 있다.
봉지재(1002)와 수직 삽입 공동(114)들을 구비한 레지스트층(112)이 휨과 기계적인 손상을 방지하는 한편 표면 실장 기술의 수율을 개선시킨다는 것을 또한 알았다.
본 발명이 신뢰성이 개선된 집적회로 패키징 시스템(1000)을 제공한다는 것을 알았다. 레지스트층(112) 내의 봉지재(1002)는 컴포넌트 구역(110) 바로 아래에서 기판(102)이 움직이거나 굽혀지는 것을 방지하고, 이에 따라 신뢰성을 저하시킬 수 있는 휨을 완화시키거나 없앤다.
이제 도 11을 참조하면, 본 발명의 일 실시예에 따른 집적회로 패키징 시스템의 제조 방법의 흐름도가 도시되어 있다. 집적회로 패키징 시스템 제조 방법(1100)은 블록(1102)의, 기판을 제공하는 단계; 블록(1104)의, 기판 상에 컴포넌트 커넥터를 형성하는 단계; 블록(1106)의, 노출된 컴포넌트 커넥터를 구비한 기판 상에 레지스트층을 형성하는 단계; 블록(1108)의, 레지스트층에 수직 삽입 공동을, 컴포넌트 커넥터 또는 다른 수직 삽입 공동과 격리되고 기판과 직교하는 공동 측부를 구비하도록 형성하는 단계; 블록(1110)의, 수직 삽입 공동과 부합하지 않는 둥근 상호접속부를 수직 삽입 공동에 형성하는 단계; 및 블록(1112)의, 컴포넌트 커넥터 상에 집적회로 디바이스를 실장하는 단계를 포함한다.
방법, 공정, 장치, 디바이스, 제품 및/또는 시스템은 간단하고, 비용 효과가 크고, 복잡하지 않으며, 범용성이 높고 효과적이고, 공지된 기술들을 부가하는 것에 의해 놀랍고도 비자명하게 실시될 수 있으며, 이에 따라 통상의 제조 방법 또는 공정 및 기술과 완전히 병용 가능한 패키지 시스템의 패키지를 효율적이고 경제적으로 제조하기 위하여 용이하게 구성된다.
본 발명의 다른 중요한 측면은 본 발명이 비용을 저감하고, 시스템을 단순화하고 성능을 증가시키는 역사적인 트렌드를 지원하고 제공하는 데 유용하다는 점이다.
본 발명의 이러한 측면 및 다른 유용한 측면들은 결과적으로 현재의 기술을 적어도 다음 레벨까지 발전시킨다.
본 발명을 특정한 최선의 실시예와 관련하여 설명하였지만, 상술한 본 발명의 상세한 설명을 고려하여 당업자가 여러 가지로 변경, 개조 및 변형을 행할 수 있다는 점을 이해할 수 있을 것이다. 따라서 본 발명은 첨부된 청구범위의 기술적 범위 내에 속하는 이러한 모든 변경, 개조 및 변형을 포함하는 것으로 이해되어야 한다. 본 명세서에서 개시되고 첨부 도면에 도시된 모든 사항들은 예시적이고 비제한적인 의미로 해석되어야 한다.
Claims (10)
- 집적회로 패키징 시스템의 제조 방법으로서,
기판을 제공하는 단계;
기판 상에 컴포넌트 커넥터를 형성하는 단계;
노출된 컴포넌트 커넥터를 구비한 기판 상에 레지스트층을 형성하는 단계;
레지스트층에 수직 삽입 공동을 형성하는 단계, 상기 수직 삽입 공동은 컴포넌트 커넥터 또는 다른 수직 삽입 공동과 격리되어 있고, 상기 수직 삽입 공동은 상기 기판과 직교하는 공동 측부(cavity side)를 구비하며;
상기 수직 삽입 공동의 공동 측부에 부착되는 둥근 상호접속부(rounded interconnect)를 형성하고 그리고 상기 공동 측부와 마주보며 상기 공동 측부와 접촉하지 않는 상기 둥근 상호접속부의 일부분들과 상기 공동 측부 사이에서 상기 기판을 노출시키는 공동 간극(cavity gap)을 제공하는 단계; 및
컴포넌트 커넥터 상에 집적회로 디바이스를 실장하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키징 시스템의 제조 방법. - 제1항에 있어서,
둥근 상호접속부를 형성하는 단계는 만곡된 형상을 갖는 응집면을 구비한 둥근 상호접속부를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키징 시스템의 제조 방법. - 제1항에 있어서,
집적회로 디바이스를 실장하는 단계는 레지스트층에 인접한 집적회로 디바이스를 실장하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키징 시스템의 제조 방법. - 제1항에 있어서,
상호접속부 형성 단계는 레지스트층 및 기판과 대향하면서 접촉하지 않는 둥근 상호접속부의 부분을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키징 시스템의 제조 방법. - 제1항에 있어서,
집적회로 디바이스 위에 봉지재를 도포하는 단계를 추가로 포함하는 것을 특징으로 하는 집적회로 패키징 시스템의 제조 방법. - 기판;
기판 상의 컴포넌트 커넥터;
기판 상에 수직 삽입 공동을 구비한 레지스트층으로, 컴포넌트 커넥터가 레지스트층으로부터 노출되고, 수직 삽입 공동이 컴포넌트 커넥터 또는 다른 수직 삽입 공동과 격리되고, 수직 삽입 공동이 상기 기판과 직교하는 공동 측부를 구비하도록 구성된 레지스트층;
둥근 상호접속부(rounded interconnect), 상기 둥근 상호접속부는 상기 수직 삽입 공동의 공동 측부에 부착되고 그리고 상기 공동 측부와 마주보며 상기 공동 측부와 접촉하지 않는 상기 둥근 상호접속부의 일부분들과 상기 공동 측부 사이에서 상기 기판을 노출시키는 공동 간극을 제공하며; 그리고
컴포넌트 커넥터 상의 집적회로 디바이스를 포함하는 것을 특징으로 하는 집적회로 패키징 시스템. - 제6항에 있어서,
둥근 상호접속부는 만곡된 형상을 갖는 응집면을 구비한 둥근 상호접속부를 포함하는 것을 특징으로 하는 집적회로 패키징 시스템. - 제6항에 있어서,
집적회로 디바이스는 레지스트층에 인접하게 실장된 집적회로 디바이스를 포함하는 것을 특징으로 하는 집적회로 패키징 시스템. - 제6항에 있어서,
둥근 상호접속부는 레지스트층 및 기판과 대향하면서 접촉하지 않는 둥근 상호접속부의 부분을 포함하는 것을 특징으로 하는 집적회로 패키징 시스템. - 제6항에 있어서,
집적회로 디바이스 위의 봉지재를 추가로 포함하는 것을 특징으로 하는 집적회로 패키징 시스템.
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US10586716B2 (en) | 2017-06-09 | 2020-03-10 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package |
US10217649B2 (en) * | 2017-06-09 | 2019-02-26 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package having an underfill barrier |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060040423A1 (en) | 2003-12-17 | 2006-02-23 | Sergey Savastibuk | Attachment of integrated circuit structures and other substrates to substrates with vias |
US20090250810A1 (en) * | 2008-04-07 | 2009-10-08 | Pendse Rajendra D | Integrated circuit packaging system with warpage control system and method of manufacture thereof |
Family Cites Families (9)
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---|---|---|---|---|
US5924623A (en) * | 1997-06-30 | 1999-07-20 | Honeywell Inc. | Diffusion patterned C4 bump pads |
US6238952B1 (en) * | 2000-02-29 | 2001-05-29 | Advanced Semiconductor Engineering, Inc. | Low-pin-count chip package and manufacturing method thereof |
US7345361B2 (en) * | 2003-12-04 | 2008-03-18 | Intel Corporation | Stackable integrated circuit packaging |
US8704349B2 (en) * | 2006-02-14 | 2014-04-22 | Stats Chippac Ltd. | Integrated circuit package system with exposed interconnects |
US7714453B2 (en) * | 2006-05-12 | 2010-05-11 | Broadcom Corporation | Interconnect structure and formation for package stacking of molded plastic area array package |
TWI336502B (en) * | 2006-09-27 | 2011-01-21 | Advanced Semiconductor Eng | Semiconductor package and semiconductor device and the method of making the same |
US8409920B2 (en) * | 2007-04-23 | 2013-04-02 | Stats Chippac Ltd. | Integrated circuit package system for package stacking and method of manufacture therefor |
KR100811034B1 (ko) * | 2007-04-30 | 2008-03-06 | 삼성전기주식회사 | 전자소자 내장 인쇄회로기판의 제조방법 |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060040423A1 (en) | 2003-12-17 | 2006-02-23 | Sergey Savastibuk | Attachment of integrated circuit structures and other substrates to substrates with vias |
US20090250810A1 (en) * | 2008-04-07 | 2009-10-08 | Pendse Rajendra D | Integrated circuit packaging system with warpage control system and method of manufacture thereof |
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