KR101836640B1 - 반도체 패키지 제조용 리드프레임 및 이의 제조 방법 - Google Patents

반도체 패키지 제조용 리드프레임 및 이의 제조 방법 Download PDF

Info

Publication number
KR101836640B1
KR101836640B1 KR1020160062672A KR20160062672A KR101836640B1 KR 101836640 B1 KR101836640 B1 KR 101836640B1 KR 1020160062672 A KR1020160062672 A KR 1020160062672A KR 20160062672 A KR20160062672 A KR 20160062672A KR 101836640 B1 KR101836640 B1 KR 101836640B1
Authority
KR
South Korea
Prior art keywords
control groove
flush control
mold flush
mold
lead frame
Prior art date
Application number
KR1020160062672A
Other languages
English (en)
Other versions
KR20170131901A (ko
Inventor
조형준
배재민
김기정
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020160062672A priority Critical patent/KR101836640B1/ko
Publication of KR20170131901A publication Critical patent/KR20170131901A/ko
Application granted granted Critical
Publication of KR101836640B1 publication Critical patent/KR101836640B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • H01L23/49551Cross section geometry characterised by bent parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 몰딩 공정시 리드프레임의 칩탑재판이 몰딩 컴파운드 수지에 의하여 오염되는 몰드 플러시 현상을 용이하게 방지할 수 있도록 한 반도체 패키지 제조용 리드프레임 및 이의 제조 방법을 관한 것이다.
즉, 본 발명은 칩탑재판의 저면 테두리 부분에 몰딩 컴파운드 수지의 흐름력 및 흐름 방향을 제어하여, 몰딩 컴파운드 수지를 용이하게 가두어둘 수 있는 몰드 플러시 제어홈을 형성함으로써, 몰드 플러시 현상을 방지할 수 있도록 한 반도체 패키지 제조용 리드프레임 및 이의 제조 방법을 제공하고자 한 것이다.

Description

반도체 패키지 제조용 리드프레임 및 이의 제조 방법{Lead frame for semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 제조용 리드프레임 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 몰딩 공정시 리드프레임의 칩탑재판이 몰딩 컴파운드 수지에 의하여 오염되는 몰드 플러시 현상을 용이하게 방지할 수 있도록 한 반도체 패키지 제조용 리드프레임 및 이의 제조 방법을 관한 것이다.
통상적으로 반도체 패키지를 제조하기 위한 기판의 한 종류인 금속 재질의 리드프레임은 전체 골격을 이루는 사이드프레임과, 반도체 칩이 실장되는 칩탑재판과, 상기 사이드프레임과 칩탑재판을 일체로 연결하는 타이바와, 사이드프레임으로부터 칩탑재판의 사방 모서리에 인접되게 연장된 다수의 리드로 구성되어 있다.
최근에는 반도체 패키지를 칩의 크기에 가깝게 경박단소화시키기 위하여 리드프레임을 매우 얇고 작게 제작하고 있고, 또한 단위 생산성을 향상시키기 위하여 다수의 반도체 패키지 영역이 한꺼번에 매트릭스 배열을 이루도록 제작되고 있으며, 이렇게 제작된 리드프레임중 하나를 소위 "마이크로 리드프레임(MLF: Micro Lead Frame)"이라 칭한다.
상기 마이크로 리드프레임을 이용한 반도체 패키지의 경우, 그리고 QFP(Quad Flat Package)스탬핑 리드프레임을 이용한 반도체 패키지의 경우, 열방출 효과를 얻기 위하여 칩탑재판이 외부로 노출된다.
여기서, 종래의 리드프레임을 이용한 반도체 패키지 제조 공정을 살펴보면 다음과 같다.
첨부한 도 1은 종래의 리드프레임을 이용한 반도체 패키지로서, 칩탑재판이 외부로 노출되는 구조를 나타낸 단면도이다.
도 1에서, 도면부호 10은 리드프레임의 칩탑재판(Die Pad)을 지시한다.
상기 칩탑재판(10)의 사방 위치에는 입출력단자 역할을 하는 다수의 리드(12)가 인접 배열된다.
이때, 상기 리드(12)의 내측단은 칩탑재판(10)보다 높게 위치하며 배열된다.
따라서, 상기 칩탑재판(10) 위에 반도체 칩(14)을 부착하는 칩 부착 공정과, 반도체 칩(14)의 본딩패드와 각 리드(12) 간을 도전성 와이어(16)로 연결하는 와이어 본딩 공정과, 반도체 칩(14)과 도전성 와이어(16)를 외부로부터 보호하기 위하여 몰딩 컴파운드 수지(18)로 봉지하는 몰딩 공정을 거쳐, 도 1에 도시된 바와 같은 반도체 패키지로 완성된다.
상기 몰딩 공정시, 몰딩 금형의 바닥면에 칩탑재판(10)이 밀착되도록 한 후, 몰딩 컴파운드 수지를 몰딩 금형에 주입함으로써, 몰딩 공정 후에 칩탑재판(10)의 저면에 외부로 노출되는 상태가 된다.
이렇게 상기 칩탑재판(10)의 저면이 외부로 노출됨에 따라, 반도체 칩(14)에서 발생된 열이 칩탑재판(10)을 통하여 외부로 용이하게 방출될 수 있다.
그러나, 상기 칩탑재판의 저면이 외부로 노출되는 반도체 패키지 제조 공정 중 다음과 같은 문제점이 발생한다.
첫째, 상기 몰딩 공정시, 도 2a에서 보듯이 몰딩 컴파운드 수지가 칩탑재판의 저면으로 침투하는 몰드 플러시(mold flash) 현상이 발생하여, 칩탑재판의 저면을 오염시키는 문제점이 있다.
둘째, 칩탑재판의 저면이 몰드 플러시에 의하여 오염되면, 오염물을 제거하는 별도의 디플러시 공정이 진행되어야 하므로, 공정수 증가 및 제조비용 상승을 초래하는 문제점이 있다.
이에, 위와 같은 문제점을 해소하기 위한 방안으로서, 첨부한 도 2b에서 보듯이 칩탑재판(10)의 저면 테두리를 따라 한 줄 또는 두 줄의 직선을 이루는 "V"자 단면 형상의 몰드 플러시 방지홈(20)을 형성하여, 몰딩 컴파운드 수지를 가두어둘 수 있는 방안이 적용되고 있다.
그러나, 도 2b에서 보듯이 몰딩 컴파운드 수지가 몰드 플러시 방지홈(20)에 가두어지기는 하나, 몰딩 컴파운드 수지의 흐름력을 제어할 수 없어서 몰딩 컴파운드 수지가 몰드 플러시 방지홈(20)을 타고 넘어 칩탑재판(10)의 저면 중앙영역으로 번지는 몰드 플러시가 여전히 발생되는 문제점이 있다.
본 발명은 상기와 같은 종래 문제점을 해결하기 위하여 안출한 것으로서, 칩탑재판의 저면 테두리 부분에 몰딩 컴파운드 수지의 흐름력 및 흐름 방향을 제어하여, 몰딩 컴파운드 수지를 용이하게 가두어둘 수 있는 몰드 플러시 제어홈을 형성함으로써, 몰드 플러시 현상을 방지할 수 있도록 한 반도체 패키지 제조용 리드프레임 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 반도체 칩 부착을 위한 칩탑재판을 포함하는 반도체 패키지 제조용 리드프레임에 있어서, 상기 칩탑재판의 저면에서 사방 테두리 영역에 지그재그 형태로 굴곡된 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈을 서로 엇갈림 배열로 형성하여서 된 것을 특징으로 하는 반도체 패키지 제조용 리드프레임을 제공한다.
본 발명의 일 구현예에서, 상기 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈은 각 굴곡 단위는 30°~ 60°의 "V" 자 형상으로 굴곡된 것을 특징으로 한다.
바람직하게는, 상기 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈의 각 굴곡 단위는 45°의 "V" 자 형상으로 굴곡되어, 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈이 서로 직교되는 배열을 이루도록 한 것을 특징으로 한다.
본 발명의 일 구현예에서, 상기 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈은 스템핑 방식에 의하여 직사각형 단면 형상으로 형성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 반도체 칩 부착을 위한 칩탑재판을 포함하는 반도체 패키지 제조용 리드프레임 제조 방법에 있어서, 상기 칩탑재판의 저면에서 사방 테두리 영역에 지그재그 형태로 굴곡된 제1몰드 플러시 제어홈을 스템핑 툴로 눌러서 형성하는 단계와; 상기 칩탑재판의 저면에서 사방 테두리 영역에서 제1몰드 플러시 제어홈과 엇갈림 배열을 이루는 위치에 지그재그 형태로 굴곡된 제2몰드 플러시 제어홈을 스템핑 툴로 눌러서 형성하는 단계; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조용 리드프레임 제조 방법을 제공한다.
본 발명의 다른 구현예에서, 상기 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈을 스템핑 툴로 눌러서 형성할 때, 각 제어홈의 굴곡 단위는 30°~ 60°의 "V" 자 형상으로 굴곡되는 것을 특징으로 한다.
더욱 바람직하게, 상기 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈을 스템핑 툴로 눌러서 형성할 때, 각 제어홈의 굴곡 단위는 45°의 "V" 자 형상으로 굴곡되어, 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈이 서로 직교되는 배열을 이루는 것을 특징으로 한다.
본 발명의 다른 구현예에서, 상기 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈은 직사각 단면의 스템핑 툴을 이용하여 직사각형 단면 형상으로 형성되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 칩탑재판의 저면 테두리 부분에 몰딩 컴파운드 수지의 흐름력 및 흐름방향을 좌우방향으로 분산시킬 수 있고, 몰딩 컴파운드 수지를 용이하게 가두어둘 수 있는 몰드 플러시 제어홈을 형성함으로써, 칩탑재판에 대한 몰드 플러시(mold flash) 현상을 방지할 수 있다.
둘째, 몰드 플러시 제어홈을 넘어서 칩탑재판의 중앙쪽으로 몰딩 컴파운드 수지가 흐르는 몰드 플러시를 방지할 수 있으므로, 기존에 몰드 플러시에 의한 오염물을 제거하는 별도의 디플러시 공정을 생략 내지 최소화할 수 있으므로, 공정수 감소 및 및 제조비용 절감을 도모할 수 있다.
도 1은 종래의 리드프레임을 이용한 반도체 패키지를 도시한 단면도,
도 2a 및 도 2b는 종래 리드프레임의 칩탑재판 저면에 몰드 플러시 방지홈을 형성한 상태를 도시한 이미지도,
도 3은 본 발명에 따른 반도체 패키지 제조용 리드프레임을 도시한 저면도,
도 4는 본 발명에 따른 반도체 패키지 제조용 리드프레임에 대한 제조 방법을 도시한 평면도,
도 5는 본 발명에 따른 반도체 패키지 제조용 리드프레임을 이용한 몰딩 공정시 몰딩 컴파운드 수지의 흐름력 및 흐름방향 제어예를 도시한 평면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
첨부한 도 3은 본 발명에 따른 반도체 패키지 제조용 리드프레임을 도시한 저면도이고, 도 4는 본 발명에 따른 반도체 패키지 제조용 리드프레임에 대한 제조 방법을 도시한 평면도이다.
도 3 및 도 4에서, 도면부호 10은 리드프레임의 칩탑재판을 지시한다.
상기 칩탑재판(10)의 사방 모서리 위치에는 입출력단자 역할을 하는 다수의 리드(12)가 인접 배열되고, 사방 꼭지점 위치에는 칩탑재판(10)을 잡아주기 위하여 사이드프레임(미도시됨)과 연결되는 타이바(13, Tie Bar)가 연결된다.
본 발명에 따르면, 상기 칩탑재판(10)의 저면에서 사방 테두리 영역에 지그재그 형태로 굴곡된 제1몰드 플러시 제어홈(21)과 제2몰드 플러시 제어홈(22)이 서로 엇갈림 배열로 형성된다.
상기 제1몰드 플러시 제어홈(21)과 제2몰드 플러시 제어홈(22)은 몰딩 공정시 몰드 플러시를 방지하기 위하여 몰딩 컴파운드 수지의 흐름력 및 흐름방향을 좌우방향으로 분산시키는 역할을 하고, 동시에 몰딩 컴파운드 수지를 용이하게 가두어두는 역할을 한다.
바람직하게는, 상기 제1몰드 플러시 제어홈(21)과 제2몰드 플러시 제어홈(22)은 서로 교차하면서 지그재그 배열을 이루게 되는데, 지그재그 배열시 각 굴곡 단위는 위에서 보았을 때, 30°~ 60°의 "V" 자 형상으로 굴곡된다.
더욱 바람직하게는, 상기 제1몰드 플러시 제어홈(21)과 제2몰드 플러시 제어홈(22)의 각 굴곡 단위를 위에서 보았을 때 45°의 "V" 자 형상으로 굴곡 형성하여, 제1몰드 플러시 제어홈(21)과 제2몰드 플러시 제어홈(22)이 서로 직교되는 배열을 이루도록 한다.
상기 제1몰드 플러시 제어홈(21)과 제2몰드 플러시 제어홈(22)의 각 굴곡 단위를 45°로 형성하는 것이 바람직한 이유는 몰드 플러시를 유발하는 몰딩 컴파운드 수지의 흐름력 및 흐름방향을 좌우측으로 보다 균형있게 유도할 수 있기 때문이다.
이때, 상기 제1몰드 플러시 제어홈(21)과 제2몰드 플러시 제어홈(22)은 칩탑재판(10)을 직사각형 단면의 스템핑 툴이 눌러주는 스템핑 방식에 의하여 직사각형 단면 형상으로 형성된다.
이에, 기존의 직선라인을 이루면서 V자 형상의 단면 형상을 갖는 몰드플러시 방지홈(도 2에서, 도면부호 20으로 지시됨)에 비하여, 상기 제1몰드 플러시 제어홈(21)과 제2몰드 플러시 제어홈(22)은 직사각형 단면 형상을 이루게 되므로, 보다 큰 내체적을 가지게 되고, 그에 따라 몰딩 공정시 몰딩 컴파운드 수지를 보다 용이하게 가두어둘 수 있다.
여기서, 상기한 본 발명의 리드프레임 제조 방법을 도 4를 참조로 살펴보면 다음과 같다.
먼저, 상기 칩탑재판(10)의 저면에서 사방 테두리 영역에 지그재그 형태로 굴곡된 제1몰드 플러시 제어홈(21)을 스템핑 툴(미도시됨)로 눌러서 형성한다.
이어서, 상기 칩탑재판의 저면에서 사방 테두리 영역에서 제1몰드 플러시 제어홈(21)과 동일한 제2몰드 플러시 제어홈(22)을 스템핑 툴(미도시됨)로 눌러서 형성하되, 제1몰드 플러시 제어홈(21)과 엇갈림 배열을 이루는 위치에 제2몰드 플러시 제어홈(22)을 스템핑 툴로 눌러서 형성한다.
따라서, 상기 제1몰드 플러시 제어홈(21)과 제2몰드 플러시 제어홈(22)은 지그재그로 굴곡된 동일 형상을 이루되, 서로 엇갈림 배열을 이루게 된다.
이때, 상기와 같이 제1몰드 플러시 제어홈(21)과 제2몰드 플러시 제어홈(22)을 스템핑 툴로 눌러서 형성할 때, 각 제어홈의 굴곡 단위는 30°~ 60°의 "V" 자 형상으로 형성하되, 바람직하게 45°의 "V" 자 형상으로 형성하여 제1몰드 플러시 제어홈(21)과 제2몰드 플러시 제어홈(22)이 서로 직교되는 교차 배열을 이루도록 한다.
또한, 상기와 같이 제1몰드 플러시 제어홈(21)과 제2몰드 플러시 제어홈(22)을 형성할 때, 직사각형 단면의 스템핑 툴이 눌러주는 스템핑 방식을 사용하여 직사각형 단면 형상을 갖도록 한다.
여기서, 상기한 본 발명의 리드프레임을 이용한 반도체 패키지 제조 공정을 설명하되, 몰딩 공정 위주로 설명하면 다음과 같다.
먼저, 상기 칩탑재판(10) 위에 반도체 칩(14)을 부착하는 칩 부착 공정과, 반도체 칩(14)의 본딩패드와 각 리드(12) 간을 도전성 와이어(16)로 연결하는 와이어 본딩 공정과, 반도체 칩(14)과 도전성 와이어(16)를 외부로부터 보호하기 위하여 몰딩 컴파운드 수지(18)로 봉지하는 몰딩 공정을 거쳐, 도 1에 도시된 바와 같은 반도체 패키지로 완성된다.
첨부한 도 5는 본 발명에 따른 반도체 패키지 제조용 리드프레임을 이용한 몰딩 공정시 몰딩 컴파운드 수지의 흐름력 및 흐름방향 제어예를 도시한 평면도이다.
도 5에서 보듯이, 몰딩 공정시 몰딩 컴파운드 수지가 리드(12)를 몰딩한 후, 칩탑재판(10)쪽으로 흐르게 된다.
이때, 몰딩 공정시 몰딩 금형의 바닥면에 칩탑재판(10)이 밀착된 상태이지만, 몰딩 컴파운드 수지가 칩탑재판(10)의 저면쪽으로 침투할 수 있다.
이렇게 상기 몰딩 컴파운드 수지가 칩탑재판(10)의 저면쪽으로 침투하더라도, 도 5의 확대도에서 보듯이 제1몰드 플러시 제어홈(21)과 제2몰드 플러시 제어홈(22)의 각 굴곡 단위가 30°~ 60°, 바람직하게는 45°의 "V" 자 형상으로 굴곡되어 있기 때문에, 침투된 몰딩 컴파운드 수지가 제1몰드 플러시 제어홈(21)에 도달하면 좌우로 그 흐름방향이 1차 분산되고(도 5에 ①로 지시된 방향 참조), 1차 흐름방향 분산시 저항에 의하여 흐름력이 1차로 약화될 수 있다.
연이어, 상기 몰딩 컴파운드 수지가 제1몰드 플러시 제어홈(21)로부터 제2몰드 플러시 제어홈(22)에 도달하면, 그 흐름방향이 안쪽으로 꺽이면서 2차로 분산되고(도 5에 ②로 지시된 방향 참조), 2차 흐름방향 분산시 저항에 의하여 흐름력이 2차로 약화될 수 있다.
따라서, 상기 칩탑재판(10)의 저면 테두리 부분에 형성된 제1 및 제2몰드플러시 제어홈(21,22)에 의하여 몰딩 컴파운드 수지의 흐름방향을 좌우방향 및 안쪽방향으로 1,2차에 걸쳐 분산시켜서 그 흐름력을 약화시킬 수 있고, 또한 각 제어홈(21,22)내에 몰딩 컴파운드 수지를 용이하게 가두어둘 수 있으므로, 칩탑재판(10)에 대한 몰드 플러시(mold flash) 현상을 용이하게 방지할 수 있다.
10 : 칩탑재판
12 : 리드
13 : 타이바
14 : 반도체 칩
16 : 도전성 와이어
18 : 몰딩 컴파운드 수지
20 : 몰드 플러시 방지홈
21 : 제1몰드 플러시 제어홈
22 : 제2몰드 플러시 제어홈

Claims (8)

  1. 반도체 칩 부착을 위한 칩탑재판을 포함하는 반도체 패키지 제조용 리드프레임에 있어서,
    상기 칩탑재판의 저면에서 사방 테두리 영역에 지그재그 형태로 굴곡된 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈을 서로 엇갈림 배열로 각각 스템핑 툴로 눌러서 형성하되,
    상기 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈은 상기 칩탑재판의 사방 테두리를 따라 두 방향으로 나뉘어졌다가 다시 모이는 형태가 연속되어 반복되도록 엇갈림 배열된 것을 특징으로 하는 반도체 패키지 제조용 리드프레임.
  2. 청구항 1에 있어서,
    상기 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈의 각 굴곡 단위는 30°~ 60°의 "V" 자 형상으로 굴곡된 것을 특징으로 하는 반도체 패키지 제조용 리드프레임.
  3. 청구항 1에 있어서,
    상기 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈의 각 굴곡 단위는 45°의 "V" 자 형상으로 굴곡되어, 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈이 서로 직교되는 배열을 이루도록 한 것을 특징으로 하는 반도체 패키지 제조용 리드프레임.
  4. 청구항 1에 있어서,
    상기 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈은 스템핑 방식에 의하여 직사각형 단면 형상으로 형성된 것을 특징으로 하는 반도체 패키지 제조용 리드프레임.
  5. 반도체 칩 부착을 위한 칩탑재판을 포함하는 반도체 패키지 제조용 리드프레임 제조 방법에 있어서,
    상기 칩탑재판의 저면에서 사방 테두리 영역에 지그재그 형태로 굴곡된 제1몰드 플러시 제어홈을 스템핑 툴로 눌러서 형성하는 단계와;
    상기 칩탑재판의 저면에서 사방 테두리 영역에서 제1몰드 플러시 제어홈과 엇갈림 배열을 이루는 위치에 지그재그 형태로 굴곡된 제2몰드 플러시 제어홈을 스템핑 툴로 눌러서 형성하는 단계; 를 포함하되,
    상기 스템핑 툴로 눌러서 상기 제1몰드 플러시 제어홈을 형성한 이후, 상기 스템핑 툴로 눌러서 상기 제2몰드 플러시 제어홈을 형성하여, 상기 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈은 상기 칩탑재판의 사방 테두리를 따라 두 방향으로 나뉘어졌다가 다시 모이는 형태가 연속되어 반복되도록 엇갈림 배열되는 것을 특징으로 하는 반도체 패키지 제조용 리드프레임 제조 방법.
  6. 청구항 5에 있어서,
    상기 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈을 스템핑 툴로 눌러서 형성할 때, 각 제어홈의 굴곡 단위는 30°~ 60°의 "V" 자 형상으로 굴곡되는 것을 특징으로 하는 반도체 패키지 제조용 리드프레임 제조 방법.
  7. 청구항 5에 있어서,
    상기 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈을 스템핑 툴로 눌러서 형성할 때, 각 제어홈의 굴곡 단위는 45°의 "V" 자 형상으로 굴곡되어, 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈이 서로 직교되는 배열을 이루는 것을 특징으로 하는 반도체 패키지 제조용 리드프레임 제조 방법.
  8. 청구항 5에 있어서,
    상기 제1몰드 플러시 제어홈과 제2몰드 플러시 제어홈은 직사각 단면의 스템핑 툴을 이용하여 직사각형 단면 형상으로 형성되는 것을 특징으로 하는 반도체 패키지 제조용 리드프레임 제조 방법.
KR1020160062672A 2016-05-23 2016-05-23 반도체 패키지 제조용 리드프레임 및 이의 제조 방법 KR101836640B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160062672A KR101836640B1 (ko) 2016-05-23 2016-05-23 반도체 패키지 제조용 리드프레임 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160062672A KR101836640B1 (ko) 2016-05-23 2016-05-23 반도체 패키지 제조용 리드프레임 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20170131901A KR20170131901A (ko) 2017-12-01
KR101836640B1 true KR101836640B1 (ko) 2018-03-08

Family

ID=60921702

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160062672A KR101836640B1 (ko) 2016-05-23 2016-05-23 반도체 패키지 제조용 리드프레임 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR101836640B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716879B1 (ko) * 2006-02-13 2007-05-09 앰코 테크놀로지 코리아 주식회사 반도체 패키지

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716879B1 (ko) * 2006-02-13 2007-05-09 앰코 테크놀로지 코리아 주식회사 반도체 패키지

Also Published As

Publication number Publication date
KR20170131901A (ko) 2017-12-01

Similar Documents

Publication Publication Date Title
US10490486B2 (en) Semiconductor device
US7728414B2 (en) Lead frame and resin-encapsulated semiconductor device
US7271037B2 (en) Leadframe alteration to direct compound flow into package
US7504735B2 (en) Manufacturing method of resin-molding type semiconductor device, and wiring board therefor
US9184118B2 (en) Micro lead frame structure having reinforcing portions and method
CN102214631A (zh) 用于半导体装置的引线框
KR20160006608A (ko) 리드 프레임, 반도체 장치, 및 리드 프레임의 제조 방법
JP4615282B2 (ja) 半導体パッケージの製造方法
US9673122B2 (en) Micro lead frame structure having reinforcing portions and method
TW201901897A (zh) 半導體裝置
KR101836640B1 (ko) 반도체 패키지 제조용 리드프레임 및 이의 제조 방법
KR20040108582A (ko) 반도체 장치 및 그 제조 방법
JP2008227410A (ja) 半導体装置およびその製造方法
JP6663294B2 (ja) 半導体装置の製造方法
JP2010192857A (ja) リードフレーム及びリードフレームの製造方法
JP2013012567A (ja) 半導体装置
KR101404465B1 (ko) 반도체 패키지 제조용 리드프레임
JP2008227317A (ja) 半導体装置、そのための配線基板、封止金型、および製造方法
JP2008182060A (ja) 半導体装置の製造方法
GB2115220A (en) Semiconductor device and method of producing the same
JP2005333044A (ja) 半導体装置の製造方法
CN114171485A (zh) Qfn半导体封装、半导体封装及引线框架
JP2004039709A (ja) リードフレームおよびその製造方法
JP2007294637A (ja) 半導体装置の製造方法
JP2006019420A (ja) 配線基板及びそれを用いた半導体装置

Legal Events

Date Code Title Description
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant