KR101834012B1 - Organic Light Emitting Diode Display Device - Google Patents

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Abstract

본 발명의 유기발광다이오드 표시장치는 데이터 라인, 상기 데이터 라인과 교차하는 스캔 라인, 및 상기 데이터 라인과 스캔 라인에 의해 정의되는 셀 영역에 형성된 다수의 화소들을 포함하는 표시패널을 구비하고, 상기 화소들 각각은, 제1 노드와 제2 노드 사이에 접속된 제1 캐패시터; 제1 노드와 고전위 전압원 사이에 접속된 제2 캐패시터; 게이트 전극이 상기 제1 노드와 접속되고, 소스 전극이 상기 고전위 전압원과 접속되며, 드레인 전극이 제3 노드에 접속된 구동 트랜지스터; 상기 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드; 및 상기 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 상기 제1 노드와 상기 제3 노드를 접속시키고 상기 제1 캐패시터와 상기 제1 노드를 접속시키며, 상기 유기발광다이오드가 발광하는 기간 동안 상기 제1 노드와 상기 제3 노드의 접속을 차단하고 상기 제1 캐패시터와 상기 제1 노드의 접속을 차단하는 제어회로를 포함하는 것을 특징으로 한다.The organic light emitting diode display device of the present invention includes a display panel including a data line, a scan line crossing the data line, and a plurality of pixels formed in a cell region defined by the data line and the scan line, Each comprising: a first capacitor connected between a first node and a second node; A second capacitor connected between the first node and the high potential voltage source; A driving transistor having a gate electrode connected to the first node, a source electrode connected to the high potential voltage source, and a drain electrode connected to the third node; An organic light emitting diode emitting light according to a drain-source current of the driving transistor; And connecting the first node and the third node during a period for compensating a threshold voltage of the driving transistor, connecting the first capacitor and the first node, and during the period when the organic light emitting diode emits light, And a control circuit for interrupting the connection of the third node and interrupting the connection between the first capacitor and the first node.

Description

유기발광다이오드 표시장치{Organic Light Emitting Diode Display Device}[0001] The present invention relates to an organic light emitting diode (OLED) display device,

본 발명은 유기발광다이오드 표시장치에 관한 것이다.
The present invention relates to an organic light emitting diode display.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다. 이들 평판표시장치 중에서, 유기발광다이오드 표시장치는 저전압 구동이 가능하고, 박형이며, 시야각이 우수하고, 응답속도가 빠른 특성이 있다. 유기발광다이오드 표시장치 중에서 다수의 화소가 매트릭스 형태로 위치하여 영상을 표시하는 액티브 매트릭스 타입 유기발광다이오드 표시장치가 널리 사용된다.As the information society develops, the demand for display devices for displaying images is increasing in various forms. In recent years, various flat panel display devices such as a liquid crystal display (LCD), a plasma display panel (PDP), and an organic light emitting diode (OLED) have been used . Among these flat panel display devices, organic light emitting diode display devices are capable of low voltage driving, are thin, have excellent viewing angles, and have a high response speed. An active matrix type organic light emitting diode display device in which a plurality of pixels are arranged in a matrix form to display an image is widely used in organic light emitting diode display devices.

액티브 매트릭스 타입 유기발광다이오드 표시장치의 표시패널은 스캔라인과 데이터라인들로 정의되는 다수의 화소들을 포함한다. 화소 어레이는 일반적으로 스캔라인의 스캔 펄스에 응답하여 데이터 전압을 공급하는 스캔 트랜지스터와 게이트 전극에 공급되는 데이터 전압에 따라 유기발광다이오드(OLED)에 공급되는 전류의 양을 조절하는 구동 트랜지스터로 구현된다. 이때, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 수학식 1과 같이 표현될 수 있다.A display panel of an active matrix type organic light emitting diode display device includes a plurality of pixels defined as scan lines and data lines. The pixel array is generally implemented by a scan transistor for supplying a data voltage in response to a scan pulse of a scan line and a drive transistor for controlling the amount of current supplied to the organic light emitting diode OLED according to a data voltage supplied to the gate electrode . At this time, the drain-source current Ids of the driving transistor can be expressed by Equation (1).

Figure 112011026938992-pat00001
Figure 112011026938992-pat00001

수학식 1에서, β는 트랜지스터의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 게이트-소스간 전압, Vth는 구동 트랜지스터의 문턱전압을 의미한다. 이때, 화소들마다 구동 트랜지스터의 문턱전압(Vth)이 다르므로, 동일한 데이터 전압을 화소들에 공급하더라도 구동 트랜지스터의 드레인-소스간 전류(Ids)는 화소들마다 달라진다. 따라서, 동일한 데이터 전압을 화소들 각각에 공급하더라도 화소들 각각이 발광하는 빛의 휘도가 달라지는 문제점이 발생한다. 이를 해결하기 위해, 화소들 각각의 구동 트랜지스터의 문턱전압을 검출하여 보상하는 여러 형태의 화소 구조가 제안되고 있다.
In Equation (1),? Is a proportional coefficient determined by the structure and physical characteristics of the transistor, Vgs is the gate-source voltage, and Vth is the threshold voltage of the driving transistor. At this time, since the threshold voltage (Vth) of the driving transistor differs for each pixel, even if the same data voltage is supplied to the pixels, the drain-source current Ids of the driving transistor is different for each pixel. Accordingly, even if the same data voltage is supplied to each of the pixels, there arises a problem that the luminance of the light emitted by each of the pixels varies. To solve this problem, various types of pixel structures for detecting and compensating the threshold voltage of the driving transistor of each of the pixels have been proposed.

본 발명은 구동 트랜지스터의 문턱전압 뿐만 아니라, 고전위 전압원의 전압 강하를 보상하는 유기발광다이오드 표시장치를 제공한다.
The present invention provides an organic light emitting diode display device that compensates not only the threshold voltage of the driving transistor but also the voltage drop of the high potential source.

본 발명의 유기발광다이오드 표시장치는 데이터 라인, 상기 데이터 라인과 교차하는 스캔 라인, 및 상기 데이터 라인과 스캔 라인에 의해 정의되는 셀 영역에 형성된 다수의 화소들을 포함하는 표시패널을 구비하고, 상기 화소들 각각은, 제1 노드와 제2 노드 사이에 접속된 제1 캐패시터; 제1 노드와 고전위 전압원 사이에 접속된 제2 캐패시터; 게이트 전극이 상기 제1 노드와 접속되고, 소스 전극이 상기 고전위 전압원과 접속되며, 드레인 전극이 제3 노드에 접속된 구동 트랜지스터; 상기 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드; 및 상기 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 상기 제1 노드와 상기 제3 노드를 접속시키고 상기 제1 캐패시터와 상기 제1 노드를 접속시키며, 상기 유기발광다이오드가 발광하는 기간 동안 상기 제1 노드와 상기 제3 노드의 접속을 차단하고 상기 제1 캐패시터와 상기 제1 노드의 접속을 차단하는 제어회로를 포함하는 것을 특징으로 한다.
The organic light emitting diode display device of the present invention includes a display panel including a data line, a scan line crossing the data line, and a plurality of pixels formed in a cell region defined by the data line and the scan line, Each comprising: a first capacitor connected between a first node and a second node; A second capacitor connected between the first node and the high potential voltage source; A driving transistor having a gate electrode connected to the first node, a source electrode connected to the high potential voltage source, and a drain electrode connected to the third node; An organic light emitting diode emitting light according to a drain-source current of the driving transistor; And connecting the first node and the third node during a period for compensating a threshold voltage of the driving transistor, connecting the first capacitor and the first node, and during the period when the organic light emitting diode emits light, And a control circuit for interrupting the connection of the third node and interrupting the connection between the first capacitor and the first node.

본 발명은 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 제1 노드와 제3 노드를 접속시키고, 유기발광다이오드가 발광하는 기간 동안 제1 노드와 제3 노드의 접속을 차단한다. 그 결과, 본 발명은 구동 트랜지스터의 문턱 전압을 보상할 수 있다.The present invention connects the first node and the third node during the period for compensating the threshold voltage of the driving transistor and blocks the connection of the first node and the third node during the period when the organic light emitting diode emits light. As a result, the present invention can compensate the threshold voltage of the driving transistor.

또한, 본 발명은 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 제1 캐패시터와 제1 노드를 접속시키고, 유기발광다이오드가 발광하는 기간 동안 제1 캐패시터와 제1 노드의 접속을 차단한다. 그 결과, 본 발명은 고전위 전압원의 전압 강하를 보상할 수 있다.
Further, the present invention connects the first capacitor to the first node during a period for compensating the threshold voltage of the driving transistor, and disconnects the first capacitor from the first node during the period when the organic light emitting diode emits light. As a result, the present invention can compensate for the voltage drop of the high potential source.

도 1은 본 발명의 실시예에 따른 유기발광다이오드 표시장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 실시예에 따른 표시패널의 화소에 대한 등가 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 화소에 입력되는 신호들을 보여주는 파형도이다.
도 4는 본 발명의 제1 실시예에 따라 순차 발광하는 표시패널의 동작과 발광 펄스를 보여주는 도면이다.
도 5는 본 발명의 제2 실시예에 따른 화소에 입력되는 신호들을 보여주는 파형도이다.
도 6은 본 발명의 제2 실시예에 따라 동시 발광하는 표시패널의 동작을 보여주는 도면이다.
도 7a 및 도 7b는 종래 기술 및 본 발명의 유기발광다이오드의 전류의 편차를 보여주는 그래프이다.1 is a block diagram schematically showing an organic light emitting diode display device according to an embodiment of the present invention.
2 is an equivalent circuit diagram of a pixel of a display panel according to an embodiment of the present invention.
3 is a waveform diagram showing signals input to a pixel according to the first embodiment of the present invention.
FIG. 4 is a view showing the operation of the sequential light emitting display panel and the light emission pulse according to the first embodiment of the present invention.
5 is a waveform diagram illustrating signals input to a pixel according to the second embodiment of the present invention.
6 is a view illustrating the operation of a display panel that simultaneously emits light according to a second embodiment of the present invention.
FIGS. 7A and 7B are graphs showing current deviations of the organic light emitting diode of the related art and the present invention. FIG.

이하 첨부된 도면을 참조하여 유기발광다이오드 표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
The names of components used in the following description are selected in consideration of ease of specification, and may be different from actual product names.

도 1은 본 발명의 실시예에 따른 유기발광다이오드 표시장치를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 유기발광다이오드 표시장치는 표시패널(10), 데이터 구동회로, 게이트 구동회로(14), 및 타이밍 콘트롤러(11) 등을 구비한다.1 is a block diagram schematically showing an organic light emitting diode display device according to an embodiment of the present invention. Referring to FIG. 1, an organic light emitting diode display device according to an embodiment of the present invention includes a display panel 10, a data driving circuit, a gate driving circuit 14, a timing controller 11, and the like.

표시패널(10)에는 데이터 라인(DL)들과 스캔 라인(SL)들이 서로 교차되도록 형성된다. 또한, 표시패널(10)에는 스캔 라인(SL)들과 나란하게 초기화 라인(IL)들, 컨트롤 라인(CL)들, 센싱 라인(SENL)들, 발광 라인(EL)들이 형성된다. 표시패널(10)은 데이터 라인(DL)들과 스캔 라인(SL)들에 의해 정의된 셀 영역들에 화소들이 매트릭스 형태로 배치된 화소 어레이(PIXEL ARRAY)를 포함한다. 표시패널(10)의 화소 어레이(PIXEL ARRAY)의 각 화소(P)에 대한 자세한 설명은 도 2를 결부하여 후술한다.The display panel 10 is formed so that the data lines DL and the scan lines SL intersect with each other. The initialization lines IL, the control lines CL, the sensing lines SENL, and the light emission lines EL are formed in the display panel 10 in parallel with the scan lines SL. The display panel 10 includes a pixel array PIXEL ARRAY in which pixels are arranged in a matrix in cell regions defined by data lines DL and scan lines SL. A detailed description of each pixel P of the pixel array (PIXEL ARRAY) of the display panel 10 will be described later in conjunction with FIG.

데이터 구동회로는 다수의 소스 드라이브 IC(12)들을 포함한다. 소스 드라이브 IC(12)들은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC(12)들은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터 전압을 발생하고, 그 데이터 전압을 스캔 펄스(SP)에 동기되도록 표시패널(10)의 데이터 라인(DL)들에 공급한다. 소스 드라이브 IC(12)들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터 라인(DL)들에 접속될 수 있다.The data drive circuit includes a plurality of source drive ICs 12. [ The source drive ICs 12 receive the digital video data RGB from the timing controller 11. [ The source driver ICs 12 convert the digital video data RGB to a gamma compensation voltage in response to a source timing control signal from the timing controller 11 to generate a data voltage, To the data lines (DL) of the display panel 10 so as to be synchronized with each other. The source drive ICs 12 may be connected to the data lines DL of the display panel 10 by a COG (Chip On Glass) process or a TAB (Tape Automated Bonding) process.

레벨 쉬프터(13)는 타이밍 콘트롤러(11)로부터 입력되는 클럭들(CLKs)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 레벨 쉬프트된 클럭들(CLKs)은 게이트 구동회로(14)로 입력된다.The level shifter 13 level shifts the TTL (Logic-Transistor-Logic) logic level voltage of the clocks CLKs input from the timing controller 11 to the gate high voltage VGH and the gate low voltage VGL. The level-shifted clocks (CLKs) are input to the gate drive circuit (14).

게이트 구동회로(14)는 스캔 펄스 출력부, 초기화 펄스 출력부, 컨트롤 펄스 출력부, 센싱 펄스 출력부, 및 발광 펄스 출력부를 포함한다. 스캔 펄스 출력부는 표시패널(10)의 스캔 라인(SL)들에 연결되어 스캔 라인(SL)들에 스캔 펄스(SP)를 순차적으로 출력한다. 초기화 펄스 출력부는 표시패널(10)의 초기화 라인(IL)들에 연결되어 각 화소의 초기화를 제어하는 초기화 펄스(INI)를 순차적으로 출력한다. 컨트롤 펄스 출력부는 표시패널(10)의 컨트롤 라인(CL)들에 연결되어 컨트롤 펄스(CTRL)를 순차적으로 출력한다. 센싱 펄스 출력부는 표시패널(10)의 센싱 라인(SENL)과 연결되어 센싱 펄스(SEN)를 순차적으로 출력한다. 발광 펄스 출력부는 발광 라인(EL)과 연결되어 유기발광다이오드(OLED)의 발광을 제어하는 발광 펄스(EM)를 출력한다. 스캔 펄스(SP), 초기화 펄스(INI), 컨트롤 펄스(CTRL), 센싱 펄스(SEN), 및 발광 펄스(EM)에 대한 자세한 설명은 도 3과 도 5를 결부하여 후술한다.The gate drive circuit 14 includes a scan pulse output section, an initialization pulse output section, a control pulse output section, a sensing pulse output section, and a light emission pulse output section. The scan pulse output unit is connected to the scan lines SL of the display panel 10 and sequentially outputs the scan pulses SP to the scan lines SL. The initialization pulse output unit is connected to the initialization lines IL of the display panel 10 and sequentially outputs an initialization pulse INI for controlling the initialization of each pixel. The control pulse output unit is connected to control lines CL of the display panel 10 and sequentially outputs control pulses CTRL. The sensing pulse output unit is connected to the sensing line SENL of the display panel 10 to sequentially output the sensing pulse SEN. The light emission pulse output unit is connected to the light emission line (EL) and outputs a light emission pulse (EM) for controlling the light emission of the organic light emitting diode (OLED). Details of the scan pulse SP, the initialization pulse INI, the control pulse CTRL, the sensing pulse SEN, and the light emission pulse EM will be described later in conjunction with FIG. 3 and FIG.

게이트 구동회로(14)는 GIP(Gate Drive-IC In Panel) 방식으로 표시패널(10)의 하부기판상에 직접 형성된다. GIP 방식에서, 레벨 쉬프터(13)는 인쇄회로보드(Printed Circuit Board)(15) 상에 실장되고, 게이트 구동회로(14)는 표시패널(10)의 하부기판상에 형성된다. 또한, 게이트 구동회로(14)는 TAB 방식으로 표시패널(10)과 타이밍 콘트롤러(11) 사이에 연결될 수도 있다.The gate drive circuit 14 is formed directly on the lower substrate of the display panel 10 by a GIP (Gate Drive-IC In Panel) method. In the GIP scheme, the level shifter 13 is mounted on a printed circuit board 15, and the gate drive circuit 14 is formed on a lower substrate of the display panel 10. Further, the gate drive circuit 14 may be connected between the display panel 10 and the timing controller 11 in a TAB manner.

타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(RGB)를 입력받는다. 타이밍 콘트롤러(11)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC(12)들로 전송한다. The timing controller 11 receives digital video data RGB from an external host system through an interface such as a Low Voltage Differential Signaling (LVDS) interface or a Transition Minimized Differential Signaling (TMDS) interface. The timing controller 11 transmits digital video data (RGB) input from the host system to the source drive ICs 12.

타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 데이터 구동회로와 게이트 구동회로(14)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로(14)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이브 IC(12)들의 동작 타이밍과 데이터 전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.The timing controller 11 receives timing signals such as a vertical synchronizing signal Vsync, a horizontal synchronizing signal Hsync, a data enable signal DE and a main clock MCLK from the host system through an LVDS or TMDS interface receiving circuit And receives a signal. The timing controller 11 generates timing control signals for controlling the operation timing of the data driving circuit and the gate driving circuit 14 based on the timing signal from the host system. The timing control signals include a gate timing control signal for controlling the operation timing of the gate drive circuit 14, a data timing control signal for controlling the operation timing of the source drive ICs 12 and the polarity of the data voltage.

게이트 타이밍 제어신호는 스타트 전압(VST)와 i상으로 순차적으로 발생하는 클럭들(CLKs) 등을 포함한다. 스타트 전압(VST)는 게이트 구동회로(14)에 입력되어 스캔 펄스 출력부, 초기화 펄스 출력부, 컨트롤 펄스 출력부, 센싱 펄스 출력부, 및 발광 펄스 출력부의 쉬프트 스타트 타이밍을 제어한다. 클럭들(CLKs)은 레벨 쉬프터(13)에 입력되어 레벨 쉬프팅된 후에 게이트 구동회로(14)에 입력되며, 스타트 전압(VST)을 쉬프트시키기 위한 클럭신호로 이용된다.The gate timing control signal includes a start voltage VST and clocks CLKs sequentially generated on the i-th line. The start voltage VST is input to the gate drive circuit 14 to control the shift start timing of the scan pulse output section, the initialization pulse output section, the control pulse output section, the sensing pulse output section, and the light emission pulse output section. The clocks CLKs are input to the level shifter 13, level-shifted and then input to the gate drive circuit 14, and used as a clock signal for shifting the start voltage VST.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC(12)들의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC(12)들 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터 전압의 극성을 제어한다. 타이밍 콘트롤러(11)와 소스 드라이브 IC(12)들 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
The data timing control signal includes a source start pulse (SSP), a source sampling clock (SSC), a polarity control signal (POL), and a source output enable signal (SOE) . The source start pulse SSP controls the shift start timing of the source drive ICs 12. [ The source sampling clock SSC is a clock signal that controls the sampling timing of data in the source drive ICs 12 based on the rising or falling edge. The polarity control signal POL controls the polarity of the data voltage output from the source drive ICs. If the data transfer interface between the timing controller 11 and the source drive ICs 12 is a mini LVDS interface, the source start pulse SSP and the source sampling clock SSC may be omitted.

도 2는 본 발명의 실시예에 따른 표시패널의 화소에 대한 등가 회로도이다. 도 2를 참조하면, 본 발명의 실시예에 따른 표시패널(10)의 화소(P)는 서로 교차하는 스캔 라인(SL)과 데이터 라인(DL)으로 정의된다. 각 화소(P)는 구동 트랜지스터(Td), 유기발광다이오드(OLED), 및 제어 회로 등을 포함한다.2 is an equivalent circuit diagram of a pixel of a display panel according to an embodiment of the present invention. Referring to FIG. 2, a pixel P of the display panel 10 according to an embodiment of the present invention is defined as a scan line SL and a data line DL intersecting with each other. Each pixel P includes a driving transistor Td, an organic light emitting diode OLED, and a control circuit.

제어 회로는 제1 내지 제8 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8)를 포함한다. 제1 트랜지스터(T1)는 발광 라인(EL)의 발광 펄스(EM)에 응답하여 턴-온되어 제3 노드(N3)와 유기발광다이오드(OLED)의 애노드 전극을 접속시킨다. 제1 트랜지스터(T1)의 게이트 전극은 발광 라인(EL)에 접속되고, 소스 전극은 제3 노드(N3)에 접속되며, 드레인 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속된다. The control circuit includes first through eighth transistors T1, T2, T3, T4, T5, T6, T7, T8. The first transistor T1 is turned on in response to the light emission pulse EM of the light emission line EL to connect the third node N3 to the anode electrode of the organic light emitting diode OLED. The gate electrode of the first transistor T1 is connected to the light emitting line EL, the source electrode thereof is connected to the third node N3, and the drain electrode thereof is connected to the anode electrode of the organic light emitting diode OLED.

제2 트랜지스터(T2)는 스캔 라인(SL)의 스캔 펄스(SP)에 응답하여 턴-온되어 제2 노드(N2)에 데이터 라인(DL)의 데이터 전압(Vdata)을 공급한다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 접속되고, 소스 전극은 데이터 라인(DL)에 접속되며, 드레인 전극은 제2 노드(N2)에 접속된다. The second transistor T2 is turned on in response to the scan pulse SP of the scan line SL and supplies the data voltage Vdata of the data line DL to the second node N2. The gate electrode of the second transistor T2 is connected to the scan line SL, the source electrode thereof is connected to the data line DL, and the drain electrode thereof is connected to the second node N2.

제3 트랜지스터(T3)는 컨트롤 라인(CL)의 컨트롤 펄스(CTRL)에 응답하여 턴-온되어 제1 캐패시터(C1)와 제1 노드(N1)를 접속시킨다. 제3 트랜지스터(T3)의 게이트 전극은 컨트롤 라인(CL)에 접속되고, 소스 전극은 제1 캐패시터(C1)와 접속되며, 드레인 전극은 제1 노드(N1)에 접속된다. The third transistor T3 is turned on in response to the control pulse CTRL of the control line CL to connect the first capacitor C1 and the first node N1. The gate electrode of the third transistor T3 is connected to the control line CL, the source electrode thereof is connected to the first capacitor C1, and the drain electrode thereof is connected to the first node N1.

제4 트랜지스터(T4)는 센싱 라인(SENL)의 센싱 펄스(SEN)에 응답하여 턴-온되어 제2 노드(N2)를 기준 전압원(VREF)의 전압으로 초기화시킨다. 제4 트랜지스터(T4)의 게이트 전극은 센싱 라인(SENL)에 접속되고, 소스 전극은 제2 노드(N2)에 접속되며, 드레인 전극은 기준 전압원(VREF)에 접속된다. The fourth transistor T4 is turned on in response to the sensing pulse SEN of the sensing line SENL to initialize the second node N2 to the voltage of the reference voltage source V REF . The gate electrode of the fourth transistor T4 is connected to the sensing line SENL, the source electrode thereof is connected to the second node N2, and the drain electrode thereof is connected to the reference voltage source V REF .

제5 및 제6 트랜지스터(T5, T6)는 센싱 라인(SENL)의 센싱 펄스(SEN)에 응답하여 턴-온되어 제1 노드(N1)와 제3 노드(N3)를 접속시킨다. 제5 트랜지스터(T5)의 게이트 전극은 센싱 라인(SENL)에 접속되고, 소스 전극은 제1 노드(N1)에 접속되며, 드레인 전극은 제6 트랜지스터(T6)의 소스 전극에 접속된다. 제6 트랜지스터(T6)의 게이트 전극은 센싱 라인(SENL)에 접속되고, 소스 전극은 제5 트랜지스터(T5)의 드레인 전극에 접속되며, 드레인 전극은 제3 노드(N3)에 접속된다. The fifth and sixth transistors T5 and T6 are turned on in response to the sensing pulse SEN of the sensing line SENL to connect the first node N1 and the third node N3. The gate electrode of the fifth transistor T5 is connected to the sensing line SENL, the source electrode thereof is connected to the first node N1, and the drain electrode thereof is connected to the source electrode of the sixth transistor T6. The gate electrode of the sixth transistor T6 is connected to the sensing line SENL, the source electrode thereof is connected to the drain electrode of the fifth transistor T5, and the drain electrode thereof is connected to the third node N3.

제7 및 제8 트랜지스터(T7, T8)는 초기화 라인(IL)의 초기화 펄스(INI)에 응답하여 턴-온되어 제1 노드(N1)를 저전위 전압원(VSS)의 전압으로 초기화시킨다. 제7 트랜지스터(T7)의 게이트 전극은 초기화 라인(IL)에 접속되고, 소스 전극은 제8 트랜지스터(T8)의 드레인 전극에 접속되며, 드레인 전극은 저전위 전압원(VSS)에 접속된다. 제8 트랜지스터(T8)의 게이트 전극은 초기화 라인(IL)에 접속되고, 소스 전극은 제1 노드(N1)에 접속되며, 드레인 전극은 제7 트랜지스터(T7)의 소스 전극에 접속된다.The seventh and eighth transistors T7 and T8 are turned on in response to the initialization pulse INI of the initialization line IL to initialize the first node N1 to the voltage of the low potential voltage source VSS. The gate electrode of the seventh transistor T7 is connected to the initialization line IL, the source electrode thereof is connected to the drain electrode of the eighth transistor T8, and the drain electrode thereof is connected to the low potential voltage source VSS. The gate electrode of the eighth transistor T8 is connected to the initialization line IL, the source electrode thereof is connected to the first node N1, and the drain electrode thereof is connected to the source electrode of the seventh transistor T7.

구동 트랜지스터(Td)의 게이트 전극은 제1 노드(N1)에 접속되고, 소스 전극은 고전위 전압원(VDD)에 접속되며, 드레인 전극은 제3 노드(N3)에 접속된다. 구동 트랜지스터(Td)는 게이트 전극에 인가된 전압 량에 따라, 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)의 양을 다르게 조절한다.The gate electrode of the driving transistor Td is connected to the first node N1, the source electrode thereof is connected to the high potential voltage source VDD, and the drain electrode thereof is connected to the third node N3. The driving transistor Td adjusts the amount of the drain-source current Ids of the driving transistor Td differently according to the amount of voltage applied to the gate electrode.

본 발명의 제1 실시예에 따른 화소(P)의 제1 내지 제8 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8), 및 구동 트랜지스터(Td)는 박막 트랜지스터(Thin Film Transistor)로 형성될 수 있다. 제1 내지 제8 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8), 및 구동 트랜지스터(Td)의 반도체 층은 a-Si, Poly-Si, 산화물 반도체 중 어느 하나로 형성될 수 있다. 또한, 도 2에서 제1 내지 제8 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8), 및 구동 트랜지스터(Td)가 P 타입 MOS-FET으로 구현된 것을 중심으로 설명하였지만, 이에 한정되지 않으며 N 타입 MOS-FET으로도 구현될 수 있다.The first through eighth transistors T1, T2, T3, T4, T5, T6, T7 and T8 of the pixel P according to the first embodiment of the present invention and the driving transistor Td are connected to a thin film transistor Transistors. The semiconductor layers of the first through eighth transistors T1, T2, T3, T4, T5, T6, T7 and T8 and the driving transistor Td may be formed of any one of a-Si, Poly-Si, have. Although the first through eighth transistors T1, T2, T3, T4, T5, T6, T7 and T8 and the driving transistor Td are implemented as P type MOS-FETs in FIG. 2, But the present invention is not limited to this, and it may be implemented as an N-type MOS-FET.

유기발광다이오드(OLED)의 애노드 전극은 제1 트랜지스터(T1)의 드레인 전극과 연결되고, 캐소드 전극은 저전위 전압원(VSS)과 연결된다. 유기발광다이오드(OLED)는 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)에 따라 발광된다. 제1 캐패시터(C1)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속되고, 제1 노드(N1)와 제2 노드(N2)의 차전압을 저장한다. 제2 캐패시터(C2)는 제1 노드(N1)와 고전위 전압원(VDD) 사이에 접속되고, 제1 노드(N1)와 고전위 전압원(VDD)의 차전압을 저장한다.The anode electrode of the organic light emitting diode OLED is connected to the drain electrode of the first transistor T1, and the cathode electrode thereof is connected to the low potential voltage source VSS. The organic light emitting diode OLED emits light in accordance with the drain-source current Ids of the driving transistor Td. The first capacitor C1 is connected between the first node N1 and the second node N2 and stores the difference voltage between the first node N1 and the second node N2. The second capacitor C2 is connected between the first node N1 and the high potential voltage source VDD and stores the difference voltage between the first node N1 and the high potential voltage source VDD.

고전위 전압원(VDD)은 구동 트랜지스터(Td)의 특성, 유기발광다이오드(OLED)의 특성 등을 고려하여 직류 전압을 공급하도록 설정될 수 있다. 고전위 전압원(VDD)은 게이트 하이 전압(VGH)으로 설정되고, 저전위 전압원(VSS)은 게이트 로우 전압(VGL) 또는 그라운드 전압(GND)으로 설정될 수 있다. 기준 전압(VREF)은 제1 노드(N1)와 제2 노드(N2)를 초기화시키기 위한 전압이다.The high potential source VDD may be set to supply the DC voltage in consideration of the characteristics of the driving transistor Td, the characteristics of the organic light emitting diode OLED, and the like. The high potential power source VDD may be set to the gate high voltage VGH and the low potential power source VSS may be set to the gate low voltage VGL or the ground voltage GND. The reference voltage V REF is a voltage for initializing the first node N1 and the second node N2.

제1 노드(N1)는 구동 트랜지스터(Td)의 게이트 전극, 제3 트랜지스터(T3)의 드레인 전극, 제5 트랜지스터(T5)의 소스 전극, 및 제8 트랜지스터(T8)의 소스 전극 간의 접점이다. 제2 노드(N2)는 제2 트랜지스터(T2)의 드레인 전극, 및 제4 트랜지스터(T4)의 소스 전극 간의 접점이다. 제3 노드(N3)는 구동 트랜지스터(Td)의 드레인 전극, 제1 트랜지스터(T1)의 소스 전극, 및 제6 트랜지스터(T6)의 드레인 전극 간의 접점이다.
The first node N1 is a contact point between the gate electrode of the driving transistor Td, the drain electrode of the third transistor T3, the source electrode of the fifth transistor T5, and the source electrode of the eighth transistor T8. The second node N2 is a contact point between the drain electrode of the second transistor T2 and the source electrode of the fourth transistor T4. The third node N3 is a contact point between the drain electrode of the driving transistor Td, the source electrode of the first transistor T1, and the drain electrode of the sixth transistor T6.

도 3은 본 발명의 제1 실시예에 따른 화소에 입력되는 신호들을 보여주는 파형도이다. 도 3에는 표시패널(10)의 어느 한 화소(P)에 입력되는 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)가 나타나 있다. 또한, 도 3에는 화소(P)의 제1 노드(N1)의 전압 변화량, 및 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)의 변화량이 나타나 있다.3 is a waveform diagram showing signals input to a pixel according to the first embodiment of the present invention. 3, the initialization pulse INI, the sensing pulse SEN, the scan pulse SP, the control pulse CTRL, and the light emission pulse EM are inputted to one pixel P of the display panel 10 have. 3 shows the amount of change in the voltage at the first node N1 of the pixel P and the amount of change in the drain-source current Ids of the driving transistor Td.

초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)는 화소(P)의 제1 내지 제8 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8)를 제어하기 위한 신호들이다. 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)는 1 프레임 기간을 주기로 반복된다.The initialization pulse INI, the sensing pulse SEN, the scan pulse SP, the control pulse CTRL and the light emission pulse EM are applied to the first to eighth transistors T1, T2, T3, T4 , T5, T6, T7, T8). The initialization pulse INI, the sensing pulse SEN, the scan pulse SP, the control pulse CTRL and the light emission pulse EM are repeated in one frame period.

초기화 펄스(INI)는 1 수평기간(1H)의 펄스 폭을 가진다. 1 수평기간(1H)은 표시패널(10)에서 1 라인의 픽셀들에 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다. 센싱 펄스(SEN)는 2 수평기간(2H)의 펄스 폭을 가진다. 스캔 펄스(SP)는 1 수평기간(1H)의 펄스 폭을 가진다. 컨트롤 펄스(CTRL)는 4 수평기간(4H)의 펄스 폭을 가진다. 발광 펄스(EM)는 4 수평기간(4H)의 펄스 폭을 가진다.The initialization pulse INI has a pulse width of one horizontal period (1H). One horizontal period (1H) refers to a one-line scanning time at which data is written to one line of pixels in the display panel 10. The sensing pulse SEN has a pulse width of 2 horizontal periods (2H). The scan pulse SP has a pulse width of one horizontal period (1H). The control pulse CTRL has a pulse width of 4 horizontal periods (4H). The light emission pulse EM has a pulse width of 4 horizontal periods (4H).

초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 및 컨트롤 펄스(CTRL)는 게이트 하이 전압(VGH)으로 발생한다. 이에 비해, 발광 펄스(EM)는 게이트 로우 전압(VGL)으로 발생한다. 게이트 하이 전압(VGH)은 대략 14V 내지 20V 사이에서 설정될 수 있고, 게이트 로우 전압(VGL)은 대략 -12V 내지 -5V로 설정될 수 있다.
The initialization pulse INI, the sensing pulse SEN, the scan pulse SP, and the control pulse CTRL are generated at the gate high voltage VGH. On the other hand, the light emission pulse EM is generated at the gate-low voltage VGL. The gate high voltage VGH may be set between about 14V and 20V, and the gate low voltage VGL may be set between about -12V and -5V.

이하에서, 도 2 및 도 3을 참조하여 t1 내지 t4 기간 동안 화소(P)의 동작을 상세히 설명한다. t1 내지 t3 기간은 구동 트랜지스터(Td)의 문턱전압을 보상하는 기간이고, t4 기간은 유기발광다이오드(OLED)가 발광하는 기간이다. 본 발명은 구동 트랜지스터(Td)의 문턱전압(Vth)을 보상하는 기간 동안 제1 노드(N1)와 제3 노드(N3)를 접속시키고 제1 캐패시터(C1)와 제1 노드(N1)를 접속시키며, 유기발광다이오드(OLED)가 발광하는 기간 동안 제1 노드(N1)와 제3 노드(N3)의 접속을 차단하고 제1 캐패시터(C1)와 제1 노드(N1)의 접속을 차단한다.Hereinafter, the operation of the pixel P during the period from t1 to t4 will be described in detail with reference to Fig. 2 and Fig. The period from t1 to t3 is a period for compensating the threshold voltage of the driving transistor Td, and the period t4 is a period during which the organic light emitting diode OLED emits light. The present invention is characterized in that the first node N1 and the third node N3 are connected while the threshold voltage Vth of the driving transistor Td is being compensated and the first capacitor C1 and the first node N1 are connected And blocks the connection between the first node N1 and the third node N3 during the period in which the organic light emitting diode OLED emits light and blocks the connection between the first capacitor C1 and the first node N1.

t1 기간 동안, 게이트 로우 전압(VGL)의 초기화 펄스(INI), 및 컨트롤 펄스(CRTL)가 발생한다. 또한, 게이트 하이 전압(VGH)의 발광 펄스(EM)가 발생한다. t1 기간은 대략 1 수평기간(1H)에 해당하는 기간이다.During the period t1, the initialization pulse INI of the gate low voltage VGL and the control pulse CRTL are generated. Further, a light emission pulse EM of the gate high voltage VGH is generated. The period t1 is a period corresponding to approximately one horizontal period (1H).

제7 및 제8 트랜지스터(T7, T8)는 게이트 로우 전압(VGL)의 초기화 펄스(INI)에 응답하여 턴-온되어 제1 노드(N1)를 저전위 전압원(VSS)의 전압으로 방전시킨다. 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 컨트롤 펄스(CTRL)에 응답하여 턴-온되어 제1 캐패시터(C1)와 제1 노드(N1)를 접속시킨다. 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)의 발광 펄스(EM)에 의해 턴-오프된다.The seventh and eighth transistors T7 and T8 are turned on in response to the initialization pulse INI of the gate low voltage VGL to discharge the first node N1 to the voltage of the low potential voltage source VSS. The third transistor T3 is turned on in response to the control pulse CTRL of the gate low voltage VGL to connect the first capacitor C1 and the first node N1. The first transistor T1 is turned off by the light emission pulse EM of the gate high voltage VGH.

t2 기간 동안, 게이트 로우 전압(VGL)의 센싱 펄스(SEN)가 발생한다. 또한, 컨트롤 펄스(CTRL)는 게이트 로우 전압(VGL)을 유지하고, 발광 펄스(EM)는 게이트 하이 전압(VGH)을 유지한다. 한편, 초기화 펄스(INI)는 게이트 하이 전압(VGH)으로 반전된다. t2 기간은 대략 2 수평기간(2H)에 해당하는 기간이다.During the period t2, a sensing pulse SEN of the gate-low voltage VGL is generated. Further, the control pulse CTRL maintains the gate low voltage VGL, and the light emission pulse EM maintains the gate high voltage VGH. On the other hand, the initialization pulse INI is inverted to the gate high voltage VGH. The period t2 is a period corresponding to approximately two horizontal periods (2H).

제7 및 제8 트랜지스터(T7, T8)는 게이트 하이 전압(VGH)의 초기화 펄스(INI)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 컨트롤 펄스(CTRL)에 응답하여 계속해서 턴-온되므로, 제1 캐패시터(C1)와 제1 노드(N1)는 접속된 상태를 유지한다. 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)의 발광 펄스(EM)에 의해 턴-오프 상태를 유지한다. 제4 트랜지스터(T4)는 센싱 펄스(SEN)에 응답하여 턴-온되어 제2 노드(N2)를 기준 전압원(VREF)의 전압으로 초기화시킨다. 제5 및 제6 트랜지스터(T5, T6)는 센싱 펄스(SEN)에 응답하여 턴-온되어 구동 트랜지스터(Td)의 게이트 전극과 드레인 전극을 접속시킨다.The seventh and eighth transistors T7 and T8 are turned off by the initialization pulse INI of the gate high voltage VGH. The third transistor T3 is continuously turned on in response to the control pulse CTRL of the gate low voltage VGL so that the first capacitor C1 and the first node N1 maintain the connected state. The first transistor T1 maintains the turn-off state by the light emission pulse EM of the gate high voltage VGH. The fourth transistor T4 is turned on in response to the sensing pulse SEN to initialize the second node N2 to the voltage of the reference voltage source V REF . The fifth and sixth transistors T5 and T6 are turned on in response to the sensing pulse SEN to connect the gate electrode and the drain electrode of the driving transistor Td.

제5 및 제6 트랜지스터(T5, T6)의 턴-온으로 인해 구동 트랜지스터(Td)의 게이트 전극과 드레인 전극이 상호 접속된다. 즉, 구동 트랜지스터(Td)는 다이오드로 동작된다. 이때, 구동 트랜지스터(Td)의 게이트-드레인 전극과 소스 전극 간의 전압 차가 문턱전압(Vth) 보다 크기 때문에, 구동 트랜지스터(Td)는 전류 패스를 형성하게 된다. 구동 트랜지스터(Td)는 게이트-드레인 전극과 소스 전극 간의 전압 차가 문턱전압(Vth)에 도달할 때까지 전류 패스를 형성하게 된다. 따라서, 구동 트랜지스터(Td)의 게이트-드레인 전극의 전압은 고전위 전압원(VDD)의 전압과 문턱전압(Vth) 간의 차전압(VDD-Vth)까지 상승한다. 그러므로, 제1 노드(N1)와 제3 노드(N3)의 전압은 t2 기간 동안 고전위 전압원(VDD)의 전압과 문턱전압(Vth) 간의 차전압(VDD-Vth)까지 상승하게 된다.The gate electrode and the drain electrode of the driving transistor Td are mutually connected due to the turn-on of the fifth and sixth transistors T5 and T6. That is, the driving transistor Td operates as a diode. At this time, since the voltage difference between the gate-drain electrode and the source electrode of the driving transistor Td is larger than the threshold voltage Vth, the driving transistor Td forms a current path. The driving transistor Td forms a current path until the voltage difference between the gate-drain electrode and the source electrode reaches the threshold voltage Vth. Therefore, the voltage of the gate-drain electrode of the driving transistor Td rises to the difference voltage (VDD-Vth) between the voltage of the high potential voltage source VDD and the threshold voltage Vth. Therefore, the voltages of the first node N1 and the third node N3 rise to the difference voltage (VDD-Vth) between the voltage of the high potential voltage source VDD and the threshold voltage Vth during the period t2.

t3 기간 동안, 게이트 로우 전압(VGL)의 스캔 펄스(SP)가 발생한다. 또한, 컨트롤 펄스(CTRL)는 게이트 로우 전압(VGL)을 유지하고, 발광 펄스(EM)는 게이트 하이 전압(VGH)을 유지한다. 한편, 센싱 펄스(SEN)는 게이트 하이 전압(VGH)으로 반전된다. t3 기간은 대략 1 수평기간(1H)에 해당하는 기간이다.During the period t3, the scan pulse SP of the gate low voltage VGL is generated. Further, the control pulse CTRL maintains the gate low voltage VGL, and the light emission pulse EM maintains the gate high voltage VGH. On the other hand, the sensing pulse SEN is inverted to the gate high voltage VGH. The period t3 is a period corresponding to approximately one horizontal period (1H).

제4, 제5, 및 제6 트랜지스터(T4, T5, T6)는 게이트 하이 전압(VGH)의 센싱 펄스(SEN)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 컨트롤 펄스(CTRL)에 응답하여 계속해서 턴-온되므로, 제1 캐패시터(C1)와 제1 노드(N1)는 접속된 상태를 유지한다. 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)의 발광 펄스(EM)에 의해 턴-오프 상태를 유지한다. 제2 트랜지스터(T2)는 스캔 펄스(SP)에 응답하여 턴-온되어 제2 노드(N2)에 데이터 전압(Vdata)을 공급한다.The fourth, fifth and sixth transistors T4, T5 and T6 are turned off by the sensing pulse SEN of the gate high voltage VGH. The third transistor T3 is continuously turned on in response to the control pulse CTRL of the gate low voltage VGL so that the first capacitor C1 and the first node N1 maintain the connected state. The first transistor T1 maintains the turn-off state by the light emission pulse EM of the gate high voltage VGH. The second transistor T2 is turned on in response to the scan pulse SP to supply the data voltage Vdata to the second node N2.

제4 트랜지스터(T4)가 턴-오프되고, 제2 트랜지스터(T2)가 턴-온되어 데이터 전압(Vdata)이 공급되므로, 제2 노드(N2)의 전압은 기준 전압원(VREF)의 전압에서 데이터 전압(Vdata)로 변화된다. 한편, 제1 노드(N1)는 플로팅(floating) 되므로, 제1 캐패시터(C1)에 의해 제2 노드(N2)의 전압 변화량(VREF-Vdata)이 제1 노드(N1)에 반영된다. 따라서, 제1 노드(N1)의 전압은 {VDD-Vth-(VREF-Vdata)} 전압으로 변화된다.The fourth transistor T4 is turned off and the second transistor T2 is turned on to supply the data voltage Vdata so that the voltage of the second node N2 is lower than the voltage of the reference voltage source V REF To the data voltage Vdata. Meanwhile, since the first node N1 is floating, the voltage change amount V REF -Vdata of the second node N2 is reflected to the first node N1 by the first capacitor C1. Therefore, the voltage of the first node N1 changes to {VDD-Vth- (V REF -Vdata)}.

t4 기간 동안, 스캔 펄스(SP)와 컨트롤 펄스(CTRL)가 게이트 하이 전압(VGH)으로 반전된다. 또한, 발광 펄스(EM)는 게이트 로우 전압(VGL)으로 반전된다. t4 기간은 1 프레임 기간의 종료시점까지 계속된다.During the period t4, the scan pulse SP and the control pulse CTRL are inverted to the gate high voltage VGH. Further, the light emission pulse EM is inverted to the gate low voltage VGL. The period t4 is continued until the end of one frame period.

제2 트랜지스터(T2)는 게이트 하이 전압(VGH)의 스캔 펄스(SP)에 의해 턴-오프된다. 또한, 제3 트랜지스터(T3)는 게이트 하이 전압(VGH)의 컨트롤 펄스(CTRL)에 의해 턴-오프되므로, 제1 캐패시터(C1)와 제1 노드(N1)는 차단된다. 제1 트랜지스터(T1)는 게이트 로우 전압(VGL)의 발광 펄스(EM)에 응답하여 턴-온되어 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)를 유기발광다이오드(OLED)에 공급한다. 따라서, 유기발광다이오드(OLED)는 발광하게 되며, 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)는 수학식 2와 같이 표현된다.The second transistor T2 is turned off by the scan pulse SP of the gate high voltage VGH. Also, the third transistor T3 is turned off by the control pulse CTRL of the gate high voltage VGH, so that the first capacitor C1 and the first node N1 are cut off. The first transistor T1 is turned on in response to the light emission pulse EM of the gate low voltage VGL to supply the drain-source current Ids of the driving transistor Td to the organic light emitting diode OLED . Thus, the organic light emitting diode OLED emits light, and the drain-source current Ids of the driving transistor Td is expressed by Equation (2).

Figure 112011026938992-pat00002
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Figure 112011026938992-pat00003
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수학식 2에서, β는 트랜지스터의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 게이트-소스간 전압, Vth는 구동 트랜지스터의 문턱전압을 의미한다. 게이트 전극의 전압(Vg)은 {VDD-Vth-(VREF-Vth)}이고, 소스 전극의 전압(Vs)은 고전위 전압원(VDD)의 전압이므로, 게이트-소스간 전압(Vgs)은 VDD-(VDD-Vth-VREF+Vdata)이다. 따라서, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 수학식 2와 같이 구동 트랜지스터(Td)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터(Td)의 문턱전압(Vth)이 보상된다.In Equation (2),? Is a proportional coefficient determined by the structure and physical characteristics of the transistor, Vgs is the gate-source voltage, and Vth is the threshold voltage of the driving transistor. Since the voltage Vg of the gate electrode is {VDD-Vth- (V REF -Vth)} and the voltage Vs of the source electrode is the voltage of the high potential voltage source VDD, the gate-source voltage Vgs is VDD - (VDD-Vth- VREF + Vdata). Therefore, the drain-source current Ids of the driving transistor does not depend on the threshold voltage Vth of the driving transistor Td as in Equation (2). That is, the threshold voltage Vth of the driving transistor Td is compensated.

한편, 고전위 전압원(VDD)은 다수의 화소(P)들에 고전위 전압을 공급한다. 그런데, 발광 펄스(EM)에 의해 제1 트랜지스터(T1)가 턴-온되는 경우, 고전위 전압원(VDD)이 화소(P)들 각각의 유기발광다이오드(OLED)에 접속된다. 이때, 고전위 전압(VDD)과 저전위 전압원(VSS) 사이의 전류패스를 따라 존재하는 구동 트랜지스터(Td), 유기발광다이오드(OLED) 등의 기생저항으로 인해 고전위 전압원(VDD)의 전압은 강하된다. 수학식 2를 참조하여 설명하면, 게이트 전극의 전압(Vg)인 {VDD-Vth-(VREF-Vth)}에서, VDD는 유기발광다이오드(OLED)의 발광으로 인해 전압 강하 이전에 샘플링된 전압이다. 이에 비해, 소스 전극의 전압(Vs)인 고전위 전압원(VDD)의 전압은 유기발광다이오드(OLED)의 발광으로 인해 전압 강하된 전압이다. 즉, 게이트 전극의 전압(Vg)의 VDD와 소스 전극의 전압(Vs)의 VDD가 다르기 때문에, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 고전위 전압원(VDD)의 전압 강하의 영향을 받아 고전위 전압원(VDD)에 의존적이게 되는 문제가 발생할 수 있다.On the other hand, the high potential voltage source VDD supplies a high potential voltage to the plurality of pixels P. When the first transistor Tl is turned on by the emission pulse EM, a high potential voltage source VDD is connected to each of the organic light emitting diodes OLED of the pixels P. [ At this time, the voltage of the high potential source VDD due to the parasitic resistance of the driving transistor Td, the organic light emitting diode OLED, and the like existing along the current path between the high potential VDD and the low potential potential source VSS, Drop. (VDD-Vth- ( VREF- Vth)), which is the voltage Vg of the gate electrode, VDD is the voltage sampled before the voltage drop due to the light emission of the organic light emitting diode OLED to be. In contrast, the voltage of the high potential source VDD, which is the voltage (Vs) of the source electrode, is the voltage that is dropped due to the light emission of the organic light emitting diode OLED. That is, since the VDD of the voltage Vg of the gate electrode and the VDD of the voltage Vs of the source electrode are different from each other, the drain-source current Ids of the driving transistor is affected by the voltage drop of the high potential source VDD A problem that it becomes dependent on the high potential source VDD may occur.

본 발명의 화소(P)의 제2 캐패시터(C2)에 의해 고전위 전압원(VDD)의 전압 변화량은 제1 노드(N1)에 반영된다. 특히, 제3 트랜지스터(T3)의 턴-오프로 인해, 제1 노드(N1)와 제1 캐패시터(C1)의 접속이 차단되므로, 제1 노드(N1)에는 고전위 전압원(VDD)의 전압 변화량이 누설(leakage)되지 않고 정확히 반영될 수 있다. 이 경우, 게이트 전극의 전압(Vg)인 {VDD-Vth-(VREF-Vth)}에서, VDD는 전압 강하가 반영된 전압이고, 소스 전극의 전압(Vs)인 VDD도 전압 강하가 반영된 전압이므로, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 고전위 전압원(VDD)에 의존적이지 않게 된다. 즉, 고전위 전압원(VDD)의 전압 강하가 보상된다.
The voltage variation of the high potential voltage source VDD is reflected by the second capacitor C2 of the pixel P of the present invention to the first node N1. Particularly, since the connection between the first node N1 and the first capacitor C1 is cut off due to the turn-off of the third transistor T3, the first node N1 is supplied with the voltage change amount Can be accurately reflected without leakage. In this case, VDD is the voltage with the voltage drop reflected, and VDD, which is the voltage (Vs) of the source electrode, is the voltage reflecting the voltage drop at {VDD-Vth- ( VREF -Vth) , The drain-source current Ids of the driving transistor does not depend on the high potential voltage source VDD. That is, the voltage drop of the high potential voltage source VDD is compensated.

도 4는 본 발명의 제1 실시예에 따라 순차 발광하는 표시패널의 동작과 발광 펄스를 보여주는 도면이다. 도 4를 참조하면, 표시패널(10)에는 매 프레임마다 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)가 순차적으로 발생한다. 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)는 도 4와 같이 대략 1 수평기간(1H)씩 지연되어 순차적으로 발생한다. 초기화 펄스(INI)는 제1 초기화 라인(IL1)부터 제n(n은 자연수, n은 표시패널(10)의 라인 수) 초기화 라인(ILn)까지 순차적으로 공급된다. 센싱 펄스(SEN)는 제1 센싱 라인(SENL1)부터 제n 센싱 라인(SENLn)까지 순차적으로 공급된다. 스캔 펄스(SP)는 제1 스캔 라인(SL1)부터 제n 스캔 라인(SLn)까지 순차적으로 공급된다. 컨트롤 펄스(CTRL)는 제1 컨트롤 라인(CTRL1)부터 제n 컨트롤 라인(CTRLn)까지 순차적으로 공급된다. 발광 펄스(EM)는 제1 발광 라인(EM1)부터 제n 발광 라인(EMn)까지 순차적으로 공급된다. 도 4에는 설명의 편의를 위해 초기화 펄스(INI), 센싱 펄스(SEN), 및 컨트롤 펄스(CTRL)를 제외한 스캔 펄스(SP), 및 발광 펄스(EM)만을 도시하였다.FIG. 4 is a view showing the operation of the sequential light emitting display panel and the light emission pulse according to the first embodiment of the present invention. 4, an initialization pulse INI, a sensing pulse SEN, a scan pulse SP, a control pulse CTRL, and a light emission pulse EM are sequentially generated in each frame on the display panel 10 . The initialization pulse INI, the sensing pulse SEN, the scan pulse SP, the control pulse CTRL and the light emission pulse EM are sequentially generated by one horizontal period (1H) as shown in FIG. The initialization pulse INI is sequentially supplied from the first initialization line IL1 to the n-th initialization line ILn (n is a natural number, and n is the number of lines of the display panel 10). The sensing pulse SEN is sequentially supplied from the first sensing line SENL1 to the n-th sensing line SENLn. The scan pulses SP are sequentially supplied from the first scan line SL1 to the nth scan line SLn. The control pulse CTRL is sequentially supplied from the first control line CTRL1 to the nth control line CTRLn. The emission pulse EM is sequentially supplied from the first emission line EM1 to the nth emission line EMn. 4 shows only the scan pulse SP and the emission pulse EM except for the initialization pulse INI, the sensing pulse SEN and the control pulse CTRL for convenience of explanation.

도 4를 참조하여 제N(N은 자연수) 프레임 기간과 제N+1 프레임 기간 동안의 표시패널(10)의 동작을 더욱 상세히 살펴본다. 제N 프레임 기간 동안 제1 스캔 라인(SL1)에 제1 스캔 펄스(SP1)가 공급되고, 제2 스캔 라인(SL2)에 제2 스캔 펄스(SP2)가 공급되며, 제n 스캔 라인(SLn)에 제n 스캔 펄스(SPn)가 공급된다. 제1 내지 제n 스캔 펄스(SP1~SPn)은 대략 1 수평기간(1H)의 펄스 폭을 가지며, 대략 1 수평기간(1H)씩 지연되어 순차적으로 발생한다. 제N 프레임 기간 동안 제1 발광 라인(EL1)에 제1 발광 펄스(EM1)가 공급되고, 제2 발광 라인(EL2)에 제2 발광 펄스(EM2)가 공급되며, 제n 발광 라인(ELn)에 제n 발광 펄스(EMn)가 공급된다. 제1 내지 제n 발광 펄스(EM1~EMn)은 대략 4 수평기간(4H)의 펄스 폭을 가지며, 대략 1 수평기간(1H)씩 지연되어 순차적으로 발생한다. 제N+1 프레임 기간도 제N 프레임 기간과 같다. 결국, 표시패널(10)의 모든 화소(P)들은 매 프레임 기간 동안 1 라인씩 순차적으로 발광하게 된다.
The operation of the display panel 10 during the N (N is a natural number) frame period and the (N + 1) frame period will be described in more detail with reference to FIG. The first scan pulse SL1 is supplied to the first scan line SP1 while the second scan pulse SP2 is supplied to the second scan line SL2 during the Nth frame period, The n-th scan pulse SPn is supplied to the scan electrode Y. The first to nth scan pulses SP1 to SPn have a pulse width of approximately one horizontal period (1H), and are sequentially generated by being delayed by approximately one horizontal period (1H). The first light emitting pulse EM1 is supplied to the first light emitting line EL1 and the second light emitting pulse EM2 is supplied to the second light emitting line EL2 during the Nth frame period, The n-th emission pulse EMn is supplied. The first to nth light emission pulses EM1 to EMn have a pulse width of about 4 horizontal periods (4H), and are sequentially generated by a delay of about one horizontal period (1H). The (N + 1) -th frame period is also the same as the (N + 1) -th frame period. As a result, all the pixels P of the display panel 10 sequentially emit one line at a time during each frame period.

도 5는 본 발명의 제2 실시예에 따른 화소에 입력되는 신호들을 보여주는 파형도이다. 도 5에는 표시패널(10)의 어느 한 화소(P)에 입력되는 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)가 나타나 있다. 또한, 도 5에는 화소(P)의 제1 노드(N1)의 전압 변화량, 고전위 전압원(VDD)의 전압 변화량, 및 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)의 변화량이 나타나 있다.5 is a waveform diagram illustrating signals input to a pixel according to the second embodiment of the present invention. 5, an initialization pulse INI, a sensing pulse SEN, a scan pulse SP, a control pulse CTRL, and a light emission pulse EM are input to a pixel P of the display panel 10 have. 5 shows a voltage variation amount of the first node N1 of the pixel P, a voltage variation amount of the high potential voltage source VDD, and a variation amount of the drain-source current Ids of the driving transistor Td .

초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)는 화소(P)의 제1 내지 제8 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8)를 제어하기 위한 신호들이다. 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 및 컨트롤 펄스(CTRL)는 기수(홀수) 프레임 기간에만 발생하고, 우수(짝수) 프레임 기간에는 발생하지 않는다. 발광 펄스(EM)는 기수 프레임 기간에는 발생하지 않고, 우수 프레임 기간에만 발생한다.The initialization pulse INI, the sensing pulse SEN, the scan pulse SP, the control pulse CTRL and the light emission pulse EM are applied to the first to eighth transistors T1, T2, T3, T4 , T5, T6, T7, T8). The initialization pulse INI, the sensing pulse SEN, the scan pulse SP and the control pulse CTRL occur only in the odd (odd) frame period and not in the even (odd) frame period. The light emission pulse EM does not occur in the odd frame period but occurs only in the odd frame period.

초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 및 컨트롤 펄스(CTRL)는 게이트 로우 전압(VGL)으로 발생한다. 발광 펄스(EM)는 게이트 하이 전압(VGH)으로 발생한다. 게이트 하이 전압(VGH)은 대략 14V 내지 20V 사이에서 설정될 수 있고, 게이트 로우 전압(VGL)은 대략 -12V 내지 -5V로 설정될 수 있다.The initialization pulse INI, the sensing pulse SEN, the scan pulse SP and the control pulse CTRL are generated at the gate-low voltage VGL. The light emission pulse EM is generated at the gate high voltage VGH. The gate high voltage VGH may be set between about 14V and 20V, and the gate low voltage VGL may be set between about -12V and -5V.

기수 프레임 기간을 상세히 살펴보면, 초기화 펄스(INI)는 대략 1 수평기간(1H)의 펄스 폭을 가진다. 1 수평기간(1H)은 표시패널(10)에서 1 라인의 픽셀들에 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다. 센싱 펄스(SEN)는 대략 2 수평기간(2H)의 펄스 폭을 가진다. 스캔 펄스(SP)는 대략 1 수평기간(1H)의 펄스 폭을 가진다. 컨트롤 펄스(CTRL)는 대략 4 수평기간(4H)의 펄스 폭을 가진다. 발광 펄스(EM)는 발생하지 않는다.In detail, the initialization pulse INI has a pulse width of about one horizontal period (1H). One horizontal period (1H) refers to a one-line scanning time at which data is written to one line of pixels in the display panel 10. The sensing pulse SEN has a pulse width of approximately two horizontal periods (2H). The scan pulse SP has a pulse width of approximately one horizontal period (1H). The control pulse CTRL has a pulse width of approximately 4 horizontal periods (4H). The light emission pulse EM does not occur.

우수 프레임 기간을 상세히 살펴보면, 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 및 컨트롤 펄스(CTRL)는 발생하지 않는다. 발광 펄스(EM)는 대략 1 프레임 기간(1 frame)의 펄스 폭을 가진다.
In detail, the initialization pulse INI, the sensing pulse SEN, the scan pulse SP, and the control pulse CTRL are not generated. The light emission pulse EM has a pulse width of about one frame period (1 frame).

이하에서, 도 2 및 도 5를 참조하여 t1 내지 t5 기간 동안 화소(P)의 동작을 상세히 설명한다. t1 내지 t4 기간은 기수 프레임 기간에 해당하고, t5는 우수 프레임 기간에 해당한다.Hereinafter, the operation of the pixel P during the period from t1 to t5 will be described in detail with reference to FIG. 2 and FIG. The period from t1 to t4 corresponds to the odd frame period, and t5 corresponds to the even frame period.

t1 내지 t3 기간은 구동 트랜지스터(Td)의 문턱전압(Vth)을 보상하는 기간이고, t5 기간은 유기발광다이오드(OLED)가 발광하는 기간이다. 본 발명은 구동 트랜지스터(Td)의 문턱전압(Vth)을 보상하는 기간 동안 제1 노드(N1)와 제3 노드(N3)를 접속시키고 제1 캐패시터(C1)와 제1 노드(N1)를 접속시키며, 유기발광다이오드(OLED)가 발광하는 기간 동안 제1 노드(N1)와 제3 노드(N3)의 접속을 차단하고 제1 캐패시터(C1)와 제1 노드(N1)의 접속을 차단한다. The period from t1 to t3 is a period for compensating the threshold voltage Vth of the driving transistor Td, and the period t5 is a period during which the organic light emitting diode OLED emits light. The present invention is characterized in that the first node N1 and the third node N3 are connected while the threshold voltage Vth of the driving transistor Td is being compensated and the first capacitor C1 and the first node N1 are connected And blocks the connection between the first node N1 and the third node N3 during the period in which the organic light emitting diode OLED emits light and blocks the connection between the first capacitor C1 and the first node N1.

t1 기간 동안, 게이트 로우 전압(VGL)의 초기화 펄스(INI), 및 컨트롤 펄스(CRTL)가 발생한다. 또한, 게이트 하이 전압(VGH)의 발광 펄스(EM)가 발생한다. t1 기간은 대략 1 수평기간(1H)에 해당하는 기간이다.During the period t1, the initialization pulse INI of the gate low voltage VGL and the control pulse CRTL are generated. Further, a light emission pulse EM of the gate high voltage VGH is generated. The period t1 is a period corresponding to approximately one horizontal period (1H).

제7 및 제8 트랜지스터(T7, T8)는 게이트 로우 전압(VGL)의 초기화 펄스(INI)에 응답하여 턴-온되어 제1 노드(N1)를 그라운드 전압(GND)으로 방전시킨다. 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 컨트롤 펄스(CTRL)에 응답하여 턴-온되어 제1 캐패시터(C1)와 제1 노드(N1)를 접속시킨다. 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)의 발광 펄스(EM)에 의해 턴-오프된다.The seventh and eighth transistors T7 and T8 are turned on in response to the initialization pulse INI of the gate low voltage VGL to discharge the first node N1 to the ground voltage GND. The third transistor T3 is turned on in response to the control pulse CTRL of the gate low voltage VGL to connect the first capacitor C1 and the first node N1. The first transistor T1 is turned off by the light emission pulse EM of the gate high voltage VGH.

t2 기간 동안, 게이트 로우 전압(VGL)의 센싱 펄스(SEN)가 발생한다. 또한, 컨트롤 펄스(CTRL)는 게이트 로우 전압(VGL)을 유지하고, 발광 펄스(EM)는 게이트 하이 전압(VGH)을 유지한다. 한편, 초기화 펄스(INI)는 게이트 하이 전압(VGH)으로 반전된다. t2 기간은 대략 2 수평기간(2H)에 해당하는 기간이다.During the period t2, a sensing pulse SEN of the gate-low voltage VGL is generated. Further, the control pulse CTRL maintains the gate low voltage VGL, and the light emission pulse EM maintains the gate high voltage VGH. On the other hand, the initialization pulse INI is inverted to the gate high voltage VGH. The period t2 is a period corresponding to approximately two horizontal periods (2H).

제7 및 제8 트랜지스터(T7, T8)는 게이트 하이 전압(VGH)의 초기화 펄스(INI)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 컨트롤 펄스(CTRL)에 응답하여 계속해서 턴-온되므로, 제1 캐패시터(C1)와 제1 노드(N1)는 접속된 상태를 유지한다. 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)의 발광 펄스(EM)에 의해 턴-오프 상태를 유지한다. 제4 트랜지스터(T4)는 센싱 펄스(SEN)에 응답하여 턴-온되어 제2 노드(N2)를 기준 전압원(VREF)의 전압으로 초기화시킨다. 제5 및 제6 트랜지스터(T5, T6)는 센싱 펄스(SEN)에 응답하여 턴-온되어 구동 트랜지스터(Td)의 게이트 전극과 드레인 전극을 접속시킨다.The seventh and eighth transistors T7 and T8 are turned off by the initialization pulse INI of the gate high voltage VGH. The third transistor T3 is continuously turned on in response to the control pulse CTRL of the gate low voltage VGL so that the first capacitor C1 and the first node N1 maintain the connected state. The first transistor T1 maintains the turn-off state by the light emission pulse EM of the gate high voltage VGH. The fourth transistor T4 is turned on in response to the sensing pulse SEN to initialize the second node N2 to the voltage of the reference voltage source V REF . The fifth and sixth transistors T5 and T6 are turned on in response to the sensing pulse SEN to connect the gate electrode and the drain electrode of the driving transistor Td.

제5 및 제6 트랜지스터(T5, T6)의 턴-온으로 인해 구동 트랜지스터(Td)의 게이트 전극과 드레인 전극이 상호 접속된다. 즉, 구동 트랜지스터(Td)는 다이오드로 동작된다. 이때, 구동 트랜지스터(Td)의 게이트-드레인 전극과 소스 전극 간의 전압 차가 문턱전압(Vth) 보다 크기 때문에, 구동 트랜지스터(Td)는 전류 패스를 형성하게 된다. 구동 트랜지스터(Td)는 게이트-드레인 전극과 소스 전극 간의 전압 차가 문턱전압(Vth)에 도달할 때까지 전류 패스를 형성하게 된다. 따라서, 구동 트랜지스터(Td)의 게이트-드레인 전극의 전압은 고전위 전압원(VDD)의 전압과 문턱전압(Vth) 간의 차전압(VDD-Vth)까지 상승한다. 제1 노드(N1)의 전압은 고전위 전압원(VDD)의 전압과 문턱전압(Vth) 간의 차전압(VDD-Vth)까지 상승하게 된다.The gate electrode and the drain electrode of the driving transistor Td are mutually connected due to the turn-on of the fifth and sixth transistors T5 and T6. That is, the driving transistor Td operates as a diode. At this time, since the voltage difference between the gate-drain electrode and the source electrode of the driving transistor Td is larger than the threshold voltage Vth, the driving transistor Td forms a current path. The driving transistor Td forms a current path until the voltage difference between the gate-drain electrode and the source electrode reaches the threshold voltage Vth. Therefore, the voltage of the gate-drain electrode of the driving transistor Td rises to the difference voltage (VDD-Vth) between the voltage of the high potential voltage source VDD and the threshold voltage Vth. The voltage of the first node N1 rises to the difference voltage (VDD-Vth) between the voltage of the high potential voltage source VDD and the threshold voltage Vth.

t3 기간 동안, 게이트 로우 전압(VGL)의 스캔 펄스(SP)가 발생한다. 또한, 컨트롤 펄스(CTRL)는 게이트 로우 전압(VGL)을 유지하고, 발광 펄스(EM)는 게이트 하이 전압(VGH)을 유지한다. 한편, 센싱 펄스(SEN)는 게이트 하이 전압(VGH)으로 반전된다. t3 기간은 대략 1 수평기간(1H)에 해당하는 기간이다.During the period t3, the scan pulse SP of the gate low voltage VGL is generated. Further, the control pulse CTRL maintains the gate low voltage VGL, and the light emission pulse EM maintains the gate high voltage VGH. On the other hand, the sensing pulse SEN is inverted to the gate high voltage VGH. The period t3 is a period corresponding to approximately one horizontal period (1H).

제4, 제5, 및 제6 트랜지스터(T4, T5, T6)는 게이트 하이 전압(VGH)의 센싱 펄스(SEN)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 컨트롤 펄스(CTRL)에 응답하여 계속해서 턴-온되므로, 제1 캐패시터(C1)와 제1 노드(N1)는 접속된 상태를 유지한다. 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)의 발광 펄스(EM)에 의해 턴-오프 상태를 유지한다. 제2 트랜지스터(T2)는 스캔 펄스(SP)에 응답하여 턴-온되어 제2 노드(N2)에 데이터 전압(Vdata)을 공급한다.The fourth, fifth and sixth transistors T4, T5 and T6 are turned off by the sensing pulse SEN of the gate high voltage VGH. The third transistor T3 is continuously turned on in response to the control pulse CTRL of the gate low voltage VGL so that the first capacitor C1 and the first node N1 maintain the connected state. The first transistor T1 maintains the turn-off state by the light emission pulse EM of the gate high voltage VGH. The second transistor T2 is turned on in response to the scan pulse SP to supply the data voltage Vdata to the second node N2.

제4 트랜지스터(T4)가 턴-오프되고, 제2 트랜지스터(T2)가 턴-온되어 데이터 전압(Vdata)이 공급되므로, 제2 노드(N2)의 전압은 기준 전압원(VREF)의 전압에서 데이터 전압(Vdata)로 변화된다. 한편, 제1 노드(N1)는 플로팅(floating) 되므로, 제1 캐패시터(C1)에 의해 제2 노드(N2)의 전압 변화량(VREF-Vdata)이 제1 노드(N1)에 반영된다. 따라서, 제1 노드(N1)의 전압은 {VDD-Vth-(VREF-Vdata)} 전압으로 변화된다.The fourth transistor T4 is turned off and the second transistor T2 is turned on to supply the data voltage Vdata so that the voltage of the second node N2 is lower than the voltage of the reference voltage source V REF To the data voltage Vdata. Meanwhile, since the first node N1 is floating, the voltage change amount V REF -Vdata of the second node N2 is reflected to the first node N1 by the first capacitor C1. Therefore, the voltage of the first node N1 changes to {VDD-Vth- (V REF -Vdata)}.

t4 기간 동안, 스캔 펄스(SP)와 컨트롤 펄스(CTRL)가 게이트 하이 전압(VGH)으로 반전된다. t4 기간은 기수 프레임 기간의 종료시점까지 계속된다. During the period t4, the scan pulse SP and the control pulse CTRL are inverted to the gate high voltage VGH. The period t4 continues until the end of the odd frame period.

제2 트랜지스터(T2)는 게이트 하이 전압(VGH)의 스캔 펄스(SP)에 의해 턴-오프된다. 또한, 제3 트랜지스터(T3)가 게이트 하이 전압(VGH)의 컨트롤 펄스(CTRL)에 의해 턴-오프되므로, 제1 캐패시터(C1)와 제1 노드(N1)는 차단된다. 제1 노드(N1)는 제3, 제5, 제8 트랜지스터(T3, T5, T8)의 턴-오프로 인해 단락(short)되나, 제1 및 제2 캐패시터(C1, C2)에 의해 {VDD-Vth-(VREF-Vdata)} 전압을 계속 유지한다.The second transistor T2 is turned off by the scan pulse SP of the gate high voltage VGH. In addition, since the third transistor T3 is turned off by the control pulse CTRL of the gate high voltage VGH, the first capacitor C1 and the first node N1 are cut off. The first node N1 is shorted due to the turn-off of the third, fifth and eighth transistors T3, T5 and T8 but is switched off by the first and second capacitors C1 and C2 to VDD -Vth- (V REF -Vdata)} Keep the voltage constant.

t5 기간 동안, 발광 펄스(EM)는 게이트 로우 전압(VGL)으로 반전된다. 제1 트랜지스터(T1)는 게이트 로우 전압(VGL)의 발광 펄스(EM)에 응답하여 턴-온되어 제3 노드(N3)와 유기발광다이오드(OLED)의 애노드 전극을 접속시킨다. 따라서, 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)가 유기발광다이오드(OLED)에 공급되므로, 유기발광다이오드(OLED)는 발광하게 된다. 이때, 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)는 수학식 2와 같이 표현된다.During the period t5, the light emission pulse EM is inverted to the gate low voltage VGL. The first transistor T1 is turned on in response to the light emission pulse EM of the gate low voltage VGL to connect the third node N3 to the anode electrode of the organic light emitting diode OLED. Therefore, since the drain-source current Ids of the driving transistor Td is supplied to the organic light emitting diode OLED, the organic light emitting diode OLED emits light. At this time, the drain-source current Ids of the driving transistor Td is expressed by Equation (2).

수학식 2를 참조하면, 게이트 전극의 전압(Vg)은 {VDD-Vth-(VREF-Vth)}이고, 소스 전극의 전압(Vs)은 고전위 전압원(VDD)의 전압이므로, 게이트-소스간 전압(Vgs)은 VDD-(VDD-Vth-VREF+Vdata)이다. 따라서, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 수학식 2와 같이 구동 트랜지스터(Td)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터(Td)의 문턱전압(Vth)이 보상된다.Referring to Equation 2, since the voltage Vg of the gate electrode is {VDD-Vth- (V REF -Vth)} and the voltage Vs of the source electrode is the voltage of the high potential voltage source VDD, The inter-electrode voltage Vgs is VDD- (VDD-Vth- VREF + Vdata). Therefore, the drain-source current Ids of the driving transistor does not depend on the threshold voltage Vth of the driving transistor Td as in Equation (2). That is, the threshold voltage Vth of the driving transistor Td is compensated.

한편, 고전위 전압원(VDD)은 다수의 화소(P)들에 고전위 전압을 공급한다. 그런데, 발광 펄스(EM)에 의해 제1 트랜지스터(T1)가 턴-온되는 경우, 고전위 전압원(VDD)이 화소(P)들 각각의 유기발광다이오드(OLED)에 접속된다. 이때, 고전위 전압(VDD)과 저전위 전압원(VSS) 사이의 전류패스를 따라 존재하는 구동 트랜지스터(Td), 유기발광다이오드(OLED) 등의 기생저항으로 인해 고전위 전압원(VDD)의 전압은 강하된다. 수학식 2를 참조하여 설명하면, 게이트 전극의 전압(Vg)인 {VDD-Vth-(VREF-Vth)}에서, VDD는 유기발광다이오드(OLED)의 발광으로 인해 전압 강하 이전에 샘플링된 전압이다. 이에 비해, 소스 전극의 전압(Vs)인 고전위 전압원(VDD)의 전압은 유기발광다이오드(OLED)의 발광으로 인해 전압 강하된 전압이다. 즉, 게이트 전극의 전압(Vg)의 VDD와 소스 전극의 전압(Vs)의 VDD가 다르기 때문에, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 고전위 전압원(VDD)의 전압 강하의 영향을 받아 고전위 전압원(VDD)에 의존적이게 되는 문제가 발생할 수 있다.On the other hand, the high potential voltage source VDD supplies a high potential voltage to the plurality of pixels P. When the first transistor Tl is turned on by the emission pulse EM, a high potential voltage source VDD is connected to each of the organic light emitting diodes OLED of the pixels P. [ At this time, the voltage of the high potential source VDD due to the parasitic resistance of the driving transistor Td, the organic light emitting diode OLED, and the like existing along the current path between the high potential VDD and the low potential potential source VSS, Drop. (VDD-Vth- ( VREF- Vth)), which is the voltage Vg of the gate electrode, VDD is the voltage sampled before the voltage drop due to the light emission of the organic light emitting diode OLED to be. In contrast, the voltage of the high potential source VDD, which is the voltage (Vs) of the source electrode, is the voltage that is dropped due to the light emission of the organic light emitting diode OLED. That is, since the VDD of the voltage Vg of the gate electrode and the VDD of the voltage Vs of the source electrode are different from each other, the drain-source current Ids of the driving transistor is affected by the voltage drop of the high potential source VDD A problem that it becomes dependent on the high potential source VDD may occur.

특히, 고전위 전압원(VDD)의 전압 강하는 본 발명의 제1 실시예와 같이 순차 발광하는 경우보다 본 발명의 제2 실시예와 같이 동시 발광하는 경우에 더 크게 발생할 수 있다. 동시 발광하는 경우 고전위 전압원(VDD)과 표시패널(10)의 모든 화소(P)들에 존재하는 유기발광다이오드(OLED) 사이에서 전류 패스가 형성되므로, 동시 발광하는 경우의 기생저항이 순차 발광하는 경우보다 더 크게 발생한다. 따라서, 동시 발광하는 경우의 고전위 전압원(VDD)의 전압 강하도 순차 발광하는 경우보다 더욱 커지게 된다. 결국, 본 발명의 제2 실시예와 같이 동시 발광하는 경우에 고전위 전압원(VDD)의 전압 강하 보상이 더 필요하다.In particular, the voltage drop of the high-potential voltage source VDD may be larger when the simultaneous light emission is performed as in the second embodiment of the present invention, as in the case of sequentially emitting light as in the first embodiment of the present invention. A current path is formed between the high potential voltage source VDD and the organic light emitting diode OLED existing in all the pixels P of the display panel 10 so that the parasitic resistance in the case of simultaneously emitting light is sequentially emitted Which is larger than the case where it is made. Therefore, the voltage drop of the high potential voltage source (VDD) in the case of simultaneous light emission becomes larger than that in the case of sequential light emission. As a result, it is necessary to further compensate the voltage drop of the high potential voltage source VDD in the case of simultaneous light emission as in the second embodiment of the present invention.

본 발명의 화소(P)의 제2 캐패시터(C2)에 의해 고전위 전압원(VDD)의 전압 변화량은 제1 노드(N1)에 반영된다. 특히, 제3 트랜지스터(T3)의 턴-오프로 인해, 제1 노드(N1)와 제1 캐패시터(C1)의 접속이 차단되므로, 제1 노드(N1)에는 고전위 전압원(VDD)의 전압 변화량이 누설(leakage)되지 않고 정확히 반영될 수 있다. 이 경우, 게이트 전극의 전압(Vg)인 {VDD-Vth-(VREF-Vth)}에서, VDD는 전압 강하가 반영된 전압이고, 소스 전극의 전압(Vs)인 VDD도 전압 강하가 반영된 전압이므로, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 고전위 전압원(VDD)에 의존적이지 않게 된다. 즉, 고전위 전압원(VDD)의 전압 강하가 보상된다.
The voltage variation of the high potential voltage source VDD is reflected by the second capacitor C2 of the pixel P of the present invention to the first node N1. Particularly, since the connection between the first node N1 and the first capacitor C1 is cut off due to the turn-off of the third transistor T3, the first node N1 is supplied with the voltage change amount Can be accurately reflected without leakage. In this case, VDD is the voltage with the voltage drop reflected, and VDD, which is the voltage (Vs) of the source electrode, is the voltage reflecting the voltage drop at {VDD-Vth- ( VREF -Vth) , The drain-source current Ids of the driving transistor does not depend on the high potential voltage source VDD. That is, the voltage drop of the high potential voltage source VDD is compensated.

도 6은 본 발명의 제2 실시예에 따라 동시 발광하는 표시패널의 동작을 보여주는 도면이다. 도 6을 참조하면, 표시패널(10)에는 제N 프레임 기간인 기수 프레임 기간마다 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 및 컨트롤 펄스(CTRL)가 순차적으로 발생한다. 기수 프레임 기간에 발광 펄스(EM)는 발생하지 않는다. 기수 프레임 기간에 초기화 펄스(INI)는 제1 초기화 라인(IL1)부터 제n 초기화 라인(ILn)까지 순차적으로 공급된다. 센싱 펄스(SEN)는 제1 센싱 라인(SENL1)부터 제n 센싱 라인(SENLn)까지 순차적으로 공급된다. 스캔 펄스(SP)는 제1 스캔 라인(SL1)부터 제n 스캔 라인(SLn)까지 순차적으로 공급된다. 컨트롤 펄스(CTRL)는 제1 컨트롤 라인(CTRL1)부터 제n 컨트롤 라인(CTRLn)까지 순차적으로 공급된다. 즉, 기수 프레임 기간에 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 및 컨트롤 펄스(CTRL)는 도 6과 같이 대략 1 수평기간(1H)씩 지연되어 순차적으로 발생한다.6 is a view illustrating the operation of a display panel that simultaneously emits light according to a second embodiment of the present invention. 6, an initialization pulse INI, a sensing pulse SEN, a scan pulse SP, and a control pulse CTRL are sequentially generated in every odd frame period that is the Nth frame period in the display panel 10 . The light emission pulse EM does not occur in the odd frame period. In the odd frame period, the initialization pulse INI is sequentially supplied from the first initialization line IL1 to the nth initialization line ILn. The sensing pulse SEN is sequentially supplied from the first sensing line SENL1 to the n-th sensing line SENLn. The scan pulses SP are sequentially supplied from the first scan line SL1 to the nth scan line SLn. The control pulse CTRL is sequentially supplied from the first control line CTRL1 to the nth control line CTRLn. In other words, the initialization pulse INI, the sensing pulse SEN, the scan pulse SP, and the control pulse CTRL are sequentially generated in one horizontal period (1H) as shown in FIG. 6 in the odd frame period.

제N+1 프레임 기간인 우수 프레임 기간마다 발광 펄스(EM)가 동시에 발생한다. 우수 프레임 기간에 발광 펄스(EM)는 제1 발광라인(EM1)부터 제n 발광 라인(EMn)까지 동시에 공급된다. 또한, 발광 펄스(EM)는 도 6과 같이 우수 프레임 기간 내내 발생할 수 있다. 우수 프레임 기간에 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 및 컨트롤 펄스(CTRL)는 발생하지 않는다. 도 6에는 설명의 편의를 위해 초기화 펄스(INI), 센싱 펄스(SEN), 및 컨트롤 펄스(CTRL)를 제외한 스캔 펄스(SP), 및 발광 펄스(EM)만을 도시하였다.And the light emission pulses EM are generated at the same time in every even frame period which is the (N + 1) -th frame period. The light emission pulse EM is simultaneously supplied from the first light emitting line EM1 to the nth light emitting line EMn in the excellent frame period. Further, the light emission pulse EM can occur throughout the even frame period as shown in FIG. The initialization pulse INI, the sensing pulse SEN, the scan pulse SP, and the control pulse CTRL do not occur in the even frame period. 6 shows only the scan pulse SP and the light emission pulse EM except for the initialization pulse INI, the sensing pulse SEN and the control pulse CTRL for convenience of explanation.

도 6을 참조하여 제N 프레임 기간인 기수 프레임 기간의 표시패널(10)의 동작을 더욱 상세히 살펴본다. 제1 스캔 라인(SL1)에 제1 스캔 펄스(SP1)가 공급되고, 제2 스캔 라인(SL2)에 제2 스캔 펄스(SP2)가 공급되며, 제n 스캔 라인(SLn)에 제n 스캔 펄스(SPn)가 공급된다. 제1 내지 제n 스캔 펄스(SP1~SPn)는 대략 1 수평기간(1H)의 펄스 폭을 가지며, 대략 1 수평기간(1H)씩 지연되어 순차적으로 발생한다. 또한, 제1 내지 제n 발광 라인(EL1~ELn)에 게이트 하이 전압(VGH)의 제1 내지 제n 발광 펄스(EM1~EMn)가 공급된다. 게이트 하이 전압(VGH)의 제1 내지 제n 발광 펄스(EM1~EMn)에 의해 표시패널(10)의 모든 화소(P)들의 제1 트랜지스터(T1)들이 턴-오프된다. 따라서, 표시패널(10)의 모든 화소(P)들의 유기발광다이오드(OLED)들에는 어떠한 전류도 공급되지 않으므로, 표시패널(10)의 모든 화소(P)들은 어떠한 영상도 표시하지 않는다. 즉, 표시패널(10)은 블랙으로 표시된다.The operation of the display panel 10 in the odd frame period which is the Nth frame period will be described in more detail with reference to FIG. A first scan pulse SP1 is supplied to the first scan line SL1 and a second scan pulse SP2 is supplied to the second scan line SL2. (SPn) is supplied. The first to nth scan pulses SP1 to SPn have a pulse width of approximately one horizontal period (1H), and are sequentially generated by being delayed by approximately one horizontal period (1H). The first to nth light emission pulses EM1 to EMn of the gate high voltage VGH are supplied to the first to nth light emission lines EL1 to ELn. The first transistors T1 of all the pixels P of the display panel 10 are turned off by the first to nth light emission pulses EM1 to EMn of the gate high voltage VGH. Therefore, no current is supplied to the organic light emitting diodes (OLED) of all the pixels P of the display panel 10, so that all the pixels P of the display panel 10 do not display any image. That is, the display panel 10 is displayed in black.

도 6을 참조하여 제N+1 프레임 기간인 우수 프레임 기간의 표시패널(10)의 동작을 더욱 상세히 살펴본다. 제1 내지 제n 스캔 라인(SL1~SLn)에 제1 내지 제n 스캔 펄스(SP1~SPn)가 공급되지 않는다. 또한, 제1 내지 제n 발광 라인(EL1~ELn)에 게이트 로우 전압(VGL)의 제1 내지 제n 발광 펄스(EM1~EMn)가 공급된다. 게이트 로우 전압(VGL)의 제1 내지 제n 발광 펄스(EM1~EMn)에 의해 표시패널(10)의 모든 화소(P)들의 제1 트랜지스터(T1)들이 턴-온된다. 따라서, 표시패널(10)의 모든 화소(P)들의 유기발광다이오드(OLED)들에는 구동 트랜지스터의 드레인-소스간 전류(Ids)가 공급되므로, 표시패널(10)의 모든 화소(P)들은 영상을 표시하게 된다.
Referring to FIG. 6, the operation of the display panel 10 in the (N + 1) -th frame period, which is the excellent frame period, will be described in more detail. The first to nth scan pulses SP1 to SPn are not supplied to the first to nth scan lines SL1 to SLn. The first to nth light emitting pulses EM1 to EMn of the gate low voltage VGL are supplied to the first to the nth light emitting lines EL1 to ELn. The first transistors T1 of all the pixels P of the display panel 10 are turned on by the first to nth light emission pulses EM1 to EMn of the gate low voltage VGL. Therefore, since the drain-source current Ids of the driving transistor is supplied to the organic light emitting diodes OLED of all the pixels P of the display panel 10, .

한편, 본 발명의 유기발광다이오드 표시장치는 입체영상을 표시하도록 구현될 수 있다. 유기발광다이오드 표시장치가 입체영상을 표시하도록 구현되는 경우, 셔터 안경 방식의 입체영상 표시장치로 구현될 수 있으며, 표시패널(10)은 240Hz 이상의 프레임 주파수로 고속 구동하게 된다.Meanwhile, the organic light emitting diode display device of the present invention can be implemented to display a stereoscopic image. When the organic light emitting diode display device is implemented to display a stereoscopic image, the display panel 10 may be realized as a stereoscopic image display device of the shutter glasses type, and the display panel 10 is driven at a high frame rate of 240 Hz or more.

표시패널(10)은 2D 모드에서 도 3 및 도 4를 결부하여 설명한 바와 같이 순차 발광된다. 따라서, 2D 모드에서 표시패널(10)에 입력되는 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)는 도 3 및 도 4와 같이 발생한다.The display panel 10 sequentially emits light in the 2D mode as described with reference to Figs. 3 and 4. Therefore, the initialization pulse INI, the sensing pulse SEN, the scan pulse SP, the control pulse CTRL, and the light emission pulse EM, which are input to the display panel 10 in the 2D mode, It happens together.

표시패널(10)은 3D 모드에서 도 5 및 도 6를 결부하여 설명한 바와 같이 동시 발광된다. 따라서, 3D 모드에서 표시패널(10)에 입력되는 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)는 도 5 및 도 6과 같이 발생한다. 도 6을 참조하면, 3D 모드에서 표시패널(10)은 제N 프레임 기간에 블랙을 표시하고, 제N+1 프레임 기간에 좌안 영상(L) 또는 우안 영상(R)을 교대로 표시한다. 셔터 안경의 좌안 셔터는 제N+1 프레임 기간에 좌안 영상이 표시되는 경우에만 개방되고, 우안 셔터는 제N+1 프레임 기간에 우안 영상이 표시되는 경우에만 개방된다. 이를 통해, 사용자는 좌안으로 좌안 영상(L)만을 시청하게 되고, 우안으로 우안 영상(R)을 시청할 수 있으므로, 입체영상을 볼 수 있게 된다.
The display panel 10 simultaneously emits light in the 3D mode as described in conjunction with Figs. 5 and 6. 5 and 6, the initialization pulse INI, the sensing pulse SEN, the scan pulse SP, the control pulse CTRL, and the light emission pulse EM, which are input to the display panel 10 in the 3D mode, It happens together. Referring to FIG. 6, in the 3D mode, the display panel 10 displays black in the Nth frame period and alternately displays the left eye image L or the right eye image R in the (N + 1) -th frame period. The left eye shutter of the shutter glasses is opened only when the left eye image is displayed in the (N + 1) -th frame period, and the right eye shutter is opened only when the right eye image is displayed in the (N + 1) Accordingly, the user can see only the left eye image L in the left eye, and can view the right eye image R in the right eye, so that the user can view the stereoscopic image.

도 7a 및 도 7b는 종래 기술 및 본 발명의 유기발광다이오드의 전류의 편차를 보여주는 그래프이다. 도 7a 및 도 7b를 참조하면, x축에는 고전위 전압원(VDD)의 전압이 나타나 있고, 왼쪽의 y축에는 유기발광다이오드에 공급되는 구동 트랜지스터의 드레인-소스간 전류(Ids), 오른쪽의 y축에는 구동 트랜지스터의 드레인-소스간 전류(Ids)의 편차가 나타나 있다. 구동 트랜지스터의 드레인-소스간 전류(Ids)의 편차는 고전위 전압원(VDD)의 전압 강하가 없을 때 구동 트랜지스터의 드레인-소스간 전류(Ids) 대비 고전위 전압원(VDD)의 전압 강하가 발생했을 때 구동 트랜지스터의 드레인-소스간 전류(Ids)의 차이를 의미한다.FIGS. 7A and 7B are graphs showing current deviations of the organic light emitting diode of the related art and the present invention. FIG. 7A and 7B, the voltage of the high potential voltage source VDD is shown on the x-axis, the drain-source current Ids of the driving transistor supplied to the organic light emitting diode on the left y-axis, The axis shows the deviation of the drain-source current Ids of the driving transistor. The deviation of the drain-source current Ids of the driving transistor is caused by a voltage drop of the high potential source VDD relative to the drain-source current Ids of the driving transistor when there is no voltage drop of the high potential source VDD The difference between the drain-source current Ids of the driving transistor.

도 7a를 참조하면, 종래 기술의 경우, 고전위 전압원(VDD)의 전압 강하가 없을 때(12V) 구동 트랜지스터의 드레인-소스간 전류(Ids)는 대략 2.9μA이다. 이에 비해, 고전위 전압원(VDD)의 전압 강하가 발생했을 때(10.2V) 구동 트랜지스터의 드레인-소스간 전류(Ids)는 대략 1.2μA이다. 즉, 고전위 전압원(VDD)의 전압 강하로 인하여 발생하는 구동 트랜지스터의 드레인-소스간 전류(Ids)의 편차는 대략 60%에 달한다.Referring to FIG. 7A, in the prior art, the drain-source current Ids of the driving transistor is approximately 2.9 A when there is no voltage drop of the high potential source VDD (12 V). In contrast, when the voltage drop of the high potential voltage source VDD occurs (10.2 V), the drain-source current Ids of the driving transistor is approximately 1.2 μA. That is, the deviation of the drain-source current Ids of the driving transistor caused by the voltage drop of the high potential voltage source VDD reaches approximately 60%.

도 7b를 참조하면, 본 발명의 경우, 고전위 전압원(VDD)의 전압 강하가 없을 때(12V) 구동 트랜지스터의 드레인-소스간 전류(Ids)는 4.5μA이다. 이에 비해, 고전위 전압원(VDD)의 전압 강하가 발생했을 때(10.2V) 구동 트랜지스터의 드레인-소스간 전류(Ids)는 대략 4.1μA이다. 즉, 고전위 전압원(VDD)의 전압 강하로 인하여 발생하는 구동 트랜지스터의 드레인-소스간 전류(Ids)의 편차는 대략 8~9%에 불과하다.Referring to FIG. 7B, in the present invention, the drain-source current Ids of the driving transistor is 4.5 A when there is no voltage drop of the high potential voltage source VDD (12 V). In contrast, when the voltage drop of the high potential voltage source VDD occurs (10.2 V), the drain-source current Ids of the driving transistor is approximately 4.1 μA. That is, the deviation of the drain-source current Ids of the driving transistor caused by the voltage drop of the high potential voltage source VDD is only about 8 to 9%.

종합해보면, 본 발명의 유기발광다이오드 표시장치는 고전위 전압원(VDD)의 전압 강하를 보상함으로써, 유기발광다이오드(OLED)에 공급되는 구동 트랜지스터의 드레인-소스간 전류(Ids)의 편차를 크게 줄일 수 있다.
In summary, the organic light emitting diode display of the present invention compensates for the voltage drop of the high potential source (VDD), thereby greatly reducing the deviation of the drain-source current (Ids) of the driving transistor supplied to the organic light emitting diode .

이상에서 살펴본 바와 같이, 본 발명은 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 제1 노드와 제3 노드를 접속시키고, 유기발광다이오드가 발광하는 기간 동안 제1 노드와 제3 노드의 접속을 차단함으로써, 구동 트랜지스터의 문턱 전압을 보상할 수 있다. 또한, 본 발명은 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 제1 캐패시터와 제1 노드를 접속시키고, 유기발광다이오드가 발광하는 기간 동안 제1 캐패시터와 제1 노드의 접속을 차단함으로써, 본 발명은 고전위 전압원의 전압 강하를 보상할 수 있다.As described above, according to the present invention, the first node and the third node are connected during the period of compensating the threshold voltage of the driving transistor, and the connection between the first node and the third node is blocked during the period in which the organic light emitting diode emits light , The threshold voltage of the driving transistor can be compensated. Further, the present invention connects the first capacitor and the first node during the period for compensating the threshold voltage of the driving transistor, and disconnects the first capacitor from the first node during the period when the organic light emitting diode emits light, The voltage drop of the high potential source can be compensated.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

10: 표시패널 11: 타이밍 콘트롤러
12: 소스 드라이브 IC 13: 레벨 쉬프터
14: 게이트 구동회로 15: 인쇄회로보드10: Display panel 11: Timing controller
12: Source drive IC 13: Level shifter
14: gate drive circuit 15: printed circuit board

Claims (14)

삭제delete 삭제delete 초기화 라인, 센싱 라인, 컨트롤 라인, 발광 라인, 데이터 라인, 상기 데이터 라인과 교차하는 스캔 라인, 및 상기 데이터 라인과 스캔 라인에 의해 정의되는 셀 영역에 형성된 다수의 화소들을 포함하는 표시패널을 구비하고,
상기 화소들 각각은,
제1 노드와 제2 노드 사이에 접속된 제1 캐패시터;
제1 노드와 고전위 전압원 사이에 접속된 제2 캐패시터;
게이트 전극이 상기 제1 노드와 접속되고, 소스 전극이 상기 고전위 전압원과 접속되며, 드레인 전극이 제3 노드에 접속된 구동 트랜지스터;
상기 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드; 및
상기 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 상기 제1 노드와 상기 제3 노드를 접속시키고 상기 제1 캐패시터와 상기 제1 노드를 접속시키며, 상기 유기발광다이오드가 발광하는 기간 동안 상기 제1 노드와 상기 제3 노드의 접속을 차단하고 상기 제1 캐패시터와 상기 제1 노드의 접속을 차단하는 제어회로를 포함하고,
상기 제어회로는,
상기 발광 라인의 발광 펄스에 응답하여 턴-온되어 상기 제3 노드와 상기 유기발광다이오드를 접속시키는 제1 트랜지스터;
상기 스캔 라인의 스캔 펄스에 응답하여 턴-온되어 상기 제2 노드에 상기 데이터 라인의 데이터 전압을 공급하는 제2 트랜지스터;
상기 컨트롤 라인의 컨트롤 펄스에 응답하여 턴-온되어 상기 제1 캐패시터와 상기 제1 노드를 접속시키는 제3 트랜지스터;
상기 센싱 라인의 센싱 펄스에 응답하여 턴-온되어 상기 제2 노드를 기준 전압원의 전압으로 초기화시키는 제4 트랜지스터;
상기 센싱 라인의 센싱 펄스에 응답하여 턴-온되어 상기 제1 노드와 상기 제3 노드를 접속시키는 제5 및 제6 트랜지스터; 및
상기 초기화 라인의 초기화 펄스에 응답하여 턴-온되어 상기 제1 노드를 저전위 전압원의 전압으로 초기화시키는 제7 및 제8 트랜지스터를 포함하는 것을 특징으로 하는 유기발광다이오드 표시장치.A display panel including an initialization line, a sensing line, a control line, a light emitting line, a data line, a scan line intersecting the data line, and a plurality of pixels formed in a cell region defined by the data line and the scan line ,
Each of the pixels includes:
A first capacitor connected between the first node and the second node;
A second capacitor connected between the first node and the high potential voltage source;
A driving transistor having a gate electrode connected to the first node, a source electrode connected to the high potential voltage source, and a drain electrode connected to the third node;
An organic light emitting diode emitting light according to a drain-source current of the driving transistor; And
Wherein the first node and the third node are connected to each other during a period for compensating a threshold voltage of the driving transistor, and the first capacitor and the first node are connected to each other, and during the period when the organic light emitting diode emits light, And a control circuit for interrupting the connection of the third node and interrupting the connection of the first capacitor and the first node,
The control circuit comprising:
A first transistor which is turned on in response to a light emission pulse of the light emission line and connects the third node and the organic light emitting diode;
A second transistor which is turned on in response to a scan pulse of the scan line and supplies a data voltage of the data line to the second node;
A third transistor that is turned on in response to a control pulse of the control line to connect the first capacitor to the first node;
A fourth transistor that is turned on in response to a sensing pulse of the sensing line to initialize the second node to a voltage of a reference voltage source;
Fifth and sixth transistors that are turned on in response to a sensing pulse of the sensing line to connect the first node and the third node; And
And a seventh and an eighth transistor that are turned on in response to an initialization pulse of the initialization line to initialize the first node to a voltage of a low potential voltage source. 제 3 항에 있어서,
상기 제1 트랜지스터의 게이트 전극은 상기 발광 라인에 접속되고, 소스 전극은 상기 제3 노드에 접속되며, 드레인 전극은 상기 유기발광다이오드의 애노드 전극에 접속되고,
상기 제2 트랜지스터의 게이트 전극은 상기 스캔 라인에 접속되고, 소스 전극은 상기 데이터 라인에 접속되며, 드레인 전극은 상기 제2 노드에 접속되고,
상기 제3 트랜지스터의 게이트 전극은 상기 컨트롤 라인에 접속되고, 소스 전극은 상기 제1 캐패시터와 접속되며, 드레인 전극은 상기 제1 노드에 접속되고,
상기 제4 트랜지스터의 게이트 전극은 상기 센싱 라인에 접속되고, 소스 전극은 상기 제2 노드에 접속되며, 드레인 전극은 상기 기준 전압을 공급하는 기준 전압원에 접속되고,
상기 제5 트랜지스터의 게이트 전극은 상기 센싱 라인에 접속되고, 소스 전극은 상기 제1 노드에 접속되며, 드레인 전극은 상기 제6 트랜지스터의 소스 전극에 접속되고,
상기 제6 트랜지스터의 게이트 전극은 상기 센싱 라인에 접속되고, 소스 전극은 상기 제5 트랜지스터의 드레인 전극에 접속되며, 드레인 전극은 상기 제3 노드에 접속되고,
상기 제7 트랜지스터의 게이트 전극은 상기 초기화 라인에 접속되고, 소스 전극은 상기 제8 트랜지스터의 드레인 전극에 접속되며, 드레인 전극은 상기 저전위 전압원에 접속되고,
상기 제8 트랜지스터의 게이트 전극은 상기 초기화 라인에 접속되고, 소스 전극은 상기 제1 노드에 접속되며, 드레인 전극은 상기 제7 트랜지스터의 소스 전극에 접속되며,
상기 유기발광다이오드의 애노드 전극은 상기 제1 트랜지스터의 드레인 전극에 접속되고, 캐소드 전극은 상기 저전위 전압원과 접속되는 것을 특징으로 하는 유기발광다이오드 표시장치.The method of claim 3,
Wherein a gate electrode of the first transistor is connected to the light emitting line, a source electrode is connected to the third node, a drain electrode is connected to an anode electrode of the organic light emitting diode,
A gate electrode of the second transistor is connected to the scan line, a source electrode is connected to the data line, a drain electrode is connected to the second node,
A gate electrode of the third transistor is connected to the control line, a source electrode is connected to the first capacitor, a drain electrode is connected to the first node,
A gate electrode of the fourth transistor is connected to the sensing line, a source electrode is connected to the second node, a drain electrode is connected to a reference voltage source for supplying the reference voltage,
A gate electrode of the fifth transistor is connected to the sensing line, a source electrode is connected to the first node, a drain electrode is connected to a source electrode of the sixth transistor,
A gate electrode of the sixth transistor is connected to the sensing line, a source electrode of the sixth transistor is connected to a drain electrode of the fifth transistor, a drain electrode of the sixth transistor is connected to the third node,
A gate electrode of the seventh transistor is connected to the initialization line, a source electrode of the seventh transistor is connected to a drain electrode of the eighth transistor, a drain electrode of the seventh transistor is connected to the low potential voltage source,
The gate electrode of the eighth transistor is connected to the initialization line, the source electrode is connected to the first node, the drain electrode is connected to the source electrode of the seventh transistor,
Wherein the anode electrode of the organic light emitting diode is connected to the drain electrode of the first transistor, and the cathode electrode is connected to the low potential voltage source. 제 3 항에 있어서,
상기 초기화 펄스는 상기 센싱 펄스 및 스캔 펄스보다 앞서 발생하고,
상기 센싱 펄스는 상기 스캔 펄스보다 앞서 발생하며,
상기 컨트롤 펄스 및 발광 펄스는 상기 초기화 펄스, 센싱 펄스, 및 스캔 펄스가 발생하는 기간 동안 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.The method of claim 3,
Wherein the initialization pulse occurs before the sensing pulse and the scan pulse,
Wherein the sensing pulse occurs before the scan pulse,
Wherein the control pulse and the light emission pulse occur during a period in which the initialization pulse, the sensing pulse, and the scan pulse are generated. 제 5 항에 있어서,
상기 초기화 펄스 및 스캔 펄스는 1 수평기간의 펄스 폭을 가지고,
상기 센싱 펄스는 2 수평기간의 펄스 폭을 가지며,
상기 컨트롤 펄스 및 발광 펄스는 4 수평기간의 펄스 폭을 가지는 것을 특징으로 하는 유기발광다이오드 표시장치.6. The method of claim 5,
The initialization pulse and the scan pulse have a pulse width of one horizontal period,
The sensing pulse having a pulse width of two horizontal periods,
Wherein the control pulse and the light emission pulse have a pulse width of four horizontal periods. 제 5 항에 있어서,
상기 초기화 펄스, 센싱 펄스, 스캔 펄스, 및 컨트롤 펄스는 게이트 로우 전압으로 발생하고, 상기 발광 펄스는 상기 게이트 로우 전압보다 높은 게이트 하이 전압으로 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.6. The method of claim 5,
Wherein the initialization pulse, the sensing pulse, the scan pulse, and the control pulse are generated at a gate low voltage, and the light emission pulse is generated at a gate high voltage higher than the gate low voltage. 제 5 항에 있어서,
상기 초기화 펄스, 센싱 펄스, 스캔 펄스, 컨트롤 펄스, 및 발광 펄스는 1 프레임 기간을 주기로 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.6. The method of claim 5,
Wherein the initialization pulse, the sensing pulse, the scan pulse, the control pulse, and the light emission pulse occur in a period of one frame period. 제 8 항에 있어서,
제1 내지 제n(n은 자연수) 초기화 펄스는 제1 내지 제n 초기화 라인들에 순차적으로 공급되고,
제1 내지 제n 센싱 펄스는 제1 내지 제n 센싱 라인들에 순차적으로 공급되며,
제1 내지 제n 스캔 펄스는 제1 내지 제n 스캔 라인들에 순차적으로 공급되고,
제1 내지 제n 컨트롤 펄스는 제1 내지 제n 컨트롤 라인들에 순차적으로 공급되며,
제1 내지 제n 발광 펄스는 제1 내지 제n 발광 라인들에 순차적으로 공급되는 것을 특징으로 하는 유기발광다이오드 표시장치.9. The method of claim 8,
The first to n-th (n is a natural number) initialization pulse are sequentially supplied to the first to n-th initialization lines,
The first through n-th sensing pulses are sequentially supplied to the first through n-th sensing lines,
The first to nth scan pulses are sequentially supplied to the first to nth scan lines,
The first to n-th control pulses are sequentially supplied to the first to the n-th control lines,
Wherein the first to n-th light emitting pulses are sequentially supplied to the first to the n-th light emitting lines. 제 3 항에 있어서,
상기 초기화 펄스, 센싱 펄스, 스캔 펄스, 및 컨트롤 펄스는 기수 프레임 기간에만 발생하고, 상기 발광 펄스는 우수 프레임 기간에만 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.The method of claim 3,
Wherein the initialization pulse, the sensing pulse, the scan pulse, and the control pulse occur only in the odd frame period, and the light emission pulse occurs only in the odd frame period. 제 10 항에 있어서,
상기 초기화 펄스는 상기 센싱 펄스 및 스캔 펄스보다 앞서 발생하고,
상기 센싱 펄스는 상기 스캔 펄스보다 앞서 발생하며,
상기 컨트롤 펄스는 상기 초기화 펄스, 센싱 펄스, 및 스캔 펄스가 발생하는 기간 동안 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.11. The method of claim 10,
Wherein the initialization pulse occurs before the sensing pulse and the scan pulse,
Wherein the sensing pulse occurs before the scan pulse,
Wherein the control pulse is generated during a period in which the initialization pulse, the sensing pulse, and the scan pulse are generated. 제 11 항에 있어서,
상기 초기화 펄스 및 스캔 펄스는 1 수평기간의 펄스 폭을 가지고,
상기 센싱 펄스는 2 수평기간의 펄스 폭을 가지며,
상기 컨트롤 펄스는 4 수평기간의 펄스 폭을 가지는 것을 특징으로 하는 유기발광다이오드 표시장치.12. The method of claim 11,
The initialization pulse and the scan pulse have a pulse width of one horizontal period,
The sensing pulse having a pulse width of two horizontal periods,
Wherein the control pulse has a pulse width of four horizontal periods. 제 10 항에 있어서,
상기 초기화 펄스, 센싱 펄스, 스캔 펄스, 및 컨트롤 펄스는 게이트 로우 전압으로 발생하고, 상기 발광 펄스는 상기 게이트 로우 전압보다 높은 게이트 하이 전압으로 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.11. The method of claim 10,
Wherein the initialization pulse, the sensing pulse, the scan pulse, and the control pulse are generated at a gate low voltage, and the light emission pulse is generated at a gate high voltage higher than the gate low voltage. 제 10 항에 있어서,
제1 내지 제n(n은 자연수) 초기화 펄스는 제1 내지 제n 초기화 라인들에 순차적으로 공급되고,
제1 내지 제n 센싱 펄스는 제1 내지 제n 센싱 라인들에 순차적으로 공급되며,
제1 내지 제n 스캔 펄스는 제1 내지 제n 스캔 라인들에 순차적으로 공급되고,
제1 내지 제n 컨트롤 펄스는 제1 내지 제n 컨트롤 라인들에 순차적으로 공급되며,
제1 내지 제n 발광 펄스는 제1 내지 제n 발광 라인들에 동시에 공급되는 것을 특징으로 하는 유기발광다이오드 표시장치.11. The method of claim 10,
The first to n-th (n is a natural number) initialization pulse are sequentially supplied to the first to n-th initialization lines,
The first through n-th sensing pulses are sequentially supplied to the first through n-th sensing lines,
The first to nth scan pulses are sequentially supplied to the first to nth scan lines,
The first to n-th control pulses are sequentially supplied to the first to the n-th control lines,
And the first to the n-th light emitting pulses are simultaneously supplied to the first to the n-th light emitting lines.
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