KR101720340B1 - Organic light emitting diode display device - Google Patents
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Abstract
본 발명은 유기발광다이오드 표시장치에 관한 것이다. 본 발명의 유기발광다이오드 표시장치는 제m(m은 자연수) 데이터 라인, 제n-1(n은 자연수) 게이트 라인, 제n 게이트 라인, 제n 초기화 라인, 제n 발광 제어라인, 및 서로 교차하는 상기 제m 데이터 라인과 상기 제n 게이트 라인으로 정의되는 다수의 화소들을 포함하고, 상기 화소들 각각은, 유기발광다이오드; 제1 노드와 제2 노드 사이에 형성된 제1 캐패시터; 전원전압원과 상기 제2 노드 사이에 형성된 제2 캐패시터; 상기 제1 노드의 전압에 따라 상기 유기발광다이오드로 흐르는 전류의 양을 다르게 조절하는 구동 트랜지스터; 상기 제n 게이트 라인의 제n 스캔 펄스에 응답하여 데이터 전압을 상기 제2 노드에 공급하는 제1 트랜지스터; 상기 제n 스캔 펄스보다 앞서서 발생하는 상기 제n-1 게이트 라인의 제n-1 스캔 펄스에 응답하여 기준 전압을 상기 제2 노드에 공급하는 제2 트랜지스터; 상기 제n-1 스캔 펄스에 응답하여 상기 유기발광다이오드와 상기 구동 트랜지스터 사이의 제3 노드와 상기 제1 노드를 연결하는 제3 트랜지스터; 상기 제n 스캔 펄스보다 앞서서 발생하는 상기 제n 초기화 라인의 제n 초기화 신호에 응답하여 상기 기준 전압을 상기 제3 노드에 공급하는 제4 트랜지스터; 및 상기 제n-1 스캔 펄스와 동기되는 상기 제n 발광 제어라인의 제n 발광 제어신호에 응답하여 상기 제3 노드의 전압을 상기 유기발광다이오드의 애노드 전극에 공급하는 제5 트랜지스터를 포함하고, 상기 기준 전압은 상기 제1 내지 제3 노드들을 초기화시키는 전압인 것을 특징으로 한다.The present invention relates to an organic light emitting diode display. (N is an integer) gate line, an n-th gate line, an n-th initializing line, an n-th light emitting control line, and an n- And a plurality of pixels defined by the m-th data line and the n-th gate line, wherein each of the pixels comprises: an organic light emitting diode; A first capacitor formed between the first node and the second node; A second capacitor formed between the power supply voltage source and the second node; A driving transistor configured to control an amount of current flowing to the organic light emitting diode according to a voltage of the first node; A first transistor for supplying a data voltage to the second node in response to an n-th scan pulse of the n-th gate line; A second transistor for supplying a reference voltage to the second node in response to an (n-1) th scan pulse of the (n-1) th gate line occurring before the nth scan pulse; A third transistor coupled between the third node and the first node between the organic light emitting diode and the driving transistor in response to the (n-1) th scan pulse; A fourth transistor for supplying the reference voltage to the third node in response to an n-th initialization signal of the n-th initialization line occurring before the n-th scan pulse; And a fifth transistor for supplying a voltage of the third node to the anode electrode of the organic light emitting diode in response to the nth emission control signal of the nth emission control line synchronized with the (n-1) th scan pulse, And the reference voltage is a voltage for initializing the first to third nodes.
Description
본 발명은 유기발광다이오드 표시장치에 관한 것이다.
The present invention relates to an organic light emitting diode display.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다. 이들 평판표시장치 중에서, 유기발광다이오드 표시장치는 저전압 구동이 가능하고, 박형이며, 시야각이 우수하고, 응답속도가 빠른 특성이 있다. 유기발광다이오드 표시장치로서, 다수의 화소가 매트릭스 형태로 위치하여 영상을 표시하는 액티브 매트릭스 타입 유기발광다이오드 표시장치가 널리 사용된다.2. Description of the Related Art [0002] As an information-oriented society develops, there have been various demands for a display device for displaying images. Recently, a liquid crystal display (LCD), a plasma display panel (PDP) Various flat panel display devices such as an organic light emitting diode (OLED) are being utilized. Among these flat panel display devices, organic light emitting diode display devices are capable of low voltage driving, are thin, have excellent viewing angles, and have a high response speed. As an organic light emitting diode display device, an active matrix type organic light emitting diode display device in which a plurality of pixels are positioned in a matrix form to display an image is widely used.
액티브 매트릭스 타입 유기발광다이오드 표시장치의 표시패널은 스캔라인과 데이터라인들로 정의되는 다수의 화소들을 포함한다. 화소 어레이는 일반적으로 스캔라인의 게이트펄스에 응답하여 데이터전압을 공급하는 스캔 트랜지스터와 게이트전극에 공급되는 데이터전압에 따라 유기발광다이오드(OLED)에 공급되는 전류의 양을 조절하는 구동 트랜지스터로 구현된다. 하지만, 다수의 화소들 사이에서 발생하는 구동 트랜지스터의 문턱전압에 대한 편차로 인해 유기발광다이오드(OLED)에 공급되는 전류가 원하는 값과 다른 값을 갖게 되어, 발광되는 빛의 휘도가 목표 휘도와 달라지는 문제점이 발생한다. 따라서, 구동 트랜지스터의 문턱전압을 보상하기 위해, 여러 형태의 화소 구조와 화소 구동 방법이 제안되고 있다.
A display panel of an active matrix type organic light emitting diode display device includes a plurality of pixels defined as scan lines and data lines. The pixel array is generally implemented as a scan transistor for supplying a data voltage in response to a gate pulse of a scan line and a drive transistor for controlling an amount of current supplied to the organic light emitting diode OLED according to a data voltage supplied to the gate electrode . However, since the current supplied to the organic light emitting diode OLED has a different value from the desired value due to a deviation from the threshold voltage of the driving transistor generated between the plurality of pixels, the luminance of the emitted light is different from the target luminance A problem arises. Therefore, various types of pixel structures and pixel driving methods have been proposed to compensate the threshold voltage of the driving transistor.
본 발명은 구동 트랜지스터의 문턱전압을 보상할 수 있는 유기발광다이오드 표시장치를 제공한다.
The present invention provides an organic light emitting diode display device capable of compensating a threshold voltage of a driving transistor.
본 발명의 유기발광다이오드 표시장치는 제m(m은 자연수) 데이터 라인, 제n-1(n은 자연수) 게이트 라인, 제n 게이트 라인, 제n 초기화 라인, 제n 발광 제어라인, 및 서로 교차하는 상기 제m 데이터 라인과 상기 제n 게이트 라인으로 정의되는 다수의 화소들을 포함하고, 상기 화소들 각각은, 유기발광다이오드; 제1 노드와 제2 노드 사이에 형성된 제1 캐패시터; 전원전압원과 상기 제2 노드 사이에 형성된 제2 캐패시터; 상기 제1 노드의 전압에 따라 상기 유기발광다이오드로 흐르는 전류의 양을 다르게 조절하는 구동 트랜지스터; 상기 제n 게이트 라인의 제n 스캔 펄스에 응답하여 데이터 전압을 상기 제2 노드에 공급하는 제1 트랜지스터; 상기 제n 스캔 펄스보다 앞서서 발생하는 상기 제n-1 게이트 라인의 제n-1 스캔 펄스에 응답하여 기준 전압을 상기 제2 노드에 공급하는 제2 트랜지스터; 상기 제n-1 스캔 펄스에 응답하여 상기 유기발광다이오드와 상기 구동 트랜지스터 사이의 제3 노드와 상기 제1 노드를 연결하는 제3 트랜지스터; 상기 제n 스캔 펄스보다 앞서서 발생하는 상기 제n 초기화 라인의 제n 초기화 신호에 응답하여 상기 기준 전압을 상기 제3 노드에 공급하는 제4 트랜지스터; 및 상기 제n-1 스캔 펄스와 동기되는 상기 제n 발광 제어라인의 제n 발광 제어신호에 응답하여 상기 제3 노드의 전압을 상기 유기발광다이오드의 애노드 전극에 공급하는 제5 트랜지스터를 포함하고, 상기 기준 전압은 상기 제1 내지 제3 노드들을 초기화시키는 전압인 것을 특징으로 한다.
(N is an integer) gate line, an n-th gate line, an n-th initializing line, an n-th light emitting control line, and an n- And a plurality of pixels defined by the m-th data line and the n-th gate line, wherein each of the pixels comprises: an organic light emitting diode; A first capacitor formed between the first node and the second node; A second capacitor formed between the power supply voltage source and the second node; A driving transistor configured to control an amount of current flowing to the organic light emitting diode according to a voltage of the first node; A first transistor for supplying a data voltage to the second node in response to an n-th scan pulse of the n-th gate line; A second transistor for supplying a reference voltage to the second node in response to an (n-1) th scan pulse of the (n-1) th gate line occurring before the nth scan pulse; A third transistor coupled between the third node and the first node between the organic light emitting diode and the driving transistor in response to the (n-1) th scan pulse; A fourth transistor for supplying the reference voltage to the third node in response to an n-th initialization signal of the n-th initialization line occurring before the n-th scan pulse; And a fifth transistor for supplying a voltage of the third node to the anode electrode of the organic light emitting diode in response to the nth emission control signal of the nth emission control line synchronized with the (n-1) th scan pulse, And the reference voltage is a voltage for initializing the first to third nodes.
본 발명은 1 수평기간 동안 구동 트랜지스터의 게이트 전극과 연결된 노드를 초기화하고 구동 트랜지스터의 문턱전압을 샘플링하며, 그 다음 1 수평기간 동안 구동 트랜지스터의 게이트 전극과 연결된 노드를 문턱전압이 보상된 데이터 전압으로 충전한다. 그 결과, 본 발명은 문턱전압을 보상함으로써, 다수의 화소들 사이에서 발생하는 구동 트랜지스터의 문턱전압에 대한 편차를 없앨 수 있다. 또한, 본 발명은 멀티플렉서를 통해 R 데이터 전압을 R 화소, G 데이터 전압을 G 화소, B 데이터 전압을 B 화소에 순차적으로 공급하는 경우에도 문턱전압을 보상할 수 있다.
In the present invention, a node connected to the gate electrode of the driving transistor is initialized for one horizontal period, a threshold voltage of the driving transistor is sampled, and then a node connected to the gate electrode of the driving transistor for one horizontal period is set to a threshold voltage compensated data voltage Charge. As a result, according to the present invention, the deviation of the threshold voltage of the driving transistor, which occurs between a plurality of pixels, can be eliminated by compensating the threshold voltage. In addition, the present invention can compensate the threshold voltage even when the R data voltage, the G data voltage, and the B data voltage are sequentially supplied to the B pixel through the multiplexer.
도 1은 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 픽셀의 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 픽셀에 입력되는 신호들을 보여주는 파형도이다.
도 3은 본 발명의 제2 실시예에 따른 픽셀에 입력되는 신호들을 보여주는 파형도이다.
도 4는 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 멀티플렉서, 및 픽셀의 회로도이다.
도 5는 본 발명의 제1 실시예에 따른 멀티플렉서, 및 픽셀에 입력되는 신호들을 보여주는 파형도이다.
도 6은 본 발명의 제2 실시예에 따른 멀티플렉서, 및 픽셀에 입력되는 신호들을 보여주는 파형도이다.
도 7은 도 4의 R 픽셀, G 픽셀, B 픽셀 각각의 N1 노드의 전압을 보여주는 파형도이다.
도 8은 본 발명의 실시예에 따른 유기발광다이오드 표시장치를 개략적으로 보여주는 블록도이다.1 is a circuit diagram of a pixel of an organic light emitting diode display device according to an embodiment of the present invention.
2 is a waveform diagram showing signals input to a pixel according to the first embodiment of the present invention.
3 is a waveform diagram showing signals input to a pixel according to a second embodiment of the present invention.
4 is a circuit diagram of a pixel and a multiplexer of an OLED display according to an embodiment of the present invention.
5 is a waveform diagram showing multiplexers according to the first embodiment of the present invention and signals input to the pixels.
6 is a waveform diagram showing multiplexers according to the second embodiment of the present invention and signals input to the pixels.
FIG. 7 is a waveform diagram showing voltages at N1 nodes of the R pixel, the G pixel, and the B pixel in FIG.
8 is a block diagram schematically showing an organic light emitting diode display device according to an embodiment of the present invention.
이하 첨부된 도면을 참조하여 유기발광다이오드 표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.
이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.The names of components used in the following description are selected in consideration of ease of specification, and may be different from actual product names.
도 1은 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 픽셀의 회로도이다. 도 1을 참조하면, 유기발광다이오드 표시장치의 화소(P)는 서로 교차하는 게이트 라인(GL)과 데이터 라인(DL)으로 정의된다. 각 화소(P)는 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5), 구동 트랜지스터(Td)와 유기발광다이오드(OLED) 등을 포함한다.1 is a circuit diagram of a pixel of an organic light emitting diode display device according to an embodiment of the present invention. Referring to FIG. 1, a pixel P of an organic light emitting diode display device is defined as a gate line GL and a data line DL intersecting with each other. Each pixel P includes first through fifth transistors T1, T2, T3, T4 and T5, a driving transistor Td and an organic light emitting diode OLED.
제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5)는 스위치 역할을 한다. 제1 트랜지스터(T1)의 게이트 전극은 제n(n은 자연수) 게이트 라인(GLn)과 연결되고, 소스 전극은 제m(m은 자연수) 데이터라인(DLm)과 연결되며, 드레인 전극은 N2 노드(N2)와 연결된다. 제2 트랜지스터(T2)의 게이트 전극은 제n-1 게이트 라인(GLn-1)과 연결되고, 소스 전극은 기준 전압(Vref)과 연결되며, 드레인 전극은 N2 노드(N2)와 연결된다. 제3 트랜지스터(T3)의 게이트 전극은 제n-1 게이트 라인(GLn-1)에 연결되고, 소스 전극은 N1 노드(N1)에 연결되며, 드레인 전극은 N3 노드(N3)와 연결된다. 제4 트랜지스터(T4)의 게이트 전극은 제n 초기화 라인(ILn)과 연결되고, 소스 전극은 기준 전압(Vref)과 연결되며, 드레인 전극은 N3 노드(N3)와 연결된다. 제5 트랜지스터(T5)의 게이트 전극은 제n 발광 제어라인(EMn)과 연결되고, 소스 전극은 N3 노드(N3)와 연결되며, 드레인 전극은 유기발광다이오드(OLED)의 애노드 전극과 연결된다. 구동 트랜지스터(Td)의 게이트 전극은 스토리지 캐패시터(C)와 연결되고, 소스 전극은 전원전압(VDD)과 연결되며, 드레인 전극은 N3 노드(N3)와 연결된다. 구동 트랜지스터(Td)는 게이트 전극에 인가된 데이터 전압에 따라, 구동 트랜지스터(Td)를 통과하는 전류(IOLED)의 양을 다르게 조절한다. 전원전압은 대략 10V로 설정될 수 있으며, 이는 구동 트랜지스터(Td), 유기발광다이오드(OLED) 등을 고려하여 설정되는 값이다. 기준 전압은 화소(P) 각각의 노드들을 초기화시키는 전압으로, 0V 내지 1.5V 사이의 전압으로 설정될 수 있다.The first to fifth transistors T1, T2, T3, T4 and T5 serve as switches. The gate electrode of the first transistor T1 is connected to the nth (n is a natural number) gate line GLn, the source electrode thereof is connected to the mth (m is a natural number) data line DLm, (N2). The gate electrode of the second transistor T2 is connected to the n-1 gate line GLn-1, the source electrode thereof is connected to the reference voltage Vref, and the drain electrode thereof is connected to the node N2. The gate electrode of the third transistor T3 is connected to the (n-1) th gate line GLn-1, the source electrode thereof is connected to the node N1, and the drain electrode thereof is connected to the node N3. The gate electrode of the fourth transistor T4 is connected to the nth initialization line ILn, the source electrode thereof is connected to the reference voltage Vref, and the drain electrode thereof is connected to the N3 node N3. The gate electrode of the fifth transistor T5 is connected to the nth emission control line EMn, the source electrode thereof is connected to the N3 node N3 and the drain electrode thereof is connected to the anode electrode of the organic light emitting diode OLED. The gate electrode of the driving transistor Td is connected to the storage capacitor C, the source electrode thereof is connected to the power source voltage VDD and the drain electrode thereof is connected to the N3 node N3. The driving transistor Td adjusts the amount of the current I OLED passing through the driving transistor Td differently according to the data voltage applied to the gate electrode. The power supply voltage may be set to approximately 10 V, which is a value set in consideration of the driving transistor Td, the organic light emitting diode (OLED), and the like. The reference voltage is a voltage for initializing the respective nodes of the pixel P, and may be set to a voltage between 0V and 1.5V.
제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5), 및 구동 트랜지스터(Td)는 P 타입 MOS-FET, 및 N 타입 MOS-FET으로 구현될 수 있다. 이하에서, 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5), 및 구동 트랜지스터(Td)가 P 타입 MOS-FET인 것을 기준으로 설명한다.The first through fifth transistors T1, T2, T3, T4 and T5 and the driving transistor Td may be implemented as a P-type MOS-FET and an N-type MOS-FET. Hereinafter, the first to fifth transistors T1, T2, T3, T4, and T5, and the driving transistor Td are P-type MOS-FETs.
N1 노드(N1)는 구동 트랜지스터(Td)의 게이트 전극과 제3 트랜지스터(T3)의 소스 전극 간의 접점이고, N2 노드(N2)는 제1 트랜지스터(T1)의 드레인 전극과 제2 트랜지스터(T2)의 드레인 전극 간의 접점이다. N3 노드(N3)는 구동 트랜지스터(Td)의 드레인 전극과 제3 트랜지스터(T3)의 드레인 전극 간의 접점이고, 제4 트랜지스터(T4)의 드레인 전극과 제5 트랜지스터(T5)의 소스 전극 간의 접점이다.The N1 node N1 is a contact point between the gate electrode of the driving transistor Td and the source electrode of the third transistor T3 and the N2 node N2 is a node between the drain electrode of the first transistor T1 and the second transistor T2. As shown in FIG. The N3 node N3 is a contact point between the drain electrode of the driving transistor Td and the drain electrode of the third transistor T3 and the contact point between the drain electrode of the fourth transistor T4 and the source electrode of the fifth transistor T5 .
유기발광다이오드(OLED)의 애노드 전극은 제5 트랜지스터(T5)의 드레인 전극과 연결되고, 캐소드 전극은 그라운드 전압(GND)와 연결된다. 제1 캐패시터(C1)는 N2 노드(N2)의 전압을 N1 노드(N1)에 반영한다. 제2 캐패시터(C2)는 N2 노드(N2)의 전압을 일정하게 유지한다.The anode electrode of the organic light emitting diode OLED is connected to the drain electrode of the fifth transistor T5, and the cathode electrode thereof is connected to the ground voltage GND. The first capacitor C1 reflects the voltage of the N2 node N2 to the N1 node N1. The second capacitor C2 keeps the voltage of the N2 node N2 constant.
도 2는 본 발명의 제1 실시예에 따른 픽셀에 입력되는 신호들을 보여주는 파형도이다. 도 2를 참조하면, 제n 초기화 신호(INIn), 제n-1 스캔 펄스(SPn-1), 제n 스캔 펄스(SPn), 및 제n 발광 제어신호(EMn)가 화소(P) 각각에 입력된다.2 is a waveform diagram showing signals input to a pixel according to the first embodiment of the present invention. 2, an n-th initialization signal INIn, an n-1th scan pulse SPn-1, an nth scan pulse SPn, and an nth emission control signal EMn are applied to the pixels P .
제n-1 스캔 펄스(SPn-1)와 제n 스캔 펄스(SPn)의 각각의 펄스는 1 수평기간(1H) 동안 로우 논리 전압으로 발생한다. 제n 초기화 신호(INIn)의 펄스는 1 수평기간(1H)보다 짧은 소정의 시간 동안 로우 논리 전압으로 발생하고, 제n 발광 제어신호(EMn)의 펄스는 2 수평기간 동안 하이 논리 전압으로 발생한다.Each pulse of the (n-1) th scan pulse (SPn-1) and the nth scan pulse (SPn) is generated as a low logic voltage during one horizontal period (1H). The pulse of the n-th initialization signal INIn is generated as a low logic voltage for a predetermined time shorter than one horizontal period (1H), and the pulse of the n-th emission control signal EMn is generated as a high logic voltage for two horizontal periods .
제n-1 스캔 펄스(SPn-1)의 펄스, 제n 초기화 신호(INIn)의 펄스, 및 제n 발광 제어신호(EMn)의 펄스는 동시에 발생한다. 제n 초기화 신호(INIn)의 펄스는 1 수평기간(1H)보다 짧은 소정의 시간 t1 동안 발생한다. 소정의 시간 t1은 실험에 의해 화소(P)의 노드들의 초기화를 고려하여 적정한 시간으로 결정될 수 있다. 제n-1 스캔 펄스(SPn-1)의 펄스는 1 수평기간 동안 발생하고, 그 다음 1 수평기간 동안 제n 스캔 펄스(SPn)의 펄스가 발생한다. 제n 발광 제어신호(EMn)의 펄스는 2 수평기간 동안 발생한다. 제n 초기화 신호(INIn)의 펄스, 제n-1 스캔 펄스(SPn-1)의 펄스, 제n 스캔 펄스(SPn)의 펄스, 및 제n 발광 제어신호(EMn)의 펄스 각각은 1 프레임 기간을 주기로 반복된다.A pulse of the (n-1) th scan pulse (SPn-1), a pulse of the n-th initialization signal INIn, and a pulse of the n-th emission control signal EMn are generated simultaneously. The pulse of the n-th initialization signal INIn occurs for a predetermined time t1 shorter than one horizontal period (1H). The predetermined time t1 can be determined as an appropriate time considering the initialization of the nodes of the pixel P by experiment. A pulse of the (n-1) th scan pulse (SPn-1) occurs during one horizontal period, and a pulse of the n-th scan pulse (SPn) occurs during one horizontal period. The pulse of the n-th emission control signal EMn occurs during two horizontal periods. The pulses of the n-th initialization signal INIn, the n-1th scan pulse SPn-1, the nth scan pulse SPn, and the nth emission control signal EMn, .
이하에서, 도 2의 파형도에 따른 본 발명의 화소(P)의 동작을 상세히 설명한다. 이에 대하여는 도 1을 결부하여 설명하고, 소정의 t1 내지 t4 시간에 따라 순차적으로 설명한다.Hereinafter, the operation of the pixel P of the present invention according to the waveform diagram of FIG. 2 will be described in detail. This will be described with reference to Fig. 1, and will be sequentially described according to the predetermined time t1 to t4.
먼저, t1 시간 동안 제2 트랜지스터(T2)와 제3 트랜지스터(T3)가 로우 논리 전압의 제n-1 스캔 펄스(SPn-1)의 펄스에 응답하여 턴-온된다. 제4 트랜지스터(T4)는 로우 논리 전압의 제n 초기화 신호(INIn)의 펄스에 응답하여 턴-온된다. 제1 트랜지스터(T1)와 제5 트랜지스터(T5)는 턴-오프 상태이다.First, the second transistor T2 and the third transistor T3 are turned on in response to the pulse of the (n-1) th scan pulse (SPn-1) of the row logic voltage for t1. The fourth transistor T4 is turned on in response to the pulse of the n-th initialization signal INIn of the low logic voltage. The first transistor T1 and the fifth transistor T5 are in a turn-off state.
제4 트랜지스터(T4)의 턴-온으로, N3 노드(N3)는 기준 전압(Vref)으로 초기화된다. 또한, 제2 트랜지스터(T2)의 턴-온으로, N1 노드(N1)는 기준 전압(Vref)으로 초기화된다. 나아가, 제3 트랜지스터(T3)의 턴-온으로, N2 노드(N2)는 기준 전압(Vref)으로 초기화된다.With the fourth transistor T4 turned on, the N3 node N3 is initialized to the reference voltage Vref. Further, with the second transistor T2 turned on, the node N1 is initialized to the reference voltage Vref. Further, with the third transistor T3 turned on, the N2 node N2 is initialized to the reference voltage Vref.
두 번째로, t2 시간 동안 제2 트랜지스터(T2)와 제3 트랜지스터(T3)가 로우 논리 전압의 제n-1 스캔 펄스(SPn-1)의 펄스에 응답하여 턴-온된 상태를 유지한다. 제n 초기화 신호(INIn)가 하이 논리 전압으로 반전되므로, 제4 트랜지스터(T4)는 턴-오프 된다. 제1 트랜지스터(T1)와 제5 트랜지스터(T5)는 턴-오프 상태를 유지한다.Secondly, during the time t2, the second transistor T2 and the third transistor T3 remain turned on in response to the pulse of the (n-1) th scan pulse SPn-1 of the low logic voltage. Since the n-th initialization signal INIn is inverted to the high logic voltage, the fourth transistor T4 is turned off. The first transistor T1 and the fifth transistor T5 maintain the turn-off state.
제4 트랜지스터(T4)가 턴-오프되고 제3 트랜지스터(T3)가 턴-온되는 경우, 구동 트랜지스터(Td)의 게이트 전압과 소스 전압 간의 차이(Vgs)가 문턱전압(Vth) 보다 크기 때문에, 게이트 전압과 소스 전압 간의 차이(Vgs)가 문턱전압(Vth)과 동등하거나 작아질 때까지 N1 노드(N1)의 전압이 상승하게 된다. 따라서, N1 노드(N1)의 전압은 (VDD-Vth)까지 상승한다. 또한, 제2 트랜지스터(T2)는 턴-온 상태를 유지하므로, N2 노드(N2)는 기준 전압(Vref)으로 초기화된 상태를 유지한다.Since the difference Vgs between the gate voltage and the source voltage of the driving transistor Td is larger than the threshold voltage Vth when the fourth transistor T4 is turned off and the third transistor T3 is turned on, The voltage of the N1 node N1 rises until the difference (Vgs) between the gate voltage and the source voltage becomes equal to or smaller than the threshold voltage Vth. Therefore, the voltage of the N1 node N1 rises to (VDD - Vth). Further, the second transistor T2 maintains the turned-on state, so that the N2 node N2 maintains a state initialized to the reference voltage Vref.
세 번째로, t3 시간 동안 제1 트랜지스터(T1)가 로우 논리 전압의 제n 스캔 펄스(SPn)의 펄스에 응답하여 턴-온된다. 제n-1 스캔 펄스(SPn-1)가 하이 논리 전압으로 반전되므로, 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)는 턴-오프 된다. 제4 트랜지스터(T4)와 제5 트랜지스터(T5)는 턴-오프 상태를 유지한다.Thirdly, during the time t3, the first transistor T1 is turned on in response to the pulse of the nth scan pulse SPn of the row logic voltage. The second transistor T2 and the third transistor T3 are turned off because the (n-1) th scan pulse SPn-1 is inverted to the high logic voltage. The fourth transistor T4 and the fifth transistor T5 maintain the turn-off state.
제2 트랜지스터(T2)가 턴-오프되고 제1 트랜지스터(T1)가 턴-온되면, N2 노드(N2)는 기준 전압(Vref)과 데이터 전압(Vdata)의 차전압(Vref-Vdata)으로 변한다. 제3 트랜지스터(T3)가 턴-오프로 인해, N1 노드(N1)는 문턱전압의 영향을 받은 전원전압(VDD-Vth)을 유지한다.When the second transistor T2 is turned off and the first transistor T1 is turned on, the N2 node N2 changes to the difference voltage Vref-Vdata between the reference voltage Vref and the data voltage Vdata . Due to the turn-off of the third transistor T3, the N1 node N1 maintains the power supply voltage (VDD-Vth) affected by the threshold voltage.
제1 캐패시터(C1)는 N2 노드(N2)의 전압 변화량(Vref-Vdata)을 N1 노드(N1)에 반영한다. 따라서, N2 노드(N2)에서 전압변화가 발생하는 경우에, 제1 캐패시터(C1)에 의해 전압 변화량(ΔV)이 N1 노드(N1)에 반영된다. 따라서, N1 노드(N1)는 제1 캐패시터(C1)에 의해 {(VDD-Vth)-(Vref-Vdata)}가 된다. 구동 트랜지스터(Td)를 통과하는 전류(IOLED)는 수학식 1과 같다. 수학식 1에, N1 노드(N1)의 전압을 게이트 전압(Vg)으로, 전원전압(VDD)를 소스 전압(Vs)으로 대입하여 정리하면, 수학식 2, 및 수학식 3과 같다.The first capacitor C1 reflects the voltage change amount Vref-Vdata of the N2 node N2 to the N1 node N1. Therefore, when a voltage change occurs in the N2 node N2, the voltage change amount? V is reflected in the N1 node N1 by the first capacitor C1. Therefore, the N1 node N1 becomes {(VDD-Vth) - (Vref-Vdata)} by the first capacitor C1. The current I OLED passing through the driving transistor Td is expressed by Equation (1). Equation (2) and Equation (3) are obtained by substituting the voltage of the N1 node N1 into the gate voltage Vg and the power supply voltage VDD into the source voltage Vs.
수학식 1 내지 3에서, Vgs는 구동 트랜지스터(Td)의 게이트 전압(Vg)와 소스 전압(Vs)의 차이, μ는 전자 이동도(mobility), Cox는 구동 트랜지스터(Td)의 기생 용량(Capacitance), W는 구동 트랜지스터(Td)의 채널 폭, L은 구동 트랜지스터(Td)의 채널 길이를 의미한다. 수학식 3에서 볼 수 있는 바와 같이, 구동 트랜지스터(Td)를 통과하여 유기발광다이오드(OLED)로 흐르는 전류(IOLED)는 문턱전압(Vth)의 영향을 받지 않는다.Vgs is the difference between the gate voltage Vg and the source voltage Vs of the driving transistor Td, μ is the electron mobility, C ox is the parasitic capacitance of the driving transistor Td W denotes a channel width of the driving transistor Td, and L denotes a channel length of the driving transistor Td. The current I OLED flowing through the driving transistor Td and flowing to the organic light emitting diode OLED is not affected by the threshold voltage Vth.
네 번째로, t4 시간 동안 제5 트랜지스터(T5)가 로우 논리 전압의 제n 발광 제어신호(EMn)에 응답하여 턴-온된다. 제n 스캔 펄스(SPn)가 하이 논리 전압으로 반전되므로, 제1 트랜지스터(T1)는 턴-오프 된다. 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)는 턴-오프 상태를 유지한다.Fourth, during the time t4, the fifth transistor T5 is turned on in response to the nth emission control signal EMn of the low logic voltage. Since the nth scan pulse SPn is inverted to the high logic voltage, the first transistor T1 is turned off. The second transistor T2, the third transistor T3, and the fourth transistor T4 maintain the turn-off state.
제5 트랜지스터(T5)의 턴-온으로 인해, 수학식 3과 같이 문턱전압(Vth)이 보상되어 문턱전압(Vth)의 영향을 받지 않는 전류(IOLED)가 유기발광다이오드(OLED)로 흐르게 되고, 유기발광다이오드(OLED)는 발광하게 된다. 결과적으로, 소정의 t1 내지 t4 시간에 따라 화소(P)의 트랜지스터들의 동작을 제어함으로써, 구동 트랜지스터(Td)의 문턱전압(Vth)이 보상된 전류(IOLED)가 유기발광다이오드(OLED)에 공급되게 된다. 따라서, 다수의 픽셀들 사이에서 발생하는 구동 트랜지스터(Td)의 문턱전압에 대한 편차를 없앰으로써, 유기발광다이오드(OLED)가 목표 휘도로 발광할 수 있다.The threshold voltage Vth is compensated for by the turn-on of the fifth transistor T5 so that the current I OLED which is not affected by the threshold voltage Vth flows into the organic light emitting diode OLED And the organic light emitting diode (OLED) emits light. As a result, by controlling the operation of the transistors of the pixel P according to the predetermined time t1 to t4, the current I OLED compensated for the threshold voltage Vth of the driving transistor Td is supplied to the organic light emitting diode OLED . Accordingly, the organic light emitting diode OLED can emit light with the target luminance by eliminating the deviation from the threshold voltage of the driving transistor Td, which occurs between a plurality of pixels.
도 3은 본 발명의 제2 실시예에 따른 픽셀에 입력되는 신호들을 보여주는 파형도이다. 도 3을 참조하면, 제n 초기화 신호(INIn), 제n-1 스캔 펄스(SPn-1), 제n 스캔 펄스(SPn), 및 제n 발광 제어신호(EMn)가 화소(P) 각각에 입력된다. 3 is a waveform diagram showing signals input to a pixel according to a second embodiment of the present invention. 3, an n-th initialization signal INIn, an n-1th scan pulse SPn-1, an n-th scan pulse SPn and an n-th emission control signal EMn are applied to each pixel P .
제n-1 스캔 펄스(SPn-1)와 제n 스캔 펄스(SPn)의 각각의 펄스는 1 수평기간(1H) 동안 로우 논리 전압으로 발생한다. 제n 초기화 신호(INIn)의 펄스는 1 수평기간(1H)보다 짧은 소정의 시간 동안 로우 논리 전압으로 발생하고, 제n 발광 제어신호(EMn)의 펄스는 2 수평기간 동안 하이 논리 전압으로 발생한다.Each pulse of the (n-1) th scan pulse (SPn-1) and the nth scan pulse (SPn) is generated as a low logic voltage during one horizontal period (1H). The pulse of the n-th initialization signal INIn is generated as a low logic voltage for a predetermined time shorter than one horizontal period (1H), and the pulse of the n-th emission control signal EMn is generated as a high logic voltage for two horizontal periods .
제n-1 스캔 펄스(SPn-1)의 펄스, 및 제n 발광 제어신호(EMn)의 펄스는 동시에 발생한다. 제n 초기화 신호(INIn)의 펄스는 1 수평기간(1H)보다 짧은 소정의 시간 동안 발생한다. 제n 초기화 신호(INIn)의 펄스는 제n-1 스캔 펄스(SPn-1)의 펄스보다 앞서 발생하고, 제n-1 스캔 펄스(SPn-1)의 펄스와 일부 구간이 중첩된다. 제n-1 스캔 펄스(SPn-1)의 펄스는 1 수평기간 동안 발생하고, 그 다음 1 수평기간 동안 제n 스캔 펄스(SPn)의 펄스가 발생한다. 제n 발광 제어신호(EMn)의 펄스는 2 수평기간 동안 발생한다. 제n 초기화 신호(INIn)의 펄스, 제n-1 스캔 펄스(SPn-1)의 펄스, 제n 스캔 펄스(SPn)의 펄스, 및 제n 발광 제어신호(EMn)의 펄스 각각은 1 프레임 기간을 주기로 반복된다. The pulse of the (n-1) th scan pulse (SPn-1) and the pulse of the (n) th emission control signal EMn are simultaneously generated. The pulse of the n-th initialization signal INIn occurs for a predetermined time shorter than one horizontal period (1H). The pulse of the n-th initializing signal INIn occurs before the pulse of the (n-1) th scan pulse SPn-1 and overlaps with the pulse of the (n-1) A pulse of the (n-1) th scan pulse (SPn-1) occurs during one horizontal period, and a pulse of the n-th scan pulse (SPn) occurs during one horizontal period. The pulse of the n-th emission control signal EMn occurs during two horizontal periods. The pulses of the n-th initialization signal INIn, the n-1th scan pulse SPn-1, the nth scan pulse SPn, and the nth emission control signal EMn, .
도 3의 파형도가 도 2의 파형도와 다른 점은 제n 초기화 신호(INIn)의 펄스가 제n-1 스캔 펄스(SPn-1)의 펄스보다 앞서 발생하고, 제n-1 스캔 펄스(SPn-1)의 펄스와 일부 구간이 중첩된다는 것이다. 제n 초기화 신호(INIn)의 펄스를 제n-1 스캔 펄스(SPn-1)의 펄스보다 앞서 발생함으로써, N3 노드를 먼저 초기화시킬 수 있다. 이를 통해, N1 노드(N1)의 초기화 시간(t1)을 줄일 수 있고, 구동 트랜지스터(Td)의 문턱전압(Vth)을 샘플링하는 시간(t2)을 늘릴 수 있는 장점이 있다. 이외에, 도 3의 파형도에 따른 본 발명의 화소(P)의 동작은 도 2에서 설명한 바와 같다.The waveform of FIG. 3 differs from the waveform of FIG. 2 in that the pulse of the n-th initialization signal INIn precedes the pulse of the (n-1) th scan pulse SPn-1, -1) and some of the intervals are overlapped. The N3 node can be initialized first by generating the pulse of the n-th initialization signal INIn ahead of the pulse of the (n-1) th scan pulse SPn-1. This has the advantage that the initialization time t1 of the N1 node N1 can be reduced and the time t2 for sampling the threshold voltage Vth of the driving transistor Td can be increased. In addition, the operation of the pixel P of the present invention according to the waveform diagram of FIG. 3 is as described in FIG.
도 4는 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 멀티플렉서, 및 픽셀의 회로도이다. 도 4를 참조하면, 본 발명의 유기발광다이오드 표시장치는 멀티플렉서(MUX), R 화소(R), G 화소(G), 및 B 화소(B)를 포함한다. R 화소(R), G 화소(G), 및 B 화소(B) 각각은 도 1에서 설명한 바와 같은 구조를 가진다. 또한, R 화소(R), G 화소(G), 및 B 화소(B) 각각은 도 2, 및 도 3에서 설명한 바와 같이 동작한다.4 is a circuit diagram of a pixel and a multiplexer of an OLED display according to an embodiment of the present invention. Referring to FIG. 4, the organic light emitting diode display of the present invention includes a multiplexer (MUX), an R pixel R, a G pixel G, and a B pixel B. Each of the R pixel (R), the G pixel (G), and the B pixel (B) has a structure as described in Fig. Each of the R pixel (R), the G pixel (G), and the B pixel (B) operates as described in Fig. 2 and Fig.
멀티플렉서(MUX)는 데이터 전압을 제m 데이터 라인(DLm)에 공급하는 데이터 구동회로의 하나의 출력단자와 제m 데이터 라인을 1:N(N은 2이상의 자연수)으로 연결한다. 멀티플렉서(MUX)는 데이터 구동회로의 하나의 출력단자의 데이터 전압을 N개의 데이터 라인들(DLm1, DLm2, …, DLmN)에 시분할하여 공급한다. 이하에서, 도 4와 같이 데이터 구동회로의 하나의 출력단자와 제m 데이터 라인을 1:3으로 연결한 멀티플렉서(MUX)를 기준으로 설명한다.The multiplexer MUX couples one output terminal of the data driving circuit for supplying the data voltage to the m th data line DLm and the m th data line at 1: N (N is a natural number of 2 or more). The multiplexer MUX time-distributes the data voltage of one output terminal of the data driving circuit to the N data lines DLm1, DLm2, ..., DLmN. Hereinafter, a multiplexer (MUX) in which one output terminal of the data driving circuit and the m-th data line are connected in a 1: 3 manner will be described with reference to FIG.
도 4에서, 데이터 구동회로는 제m 데이터 라인(DLm)을 통해 R 데이터 전압, G 데이터 전압, B 데이터 전압을 공급하고, 본 발명의 멀티플렉서(MUX)는 R 데이터 전압을 R 화소(R)로 공급하고, G 데이터 전압을 G 화소(G)로 공급하며, B 데이터 전압을 B 화소(B)로 시분할하여 공급한다.4, the data driving circuit supplies the R data voltage, the G data voltage, and the B data voltage through the mth data line DLm, and the multiplexer MUX of the present invention supplies the R data voltage to the R pixel R Supplies the G data voltage to the G pixel (G), and supplies the B data voltage to the B pixel (B) in a time division manner.
본 발명의 멀티플렉서(MUX)는 제m 데이터 라인(DLm)과 연결된 제6 내지 제8 트랜지스터(T6, T7, T8)를 포함한다. 제6 내지 제8 트랜지스터(T6, T7, T8)는 스위치 역할을 한다. 제6 트랜지스터(T6)의 게이트 전극은 제n R 데이터 전압 제어라인(RDLn)과 연결되고, 소스 전극은 제m 데이터 라인(DLm)과 연결되며, 드레인 전극은 R 화소(R)와 연결된다. 제7 트랜지스터(T7)의 게이트 전극은 제n G 데이터 전압 제어라인(GDLn)과 연결되고, 소스 전극은 제m 데이터 라인(DLm)과 연결되며, 드레인 전극은 G 화소(G)와 연결된다. 제8 트랜지스터(T8)의 게이트 전극은 제n B 데이터 전압 제어라인(BDLn)과 연결되고, 소스 전극은 제m 데이터 라인(DLm)과 연결되며, 드레인 전극은 B 화소(B)와 연결된다.The multiplexer MUX of the present invention includes sixth through eighth transistors T6, T7 and T8 connected to the mth data line DLm. The sixth to eighth transistors T6, T7 and T8 serve as switches. The gate electrode of the sixth transistor T6 is connected to the n-th R data voltage control line RDLn, the source electrode thereof is connected to the m-th data line DLm, and the drain electrode thereof is connected to the R pixel R. The gate electrode of the seventh transistor T7 is connected to the nth G data voltage control line GDLn, the source electrode of the seventh transistor T7 is connected to the mth data line DLm, and the drain electrode of the seventh transistor T7 is connected to the G pixel G. The gate electrode of the eighth transistor T8 is connected to the n-th data voltage control line BDLn, the source electrode thereof is connected to the m-th data line DLm, and the drain electrode thereof is connected to the B-pixel B.
도 5는 본 발명의 제1 실시예에 따른 멀티플렉서, 및 픽셀에 입력되는 신호들을 보여주는 파형도이다. 이에 대하여는 도 4를 결부하여 설명한다. 도 4 및 도 5를 참조하면, R 화소(R), G 화소(G), 및 B 화소(B)에는 제n 초기화 신호(INIn), 제n-1 스캔 펄스(SPn-1), 제n 스캔 펄스(SPn), 및 제n 발광 제어신호(EMn)가 입력된다. 멀티플렉서(MUX)에는 제n R 데이터 전압 제어신호(RDn), 제n G 데이터 전압 제어신호(GDn), 및 제n B 데이터 전압 제어신호(BDn)가 입력된다. 제n 초기화 신호(INIn), 제n-1 스캔 펄스(SPn-1), 제n 스캔 펄스(SPn), 및 제n 발광 제어신호(EMn)는 도 2에서 설명한 바와 같다.5 is a waveform diagram showing multiplexers according to the first embodiment of the present invention and signals input to the pixels. This will be described with reference to FIG. 4 and 5, an n-th initialization signal INIn, an n-1 th scan pulse SPn-1, and an n-th reset signal INn are supplied to the R pixel R, the G pixel G, and the B pixel B, The scan pulse SPn, and the nth emission control signal EMn. The n-th R data voltage control signal RDn, the n-th G data voltage control signal GDn, and the n-th B data voltage control signal BDn are input to the multiplexer MUX. The n-th initialization signal INIn, the n-1th scan pulse SPn-1, the nth scan pulse SPn, and the nth emission control signal EMn are as described in FIG.
데이터 구동회로의 하나의 출력단자와 제m 데이터 라인을 1:3으로 연결한 멀티플렉서(MUX)의 경우, 제n R 데이터 전압 제어신호(RDn)의 펄스, 제n G 데이터 전압 제어신호(GDn)의 펄스, 및 제n B 데이터 전압 제어신호(BDn)의 펄스 각각은 1/3 수평기간(1/3 H) 동안 로우 논리 전압으로 발생한다. 데이터 구동회로의 하나의 출력단자와 제m 데이터 라인을 1:N으로 연결한 멀티플렉서(MUX)의 경우, N개의 데이터 라인들 각각에 입력되는 데이터 전압 제어신호들 각각은 1/N 수평기간(1/N H) 동안 로우 논리 전압으로 발생한다. In the case of a multiplexer (MUX) in which one output terminal of the data driving circuit and the m-th data line are connected in 1: 3, the pulse of the n r R data voltage control signal RDn, the nth G data voltage control signal GDn, And the pulse of the n-th data voltage control signal BDn are generated as a low logic voltage for 1/3 horizontal period (1/3 H). In the case of a multiplexer (MUX) in which one output terminal of the data driving circuit and the m-th data line are connected by 1: N, each of the data voltage control signals inputted to each of the N data lines is divided into 1 / N
제n R 데이터 전압 제어신호(RDn)의 펄스, 제n G 데이터 전압 제어신호(GDn)의 펄스, 및 제n B 데이터 전압 제어신호(BDn)의 펄스는 도 5와 같이 순차적으로 발생한다. 제1 펄스인 제n R 데이터 전압 제어신호(RDn)의 펄스는 제n 스캔 라인(SPn)의 펄스와 동기하여 발생한다. 또한, 제n R 데이터 전압 제어신호(RDn)의 펄스, 제n G 데이터 전압 제어신호(GDn)의 펄스, 및 제n B 데이터 전압 제어신호(BDn)의 펄스 각각은 1 프레임 기간을 주기로 반복된다.Pulses of the n-th R data voltage control signal RDn, the n-th data voltage control signal GDn, and the n-th data voltage control signal BDn are sequentially generated as shown in FIG. The pulse of the nth R data voltage control signal RDn, which is the first pulse, is generated in synchronization with the pulse of the nth scan line SPn. Each of the pulses of the n-th R data voltage control signal RDn, the n-th data voltage control signal GDn and the n-th data voltage control signal BDn is repeated in one frame period .
이하에서, 도 5의 파형도에 따른 본 발명의 멀티플렉서(MUX), 및 픽셀의 동작을 상세히 설명한다. 이에 대하여는 도 4를 결부하여 설명한다. R 화소(R), G 화소(G), 및 B 화소(B) 각각의 동작에 대하여는 도 2 및 도 3을 결부하여 이미 앞에서 설명하였으므로, 여기서는 멀티플렉서(MUX)의 동작을 위주로 설명한다.Hereinafter, the operations of the multiplexer (MUX) and the pixel according to the waveform diagram of FIG. 5 will be described in detail. This will be described with reference to FIG. The operation of each of the R pixel (R), the G pixel (G), and the B pixel (B) has already been described with reference to FIGS. 2 and 3. The operation of the multiplexer (MUX) will be described here.
도 4 및 도 5를 참조하면, 제n R 데이터 전압 제어신호(RDn)의 펄스는 제n 스캔 펄스(SPn)의 펄스와 동기된다. 제6 트랜지스터(T6)는 1/3 수평기간(1/3 H) 동안 제n R 데이터 전압 제어신호(RDn)의 펄스에 응답하여 턴-온된다. 제7 트랜지스터(T7)와 제8 트랜지스터(T8)는 턴-오프 상태이다. 제6 트랜지스터(T6)의 턴-온으로, R 데이터 전압이 R 화소(R)에 공급된다.Referring to FIGS. 4 and 5, the pulse of the n-th R data voltage control signal RDn is synchronized with the pulse of the n-th scan pulse SPn. The sixth transistor T6 is turned on in response to the pulse of the nR data voltage control signal RDn during the 1/3 horizontal period (1/3 H). The seventh transistor T7 and the eighth transistor T8 are in a turn-off state. With the turn-on of the sixth transistor T6, the R data voltage is supplied to the R pixel R. [
1/3 수평기간(1/3 H)이 지나면, 제n G 데이터 전압 제어신호(GDn)의 펄스가 제7 트랜지스터의 게이트 전극에 공급된다. 제7 트랜지스터(T7)가 1/3 수평기간(1/3 H) 동안 제n G 데이터 전압 제어신호(GDn)의 펄스에 응답하여 턴-온된다. 제n R 데이터 전압 제어신호(RDn)는 하이 논리 전압으로 반전되므로, 제6 트랜지스터(T6)는 턴-오프 된다. 제8 트랜지스터(T8)는 턴-오프 상태를 유지한다. 제7 트랜지스터(T7)의 턴-온으로, G 데이터 전압이 G 화소(G)에 공급된다.After a 1/3 horizontal period (1/3 H), a pulse of the nth G data voltage control signal GDn is supplied to the gate electrode of the seventh transistor. The seventh transistor T7 is turned on in response to the pulse of the nG data voltage control signal GDn during the 1/3 horizontal period (1/3 H). The nth R data voltage control signal RDn is inverted to the high logic voltage, so that the sixth transistor T6 is turned off. The eighth transistor T8 maintains the turn-off state. With the seventh transistor T7 turned on, the G data voltage is supplied to the G pixel G.
다시 1/3 수평기간(1/3 H)이 지나면, 제n B 데이터 전압 제어신호(BDn)의 펄스가 제8 트랜지스터의 게이트 전극에 공급된다. 제8 트랜지스터(T8)가 1/3 수평기간(1/3 H) 동안 제n B 데이터 전압 제어신호(BDn)의 펄스에 응답하여 턴-온된다. 제n G 데이터 전압 제어신호(GDn)가 하이 논리 전압으로 반전되므로, 제7 트랜지스터(T7)는 턴-오프 된다. 제6 트랜지스터(T6)는 턴-오프 상태를 유지한다. 제8 트랜지스터(T8)의 턴-온으로, B 데이터 전압이 B 화소(B)에 공급된다.After 1/3 horizontal period (1/3 H) again, a pulse of the n-th B data voltage control signal BDn is supplied to the gate electrode of the eighth transistor. The eighth transistor T8 is turned on in response to the pulse of the nB data voltage control signal BDn during the 1/3 horizontal period (1/3 H). The nth G data voltage control signal GDn is inverted to the high logic voltage, so that the seventh transistor T7 is turned off. The sixth transistor T6 maintains the turn-off state. On the turn-on of the eighth transistor T8, the B data voltage is supplied to the B pixel B.
다시 1/3 수평기간(1/3 H)이 지나면, 제n B 데이터 전압 제어신호(BDn)가 하이 논리 전압으로 반전되므로, 제8 트랜지스터(T8)는 턴-오프 된다. 제6 트랜지스터(T6)와 제7 트랜지스터(T7)는 턴-오프 상태를 유지한다.After the 1/3 horizontal period (1/3 H) again, the n-th data voltage control signal BDn is inverted to the high logic voltage, so that the eighth transistor T8 is turned off. The sixth transistor T6 and the seventh transistor T7 maintain the turn-off state.
도 6은 본 발명의 제2 실시예에 따른 멀티플렉서, 및 픽셀에 입력되는 신호들을 보여주는 파형도이다. 도 6을 참조하면, R 화소(R), G 화소(G), 및 B 화소(B)에는 제n 초기화 신호(INIn), 제n-1 스캔 펄스(SPn-1), 제n 스캔 펄스(SPn), 및 제n 발광 제어신호(EMn)가 입력된다. 멀티플렉서(MUX)에는 제n R 데이터 전압 제어신호(RDn), 제n G 데이터 전압 제어신호(GDn), 및 제n B 데이터 전압 제어신호(BDn)가 입력된다.6 is a waveform diagram showing multiplexers according to the second embodiment of the present invention and signals input to the pixels. 6, an n-th initialization signal INIn, an n-1th scan pulse SPn-1, an n-th scan pulse SPn-1, SPn, and the nth emission control signal EMn. The n-th R data voltage control signal RDn, the n-th G data voltage control signal GDn, and the n-th B data voltage control signal BDn are input to the multiplexer MUX.
제n 초기화 신호(INIn), 제n-1 스캔 펄스(SPn-1), 제n 스캔 펄스(SPn), 및 제n 발광 제어신호(EMn)는 도 3에서 설명한 바와 같다. 제n R 데이터 전압 제어신호(RDn), 제n G 데이터 전압 제어신호(GDn), 및 제n B 데이터 전압 제어신호(BDn)는 도 5에서 설명한 바와 같다.The n-th initialization signal INIn, the n-1th scan pulse SPn-1, the nth scan pulse SPn, and the nth emission control signal EMn are as described in FIG. The n-th R data voltage control signal RDn, the n-th G data voltage control signal GDn, and the n-th B data voltage control signal BDn are as described in FIG.
도 6의 파형도에 따른 본 발명의 멀티플렉서(MUX), 및 픽셀의 동작을 살펴보면, R 화소(R), G 화소(G), 및 B 화소(B) 각각의 동작에 대하여는 도 1 및 도 3을 결부하여 앞에서 설명하였고, 멀티플렉서(MUX)의 동작에 대하여는 도 4 및 도 5를 결부하여 앞에서 설명하였다.The operation of each of the R pixel (R), the G pixel (G), and the B pixel (B) according to the multiplexer (MUX) and the operation of the pixel according to the waveform diagram of FIG. 6 will be described with reference to FIGS. 1 and 3 And the operation of the multiplexer (MUX) has been described above with reference to FIGS. 4 and 5. FIG.
도 7은 도 4의 R 픽셀, G 픽셀, B 픽셀 각각의 N1 노드의 전압을 보여주는 파형도이다. 도 7을 참조하면, 제n R 데이터 전압 제어신호(RDn), 제n G 데이터 전압 제어신호(GDn), 제n B 데이터 전압 제어신호(BDn)와, R 화소(R)의 N1 노드(N1) 전압 변화, G 화소(G)의 N1 노드(N1) 전압 변화, 및 B 화소(B)의 N1 노드(N1) 전압 변화가 나타나 있다. 도 7에서, R 화소(R), G 화소(G), 및 B 화소(B)에 공급된 데이터 전압은 동일하다.FIG. 7 is a waveform diagram showing voltages at N1 nodes of the R pixel, the G pixel, and the B pixel in FIG. 7, the n-th R data voltage control signal RDn, the n-th data voltage control signal GDn, the n-th data voltage control signal BDn and the N1 node N1 A voltage change of the N1 node N1 of the G pixel G and a voltage change of the N1 node N1 of the B pixel B are shown. In Fig. 7, the data voltages supplied to the R pixel (R), the G pixel (G), and the B pixel (B) are the same.
도 7과 같이, R 화소, G 화소, 및 B 화소 각각의 N1 노드 전압은 최초 1 수평기간(1H) 기간 동안 기준 전압(Vref)으로 초기화되었다가, (VDD-Vth) 전압으로 상승한다. 그 다음 1 수평기간(1H) 동안에, 제n R 데이터 전압 제어신호(RDn)의 펄스가 입력되면, R 화소 (R)의 N2 노드(N2) 전압이 (Vref-Vdata)가 된다. 또한, 제1 캐패시터에 의해, N2 노드(N2)의 전압 변화량(Vref-Vdata)이 N1 노드(N1)에 반영되므로, N1 노드(N1)는 {VDD-Vth-(Vref-Vdata)}가 된다. N1 노드(N1), 및 N2 노드(N2)의 전압 변화에 대하여는 도 1, 도 2, 및 수학식 1 내지 3을 결부하여 앞에서 상세히 설명하였다.As shown in FIG. 7, the N1 node voltage of each of the R pixel, the G pixel, and the B pixel is initialized to the reference voltage Vref during the first one horizontal period (1H), and then rises to the voltage (VDD-Vth). When the pulse of the n-th R data voltage control signal RDn is input during one horizontal period (1H) next, the N2 node (N2) voltage of the R pixel R becomes (Vref-Vdata). Since the voltage change amount Vref-Vdata of the N2 node N2 is reflected to the N1 node N1 by the first capacitor, the N1 node N1 becomes {VDD-Vth- (Vref-Vdata)} . The change in the voltage at the N1 node N1 and the voltage at the N2 node N2 has been described in detail with reference to FIGS. 1, 2, and 1 to 3.
또한, 제n G 데이터 전압 제어신호(GDn)의 펄스가 입력되면, G 화소(G)의 N1 노드(N1) 전압은 N2 노드(N2)의 전압(Vref-Vdata)의 영향으로 낮아지므로, {VDD-Vth-(Vref-Vdata)}가 된다. 제n B 데이터 전압 제어신호(BDn)의 펄스가 입력되면, B 화소(B)의 N1 노드(N1) 전압은 N2 노드(N2)의 전압(Vref-Vdata)의 영향으로 낮아지므로{VDD-Vth-(Vref-Vdata)}가 된다. 구동 트랜지스터(Td)를 통해 유기발광다이오드(OLED)로 흐르는 전류(IOLED)는 문턱전압(Vth)의 영향을 받지 않기 때문에, 도 7의 실험에서 문턱전압(Vth)도 동일한 전압으로 설정된다. 따라서, R 화소(R)의 N1 노드(N1) 전압, G 화소(G)의 N1 노드(N1) 전압, 및 B 화소(B)의 N1 노드(N1) 전압은 동일한 전압을 갖는다. When the pulse of the nth G data voltage control signal GDn is input, the N1 node N1 voltage of the G pixel G is lowered due to the voltage Vref-Vdata of the N2 node N2, VDD-Vth- (Vref-Vdata)}. When the pulse of the n-th B data voltage control signal BDn is input, the N1 node N1 voltage of the B pixel B becomes lower due to the voltage Vref-Vdata of the N2 node N2, - (Vref-Vdata)}. The current I OLED flowing through the driving transistor Td to the organic light emitting diode OLED is not affected by the threshold voltage Vth so that the threshold voltage Vth is also set to the same voltage in the experiment of FIG. Therefore, the N1 node N1 voltage of the R pixel R, the N1 node N1 voltage of the G pixel G, and the N1 node N1 voltage of the B pixel B have the same voltage.
원래, G 화소(G)의 경우, 제n 스캔 펄스(SPn)가 입력되고 1/3 수평기간(1/3 H)이 경과한 후에, 제n G 데이터 전압 제어신호(GDn)의 펄스가 입력되므로, N2 노드(N2)의 전압이 플로팅(floating)된다. N2 노드(N2)의 전압이 플로팅(floating)되면, 제1 캐패시터(C1)에 의해 N1 노드(N1)의 전압이 N2 노드(N2)에 반영되는 문제가 발생한다.Originally, in the case of the G pixel G, after the nth scan pulse SPn is inputted and the 1/3 horizontal period (1/3 H) elapses, a pulse of the nth G data voltage control signal GDn is input The voltage of the node N2 is floating. When the voltage of the N2 node N2 is floating, there occurs a problem that the voltage of the N1 node N1 is reflected to the N2 node N2 by the first capacitor C1.
하지만, 본 발명은 제2 캐패시터(C2)가 N2 노드(N2)의 전압을 일정하게 유지시키므로, 제n 스캔 펄스(SPn)가 입력되고 1/3 수평기간(1/3 H)이 경과한 후에, 제n G 데이터 전압 제어신호(GDn)의 펄스가 입력되더라도, 제1 캐패시터(C1)에 의해 N2 노드(N2)의 전압 변화량(Vref-Vdata)을 N1 노드(N1)에 반영할 수 있다. B 화소(B)의 경우에도 같다. 따라서, 데이터 구동회로의 하나의 출력단자와 제m 데이터 라인(DLm)을 1:N으로 연결한 멀티플렉서(MUX)를 이용하여 제m 데이터 라인(DLm)의 R 데이터 전압을 R 화소(R)에 공급하고, G 데이터 전압을 G 화소(G)에 공급하며, B 데이터 전압을 B 화소(B)에 각각 시분할하여 공급하는 방법에서도, 본 발명의 유기발광다이오드 표시장치는 화소들 각각의 구동 트랜지스터(Td)의 문턱전압(Vth)을 보상할 수 있다.However, since the second capacitor C2 maintains the voltage of the N2 node N2 constant, the n-th scan pulse SPn is input and the 1/3 horizontal period (1/3 H) The voltage change amount Vref-Vdata of the N2 node N2 can be reflected to the N1 node N1 by the first capacitor C1 even if the pulse of the nth G data voltage control signal GDn is input. The same applies to the case of the B pixel (B). Therefore, the R data voltage of the mth data line DLm is applied to the R pixel (R) by using a multiplexer (MUX) in which one output terminal of the data driving circuit and the mth data line DLm are connected by 1: In the method of supplying the G data voltage to the G pixel G and supplying the B data voltage to the B pixel B in a time division manner, the organic light emitting diode display device of the present invention also includes a driving transistor It is possible to compensate the threshold voltage (Vth) of the scan lines Td.
도 8은 본 발명의 실시예에 따른 유기발광다이오드 표시장치를 개략적으로 보여주는 블록도이다. 도 8을 참조하면, 본 발명의 유기발광다이오드 표시장치는 표시패널(10), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(20) 등을 구비한다.8 is a block diagram schematically showing an organic light emitting diode display device according to an embodiment of the present invention. Referring to FIG. 8, the organic light emitting diode display of the present invention includes a
표시패널(10)은 서로 교차되는 데이터 라인(DL)들 및 게이트 라인(GL)들과, 매트릭스 형태로 배치된 화소 어레이를 포함한다. 표시패널(10)의 화소 어레이의 각 화소에 대하여는 도 1을 결부하여 앞에서 상세히 설명하였다.The
데이터 구동회로는 다수의 소스 드라이브 IC(30)들을 포함한다. 소스 드라이브 IC(30)들은 타이밍 콘트롤러(20)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC(30)들은 타이밍 콘트롤러(20)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(10)의 데이터 라인(DL)들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터 라인(DL)들에 접속될 수 있다. The data driver circuit includes a plurality of source drive
스캔 구동회로는 타이밍 콘트롤러(20)와 표시패널(10)의 게이트 라인(GL)들 사이에 접속된 레벨 쉬프터(level shiftet)(40), 및 GIP 구동회로(50)를 구비한다. 레벨 쉬프터(40)는 타이밍 콘트롤러(20)로부터 입력되는 게이트 쉬프트 클럭들(Gate Shift Clocks, GCLKs)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. The scan driver circuit includes a
GIP 구동회로(50)는 게이트 라인(GL)들과 연결되어 각 화소의 스캔 트랜지스터(Tscan)를 제어하는 스캔 펄스(Scan Pulse, SP)를 출력하는 쉬프트 레지스터, 초기화 라인(IL)들과 연결되어 각 화소의 초기화를 제어하는 초기화 신호(INI)를 출력하는 초기화 제어부와, 발광라인(EL)과 연결되어 각 화소의 발광을 제어하는 발광 제어신호(EM)를 출력하는 발광제어부를 포함한다.The
쉬프트 레지스터는 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭들(GCLKs)에 맞추어 쉬프트시켜 스캔 펄스(SP)를 출력한다. 초기화 제어부는 초기화 라인(IL)을 통해 각 화소의 초기화를 제어하는 초기화 신호(INI)를 출력하고, 발광제어부는 발광 제어라인(EL)을 통해 발광을 제어하는 발광 제어신호(EM)를 출력한다. 초기화 신호(INI), 및 발광 제어신호(EM)는 타이밍 콘트롤러(20)에서 출력되는 타이밍 신호들로부터 산출될 수 있다. 스캔 펄스(SP), 초기화 펄스(INI), 및 발광 제어신호(EM)에 대하여는 도 2, 및 도 3을 결부하여 설명하였다.The shift register shifts the gate start pulse GSP to the gate shift clocks GCLKs to output the scan pulse SP. The initialization control section outputs an initialization signal INI for controlling the initialization of each pixel through the initialization line IL and the emission control section outputs the emission control signal EM for controlling the emission through the emission control line EL . The initialization signal INI and the emission control signal EM can be calculated from the timing signals output from the
GIP 구동회로(50)는 GIP(Gate Drive-IC In Panel) 방식으로 표시패널(10)의 하부 기판 상에 직접 형성된다. GIP 구동회로(50)는 TAB 방식으로 표시패널(10)의 게이트 라인(GL)들과 타이밍 콘트롤러(20) 사이에 연결될 수도 있다. GIP 방식에서, 레벨 쉬프터(40)는 PCB(Printed Circuit Board)(60) 상에 실장되고, GIP 구동회로(50)는 표시패널(10)의 하부기판 상에 형성될 수 있다.The
타이밍 콘트롤러(20)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력받는다. 타이밍 콘트롤러(20)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC(30)들로 전송한다. The
타이밍 콘트롤러(20)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(20)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC(30)들의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.The
스캔 타이밍 제어신호는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭들, 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 GIP 구동회로(50)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭들(GCLKs)은 레벨 쉬프터(40)에 입력되어 레벨 쉬프팅된 후에 GIP 구동회로(50)에 입력되며, 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블 신호(GOE)는 GIP 구동회로(50)의 출력 타이밍을 제어한다.The scan timing control signal includes a gate start pulse (GSP), gate shift clocks, a gate output enable signal (GOE), and the like. The gate start pulse GSP is input to the
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC(30)들의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC(30)들 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터 전압의 극성을 제어한다. 타이밍 콘트롤러(20)와 소스 드라이브 IC(30)들 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.The data timing control signal includes a source start pulse (SSP), a source sampling clock (SSC), a polarity control signal (POL), and a source output enable signal (SOE) . The source start pulse SSP controls the shift start timing of the source drive
상기 로우 논리 전압의 전압 레벨은 게이트 로우 전압(VGL)과 같고, 상기 하이 논리 전압의 전압 레벨은 게이트 하이 전압(VGH)과 같다. 게이트 로우 전압(VGL)은 -0V 내지 5V, 게이트 하이 전압(VGH)은 10V 내지 15V로 설정될 수 있다.The voltage level of the low logic voltage is equal to the gate low voltage (VGL), and the voltage level of the high logic voltage is equal to the gate high voltage (VGH). The gate low voltage (VGL) may be set to -0V to 5V, and the gate high voltage (VGH) may be set to 10V to 15V.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.
10: 표시패널 20: 타이밍 콘트롤러
30: 소스 드라이브 IC 40: 레벨 쉬프터
50: GIP 구동회로 60: PCB10: display panel 20: timing controller
30: Source drive IC 40: Level shifter
50: GIP driving circuit 60: PCB
Claims (9)
상기 화소들 각각은,
유기발광다이오드;
제1 노드와 제2 노드 사이에 형성된 제1 캐패시터;
전원전압원과 상기 제2 노드 사이에 형성된 제2 캐패시터;
상기 제1 노드의 전압에 따라 상기 유기발광다이오드로 흐르는 전류의 양을 다르게 조절하는 구동 트랜지스터;
상기 제n 게이트 라인의 제n 스캔 펄스에 응답하여 데이터 전압을 상기 제2 노드에 공급하는 제1 트랜지스터;
상기 제n 스캔 펄스보다 앞서서 발생하는 상기 제n-1 게이트 라인의 제n-1 스캔 펄스에 응답하여 기준 전압을 상기 제2 노드에 공급하는 제2 트랜지스터;
상기 제n-1 스캔 펄스에 응답하여 상기 유기발광다이오드와 상기 구동 트랜지스터 사이의 제3 노드와 상기 제1 노드를 연결하는 제3 트랜지스터;
상기 제n 스캔 펄스보다 앞서서 발생하는 상기 제n 초기화 라인의 제n 초기화 신호에 응답하여 상기 기준 전압을 상기 제3 노드에 공급하는 제4 트랜지스터; 및
상기 제n-1 스캔 펄스와 동기되는 상기 제n 발광 제어라인의 제n 발광 제어신호에 응답하여 상기 제3 노드의 전압을 상기 유기발광다이오드의 애노드 전극에 공급하는 제5 트랜지스터를 포함하고,
상기 기준 전압은 상기 제1 내지 제3 노드들을 초기화시키는 전압이고,
상기 제n-1 스캔 펄스와 상기 제n 스캔 펄스의 각각의 펄스는 1 수평기간 동안 제1 논리 전압으로 발생하고, 상기 제n 초기화 신호의 펄스는 상기 1 수평기간보다 짧은 소정의 시간 동안 상기 제1 논리 전압으로 발생하며, 상기 제n 발광 제어신호의 펄스는 2 수평기간 동안 제2 논리 전압으로 발생하고,
상기 제n 초기화 신호의 펄스는 상기 제n-1 스캔 펄스의 펄스보다 앞서서 발생하고, 상기 제n 초기화 신호의 펄스의 일부 구간은 상기 제n-1 스캔 펄스의 펄스와 일부 구간과 중첩되는 것을 특징으로 하는 유기발광다이오드 표시장치.(M is a natural number) data line, an n-1th (n is a natural number) gate line, an nth gate line, an nth initialization line, an nth emission control line, and a plurality of pixels defined as n gate lines,
Each of the pixels includes:
Organic light emitting diodes;
A first capacitor formed between the first node and the second node;
A second capacitor formed between the power supply voltage source and the second node;
A driving transistor configured to control an amount of current flowing to the organic light emitting diode according to a voltage of the first node;
A first transistor for supplying a data voltage to the second node in response to an n-th scan pulse of the n-th gate line;
A second transistor for supplying a reference voltage to the second node in response to an (n-1) th scan pulse of the (n-1) th gate line occurring before the nth scan pulse;
A third transistor coupled between the third node and the first node between the organic light emitting diode and the driving transistor in response to the (n-1) th scan pulse;
A fourth transistor for supplying the reference voltage to the third node in response to an n-th initialization signal of the n-th initialization line occurring before the n-th scan pulse; And
And a fifth transistor for supplying a voltage of the third node to the anode electrode of the organic light emitting diode in response to the nth emission control signal of the nth emission control line synchronized with the (n-1) th scan pulse,
Wherein the reference voltage is a voltage for initializing the first to third nodes,
Wherein each pulse of the (n-1) th scan pulse and the (n) th scan pulse is generated as a first logic voltage during one horizontal period, and the pulse of the n < th > 1 < / RTI > logic voltage, the pulse of the nth emission control signal is generated as a second logic voltage for two horizontal periods,
The n-th initialization signal pulse is generated prior to the (n-1) th scan pulse pulse, and a part of the pulse of the n-th initialization signal overlaps with the pulse of the (n-1) To the organic light emitting diode display device.
상기 데이터 전압을 상기 제m 데이터 라인에 공급하는 데이터 구동회로; 및
상기 데이터 구동회로의 하나의 출력단자와 상기 제m 데이터 라인을 1:N(N은 2이상의 자연수)으로 연결하고, 상기 출력단자의 데이터 전압을 N개의 데이터 라인들에 시분할 공급하는 멀티플렉서를 더 포함하는 유기발광다이오드 표시장치.The method according to claim 1,
A data driving circuit for supplying the data voltage to the m-th data line; And
And a multiplexer for connecting one output terminal of the data driving circuit and the m-th data line by 1: N (where N is a natural number of 2 or more) and supplying the data voltage of the output terminal to N data lines in a time division manner The organic light emitting diode display device.
상기 멀티플렉서는,
상기 출력단자의 데이터 전압을 상기 N개의 데이터 라인들 각각을 스위칭하는 제1 내지 제N 트랜지스터들을 포함하는 것을 특징으로 하는 유기발광다이오드 표시장치.6. The method of claim 5,
The multiplexer comprising:
And first to Nth transistors for switching the data voltage of the output terminal to each of the N data lines.
상기 제1 내지 제N 트랜지스터들 각각의 동작을 제어하는 제1 내지 제N 데이터 전압 제어신호의 펄스는 1/N 수평기간 동안 상기 제1 논리 전압으로 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.The method according to claim 6,
Wherein the first to Nth data voltage control signal pulses for controlling the operations of the first to Nth transistors are generated as the first logic voltage during a 1 / N horizontal period.
상기 제1 내지 제N 데이터 전압 제어신호의 펄스는 순차적으로 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.8. The method of claim 7,
Wherein the first to Nth data voltage control signal pulses are sequentially generated.
상기 제1 데이터 전압 제어신호의 펄스는 상기 제n 스캔 펄스의 펄스와 동기되는 것을 특징으로 하는 유기발광다이오드 표시장치.8. The method of claim 7,
And the pulse of the first data voltage control signal is synchronized with the pulse of the nth scan pulse.
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