KR101824535B1 - 벅 조정기에서 등가 직렬 인덕턴스(esl)를 보상하기 위한 회로 및 방법 - Google Patents

벅 조정기에서 등가 직렬 인덕턴스(esl)를 보상하기 위한 회로 및 방법 Download PDF

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Abstract

고속 과도 스위칭 전압 조정기는, 스위칭을 제어하기 위해, 피드백 경로에서 기준을 제공하기 위한 기준 신호 생성기를 포함한다. 기준 신호 생성기는, 스위칭을 제어하는데 사용되는 제어 펄스들에 맞춰 기준 신호에 전압 오프셋을 포함시키도록 동작한다. 전압 오프셋은, 스위칭 전압 조정기의 출력 커패시터에서의 커패시턴스 ESL로 인해 피드백 경로에 도입되는 펄스들로부터 벗어나게 기준 신호를 이동시킨다.

Description

벅 조정기에서 등가 직렬 인덕턴스(ESL)를 보상하기 위한 회로 및 방법{CIRCUIT AND METHOD TO COMPENSATE FOR EQUIVALENT SERIES INDUCTANCE (ESL) EFFECTS IN A BUCK REGULATOR}
관련 출원에 대한 상호 참조
[0001] 본 출원은, 2014년 10월 2일자로 출원된 미국 출원 제 14/504,912호를 우선권으로 주장하고, 2013년 10월 8일자로 출원된 미국 가특허 출원 제 61/888,338호를 또한 우선권으로 주장하며, 이들 출원들 둘 모두의 내용은 모든 목적들을 위해 그 전체 내용들이 인용에 의해 본원에 포함된다.
[0002] 달리 언급되지 않으면, 전술한 것은 본원에 인용되는 청구항들에 대한 종래 기술인 것으로 용인되지 않으며, 그러한 것으로 해석되지 않아야 한다.
[0003] 현대의 마이크로프로세서들 및 관련된 디지털 전자기기들은, 고속 과도 로딩(transient loading)을 지원하는 것이 가능한 전력 공급부들을 계속해서 요구하고 있다. 펄스 폭 변조(PWM) 모드에서 동작하는 변환기들에 기초한 전력 공급부들이 통상적인 설계 선택이다.
[0004] 고속 과도 벅(buck) 조정기들은, 예를 들어, 밀리볼트 단위의 변화에 대해 나노초 내에 응답하도록 설계될 수 있다. 벅 조정기 내의 변조기 컴포넌트가 신속하게 응답하도록 설계되면, 능동 변조 블록(예컨대, 비교기, 매우 고속의 에러 증폭기 등)은, 등가 직렬 인덕턴스(ESL; equivalent series inductance)로 종종 지칭되는, 출력 커패시터의 기생 직렬 인덕턴스로부터 초래하는 교란들에 응답할 수 있다. 커패시터 ESL이 임의의 벅 조정기 설계의 출력 커패시터에 존재하지만, 더 낮은 주파수 설계들은 일반적으로, 커패시터 ESL의 이러한 아티팩트에 민감하지 않다. 고속 동작을 위해 설계된 벅 조정기들에서는 영향이 현저해진다.
[0005] 커패시터 ESL로부터 발생하는 교란들은, 벅 조정기의 전력 트랜지스터들의 스위칭을 드라이빙(dirve)하는 정상 변조된 스위칭 파형에 대해 중첩되는(superimpose) 다수의 펄스들로 발현된다. 결과적인 시스템 레벨 열화들은, 증가된 스위칭 손실들로 인한 불량한 전력 효율성, 및 불량한 잡음 성능을 포함한다.
[0006] 도 6을 참조하면, 벅 변환기의 출력 섹션이 예시되며, 커패시터 ESL이 도시된다. 커패시터들은 통상적으로, 등가 직렬 저항(ESR)으로 또한 모델링된다. 이러한 논의의 목적들을 위해, 기술적 정확성을 희생하지 않으면서 논의를 간략화하기 위해서 ESR은 생략될 수 있다. 1차(primary) 벅 인덕터 L과 커패시터 ESL 사이에 인덕터 분할기(divider)가 형성된다. 전력 트랜지스터들을 연결하는 스위칭 노드가 최소 전압과 최대 전압(예컨대, 접지 전위와 VDD) 사이에서 트랜지션(transition)할 때마다, 스위칭 노드들에서 관측되는 전압 스윙(swing) VSW(통상적으로 수 볼트임)는 1차 인덕터 L 및 커패시터 ESL의 인덕턴스들의 비로 하향 분할(divide down)될 것이다. 스위칭 노드에서의 각각의 트랜지션(스텝(step))은, 출력 전압 노드에서 수 밀리볼트 크기의 대응하는 트랜지션을 생성한다. 인덕터 전류는,
Figure 112016042725674-pct00001
의 법칙에 기초하여 기울기(slope)가 변경된다. 커패시터 ESL이 1차 인덕터 L과 동일한 AC 전류를 도통(conduct)하므로, 커패시터 ESL의
Figure 112016042725674-pct00002
는 1차 인덕터와 동일하다. 따라서, 출력 노드에서의 ESL-생성 트랜지션의 크기는 다음에 의해 표현될 수 있다.
Figure 112016042725674-pct00003
여기서, ESL 및 L은 커패시터 ESL 및 1차 인덕터의 개별적인 인덕턴스 값들이다.
[0007] 네거티브(negative) 피드백으로서 스위칭 제어기로 피드 백되는 출력 노드에서의 ESL 트랜지션은, 스위칭 전압을 생성하는데 사용되는 기준 신호에 걸쳐 교차(cross over)할 수 있다. 도 6에서의 파형들(1 및 2)은, 느린 응답 조정기의 파형들을 표현하며, 여기서 응답 시간은 ESL 트랜지션들보다 더 크다.
[0008] 비교에 의하면, VESL에 응답할 만큼 충분히 빠른 고속 응답 조정기에서 ESL-생성 네거티브 피드백은, 회로가 트랜지션을 보상하려 시도하는 경우, 스위칭 전압에서의 발진(oscillation)들을 초래할 수 있다. 발진들은, 기준 신호 레벨이 출력 노드에서의 ESL-생성 아티팩트의 레벨을 초과하여 상승할 때까지 계속된다. 이러한 효과는, 도 6의 파형들(3 및 4)에 의해 표현될 수 있다.
[0009] 후속하는 설명 및 특히 도면들에 대한 설명에 관하여, 도시된 상세한 사항들은 예시적인 설명의 목적들을 위한 예들을 나타내며, 본 개시내용의 개념적 양상들 및 원리들의 설명을 제공하기 위해 제시된다는 것이 강조된다. 이와 관련하여, 본 개시내용의 기본적인 이해를 위해 필요한 것 이상으로 구현 세부사항들을 도시하려는 어떠한 시도도 이루어지지 않는다. 후속하는 설명은, 도면들과 함께, 본 개시에 따른 실시예들이 어떻게 실시될 수도 있는지를 당업자들에게 명백하게 한다. 첨부된 도면들은 다음과 같다.
[0010] 도 1은 본 개시내용에 따른 회로의 블록 레벨 다이어그램(diagram)을 도시한다.
[0011] 도 2 및 도 2a는 본 개시내용에 따른 예시적인 회로 실시예들을 표현한다.
[0012] 도 3 및 도 3a는 본 개시내용에 따른 레벨 시프터(shifter)의 예시적인 실시예들을 표현한다.
[0013] 도 3b는, 단일 시프팅 회로를 갖는 레벨 시프터의 예를 예시한다.
[0014] 도 4a 및 4b는, 스위칭 전압 조정기의 출력 커패시터에서의 커패시턴스 ESL의 효과를 예시한다.
[0015] 도 5는 도 2 및 도 2a에 도시된 회로 실시예들의 동작을 예시한다.
[0016] 도 6은, 스위칭 전압 조정기의 출력 커패시터에서의 커패시턴스 ESL의 효과를 예시한다.
[0017] 다음의 설명에서, 설명의 목적들을 위해, 본 개시내용의 철저한 이해를 제공하기 위한 다수의 예들 및 특정한 세부사항들이 기재된다. 그러나, 청구항들에서 표현된 바와 같은 본 개시내용은, 이들 예들에서의 특성들 중 일부 또는 그 전부를 단독으로 또는 아래에서 설명되는 다른 특성들과 결합하여 포함할 수도 있고, 본원에 설명된 특성들 및 개념들의 변형들 및 등가물들을 더 포함할 수도 있음이 당업자에게 명백할 것이다.
[0018] 도 1은 본 개시내용에 따른 전압 조정기 회로(100)에 대한 블록도를 도시한다. 회로(100)는, 출력 단자(114)에서 출력 전압 Vout을 생성하기 위해 입력 전압(예컨대, VDD)을 조정할 수 있다. 일부 실시예들에서, 회로(100)는, 기준 신호를 생성하도록 동작가능한 기준 생성기(102)를 포함할 수 있다. 기준 생성기(102)는, 클록 신호(112) 및 기준 전압 Vref를 수신하기 위한 입력을 포함할 수 있다. 회로(100)는 추가로, 스위칭 모듈(106)을 드라이빙하기 위한 드라이브 신호로서 기능할 수 있는 펄스 파형을 생성하도록 동작가능한 펄스 폭 변조기(PWM) 모듈(104)을 포함할 수 있다. 일부 실시예들에서, 회로(100)는 추가로, 1차 인덕터 L 및 출력 커패시터 C를 포함할 수 있다.
[0019] 회로(100)는, 회로(100)의 출력 단자(114)로부터 PWM 모듈(104)로의 네거티브 피드백 경로를 포함함으로써, 루프를 폐쇄하여 출력 단자에서의 전압을 조정할 수 있다. 본 개시내용에 따르면, PWM 모듈(104)의 출력은 포지티브 피드백으로서 기준 생성기(102)에 제공됨으로써, 1차 인덕터 L과 상호작용하는 출력 커패시터 C에서의 커패시터 ESL의 효과에 대하여 출력 전압 Vout을 안정화시킬 수 있다. 본 개시내용의 이러한 양상은 아래에서 더 상세히 논의될 것이다.
[0020] 도 2는 본 개시내용의 일부 실시예들에 따른 회로(100)의 세부사항들을 도시한다. 기준 생성기(102)는, 클록 신호(112) 및 기준 전압 Vref를 수신하기 위한 입력들을 갖는 변조기 회로(202)를 포함할 수 있다. 일 실시예에서, 변조기 회로(202)는, 클록 신호(112) 및 기준 전압 Vref를 사용하여, 변조된 신호(212)를 생성할 수 있다. 예를 들어, 변조기 회로(202)는, 클록 신호(112)에 의해 드라이빙되어 삼각파(triangle wave)를 생성하는 삼각파 생성기(도시되지 않음)를 포함할 수 있다. 기준 전압 Vref는 삼각파에 의해 변조되어 변조된 신호(212)를 생성할 수 있다. 일부 실시예들에서, 변조기 회로(202)는 삼각파 생성기가 아니라 톱니파(sawtooth wave) 생성기를 사용할 수 있다. 더 일반적으로, 변조기 회로(202)는, 삼각파 생성기를 대신해서 임의의 적절한 램프-파(ramp-wave) 생성기를 사용할 수 있다.
[0021] 회로(100)는, 비교기(206)의 출력(216)에 연결되는 입력을 갖는 레벨 시프터(204)를 포함할 수 있다. 레벨 시프터(204)의 출력(204a)은, 노드(214)에서 변조기 회로(202)의 출력에 커플링되거나 또는 다른 방식으로 결합될 수 있다. 본 개시내용에 따르면, 레벨 시프터(204)는, 변조된 신호(212)의 전압 오프셋(offset)을 포함하거나 그렇지 않으면 중첩시키도록 동작가능할 수 있으며, 그에 의해 레벨-시프팅된 변조된 신호(기준 신호)(212a)가 생성된다. 기준 신호(212a)는 그 후, 비교기(206)에 커플링될 수 있다.
[0022] 일부 실시예들에서, 도 1의 PWM 모듈(104)은 도 2에 도시된 비교기(206)를 포함할 수 있다. 비교기(206)는, 비-반전 입력 및 반전 입력을 포함할 수 있다. 기준 신호(212a)는 비교기(206)의 비-반전 입력에 커플링될 수 있다. 출력 단자는 비교기(206)의 반전 입력에 연결될 수 있으며, 그에 따라, 출력 단자(114)로부터 직접 네거티브 피드백이 제공된다. 비교기(206)의 출력(216)은, 스위칭 트랜지스터들 T1 및 T2를 드라이빙하기 위한 드라이브 신호로서 기능할 수 있는 펄스 파형(PWM 신호)을 출력할 수 있다. 일부 실시예들에서, T1 스위칭 트랜지스터는 PMOS FET 디바이스일 수 있고, T2 스위칭 트랜지스터는 NMOS FET 디바이스일 수 있다.
[0023] 일부 실시예들에서, 도 1의 스위칭 모듈(106)은, 도 2에 도시된 바와 같은 리미트(limit) 제어기(208) 및 게이트 드라이버 모듈(210)을 포함할 수 있다. 비교기 출력(216)은 리미트 제어기(208)에 연결될 수 있다. 리미트 제어기(208)는, 전류 리미트 이벤트들 또는 제로-교차(zero-crossing) 이벤트들을 검출하는 상태 머신으로서 동작할 수 있다. 리미트 제어기(208)는, 어떠한 전류 리미트 이벤트 또는 영 교차 이벤트도 검출되지 않으면, 비교기(206)에 의해 생성되는 드라이브 신호를 게이트 드라이버들(210)에 전달할 수 있다. 리미트 제어기(208)는, 전류 리미트 이벤트의 경우에서, T1 스위칭 트랜지스터의 게이트 드라이브를 수정하기 위해 드라이브 신호를 클리핑(clip)할 수 있다. 제로-교차 이벤트의 경우에서, 리미트 제어기(208)는 마찬가지로 T2 스위칭 트랜지스터의 게이트 드라이브를 수정할 수 있다.
[0024] 게이트 드라이버 모듈(210)은, T1 스위칭 트랜지스터의 제어 단자(게이트)를 드라이빙할 신호를 생성하기 위한 하이 사이드(high side) 드라이버 회로(도시되지 않음), 및 T2 스위칭 트랜지스터의 제어 단자(gate)를 드라이빙할 신호를 생성하기 위한 로우 사이드(low side) 드라이버 회로(도시되지 않음)를 포함할 수 있다. T1 및 T2 스위칭 트랜지스터들은 스위칭 노드(218)에 연결될 수 있다. 스위칭 노드(218)는 1차 인덕터 L을 통해 출력 단자(114)에 연결될 수 있다. 출력 커패시터 C는 위에 설명된 바와 같은 커패시턴스 ESL을 포함한다는 것이 인식될 것이다.
[0025] 일부 실시예들에서, 예컨대 도 2a를 참조하면, 리미트 제어기(208)가 회로(100)로부터 생략될 수 있다. 그러한 실시예들에서, 비교기(206)에 의해 생성되는 펄스 파형은, 스위칭 트랜지스터들 T1 및 T2를 드라이빙하기 위한 게이트 드라이버들(210)에 연결될 수 있다. 도 2에서 도시된 보상 네트워크는 번잡함을 피하기 위해 도 2a에서 생략되지만, 예컨대, 도 2에서 예시된 바와 같은 네거티브 피드백 경로에서 제공되는 것으로 이해된다.
[0026] 도 3은 본 개시내용에 따른 레벨 시프터(204)를 도시한다. 보상 네트워크(도 2에 도시됨)는 번잡함을 피하기 위해 도 3에서 생략되지만, 예컨대, 도 2에서 예시된 바와 같은 네거티브 피드백 경로에서 제공되는 것으로 이해된다.
[0027] 일부 실시예들에서, 레벨 시프터(204)는 2개의 시프팅 회로들(302', 302'')을 포함할 수 있다. 예를 들어, 시프팅 회로(302')는, 비교기(206)의 출력(216)에 연결되는 입력을 갖는 디지털 버퍼(304)를 포함할 수 있다. 디지털 버퍼(304)의 출력은, 커패시터들 C1 및 C2를 포함하는 커패시터 분할기 네트워크에 연결될 수 있다. 시프팅 회로(302')는, 시프팅 회로의 출력(204a)을 변조기 회로(202)의 출력에 노드(214)에서 AC-커플링시키기 위한 커플링 커패시터 C3을 포함할 수 있다. 시프팅 회로(302'')는 유사하게 구성될 수 있고, 커패시터들 C1-C3에 대해 상이한 값들을 사용할 수 있다. 레벨 시프터들(302', 302'')은, 파형에 도시된 가산적(additive) 오프셋 및 감산적(subtractive) 오프셋을 허용한다.
[0028] 동작 시, 비교기(206)의 출력(216)에서 생성되는 펄스 파형의 출력 펄스들은 디지털 버퍼(304)에 커플링된다. 디지털 버퍼(304)는 주로, 시프팅 회로(302')를 비교기(206)로부터 전기적으로 격리시키도록 기능한다. 일부 실시예들에서, 디지털 버퍼(304)는 출력 펄스들의 진폭에 대한 약간의 감쇠(attenuation)를 제공할 수 있다. 커패시터 분할기 네트워크 C1/C2는 추가로, 출력 펄스 진폭들을 감쇠시킨다. 감쇠된 펄스들은 그 후, 노드(214)에서 AC 커플링 커패시터 C3을 통해 변조기 회로(202)의 출력에 커플링될 수 있다. 시프팅 회로(302'')는 거의 동일한 방식으로 동작한다.
[0029] 시프팅 회로들(302', 302'')은 변조된 신호(212)에 포지티브 및 네거티브 전압 오프셋들을 도입하며, 그에 따라, 비교기(206)에 커플링되는 레벨-시프팅된 기준 신호(212a)를 생성한다. 일부 실시예들에서, 전압 오프셋은, 도 3에 예시된 바와 같이, 감쇠된 펄스들의 상승 엣지들 상에서의 가산, 및 감쇠된 펄스들의 하강 엣지들 상에서의 감산이다.
[0030] 감쇠된 펄스들은 일련의 스텝 함수들로서 관측될 수 있다. 감쇠된 펄스의 상승 엣지는, 변조된 신호(212)에 포지티브 스텝을 도입하여 기준 신호(212a)를 생성하도록 변조된 신호(212)에 커플링되는 포지티브-진행(positive-going) 스텝 함수로서 관측될 수 있다. 유사하게, 감쇠된 펄스의 하강 엣지는, 변조된 신호(212)에 네거티브 스텝을 도입하도록 그 변조된 신호(212)에 커플링되는 네거티브-진행(negative-going) 스텝 함수로서 관측될 수 있다. 일부 실시예들에서, 포지티브 스텝 및 네거티브 스텝은, 삼각 파형을 생성하기 위해 사용되는 클록(112)으로부터 획득될 수 있다. 따라서, 가산적 오프셋 및 감산적 오프셋은 클록(112)의 엣지들에서 제거(제로화됨(zeroed out))될 수 있다.
[0031] 본 개시내용에 따르면, 레벨-시프팅된 신호(212a)를 생성하기 위해서 변조된 신호(212)에 도입되는 전압 오프셋은, 비교기(206)의 출력(216)에서의 펄스 파형의 출력 펄스들의 상승 및 하강 엣지들과 동기화될 수 있다. 일부 실시예들, 예컨대 도 3에서, 전압 오프셋은, 비교기(206)의 출력(216)을 사용하는 레벨 시프터(204) 덕분에 출력 펄스들에 동기화될 수 있다. 도시되지 않았지만 다른 실시예들에서는, 변조된 신호(212)에 도입되는 전압 오프셋들은, 비교기의 출력 펄스들 외에 타이밍 신호들을 사용하여 간접적으로 비교기(206)의 출력과 동기화될 수 있다.
[0032] 도 3a는 본 개시내용에 따른 레벨 시프터(204)의 다른 실시예를 예시한다. 도 2에 도시된 보상 네트워크는 번잡함을 피하기 위해 도 3a에서 생략되지만, 예컨대, 도 2에 예시된 바와 같은 네거티브 피드백 경로에서 제공되는 것으로 이해된다.
[0033] 도 3a에 도시된 실시예에서, 시프팅 회로들(302', 302'') 각각은 추가로, 커패시터 분할기 네트워크 C1/C2에 연결되는 저항기 R을 포함한다. 저항기 R은 스텝 함수에 R-C 감쇄(decay)를 도입한다. R-C 감쇄 특성은, 기준 신호(212a')를 생성하기 위해 변조된 신호(212)에 포함(예컨대, AC-커플링됨)될 수 있다. 이러한 실시예에서, R-C 네트워크의 동작에 의해 오프셋이 감쇄할 것이기 때문에, 클록(112)의 엣지들은 오프셋을 제거할 필요가 없다.
[0034] 도 3 및 도 3a에 도시된 실시예들에서, 노드(214)는, 레벨 시프터(204)에 의해 생성되는 전압 오프셋을 변조기 회로(202)의 출력에 AC-커플링시키기 위한, 변조기 회로(202)의 출력으로의 레벨 시프터(204)의 출력의 전기적 연결을 표현한다. 다른 실시예들에서, 전압 오프셋은, 합산(summing) 회로 등(도시되지 않음)과 같은 적절한 회로를 사용하여 변조기 회로(202)의 출력과 결합될 수 있다.
[0035] 도 3b는 단일 시프팅 회로(302)를 갖는 레벨 시프터(204)의 예를 예시한다. 이러한 실시예에서, 오프셋을 리셋하는데 클록(112)으로부터의 클록 펄스들이 요구되지 않으며, 오직 2개의 상태들, 즉 포지티브 오프셋 및 제로 오프셋만이 존재한다. 비교에 의하면, 도 3 및 도 3a에 도시된 실시예들은 3개의 오프셋 상태들, 즉 포지티브, 네거티브, 및 제로를 갖는다.
[0036] 도 4a 및 도 4b는 추가로, 처음에 도 6과 관련하여 위에 논의된, 고속 과도 벅 변환기의 출력 커패시터에서의 커패시턴스 ESL이 유발할 수 있는 문제점의 속성을 예시한다. 도 4a는, 어떠한 ESL 컴포넌트도 갖지 않는 이상적인 출력 커패시터에 대한 응답을 표현한다. 도 4a의 하단 파형은, 예컨대 비교기를 사용하여 출력 전압 Vout과 비교되는 기준 신호를 표현한다. 일부 구현들에서, Vout이 이득 블록을 통과할 수 있음으로써, 그렇지 않았을 때보다 더 큰 크기로의 비교가 이루어질 수 있다. 이득 블록은 임의의 알려진 타입의 증폭기일 수 있다. 예를 들어, 이득 블록은, 기준으로부터 감산하는 것에 의한 에러 증폭기의 형태일 수 있다.
[0037] 기준 신호의 레벨이 (예컨대, 시간 t1에서) Vout의 레벨에 교차하는 경우, 비교기가 트리거링(trigger)된다. 비교기 트리거는, 스위칭 노드에서의 레벨이 트랜지션되는 것을 야기한다(도 4a의 상단 파형에 의해 표현됨). 어떠한 ESL도 없는 이상적인 커패시터의 경우에서, 스위칭 노드에서 발진들을 유발하는 출력 전압 Vout에 대해 중첩되는 펄스를 생성할, 1차 인덕터에 대한 어떠한 전압 분할기 동작도 존재하지 않는다.
[0038] 유사하게, 시간 t2에서, Vout 및 기준 신호가 기준 신호의 하향 기울기에서 교차하는 경우, 비교기가 트리거링되며, 스위칭 노드가 트랜지션되는 것을 야기한다. 또한, 어떠한 ESL도 존재하지 않으므로, 출력 전압에 대해 중첩되는 펄스를 생성할 어떠한 전압 분할기 동작도 존재하지 않으며, 또한 어떠한 발진들도 스위칭 노드에서 셋 업(set up)되지 않는다.
[0039] 도 4b는 ESL 컴포넌트를 갖는 출력 커패시터에 대한 응답을 표현한다. 도 4a에서와 같이, Vout의 레벨 및 기준 신호의 레벨이 (예컨대, 시간 t1에서) 교차하는 경우, 비교기가 트리거링되며, 스위칭 노드가 트랜지션된다. 이러한 상황에서, 1차 인덕터 및 커패시턴스 ESL은 전압 분할기를 형성한다. 전압 분할기는, 비교기에 피드 백되는 작은 스텝을 생성하며, 도 6과 관련하여 설명된 바와 같이, 피드백 루프가 스텝을 보상하려 시도하는 경우 스위칭 노드에서의 발진들이 발생한다. 발진들은 Vout에서 나타난다. 발진들은 기준 신호 레벨이 Vout에서의 펄스들의 레벨을 초과하여 상승할 때까지 계속되며, 그런 식으로 발진들이 종결된다. 출력 전압 및 기준 신호가 하향 기울기 상에서 교차하는 시간 t2에서 발진들이 재발생(recur)되고 그리고 스위칭 노드들이 트랜지션되어, 피드백 루프가 보상하려 시도하는 출력 전압에서의 작은 스텝이 생성된다.
[0040] 도 5는, 도 3에 도시된 회로(100)의 동작을 예시하며, 변조기 회로(202)에 의해 생성되는 변조된 신호(212), 비교기(206)에 공급되는 기준 신호(212a), 출력 전압 Vout, 및 스위칭 노드(218)에서의 전압 VSW의 파형들이 도시된다. 시간 t1 이전의 시간에서, 비교기에 공급되는 기준 신호(212a)는 레벨-시프팅되지 않는다. 그러나, 기준 신호(212a)가 출력 전압에 교차하는 시간 t1에서, 비교기(206)가 트리거링될 것인데; 예를 들어, 비교기는 펄스의 포지티브-진행(상승) 엣지를 출력할 수 있다. 이에 응답하여, 스위칭 노드(218)는 자신의 상태를 트랜지션할 것이며, 이는 결국, 위에 설명된 바와 같이, 출력(216)에서의 출력 펄스들을 통한 출력 전압 Vout에서의 커패시턴스 ESL 유도된 펄스 아티팩트들의 발현을 트리거링할 것이다. 게다가, 레벨 시프터(204)는, 비교기 출력의 포지티브-진행 엣지에 응답할 것이고, 변조된 신호(212)에 AC-커플링되는 레벨 시프트를 생성할 것이다. 이러한 레벨 시프트(전압 오프셋)는 레벨 시프팅된 기준 신호(212a)를 생성할 것인데; 예를 들어, 비교기(206)가 상승 엣지를 출력하면, 레벨 시프트는 포지티브 진행 레벨 시프트일 것이다. 오프셋의 양은, 레벨 시프터(204)의 커패시터 분할기 네트워크에서의 커패시터들 C1 및 C2에 대해 적절한 커패시턴스 값들을 선택함으로써 제어될 수 있다.
[0041] 계속 도 5에 대해서, 시간 t1 이후에, 기준 신호(212a)의 레벨은 펄스 아티팩트들보다 더 높게 이루어질 수 있다. 그러므로, 펄스 아티팩트들은, 그들이 기준 신호(212a)의 레벨에 교차한 이후로는 비교기(206)를 트리거링하지 않을 것이다. 따라서, 스위칭 노드(218)는, 시간 t3에서, 기준 신호(212a)가 하향 기울기 상에서 출력 전압 Vout에 교차할 때까지 자신의 상태를 유지할 것이다.
[0042] 시간 t2에서, 기준 신호(212a)를 다시 변조된 신호(212)로 복원하기 위해, 포지티브 레벨 시프트(오프셋)가 제거될 수 있다. 일부 실시예들에서, 클록(112)의 엣지(예컨대, 하강 엣지)는 포지티브 오프셋을 제거하여 동기화하는데 사용될 수 있다.
[0043] 시간 t3에서, 기준 신호(212a)가 하향 기울기 상에서 출력 전압 Vout에 교차할 경우, 비교기(206)가 트리거링될 것이며, 스위칭 노드(218)가 트랜지션되는 것을 야기한다. 비교기(206)의 트리거링은 또한, 기준 신호(212a)에 AC-커플링되는 네거티브-진행 레벨 시프트를 레벨 시프터(204)가 생성하는 것을 야기할 것이다. 스위칭 노드(218)에서의 트랜지션(시간 t3)은, 출력 전압 Vout에서의 펄스 아티팩트들의 발현을 다시 트리거링할 것이다. 그러나, 이제 기준 신호(212a)는, 후속 펄스 아티팩트들이 기준 신호에 걸쳐 교차하지 않는 레벨로, 하향으로 레벨-시프팅되며, 비교기(206)는 펄스 아티팩트들에 의해 트리거링되지 않을 것이다. 스위칭 노드(218)는 자신의 상태를 유지할 것이다. 이와 같이, 전압 오프셋을 부가하여 비교기(206)의 펄스 파형의 상승 및 하강 엣지들에 동기적(synchrony)으로 변조된 신호(212)를 레벨 시프팅(상향 또는 하향)함으로써, 비교기가 사용하는 기준 신호(212a)는 스위칭 노드(218)에서의 트랜지션들에 의해 생성되는 펄스 아티팩트들로부터 벗어나게 "이동"될 수 있다.
[0044] 시간 t4에서, 기준 신호(212a)를 다시 변조된 신호(212)로 복원하기 위해, 네거티브 레벨 시프트(오프셋)가 제거될 수 있다. 일부 실시예들에서, 클록(112)의 엣지(예컨대, 상승 엣지)는 네거티브 오프셋을 제거하여 동기화하는데 사용될 수 있다.
[0045] 위의 설명은, 본 개시내용의 다양한 실시예들과 함께 특정한 실시예들의 양상들이 어떻게 구현될 수 있는지의 예들을 예시한다. 위의 예들은, 유일한 실시예들인 것으로 간주되어서는 안되며, 다음의 청구항들에 의해 정의되는 바와 같은 특정한 실시예들의 유연성 및 이점들을 예시하도록 제시된다. 위의 개시내용 및 다음의 청구항들에 기초하여, 다른 어레인지먼트(arrangement)들, 실시예들, 구현들, 및 등가물들이, 청구항들에 의해 정의되는 바와 같은 본 개시내용의 범위를 벗어남이 없이 이용될 수도 있다.

Claims (20)

  1. 회로로서,
    전력 소스로의 연결을 위한 제 1 입력 단자;
    기준 전위로의 연결을 위한 제 2 입력 단자;
    로드(load)로의 연결을 위한 출력 단자;
    상기 출력 단자에 연결되는 유도성(inductive) 엘리먼트;
    상기 출력 단자와 상기 제 2 입력 단자 사이에 연결되는 용량성(capacitive) 엘리먼트;
    상기 제 1 입력 단자와 상기 유도성 엘리먼트 사이에 연결되는 제 1 스위치;
    상기 유도성 엘리먼트와 상기 제 2 입력 단자 사이에 연결되는 제 2 스위치;
    삼각파(triangle wave) 또는 톱니파(sawtooth wave)를 포함하는 기준 신호를 생성하도록 동작가능한 기준 생성기; 및
    상기 출력 단자에 연결되는 입력 및 상기 기준 생성기에 연결되는 입력을 갖는 펄스 폭 변조기(PWM) 모듈을 포함하며,
    상기 PWM 모듈은 상기 제 1 스위치 및 상기 제 2 스위치를 드라이빙(drive)하기 위한 펄스 파형을 생성하도록 동작가능하고,
    상기 기준 생성기는 추가로, 상기 기준 신호의 상기 삼각파 또는 상기 톱니파에서 추가적인 전압 오프셋(offset)을 포함하도록 동작가능하며, 상기 전압 오프셋은 상기 PWM 모듈로부터의 상기 펄스 파형에 대해 동기적으로(synchronously) 변하는, 회로.
  2. 제 1 항에 있어서,
    상기 전압 오프셋은 스텝(step) 함수에 따라 변하는, 회로.
  3. 제 2 항에 있어서,
    상기 스텝 함수는 상기 기준 신호를 생성하는데 사용되는 클록 신호인, 회로.
  4. 제 1 항에 있어서,
    상기 전압 오프셋은, 감쇄(decay) 특성을 갖는 스텝 함수에 따라 변하는, 회로.
  5. 제 1 항에 있어서,
    상기 전압 오프셋은, 상기 펄스 파형의 상승 엣지(edge)들 및 하강 엣지들에 따라 변하는, 회로.
  6. 제 5 항에 있어서,
    상기 전압 오프셋은 상기 펄스 파형의 상승 엣지들 상에서 제 1 극성을 갖고, 그리고 상기 전압 오프셋은 상기 펄스 파형의 하강 엣지들 상에서 제 2 극성을 갖는, 회로.
  7. 제 1 항에 있어서,
    상기 기준 생성기는, 변조된 신호를 생성하도록 동작가능한 변조기 회로, 및 상기 PWM 모듈로부터 상기 펄스 파형을 수신하도록 연결되는 레벨 시프터(level shifter)를 포함하며,
    상기 레벨 시프터는, 상기 기준 신호를 생성하기 위해서, 상기 펄스 파형에 대해 동기적으로 상기 변조된 신호에서의 전압 오프셋을 변경하도록 상기 변조기 회로와 동작하는, 회로.
  8. 제 7 항에 있어서,
    상기 레벨 시프터는,
    상기 PWM 모듈에 연결되는 디지털 버퍼; 및
    상기 디지털 버퍼의 출력에 연결되는 커패시터 분할기(divider) 네트워크를 포함하는, 회로.
  9. 제 7 항에 있어서,
    상기 레벨 시프터는 상기 변조기 회로의 출력에 AC 커플링(AC couple)되는, 회로.
  10. 제 1 항에 있어서,
    상기 제 1 스위치 및 상기 제 2 스위치에 연결되는 드라이버 회로를 더 포함하며,
    상기 드라이버 회로는, 상기 PWM 모듈로부터 상기 펄스 파형을 수신하도록 커플링되고 그리고 상기 펄스 파형에 따라 상기 제 1 스위치 및 상기 제 2 스위치를 드라이빙하기 위한 드라이브 신호들을 생성하도록 동작가능한, 회로.
  11. 회로로서,
    전력 소스로의 연결을 위한 제 1 입력 단자;
    기준 전위로의 연결을 위한 제 2 입력 단자;
    로드로의 연결을 위한 출력 단자;
    인덕터를 통한 상기 출력 단자로의 연결을 위한 노드를 갖는 스위칭 회로;
    삼각파 또는 톱니파를 포함하는 기준 신호를 생성하도록 동작가능한 기준 생성기; 및
    상기 출력 단자로부터 신호를 수신하기 위한 제 1 입력, 상기 기준 생성기로부터 상기 기준 신호를 수신하기 위한 제 2 입력, 및 상기 스위칭 회로와 전기적으로 통신하는 출력을 갖는 펄스 폭 변조기(PWM) 모듈을 포함하며,
    상기 PWM 모듈은 상기 PWM 모듈의 출력에서 펄스 파형을 출력하도록 동작가능하고,
    상기 기준 생성기는 추가로, 상기 PWM 모듈로부터의 상기 펄스 파형에 기초하여 상기 기준 신호의 상기 삼각파 또는 상기 톱니파의 레벨을 시프팅하도록 동작가능한, 회로.
  12. 제 11 항에 있어서,
    상기 기준 신호의 레벨은, 상기 펄스 파형의 상승 엣지들 및 하강 엣지들에 따라 시프팅되는, 회로.
  13. 제 11 항에 있어서,
    상기 기준 생성기는, 상기 기준 신호를 생성하도록 동작가능한 변조기 회로, 및 상기 펄스 파형을 수신하도록 연결되고 그리고 상기 펄스 파형에 따라 상기 기준 신호의 레벨을 시프팅하기 위한 전압 오프셋을 생성하도록 동작하는 레벨 시프터를 포함하는, 회로.
  14. 제 13 항에 있어서,
    상기 레벨 시프터는,
    상기 PWM 모듈에 연결되는 디지털 버퍼;
    상기 디지털 버퍼의 출력에 연결되는 커패시터 분할기 네트워크; 및
    상기 변조기 회로의 출력에 연결되는 출력 커패시터를 포함하는, 회로.
  15. 제 13 항에 있어서,
    상기 전압 오프셋은 상기 펄스 파형의 상승 엣지들 상에서 제 1 극성을 갖고 그리고 상기 전압 오프셋은 상기 펄스 파형의 하강 엣지들 상에서 제 2 극성을 갖는, 회로.
  16. 제 11 항에 있어서,
    상기 PWM 모듈로부터 상기 펄스 파형을 수신하기 위한 입력을 가지고 그리고 상기 펄스 파형에 따라 상기 스위칭 회로를 드라이빙하기 위한 드라이브 신호들을 생성하도록 동작가능한 드라이버 회로를 더 포함하는, 회로.
  17. 제 11 항에 있어서,
    상기 스위칭 회로는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는, 회로.
  18. 회로로서,
    기준 전압을 수신하기 위한 회로 입력;
    출력 전압을 제공하기 위한 회로 출력 ― 상기 회로 출력은 로드에 연결가능함 ―;
    상기 회로 입력에서 수신되는 상기 기준 전압을 사용하여 변조된 신호를 제공하기 위한 출력을 갖는 변조기 회로 ― 상기 변조된 신호는 삼각파 또는 톱니파를 포함함 ―;
    상기 회로 출력으로부터 신호를 수신하기 위한 입력, 상기 변조기 회로에 의해 생성되는 상기 변조된 신호를 수신하기 위한 입력, 및 펄스 파형을 제공하기 위한 출력을 갖는 펄스 폭 변조기(PWM) 모듈;
    상기 PWM 모듈로부터의 상기 펄스 파형에 대한 응답으로 동작가능한 제 1 스위칭 트랜지스터 및 제 2 스위칭 트랜지스터를 포함하는 스위칭 회로; 및
    상기 변조기 회로의 출력에 연결되는 레벨 시프터 회로를 포함하며,
    상기 레벨 시프터 회로는, 상기 PWM 모듈로부터의 상기 펄스 파형의 상승 및 하강 엣지들에 동기적(synchrony)으로 상기 변조된 신호의 상기 삼각파 또는 상기 톱니파에서의 레벨을 시프팅하도록 동작가능한, 회로.
  19. 제 18 항에 있어서,
    상기 레벨 시프터는,
    상기 PWM 모듈에 연결되는 디지털 버퍼;
    상기 디지털 버퍼의 출력에 연결되는 커패시터 분할기 네트워크; 및
    상기 변조기 회로의 출력에 연결되는 출력 커패시터를 포함하는, 회로.
  20. 삭제
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