JP2000134069A - 波形整形装置 - Google Patents
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Abstract
(57)【要約】
【課題】本発明の目的とするところはクロックパルスが
低電圧，高周波数でもデューティを精度良く５０％にで
きる波形整形回路を提供することにある。 【解決手段】本発明の特徴とするところは、クロックパ
ルス発生源に交流結合されている反転形増幅器（インバ
ータアンプ）の入出力用に、出力振幅を正負対称に振幅
制限する非線形リミッタ素子を設けると共に、反転増幅
器の電源側端子と電源電圧母線の間および接地側端子と
接地電圧母線の間にそれぞれ限流インピーダンスを接続
したことにある。
低電圧，高周波数でもデューティを精度良く５０％にで
きる波形整形回路を提供することにある。 【解決手段】本発明の特徴とするところは、クロックパ
ルス発生源に交流結合されている反転形増幅器（インバ
ータアンプ）の入出力用に、出力振幅を正負対称に振幅
制限する非線形リミッタ素子を設けると共に、反転増幅
器の電源側端子と電源電圧母線の間および接地側端子と
接地電圧母線の間にそれぞれ限流インピーダンスを接続
したことにある。
Description
【０００１】
【発明の属する技術分野】本発明は５０％デューティ比
の低電圧，高周波数のクロックパルスを得るため波形整
形装置に関する。
の低電圧，高周波数のクロックパルスを得るため波形整
形装置に関する。
【０００２】
【従来の技術】クロック同期動作のマイクロプロセッサ
や通信用符号／復号器などにおいては高速動作と論理設
計の容易性の観点からデューティ５０％のクロックパル
スが要求される。
や通信用符号／復号器などにおいては高速動作と論理設
計の容易性の観点からデューティ５０％のクロックパル
スが要求される。
【０００３】従来、デューティ５０％のクロックパルス
を得るには、クロック発振器のクロックパルス出力をフ
リップフロップ回路に入力して１／２に分周する方法、
あるいはクロック発振器のクロックパルス出力のデュー
ティ比を積分してレベル変換し、差動増幅器を用いてク
ロック発振器のしきい値を負帰還制御する方法が知られ
ている。
を得るには、クロック発振器のクロックパルス出力をフ
リップフロップ回路に入力して１／２に分周する方法、
あるいはクロック発振器のクロックパルス出力のデュー
ティ比を積分してレベル変換し、差動増幅器を用いてク
ロック発振器のしきい値を負帰還制御する方法が知られ
ている。
【０００４】なお、５０％デューティ比のクロックパル
スを得ることは、例えば特開平10−75461号公報，特開
平7−30422号公報などにも記載されている。
スを得ることは、例えば特開平10−75461号公報，特開
平7−30422号公報などにも記載されている。
【０００５】
【発明が解決しようとする課題】フリップフロップで分
周する方法はクロック発振器，フリップフロップ回路と
も必要とするクロックパルスの２倍の動作周波数となる
ため消費電力が多くなり、また、必要とするクロックパ
ルスの周波数が１０ＭＨｚ〜１ＧＨｚになると消費電力
を増加させてもその２倍の発振周波数のパルスを得るこ
と自体困難となる。
周する方法はクロック発振器，フリップフロップ回路と
も必要とするクロックパルスの２倍の動作周波数となる
ため消費電力が多くなり、また、必要とするクロックパ
ルスの周波数が１０ＭＨｚ〜１ＧＨｚになると消費電力
を増加させてもその２倍の発振周波数のパルスを得るこ
と自体困難となる。
【０００６】また、クロック発振器のしきい値を負帰還
制御する方法は１Ｖ程度の低電圧で１ＧＨｚの高周波数
になると差動増幅器を正確に動作するように構成するこ
とが困難になる。
制御する方法は１Ｖ程度の低電圧で１ＧＨｚの高周波数
になると差動増幅器を正確に動作するように構成するこ
とが困難になる。
【０００７】いずれにしても、従来技術では低電圧，高
周波数のクロックパルスのデューティを精度良く５０％
にできないという問題点を有する。
周波数のクロックパルスのデューティを精度良く５０％
にできないという問題点を有する。
【０００８】本発明は上記点に対処して成されたもの
で、その目的とするとこはクロックパルスが低電圧，高
周波数でもデューティを精度良く５０％にできる波形整
形回路を提供することにある。
で、その目的とするとこはクロックパルスが低電圧，高
周波数でもデューティを精度良く５０％にできる波形整
形回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の特徴とするとこ
ろは、クロックパルス発生源に交流結合されている反転
形増幅器（インバータアンプ）の入出力用に、出力振幅
を正負対象に振幅制限する非線形リミッタ素子を設ける
と共に、反転増幅器の電源側端子と電源電圧母線の間お
よび接地側端子と接地電圧母線の間にそれぞれ限流イン
ピーダンスを接続したことにある。
ろは、クロックパルス発生源に交流結合されている反転
形増幅器（インバータアンプ）の入出力用に、出力振幅
を正負対象に振幅制限する非線形リミッタ素子を設ける
と共に、反転増幅器の電源側端子と電源電圧母線の間お
よび接地側端子と接地電圧母線の間にそれぞれ限流イン
ピーダンスを接続したことにある。
【００１０】本発明において望ましくは、反転増幅器と
して高入力インピーダンスのものを用い、非線形素子と
して逆並列接続したダイオード、また、限流インピーダ
ンスとして定電流回路が用いられる。
して高入力インピーダンスのものを用い、非線形素子と
して逆並列接続したダイオード、また、限流インピーダ
ンスとして定電流回路が用いられる。
【００１１】本発明によれば、直流分を通さない反転形
増幅器の出力振幅が正負対象となるように振幅制限して
いるので、反転形増幅器の出力波形（クロックパルス波
形）のしきい値は常に正の半サイクルと負の半サイクル
が等しくなるレベルに移動する。その上、限流インピー
ダンスによって反転増幅器の出力波形には立上りと立下
りに勾配を有することになり、立上り時間と立下り時間
が存在する。その結果、正と負の半サイクルが等しくな
るように移動したしきい値による反転形増幅器のクロッ
クパルス出力波形は入力クロックパルス波形よりもデュ
ーティが５０％に近い波形に整形されることになる。
増幅器の出力振幅が正負対象となるように振幅制限して
いるので、反転形増幅器の出力波形（クロックパルス波
形）のしきい値は常に正の半サイクルと負の半サイクル
が等しくなるレベルに移動する。その上、限流インピー
ダンスによって反転増幅器の出力波形には立上りと立下
りに勾配を有することになり、立上り時間と立下り時間
が存在する。その結果、正と負の半サイクルが等しくな
るように移動したしきい値による反転形増幅器のクロッ
クパルス出力波形は入力クロックパルス波形よりもデュ
ーティが５０％に近い波形に整形されることになる。
【００１２】
【発明の実施の形態】図１に本発明の一実施例を示す。
【００１３】図１において、クロック発振器１００の出
力するクロックパルスは波形整形回路１２０ａに入力さ
れる。クロック発振器１００は電源電圧Ｖccの母線１０
Ｖと接地電圧ＧＮＤの母線１０Ｇ間に接続され給電され
る。波形整形回路１２０ａを構成する反転増幅器１２１
はその入力側が交流結合を行うコンデンサＣ２１を介し
てクロック発振器１００に接続される。反転増幅器１２
１は−μなる増幅率で高入力インピーダンスのものが用
いられる。反転増幅器１２１としてはＣＭＯＳのインバ
ータアンプが用いられる。反転増幅器１２１の入出力間
には正負の振幅制限を行う非線形リミッタ素子ＮＬ２０
が帰還要素として接続されている。非線形リミッタ素子
ＮＬ２０としてはダイオードを逆並列接続し、ダイオー
ドのえん層電圧を利用したものが用いられる。逆並列接
続したダイオードをＤ１，Ｄ２とすると、その特性は図
２のようになる。図２の縦軸のＩは電流で、横軸のＶは
電圧である。反転増幅器１２１の電源側端子１２Ｖは限
流インピーダンスＺ２１を介して電源母線１０Ｖに接続
され、また接地側端子１２Ｇは限流インピーダンスＺ２
２を介して接地母線１０Ｇに接続されている。
力するクロックパルスは波形整形回路１２０ａに入力さ
れる。クロック発振器１００は電源電圧Ｖccの母線１０
Ｖと接地電圧ＧＮＤの母線１０Ｇ間に接続され給電され
る。波形整形回路１２０ａを構成する反転増幅器１２１
はその入力側が交流結合を行うコンデンサＣ２１を介し
てクロック発振器１００に接続される。反転増幅器１２
１は−μなる増幅率で高入力インピーダンスのものが用
いられる。反転増幅器１２１としてはＣＭＯＳのインバ
ータアンプが用いられる。反転増幅器１２１の入出力間
には正負の振幅制限を行う非線形リミッタ素子ＮＬ２０
が帰還要素として接続されている。非線形リミッタ素子
ＮＬ２０としてはダイオードを逆並列接続し、ダイオー
ドのえん層電圧を利用したものが用いられる。逆並列接
続したダイオードをＤ１，Ｄ２とすると、その特性は図
２のようになる。図２の縦軸のＩは電流で、横軸のＶは
電圧である。反転増幅器１２１の電源側端子１２Ｖは限
流インピーダンスＺ２１を介して電源母線１０Ｖに接続
され、また接地側端子１２Ｇは限流インピーダンスＺ２
２を介して接地母線１０Ｇに接続されている。
【００１４】波形整形回路１２０ａは以上のように反転
増幅器１２１，交流結合用のコンデンサＣ２１，非線形
リミッタ素子ＮＬ２０および限流インピーダンスＺ２
１，Ｚ２２とから構成されている。
増幅器１２１，交流結合用のコンデンサＣ２１，非線形
リミッタ素子ＮＬ２０および限流インピーダンスＺ２
１，Ｚ２２とから構成されている。
【００１５】このような波形整形回路１２０は複数個縦
属接続され、最終段の波形整形回路１２０ｎの出力端子
２０からクロックパルスが出力される。
属接続され、最終段の波形整形回路１２０ｎの出力端子
２０からクロックパルスが出力される。
【００１６】この構成において、クロック発振器１００
からデューティ比が５０％からずれているしきい値が図
３に一点鎖線で示すようなレベル１のクロックパルスｅ
０が出力されたとする。
からデューティ比が５０％からずれているしきい値が図
３に一点鎖線で示すようなレベル１のクロックパルスｅ
０が出力されたとする。
【００１７】反転増幅器１２１のクロックパルス出力の
振幅は非線形リミッタ素子ＮＬ２０で振幅制限され、振
幅値が２Ｖｄの台形波になる。なお、Ｖｄはダイオード
のえん層電圧である。反転増幅器１２１は高入力インピ
ーダンスであり、クロック発振器１００から入力するク
ロックパルスの直流分がコンデンサＣ２１で除去されて
いる。したがって、反転増幅器１２１の出力するクロッ
クパルス波形ｅ０に対するしきい値は正側と負側の波形
面積が等しくなるような図３に破線で示すレベル２に自
動的に移行する。しきい値のレベルがレベル１からレベ
ル２に移行すると、正側のデューティ時間は時間ｔ１か
ら時間ｔ２のように長くなり、デューティ比が５０％に
近づくことになる。
振幅は非線形リミッタ素子ＮＬ２０で振幅制限され、振
幅値が２Ｖｄの台形波になる。なお、Ｖｄはダイオード
のえん層電圧である。反転増幅器１２１は高入力インピ
ーダンスであり、クロック発振器１００から入力するク
ロックパルスの直流分がコンデンサＣ２１で除去されて
いる。したがって、反転増幅器１２１の出力するクロッ
クパルス波形ｅ０に対するしきい値は正側と負側の波形
面積が等しくなるような図３に破線で示すレベル２に自
動的に移行する。しきい値のレベルがレベル１からレベ
ル２に移行すると、正側のデューティ時間は時間ｔ１か
ら時間ｔ２のように長くなり、デューティ比が５０％に
近づくことになる。
【００１８】図１の実施例のように波形整形回路１２０
ａ〜１２０ｎを複数段縦属接続するとデューティ比を限
りなく５０％に近づけることができる。通常は波形整形
回路１２０ａ〜１２０ｎを２〜３段程縦属接続するとデ
ューティ比を５０％にすることができる。
ａ〜１２０ｎを複数段縦属接続するとデューティ比を限
りなく５０％に近づけることができる。通常は波形整形
回路１２０ａ〜１２０ｎを２〜３段程縦属接続するとデ
ューティ比を５０％にすることができる。
【００１９】図４はクロックパルスが１Ｖ，１ＧＨｚの
場合における本発明によるシミュレーション結果の一例
を示すものである。
場合における本発明によるシミュレーション結果の一例
を示すものである。
【００２０】クロック発振器１００の出力クロックパル
スのデューティを４２％にすると、１段目の波形整形回
路１２０で４８.５％となり、２段目で４９.５％，３段
目でデューティが５０％になる。
スのデューティを４２％にすると、１段目の波形整形回
路１２０で４８.５％となり、２段目で４９.５％，３段
目でデューティが５０％になる。
【００２１】通常必要とするデューティ比は５０％±２
％以下であり、本発明による波形整形回路を１〜２段で
所望するデューティのクロックパルスを得ることができ
る。
％以下であり、本発明による波形整形回路を１〜２段で
所望するデューティのクロックパルスを得ることができ
る。
【００２２】なお、本発明による波形整形回路は１段で
もデューティ比の改善効果大であることは図４の特性か
ら明らかであり、１段でも実用上有用であることが理解
できる。
もデューティ比の改善効果大であることは図４の特性か
ら明らかであり、１段でも実用上有用であることが理解
できる。
【００２３】図５に本発明の実施例の一例詳細回路図を
示す。
示す。
【００２４】図５において、クロック発振器１００は複
数個の反転増幅器（ＣＭＯＳインバータアンプ）ＡＭＰ
１〜ＡＭＰｎと複数個の定電流回路ＣＣ３１〜ＣＣ３
ｎ，ＣＣ１１〜ＣＣ１ｎとから構成されるリングカウン
タとなっている。波形整形回路１２０ａ，１２０ｂは２
段縦属接続しており、波形整形回路１２０の非線形リミ
ッタ素子として逆並列接続したダイオードＤ１，Ｄ２を
用い、限流インピーダンスとして定電流回路ＣＣ２１，
ＣＣ２２を用いている。２段目の波形整形回路１２０ｂ
から得られるデューティ比がほぼ５０％のクロックパル
スは出力用の反転増幅器１２５を介して出力端子２０か
ら出力される。波形整形回路１２０ａ，１２０ｂの反転
増幅器１２１と出力用の反転増幅器１２５もＣＭＯＳイ
ンバータアンプが用いられる。
数個の反転増幅器（ＣＭＯＳインバータアンプ）ＡＭＰ
１〜ＡＭＰｎと複数個の定電流回路ＣＣ３１〜ＣＣ３
ｎ，ＣＣ１１〜ＣＣ１ｎとから構成されるリングカウン
タとなっている。波形整形回路１２０ａ，１２０ｂは２
段縦属接続しており、波形整形回路１２０の非線形リミ
ッタ素子として逆並列接続したダイオードＤ１，Ｄ２を
用い、限流インピーダンスとして定電流回路ＣＣ２１，
ＣＣ２２を用いている。２段目の波形整形回路１２０ｂ
から得られるデューティ比がほぼ５０％のクロックパル
スは出力用の反転増幅器１２５を介して出力端子２０か
ら出力される。波形整形回路１２０ａ，１２０ｂの反転
増幅器１２１と出力用の反転増幅器１２５もＣＭＯＳイ
ンバータアンプが用いられる。
【００２５】クロック発振器１００の定電流回路ＣＣ３
１〜ＣＣ３ｎ，ＣＣ１１〜ＣＣ１ｎと波形整形回路１２
０ａ，１２０ｂの定電流回路ＣＣ２１，ＣＣ２２はそれ
ぞれＭＯＳのカレントミラー回路で構成される。これら
の定電流回路ＣＣ３１〜ＣＣ３ｎ，ＣＣ１１〜ＣＣ１
ｎ，ＣＣ２１，ＣＣ２２には電流制御端子１５０から制
御電流が加えられる。電流制御端子１５０に加える制御
電流を大きくするとクロック発振器１００の発振周波数
が高くなり、また、限流インピーダンス作用する定電流
回路ＣＣ２１，ＣＣ２２のインピーダンスが小さくな
る。
１〜ＣＣ３ｎ，ＣＣ１１〜ＣＣ１ｎと波形整形回路１２
０ａ，１２０ｂの定電流回路ＣＣ２１，ＣＣ２２はそれ
ぞれＭＯＳのカレントミラー回路で構成される。これら
の定電流回路ＣＣ３１〜ＣＣ３ｎ，ＣＣ１１〜ＣＣ１
ｎ，ＣＣ２１，ＣＣ２２には電流制御端子１５０から制
御電流が加えられる。電流制御端子１５０に加える制御
電流を大きくするとクロック発振器１００の発振周波数
が高くなり、また、限流インピーダンス作用する定電流
回路ＣＣ２１，ＣＣ２２のインピーダンスが小さくな
る。
【００２６】図５の実施例では図１で説明したように出
力端子２０からデューティ５０％のクロックパルスを得
ることができる。なお、図４に示すシミュレーション結
果は図５に示す回路構成に基づく特性である。
力端子２０からデューティ５０％のクロックパルスを得
ることができる。なお、図４に示すシミュレーション結
果は図５に示す回路構成に基づく特性である。
【００２７】さて、図５の実施例ではクロック発振器１
００の定電流回路ＣＣ３１〜CC3n,ＣＣ１１〜ＣＣ１ｎ
と波形整形回路１２０ａ，１２０ｂの定電流回路ＣＣ２
１，ＣＣ２２の制御電流を連動して制御している。
００の定電流回路ＣＣ３１〜CC3n,ＣＣ１１〜ＣＣ１ｎ
と波形整形回路１２０ａ，１２０ｂの定電流回路ＣＣ２
１，ＣＣ２２の制御電流を連動して制御している。
【００２８】定電流回路ＣＣ２１，ＣＣ２２は制御電流
を大きくすると限流インピーダンス値が小さくなり、ク
ロックパルスの立上りと立下りの勾配が大きくなる。一
方、クロック発振器１００の発振周波数は定電流回路Ｃ
Ｃ３１〜ＣＣ３ｎ，ＣＣ１１〜ＣＣ１ｎの制御電流を大
きくすると高くなる。
を大きくすると限流インピーダンス値が小さくなり、ク
ロックパルスの立上りと立下りの勾配が大きくなる。一
方、クロック発振器１００の発振周波数は定電流回路Ｃ
Ｃ３１〜ＣＣ３ｎ，ＣＣ１１〜ＣＣ１ｎの制御電流を大
きくすると高くなる。
【００２９】したがって、クロック発振器１００のクロ
ックパルス周波数が高くなると波形整形回路１２０ａ，
１２０ｂの出力クロックパルスの立上りと立下りの勾配
が大きくなる。波形整形回路１２０ａ，１２０ｂは入力
クロックパルスの周波数が大幅に変化してもパルス幅に
対する立上りと立下りの時間を所定の比率に保つことが
できる。その結果として、広帯域周波数のクロックパル
スのデューティを精度良く５０％にすることが可能とな
る。
ックパルス周波数が高くなると波形整形回路１２０ａ，
１２０ｂの出力クロックパルスの立上りと立下りの勾配
が大きくなる。波形整形回路１２０ａ，１２０ｂは入力
クロックパルスの周波数が大幅に変化してもパルス幅に
対する立上りと立下りの時間を所定の比率に保つことが
できる。その結果として、広帯域周波数のクロックパル
スのデューティを精度良く５０％にすることが可能とな
る。
【００３０】次に、図６（ａ)〜(ｄ）に非線形リミッタ
素子の他の例を示す。
素子の他の例を示す。
【００３１】図６(ａ)は非線形リミッタ素子としてＭＯ
ＳダイオードＤ１１，Ｄ２１を用いた例である。ＭＯＳ
ダイオードＤ１１，Ｄ２１を用いると、定電流回路ＣＣ
２１，ＣＣ２２およびインバータアンプもＭＯＳ素子で
構成できるので、簡単に構成できると共に、振幅制限値
を任意に設計できるという利点を有する。
ＳダイオードＤ１１，Ｄ２１を用いた例である。ＭＯＳ
ダイオードＤ１１，Ｄ２１を用いると、定電流回路ＣＣ
２１，ＣＣ２２およびインバータアンプもＭＯＳ素子で
構成できるので、簡単に構成できると共に、振幅制限値
を任意に設計できるという利点を有する。
【００３２】図６(ｂ)は非線形リミッタ素子としてｐｎ
接合ダイオードＤ１２，Ｄ２２を用いた例である。ｐｎ
接合ダイオードＤ１２，Ｄ２２を用いると振幅制限値の
正負の対称性が良くなる。
接合ダイオードＤ１２，Ｄ２２を用いた例である。ｐｎ
接合ダイオードＤ１２，Ｄ２２を用いると振幅制限値の
正負の対称性が良くなる。
【００３３】図６(ｃ)は非線形リミッタ素子としてＭＯ
ＳダイオードＤ１１，Ｄ２１を用いてソースフロワにし
た例である。図６(ｃ)では図６(ａ)の利点に加えて高速
動作が可能となる。
ＳダイオードＤ１１，Ｄ２１を用いてソースフロワにし
た例である。図６(ｃ)では図６(ａ)の利点に加えて高速
動作が可能となる。
【００３４】図６(ｄ)は非線形リミッタ素子としてバイ
ポーラトランジスタＤ１３，Ｄ２３を用いてエミッタホ
ロワにした例である。図６(ｄ)では正負のバランスが良
くなり、かつ高速動作が可能となる。
ポーラトランジスタＤ１３，Ｄ２３を用いてエミッタホ
ロワにした例である。図６(ｄ)では正負のバランスが良
くなり、かつ高速動作が可能となる。
【００３５】図７は本発明を代表的な高周波クロック発
生手段である位相同期ループ(PLL)に適用した適用例を
示す。
生手段である位相同期ループ(PLL)に適用した適用例を
示す。
【００３６】図７において、入力端子１０を介して加え
られる基準信号と分周器６００からの帰還信号の位相を
比較する位相比較器７００，位相時間差を電圧に変換す
るチャージポンプ８００，電圧−電流（Ｖ／Ｉ）変換器
９００，電流制御発振器（ＣＣＯ）１００，本発明によ
る波形整形回路１２０，分周器６００からなる閉ループ
制御回路を構成している。
られる基準信号と分周器６００からの帰還信号の位相を
比較する位相比較器７００，位相時間差を電圧に変換す
るチャージポンプ８００，電圧−電流（Ｖ／Ｉ）変換器
９００，電流制御発振器（ＣＣＯ）１００，本発明によ
る波形整形回路１２０，分周器６００からなる閉ループ
制御回路を構成している。
【００３７】図７に示す位相同期ループＰＬＬは出力端
子２０の出力周波数と発振器１００の周波数を等しくで
きる。このＰＬＬは１／２分周を要しないため、消費電
力の大きい発振器１００，出力バッファアンプ１２５，
分周器６００の消費電力を通常よりも大幅に低減するこ
とができる。また、出力段に１／２分周器を用いる必要
がないため、高周波数における波形のデューティ比に優
れ、使用可能な最高周波数を高めることができる。
子２０の出力周波数と発振器１００の周波数を等しくで
きる。このＰＬＬは１／２分周を要しないため、消費電
力の大きい発振器１００，出力バッファアンプ１２５，
分周器６００の消費電力を通常よりも大幅に低減するこ
とができる。また、出力段に１／２分周器を用いる必要
がないため、高周波数における波形のデューティ比に優
れ、使用可能な最高周波数を高めることができる。
【００３８】図８は本発明の波形整形回路を用いた図７
の位相同期ループＰＬＬを使用したマイクロプロセッサ
の構成図を示す。
の位相同期ループＰＬＬを使用したマイクロプロセッサ
の構成図を示す。
【００３９】図８において、マイクロプロセッサＭＰＵ
１０００はＰＬＬ１００１，論理部１００３，入出力信
号のインタフェース回路１００４から構成されている。
このような、本発明による５０％デューティの波形整形
回路を備えたＰＬＬを内蔵したマイクロプロセッサ１０
００においては、通常の倍周クロック生成方式のものに
比較して最大周波数が低減でき、また低電圧回路でも動
作しうるため、低電圧／広帯域動作が必要な携帯情報，
通信機器に適したマイクロプロセッサが実現できる。
１０００はＰＬＬ１００１，論理部１００３，入出力信
号のインタフェース回路１００４から構成されている。
このような、本発明による５０％デューティの波形整形
回路を備えたＰＬＬを内蔵したマイクロプロセッサ１０
００においては、通常の倍周クロック生成方式のものに
比較して最大周波数が低減でき、また低電圧回路でも動
作しうるため、低電圧／広帯域動作が必要な携帯情報，
通信機器に適したマイクロプロセッサが実現できる。
【００４０】図９は本発明の波形整形回路を用いた図７
の位相同期ループＰＬＬを光通信（光ファイバ通信）モ
ジュールに使用した構成を示す。
の位相同期ループＰＬＬを光通信（光ファイバ通信）モ
ジュールに使用した構成を示す。
【００４１】図９において、ＰＬＬはトランスミッタ側
の符号器２００３の出力同期回路ＦＦ２００５の制御用
ＰＬＬ１００１（ＰＬＬ−１）とレシーブ側の受信信号
からクロック周波数成分を抽出して復号器２００４のタ
イミングを制御する受信タイミング発生器用ＰＬＬ１０
０２（ＰＬＬ−２）として使用される。本発明による波
形整形回路を用いたＰＬＬをこのような光通信モジュー
ル２０００として用いるときは、発振器２００３の必要
最高周波数が低減でき、また低電圧で動作しうるので、
光通信モジュールの消費電力が低減されて小形化でき、
クロックノイズも小さくなって受信側のＳ／Ｎ比が向上
する。
の符号器２００３の出力同期回路ＦＦ２００５の制御用
ＰＬＬ１００１（ＰＬＬ−１）とレシーブ側の受信信号
からクロック周波数成分を抽出して復号器２００４のタ
イミングを制御する受信タイミング発生器用ＰＬＬ１０
０２（ＰＬＬ−２）として使用される。本発明による波
形整形回路を用いたＰＬＬをこのような光通信モジュー
ル２０００として用いるときは、発振器２００３の必要
最高周波数が低減でき、また低電圧で動作しうるので、
光通信モジュールの消費電力が低減されて小形化でき、
クロックノイズも小さくなって受信側のＳ／Ｎ比が向上
する。
【００４２】図１０〜図１２は本発明の波形整形回路１
２０への望ましい信号源例としての各種リングカウンタ
との結合例を示す。
２０への望ましい信号源例としての各種リングカウンタ
との結合例を示す。
【００４３】図１０は負荷側に定電流回路ＣＣ３１〜Ｃ
Ｃ４ｎとダイオードクランプＤ１１〜Ｄ４ｎを有する差
動増幅段Ｑ３１−Ｑ４１，Ｑ３ｎ−Ｑ４ｎからなるリン
グカウンタである。図１０に示すリングカウンタは高周
波かつ高耐電源ノイズに適している。
Ｃ４ｎとダイオードクランプＤ１１〜Ｄ４ｎを有する差
動増幅段Ｑ３１−Ｑ４１，Ｑ３ｎ−Ｑ４ｎからなるリン
グカウンタである。図１０に示すリングカウンタは高周
波かつ高耐電源ノイズに適している。
【００４４】図１１における発振器はトランジスタ対Ｑ
２１−Ｑ３１〜Ｑ２ｎ−Ｑ３ｎからなるリングカウンタ
の電源電圧をＱ７７１〜Ｑ７７ｎのソースホロを介して
制御するものである。図１１の可変発振器は高周波発振
できる利点の反面、発振波形のしきい値がＶcc／２でな
く変化するので通常の回路では接続が難しかったが、本
発明の波形整形回路１２０は入力が交流結合になるため
結合が容易である。なお、Ｒ５は抵抗、ＩＶは定電流回
路である。
２１−Ｑ３１〜Ｑ２ｎ−Ｑ３ｎからなるリングカウンタ
の電源電圧をＱ７７１〜Ｑ７７ｎのソースホロを介して
制御するものである。図１１の可変発振器は高周波発振
できる利点の反面、発振波形のしきい値がＶcc／２でな
く変化するので通常の回路では接続が難しかったが、本
発明の波形整形回路１２０は入力が交流結合になるため
結合が容易である。なお、Ｒ５は抵抗、ＩＶは定電流回
路である。
【００４５】図１２は低電圧動作に適した構成を示す。
図１２におけるリング発振器のインバータは電源電圧に
対し、僅か２直列のＭＯＳトランジスタで構成されてい
る。したがって、この低い電源電圧でもトランジスタの
動作電流密度を比較的高く設計できるから低電圧広帯域
動作に適し、５０％デューティの波形整形回路１２０の
低電圧，高周波特性と併せ、１Ｖ，１ＧＨｚの動作が可
能である。
図１２におけるリング発振器のインバータは電源電圧に
対し、僅か２直列のＭＯＳトランジスタで構成されてい
る。したがって、この低い電源電圧でもトランジスタの
動作電流密度を比較的高く設計できるから低電圧広帯域
動作に適し、５０％デューティの波形整形回路１２０の
低電圧，高周波特性と併せ、１Ｖ，１ＧＨｚの動作が可
能である。
【００４６】図１３は本発明の他の実施例で、発振器１
００の波形の立上り，立下りが速い場合、波形整形回路
１２０の入力波形を抵抗Ｒ１１，コンデンサＣ１１で予
め任意の立上り，立下りの波形に変形してから入力する
例を示す。このようにすることにより波形の立上り，立
下りを制限して、高速波形においても５０％デューティ
への波形整形回路１２０の動作を効果的に動作させるこ
とができる。
００の波形の立上り，立下りが速い場合、波形整形回路
１２０の入力波形を抵抗Ｒ１１，コンデンサＣ１１で予
め任意の立上り，立下りの波形に変形してから入力する
例を示す。このようにすることにより波形の立上り，立
下りを制限して、高速波形においても５０％デューティ
への波形整形回路１２０の動作を効果的に動作させるこ
とができる。
【００４７】
【発明の効果】以上説明したように、本発明によればク
ロックパルスが低電圧，高周波でもデューティを精度良
く５０％にすることができる。
ロックパルスが低電圧，高周波でもデューティを精度良
く５０％にすることができる。
【図１】本発明の一実施例を示す回路図。
【図２】本発明で使用される非線形リミッタ素子の一例
特性図。
特性図。
【図３】本発明の動作を説明するための波形図。
【図４】本発明によるデューティ比改善結果を示す特性
図。
図。
【図５】本発明の一実施例を示す詳細回路図。
【図６】本発明の使用する各種非線形リミッタ素子の接
続回路図。
続回路図。
【図７】本発明を適用した位相同期ループ（ＰＬＬ）の
構成図。
構成図。
【図８】本発明を適用したＰＬＬを用いるマイクロプロ
セッサの構成図。
セッサの構成図。
【図９】本発明を適用したＰＬＬを用いる光通信モジュ
ールの構成図。
ールの構成図。
【図１０】本発明の発振器の他の例を示す回路図。
【図１１】本発明に用いるクロック発振器の一例回路
図。
図。
【図１２】本発明に用いるクロック発振器の他の一例回
路図。
路図。
【図１３】本発明を適用したクロック発振器との接続回
路図。
路図。
１００…クロック発振器、１２０…波形整形回路、１２
１…反転増幅器（インバータアンプ）、Ｃ２１…交流結
合用コンデンサ、ＮＬ２０…非線形リミッタ素子、Ｄ
１，Ｄ２…ダイオード、Ｚ２１，Ｚ２２…限流インピー
ダンス。
１…反転増幅器（インバータアンプ）、Ｃ２１…交流結
合用コンデンサ、ＮＬ２０…非線形リミッタ素子、Ｄ
１，Ｄ２…ダイオード、Ｚ２１，Ｚ２２…限流インピー
ダンス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀田 多加志 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 村林 文夫 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5J001 AA02 BB12 BB14 BB19 BB20 BB21 BB25 5J039 BC01 BC04 KK01 KK10 KK17 KK18 KK20 KK22 KK24 MM04 MM06 NN01
Claims (5)
- 【請求項１】交流結合コンデンサを介してクロックパル
スを入力する反転増幅器と、前記反転増幅器の入出力間
に設けられ、前記反転増幅器の出力振幅を正負対称に制
限する非線形リミッタ素子と、前記反転増幅器の電源側
端子と電源母線間および接地側端子と接地母線間にそれ
ぞれ接続される第１と第２の限流インピーダンスとを具
備することを特徴とする波形整形装置。 - 【請求項２】クロックパルスを発生するクロック発振器
と、前記クロックパルスを交流結合コンデンサを介して
入力する高入力インピーダンスの反転増幅器と、前記反
転増幅器の入出力間に帰還素子として設けられ、前記反
転増幅器の出力振幅を正負対称に制限する逆並列接続さ
れたダイオードと、前記反転増幅器の電源側端子と接地
側端子にそれぞれ接続され給電電流を制限する第１と第
２の限流インピーダンスとを具備することを特徴とする
波形整形装置。 - 【請求項３】クロックパルスを発生するリングカウンタ
と、前記クロックパルスを交流結合コンデンサを介して
入力するインバータアンプと、前記インバータアンプの
入出力間に設けられ、前記インバータアンプの出力振幅
を正負対称に制限する非線形リミッタ素子と、前記イン
バータアンプの電源側端子と電源母線間および接地側端
子と接地母線間にそれぞれ接続され、制御電流によって
インピーダンス値を調整できる第１と第２の定電流回路
とを具備することを特徴とする波形整形装置。 - 【請求項４】制御電流によって出力するクロックパルス
の周波数を可変にできる複数の定電流回路を含むリング
カウンタと、前記リングカウンタのクロックパルスを交
流結合コンデンサを介して入力するインバータアンプ
と、前記インバータアンプの入出力間に帰還素子として
設けられ、前記インバータアンプの出力振幅を正負対称
に制限する逆並列接続されたダイオードと、前記インバ
ータアンプの電源側端子と電源母線間および接地側端子
と接地母線間にそれぞれ接続され、制御電流によってイ
ンピーダンス値を調整できる第１と第２の定電流回路と
を具備し、前記リングカウンタを構成する定電流回路と
前記第１と第２の定電流回路の制御電流を連動して調節
することを特徴とする波形整形装置。 - 【請求項５】請求項１記載の波形整形装置を複数段だけ
縦属接続して構成したことを特徴とする波形整形装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30691998A JP3584757B2 (ja) | 1998-10-28 | 1998-10-28 | 波形整形装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30691998A JP3584757B2 (ja) | 1998-10-28 | 1998-10-28 | 波形整形装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000134069A true JP2000134069A (ja) | 2000-05-12 |
| JP3584757B2 JP3584757B2 (ja) | 2004-11-04 |
Family
ID=17962856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30691998A Expired - Fee Related JP3584757B2 (ja) | 1998-10-28 | 1998-10-28 | 波形整形装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3584757B2 (ja) |
-
1998
- 1998-10-28 JP JP30691998A patent/JP3584757B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3584757B2 (ja) | 2004-11-04 |
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