KR101819133B1 - 반도체 모듈의 형성 방법 및 이에 의해 형성된 반도체 모듈 - Google Patents

반도체 모듈의 형성 방법 및 이에 의해 형성된 반도체 모듈 Download PDF

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Abstract

반도체 모듈의 형성 방법을 제공한다. 본 발명의 실시 예들에 따른 반도체 모듈은 서포트 기판에 접착성을 갖는 고분자 물질막을 상기 서포트 기판에 형성하는 것, 상기 서포트 기판에 상기 고분자 물질막을 이용하여 반도체 칩을 접착시키는 것, 상기 서포트 기판에 접착된 반도체 칩을 플렉서블 패널(10)에 본딩하는 것 및 상기 서포트 기판을 제거하는 것을 포함할 수 있다.

Description

반도체 모듈의 형성 방법 및 이에 의해 형성된 반도체 모듈{METHODS OF FORMING SEMICONDUCTOR MODULES AND SEMICONDUCTOR MODULES FORMED OF THE SAME}
본 발명은 반도체 모듈의 형성 방법 및 이에 의해 형성된 반도체 모듈에 관한 것으로 더욱 상세하게는, 플렉서블 패널을 포함하는 반도체 모듈의 형성 방법 및 이에 의해 형성된 반도체 모듈에 관한 것이다.
최근 휴대폰, 노트북 등의 전자 제품에서 제품의 경량화, 소형화 및 저렴한 가격에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해서 전자 제품 내에 사용되는 반도체 모듈의 소형화 및 경량화가 요구되고 있을 뿐만 아니라, 반도체 모듈의 제조 원가를 줄이는 것이 요구된다.
최근 저가의 반도체 모듈 및 소형화 및 경량화된 반도체 모듈을 구현하기 위한 다양한 연구들이 수행되고 있다.
본 발명의 실시 예들이 해결하고자 하는 일 기술적 과제는 신뢰성이 개선된 반도체 모듈의 형성 방법 및 이에 의해 형성된 반도체 모듈을 제공하는데 있다.
본 발명의 실시 예들이 해결하고자 하는 다른 기술적 과제는 제조 원가를 줄일 수 있는 반도체 모듈의 형성 방법 및 이에 의해 형성된 반도체 모듈을 제공하는데 있다.
본 발명의 실시 예들이 해결하고자 하는 또 다른 일 기술적 과제는 소형화 및 경량화에 최적화된 반도체 모듈의 형성 방법 및 이에 의해 형성된 반도체 모듈을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 모듈의 형성 방법이 제공된다. 본 발명의 일 실시 예에 따른 반도체 모듈의 형성 방법은 서포트 기판에 접착성을 갖는 고분자 물질막을 상기 서포트 기판에 형성하는 것, 상기 서포트 기판에 상기 고분자 물질막을 이용하여 반도체 칩을 접착시키는 것, 상기 서포트 기판에 접착된 반도체 칩을 플렉서블 패널에 본딩하는 것 및 상기 서포트 기판을 제거하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 반도체 칩의 강도(stress)는 350Mpa 이상일 수 있다.
일 실시 예에 따르면, 상기 서포트 기판에 반도체 칩을 접착시키는 것은, 복수의 반도체 칩들을 상기 서포트 기판에 접착시키는 것 및 상기 서포트 기판 및 상기 고분자 물질막을 커팅하여 상기 복수의 반도체 칩들을 서로 분리하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 복수의 반도체 칩들을 상기 서포트 기판에 접착시키는 것은, 상기 복수의 반도체 칩들 및 스크라이브 래인을 포함하는 웨이퍼를 상기 서포트 기판에 접착시키는 것 및 상기 스크라이브 래인을 다이싱하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 서포트 기판을 제거하는 것은, 상기 고분자 물질막에 자외선 조사 공정 또는 열처리 공정을 수행하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 열처리 공정 또는 상기 자외선 조사 공정에 의해서, 상기 고분자 물질막의 경도는 상기 플렉서블 패널을 경도보다 작아질 수 있다.
본 발명의 일 실시 예에 따른 반도체 모듈의 형성 방법은 상기 고분자 물질막을 제거하는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 고분자 물질막 및 상기 서포트 기판은 동일한 공정에 의해서 동시에 제거될 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 모듈이 제공된다. 본 발명의 일 실시 예에 따른 반도체 모듈은 플렉서블 패널, 상기 플렉서블 패널상에 배치되고, 접착성을 갖는 물질을 포함하는 고분자 물질막 및 상기 플렉서블 패널 및 상기 고분자 물질막 사이에 배치되고, 상기 플렉서블 패널에 본딩된 반도체 칩을 포함할 수 있다.
일 실시 예에 따르면, 상기 반도체 칩의 두께는 약 30~50㎛일 수 있다.
일 실시 예에 따르면, 고분자 물질막은 상기 반도체 칩을 보호할 수 있다.
일 실시 예에 따르면, 상기 고분자 물질막은 자외선 조사 공정 또는 열처리 공정에 의해서 경도가 변할 수 있다.
일 실시 예에 따르면, 상기 고분자 물질막의 경도는 상기 플렉서블 패널의 경도보다 작을 수 있다.
일 실시 예에 따르면, 상기 반도체 칩의 강도(stress)는 350Mpa 이상일 수 있다.
일 실시 예에 따르면, 상기 플렉서블 패널은 박막 트랜지스터를 포함할 수 있다.
일 실시 예에 따르면, 상기 플렉서블 패널은 상기 박막 트랜지스터에 전기적으로 연결되는 유기 전계 발광 소자를 포함할 수 있다.
본 발명의 실시 예들에 따르면, 서포트 기판에 반도체 칩을 접착시키고, 상기 접착된 반도체 칩을 플렉서블 패널에 본딩할 수 있다. 따라서, 상기 반도체 칩(100a)의 손상을 최소화하면서 상기 반도체 칩을 플렉서블 패널에 본딩시킬 수 있다. 따라서, 신뢰성이 개선된 반도체 모듈을 구현할 수 있다.
또한, 플렉서블 패널에 직접적으로 반도체 칩을 본딩할 수 있으므로, 소형화 및 경량화에 최적화된 반도체 모듈을 구현할 수 있고, 낮은 제조 원가로 반도체 모듈을 형성할 수 있다.
도1은 본 발명의 일 실시 예에 따른 반도체 모듈의 형성 방법을 설명하기 위한 순서도이다.
도2a 내지 도2d는 본 발명의 실시 예들에 따른 반도체 모듈의 형성 방법을 설명하기 위한 단면도들이다.
도3a는 본 발명의 실시 예들에 따른 반도체 모듈의 형성 방법을 설명하기 위한 사시도이다.
도3b는 본 발명의 실시 예들에 따른 반도체 모듈의 형성 방법을 설명하기 위해서 도3a의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도4a는 본 발명의 일 실시 예에 따른 반도체 모듈을 설명하기 위한 사시도이다.
도4b는 본 발명의 일 실시 예에 따른 반도체 모듈을 설명하기 위해서 도4a의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도5a는 본 발명의 일 실시 예에 따른 반도체 모듈에 포함된 반도체 칩의 물리적 특성을 측정하기 위한 실험 방법을 설명하기 위한 도면이다.
도5b은 도5a의 방법에 의해 측정된 반도체 칩들의 강도(Stress)를 나타내는 그래프이다.
도5c는 도5a의 방법에 의해 측정된 반도체 칩들의 휘는 정도(deflection)를 나타내는 그래프이다.
도6는 본 발명의 실시 예들에 따른 반도체 모듈이 포함된 표시 장치를 설명하기 위한 분해 사시도이다.
도7는 도6의 표시 장치에 포함된 플렉서블 패널의 내부를 나타낸 부분 확대 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도1 및 도2a 내지 도 2d를 참조하여 본 발명의 실시 예들에 따른 반도체 모듈의 형성 방법을 설명한다. 도1은 본 발명의 일 실시 예에 따른 반도체 모듈의 형성 방법을 설명하기 위한 순서도이고, 도2a 내지 도2d는 본 발명의 실시 예들에 따른 반도체 모듈의 형성 방법을 설명하기 위한 단면도들이다.
도1 및 도2a를 참조하면, 서포트 기판(200)에 웨이퍼(100)를 접착시킬 수 있다. 상기 서포트 기판(200)은 상기 웨이퍼(100)를 지지하는 기능을 수행할 수 있다. 상기 서포트 기판(200)은 상기 웨이퍼(100)를 지지하는 기능을 수행해야 하므로, 상기 웨이퍼(100)의 강도보다 상기 서포트 기판(200)의 강도가 클 수 있다. 예를 들어, 상기 서포트 기판(200)의 두께는 상기 웨이퍼(100)의 두께보다 두꺼울 수 있다. 또는, 상기 서포트 기판(200)은 유연성이 작거나 강도가 높은 기판일 수 있다. 예를 들어, 상기 서포트 기판(200)은 실리콘 기판 또는 유리 기판을 포함할 수 있다.
일 실시 예에 따르면, 상기 서포트 기판(200)에 접착되는 상기 웨이퍼(100)는 그라인딩 공정이 수행된 것일 수 있다. 벌크 웨이퍼 내에 복수의 반도체 칩들(100a)을 형성하고, 상기 벌크 웨이퍼에 그라인딩 공정을 수행하여 상기 웨이퍼(100)를 형성할 수 있다. 일 실시 예에 따르면, 상기 웨이퍼(100)의 두께는 30~50㎛일 수 있다.
상기 웨이퍼(100)는 복수의 반도체 칩들(100a)을 포함할 수 있다. 상기 각 반도체 칩(100a)은 집적 회로를 포함할 수 있다. 예를 들어, 상기 반도체 칩(100a)은 구동 집적 회로를 포함할 수 있다. 상기 웨이퍼(100)는 상기 복수의 반도체 칩들(100a) 사이의 스크라이브 래인(100b)을 포함할 수 있다. 상기 스크라이브 래인(100b)에 의해서 상기 복수의 반도체 칩들(100a)이 정의될 수 있다.
일 실시 예에 따르면, 상기 각 반도체 칩(100a)은 상기 반도체 칩(100a)에 포함된 집적 회로와 전기적으로 연결되는 범프(120)를 포함할 수 있다. 일 실시 예에 따르면, 상기 범프(120)는 하나의 반도체 칩(100a) 내에 복수로 제공될 수 있다. 도시되지는 않았지만, 상기 범프(120)가 하나의 반도체 칩(100a) 내에 복수로 제공되는 경우, 상기 반도체 칩(100a) 상에 열들과 행들을 따라 2차원적으로 배열될 수 있다. 상기 범프(120)는 금속을 포함할 수 있다. 예를 들어, 상기 범프(120)는 구리, 니켈, 또는 금을 포함할 수 있다.
상기 서포트 기판(200)에 상기 웨이퍼(100)를 접착시키는 것은 상기 서포트 기판(200)에 고분자 물질막(210)을 형성하는 것(S10) 및 상기 서포트 기판(200)에 상기 고분자 물질막(210)을 이용하여 상기 웨이퍼(100)를 접착시키는 것(S20)을 포함할 수 있다. 상기 고분자 물질막(210)은 접착성을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 고분자 물질막(210)은 에폭시계 접착제, 아크릴계 접착제, 폴리이미드계 접착제, 실리콘계 접착제 또는 이들의 혼합물 중에서 선택된 어느 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 서포트 기판(200)상에 상기 고분자 물질막(210)을 도포하고, 상기 고분자 물질막(210)상에 상기 웨이퍼(100)를 제공한 후, 상기 고분자 물질막(210)을 경화시키는 것에 의해서 상기 서포트 기판(200) 및 상기 웨이퍼(100)를 접착시킬 수 있다. 예를 들어, 상기 고분자 물질막(210)을 경화시키는 것은 열 처리 공정, 자외선 조사 공정 또는 마이크로 웨이브 처리 공정을 수행하는 것을 포함할 수 있다. 이와 달리, 상기 웨이퍼(100) 및/또는 상기 서포트 기판(200)에 물리적인 힘을 가하여 상기 웨이퍼(100)를 상기 서포트 기판(200)에 접착시킬 수 있다.
도2b를 참조하면, 상기 웨이퍼(100)에 다이싱 공정을 수행하는 것에 의해서 상기 웨이퍼(100)에 포함된 상기 복수의 반도체 칩들(100a)을 분리시킬 수 있다. 상기 다이싱 공정은 상기 스크라이브 래인(100b)을 커팅하는 것일 수 있다. 이에 의해서 상기 복수의 반도체 칩들(100a)은 서로 분리되어 상기 서포트 기판(200)에 접착된 형태일 수 있다.
도2a 및 도2b를 참조하여 상술한 것과 달리, 상기 웨이퍼(100)를 다이싱하여 복수의 반도체 칩들(100a)을 분리한 후, 상기 분리된 반도체 칩들(100a)을 상기 서포트 기판(200)에 접착시킬 수 있다. 즉, 도2a에서 설명한 것과 달리, 상기 서포트 기판(200)에 상기 고분자 물질막(210)을 형성하고, 상기 고분자 물질막(210)을 이용하여 서로 분리된 복수의 반도체 칩들(100a)을 상기 서포트 기판(200)에 접착시킬 수 있다. 일 실시 예에 따르면, 상기 서포트 기판(200)에 접착되는 서로 분리된 복수의 반도체 칩들(100a)은 서로 다른 집적 회로들을 포함할 수도 있다.
도1 및 도2c를 참조하면, 상기 고분자 물질막(210) 및 상기 서포트 기판(200)을 커팅할 수 있다(S30). 상기 고분자 물질막(210) 및 상기 서포트 기판(200)이 커팅되어 고분자 물질막 패턴(210a) 및 서포트 패턴(200a)이 형성될 수 있다. 상기 커팅 공정에 의해서 상기 복수의 반도체 칩들(100a)은 각각 분리될 수 있다. 즉, 상기 커팅 공정에 의해서 형성된 각 고분자 물질막 패턴(210a) 및 각 서포트 패턴(200a)은 상기 각 반도체 칩(100a)을 지지하는 기능을 수행할 수 있다.
일 실시 예에 따르면, 상기 도2b를 참조하여 설명한 상기 웨이퍼(100)의 다이싱 공정과 도2c를 참조하여 설명한 상기 고분자 물질막(210) 및 상기 서포트 기판(200)의 커팅 공정은 동시에 수행될 수 있다. 즉, 상기 웨이퍼(100)의 스크라이브 래인(100b)을 따라 상기 웨이퍼(100)와 함께 상기 고분자 물질막(210) 및 상기 서포트 기판(200)을 동시에 커팅할 수 있다.
도1 및 도2d를 참조하면, 상기 커팅 공정에 의해서 분리된 하나의 반도체 칩(100a)을 플렉서블 패널(10)에 본딩시킬 수 있다. 상기 플렉서블 패널(10)은 동일한 두께의 실리콘 기판 또는 유리 기판보다 유연성이 좋을 수 있다. 일 실시 예에 따르면, 상기 플렉서블 패널(10)은 플라스틱 기판을 포함할 수 있다. 예를 들어, 상기 플렉서블 패널(10)은 폴리 카보네이트(Polycarbomate: PC), 폴리이미드(Poiyimide: PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate: PET), 폴리에스터(polyester: PES) 또는 그들의 조합들 중에서 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 플렉서블 패널(10)에 본딩된 하나의 반도체 칩(100a)은 350Mpa보다 큰 스트레스 값을 가질 수 있다. 또한, 상기 본딩된 하나의 반도체 칩(100a)의 휘는 정도는 0.15mm보다 클 수 있다. 예를 들어, 상기 본딩된 하나의 반도체 칩(100a)의 두께는 30~50㎛일 수 있다.
상기 고분자 물질막 패턴(210a) 및 상기 서포트 패턴(200a)이 상기 반도체 칩(100a)을 지지하는 기능을 수행하므로, 상기 플렉서블 패널(10)에 상기 반도체 칩(100a)을 본딩하는 공정을 수행하는 동안 상기 반도체 칩(100a)이 손상되는 것을 최소화할 수 있다.
도시되지는 않았지만, 상기 플렉서블 패널(10)은 전자 회로를 포함할 수 있다. 이 경우, 상기 본딩 공정에 의해서, 상기 플렉서블 패널(10)의 전자 회로와 상기 반도체 칩(100a)의 집적 회로가 상기 범프(120)에 의해서 서로 연결될 수 있다.
도1을 참조하면, 상기 반도체 칩(100a)으로부터 서포트 패턴(200a)을 제거할 수 있다(S50). 일 실시 예에 따르면, 상기 서포트 패턴(200a)을 제거하는 것은 상기 고분자 물질막 패턴(210a)을 연화시키는 것을 포함한다. 예를 들어, 상기 고분자 물질막 패턴(210a)에 자외선 조사 공정 또는 열처리 공정을 수행하여 상기 고분자 물질막 패턴(210a)을 연화시킬 수 있다. 상기 고분자 물질막패턴(210a)이 연화되면, 상기 고분자 물질막(210)의 접착력이 약화될 수 있고, 상기 서포트 패턴(200a)을 제거할 수 있다.
일 실시 예에 따르면, 도3a 및 도3b에 도시된 것처럼, 상기 고분자 물질막 패턴(210a)도 제거될 수 있다. 상기 서포트 패턴(200a)을 제거한 후, 상기 고분자 물질막 패턴(210a)을 제거하기 위한 세정 공정을 더 수행할 수 있다. 이와 달리, 상기 서포트 패턴(200a) 및 상기 고분자 물질막(210)이 동시에 제거될 수도 있다.
이와 달리, 도4a 및 도4b에 도시된 것처럼, 상기 서포트 패턴(200a)만 제거되고, 상기 고분자 물질막 패턴(210a)은 상기 반도체 칩(100a) 상에 유지될 수 있다. 일 실시 예에 따르면, 상기 고분자 물질막 패턴(210a)이 상기 반도체 칩(100a) 상에 유지되는 경우, 상기 고분자 물질막 패턴(210a)은 상기 반도체 칩(100a)이 외부의 힘에 의해서 또는 외부의 물질의 침투에 의해서 손상되는 것이 최소화되도록 상기 반도체 칩(100a)을 보호하는 기능을 수행할 수 있다.
본 발명의 실시 예들에 따르면, 상기 서포트 기판(200)에 고분자 물질막(210)을 이용하여 반도체 칩(100a)을 접착시키고, 상기 서포트 기판(200)에 접착된 반도체 칩(100a)을 플렉서블 패널(10)에 본딩할 수 있다. 따라서, 상기 반도체 칩(100a)을 상기 플렉서블 패널(10)에 본딩하는 과정에서 발생할 수 있는 반도체 칩(100a)의 손상을 최소화할 수 있다. 결과적으로, 신뢰성이 개선된 반도체 모듈을 구현할 수 있다.
또한, 본 발명의 실시 예들에 따르면, 상기 반도체 칩(100a)을 상기 플렉서블 패널(10)에 직접적으로 본딩할 수 있다. 즉, 상기 반도체 칩(100a)과 상기 플렉서블 패널(10)을 연결하기 위한 다른 구조체를 생략할 수 있다. 따라서, 소형화 및 경량화에 최적화된 반도체 모듈을 구현할 수 있고, 낮은 제조 원가로 반도체 모듈을 형성할 수 있다.
이하, 도3a, 도3b, 도4a 및 도4b를 참조하여 본 발명의 일 실시 예들에 따른 반도체 모듈을 설명한다. 도3a는 본 발명의 일 실시 예에 따른 반도체 모듈을 설명하기 위한 사시도이고, 도3b는 도3a의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다. 도4a는 본 발명의 다른 실시 예에 따른 반도체 모듈을 설명하기 위한 사시도이고, 도4b는 도4a의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도3a 및 도3b를 참조하면, 본 발명에 실시 예들에 따른 반도체 모듈은 플렉서블 패널(10)을 포함한다. 상기 플렉서블 패널(10)은 동일한 두께의 실리콘 기판 또는 유리 기판보다 유연성이 좋을 수 있다. 일 실시 예에 따르면, 상기 플렉서블 패널(10)은 상기 플렉서블 패널(10)은 플라스틱 기판을 포함할 수 있다. 예를 들어, 상기 플렉서블 패널(10)은 폴리 카보네이트(Polycarbomate: PC), 폴리이미드(Poiyimide: PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate: PET), 폴리에스터(polyester: PES) 또는 그들의 조합들 중에서 하나를 포함할 수 있다.
도시되지는 않았지만, 상기 플렉서블 패널(10)은 전자 회로를 포함할 수 있다.
본 발명에 따른 반도체 모듈은 상기 플렉서블 패널(10)에 본딩된 반도체 칩(100a)를 포함한다. 상기 반도체 칩(100a)은 집적 회로를 포함할 수 있다. 예를 들어, 상기 반도체 칩(100a)은 구동 집적 회로를 포함할 수 있다. 일 실시 예에 따르면, 상기 반도체 칩(100a)내에 포함된 집적 회로는 상기 플렉서블 패널(10)에 포함된 전자 회로와 연결될 수 있다.
일 실시 예에 따르면, 상기 반도체 칩(100a)은 그것의 두께보다 3배 두꺼운 실리콘 기판보다 유연성이 좋을 수 있다. 구체적으로 설명하면, 상기 플렉서블 패널(10)에 외력이 가해져서 상기 플렉서블 패널(10)이 휠 때, 상기 플렉서블 패널(10)의 휘는 정도에 따라서, 상기 반도체 칩(100a)에 소정의 스트레스가 가해질 수 있다. 상기 반도체 칩(100a)이 깨지지 않고 견딜 수 있는 스트레스의 정도는 상기 반도체 칩(100a)의 두께보다 3배 두꺼운 실리콘 기판이 견딜 수 있는 스트레스의 정도보다 클 수 있다.
일 실시 예에 따르면, 상기 반도체 칩(100a)의 스트레스 값은 350Mpa보다 클 수 있다. 또한, 상기 반도체 칩(100a)의 휘는 정도는 0.15mm보다 클 수 있다. 예를 들어, 상기 반도체 칩(100a)의 두께는 30~50㎛일 수 있다.
일 실시 예에 따르면, 상기 반도체 칩(100a)은 상기 반도체 칩(100a)에 포함된 집적 회로와 전기적으로 연결되는 범프(120)를 포함할 수 있다. 상기 범프(120)에 의해서 상기 반도체 칩(100a)에 포함된 집적회로와 상기 플렉서블 패널(10)에 포함된 전자 회로가 연결될 수 있다. 일 실시 예에 따르면, 상기 범프(120)는 상기 반도체 칩(100a) 내에 복수로 제공될 수 있다. 도시되지는 않았지만, 상기 범프(120)가 상기 반도체 칩(100a) 내에 복수로 제공되는 경우, 상기 반도체 칩(100a) 상에 열과 행을 따라 2차원적으로 배열될 수 있다. 상기 범프(120)는 금속을 포함할 수 있다. 예를 들어, 상기 범프(120)는 구리, 니켈, 또는 금을 포함할 수 있다.
본 발명의 실시 예들에 따른 반도체 모듈은 상기 플렉서블 패널(10)에 직접적으로 본딩된 반도체 칩(100a)을 포함할 수 있다. 즉, 상기 반도체 칩(100a)과 상기 플렉서블 패널(10)을 연결하기 위한 다른 구조체를 생략할 수 있다. 따라서, 소형화 및 경량화에 최적화된 반도체 모듈을 구현할 수 있고, 낮은 제조 원가로 반도체 모듈을 형성할 수 있다.
도4a 및 도4b에 도시된 것처럼, 본 발명의 실시 예들에 따른 반도체 모듈은 상기 반도체 칩(100a) 상에 배치된 고분자 물질막 패턴(210a)을 더 포함할 수 있다. 상기 고분자 물질막 패턴(210a)은 접착성을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 고분자 물질막 패턴(210a)은 에폭시계 접착제, 아크릴계 접착제, 폴리이미드계 접착제, 실리콘계 접착제 또는 이들의 혼합물 중에서 선택된 어느 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 고분자 물질막 패턴(210a)은 자외선 조사 공정 또는 열처리 공정에 의해서 경도가 변할 수 있다. 예를 들어, 상기 고분자 물질막 패턴(210a)에 자외선 조사 공정 또는 열처리 공정을 수행하는 경우, 상기 고분자 물질막 패턴(210a)의 경도가 작아질 수 있다. 일 실시 예에 따르면, 상기 고분자 물질막 패턴(210a)의 경도는 상기 플렉서블 패널(10)의 경도보다 작을 수 있다.
일 실시 예에 따르면, 상기 고분자 물질막패턴(210a)은 상기 반도체 칩(100a)이 외부의 힘에 의해서 또는 외부의 물질의 침투에 의해서 손상되는 것이 최소화되도록 상기 반도체 칩(100a)을 보호하는 기능을 수행할 수 있다.
본 실시 예에 따르면, 상기 반도체 칩(100a) 상에 고분자 물질막 패턴(210a)이 배치되므로, 외부의 힘 또는 외부의 물질의 침투에 의해서 상기 반도체 칩(100a)이 손상되는 것을 최소화할 수 있다. 따라서, 신뢰성이 개선된 반도체 모듈을 구현할 수 있다.
상술된 본 발명에 따른 실시 예들에 포함된 반도체 칩(100a)의 물리적 특성을 측정하기 위해서 도5a에 도시된 방법으로 실험을 하였다. 이하, 도5a 내지 도5c를 참조하여 반도체 칩(100a)의 물리적 특성에 대해서 상세하게 설명한다. 도5a는 반도체 칩의 물리적 특성을 측정하기 위한 실험 방법을 설명하기 위한 도면이고, 도5b는 도5a의 방법에 의해 측정된 반도체 칩들의 스트레스를 나타내는 그래프이며, 도5c는 도5a의 방법에 의해 측정된 반도체 칩들의 휘는 정도(deflection)를 나타내는 그래프이다.
도5a를 참조하면, 한 쌍의 지지부들(2100)상에 반도체 칩(2000)을 놓는다. 상기 한 쌍의 지지부들(2100)은 일 방향으로 W1의 거리만큼 이격되어 배치된다. 상기 한 쌍의 지지부들(2100)상에 놓인 반도체 칩(2000)의 상부에 로드(2200: load)가 장착된다. 상기 장착된 로드(2200)를 이용하여 상기 한 쌍의 지지부들(2100)상에 놓인 반도체 칩(2000)에 소정의 압력을 가하게 되면, 상기 반도체 칩(2000)이 휘게 된다. 이 때, 반도체 칩(2000)의 휘는 정도(W2)는, 반도체 칩(2000)에 소정의 압력을 가하기 전에 반도체 칩의 일 면과 상기 로드(2200)를 이용하여 반도체 칩(2000)에 소정의 압력을 가했을 때, 휘어진 반도체 칩의 일면 사이의 최대 거리이다. 상기 로드(2200)는 소정의 곡률 반경을 갖는 면을 포함할 수 있고, 상기 소정의 곡률 반경을 갖는 면은 상기 반도체 칩(2000)에 직접적으로 접촉된다.
본 실험에서, 실험 예들 1~4 및 비교 예들 1~2에서는 동일한 폭을 갖는 반도체 칩들을 사용하였으며, 서로 다른 두께들을 갖는 반도체 칩들을 사용하였다. 실험 예들1~4 및 비교 예들 1~2에서 사용된 반도체 칩들의 두께는 아래 표1에 나타내었다. 상기 실험 예들 1~4에 사용된 반도체 칩들은 본 발명의 실시 예들에 따른 반도체 모듈에 사용되는 반도체 칩으로써, 본 발명의 실시 예들에 따른 반도체 모듈에 사용되는 반도체 칩의 물리적 특성을 설명하기 위한 실험 예들이다.
실험 예1 실험 예2 실험 예3 실험 예4 비교 예1 비교 예2
두께 100㎛ 이하 150㎛ 200㎛ 250㎛ 300㎛ 400㎛
도5a를 참조하여 설명한 방법을 이용하여 실험 예들 1~4 및 비교 예들 1~2의 반도체 칩들의 강도 테스트를 하였다. 본 실험에서, 반도체 칩들이 놓이는 한 쌍의 지지부들 사이의 거리(W1)는 10mm로 하였다. 또한, 곡률 반경이 3mm이하인 일면을 갖는 로드(load)를 사용하였다. 상기 로드(load)를 이용하여, 반도체 칩들에 1mm/min의 속도로 압력을 가했다.
본 실험에서 실험 예들 1~4 및 비교 예들 1~2의 반도체 칩들이 깨질 때의 힘(F)을 측정하였다. 측정된 힘(F)를 이용하여 반도체 칩들의 스트레스(S)를 아래의 식으로 구하여 도5b의 그래프로 나타내었다.
식: S=3F*W1/2L*d2
F: 반도체 칩들이 깨질 때의 힘(N)
W1: 한 쌍의 지지부들 사이의 거리(10mm)
L: 반도체 칩의 폭(mm)
d: 반도체 칩의 두께(mm)
도5b를 참조하면, 실험 예들 1~4의 반도체 칩들은 350Mpa보다 큰 스트레스 값을 가진다. 이와 달리, 비교 예들 1~2의 반도체 칩들은 350Mpa보다 낮은 스트레스 값을 가진다. 본 발명의 실시 예들처럼, 반도체 칩이 플렉서블 패널에 직접적으로 본딩된 경우, 플렉서브 패널의 휨 현상에 의해 상기 본딩된 반도체 칩에 소정의 스트레스가 가해질 수 있다. 상기 본딩된 반도체 칩이 350Mpa보다 낮은 스트레스 값을 갖는 경우, 플렉서브 패널의 휨 현상에 의해 반도체 칩에 가해지는 스트레스에 의해서 반도체 칩이 깨질 수 있다. 따라서, 플렉서브 패널에 직접적으로 본딩되는 반도체 칩은 적어도 350Mpa보다 큰 스트레스 값을 가진다. 즉, 본 발명에 따른 반도체 모듈에 포함된 반도체 칩(100a)은 350Mpa보다 큰 스트레스 값을 가질 수 있다. 더욱 바람직하게, 본 발명에 따른 반도체 모듈에 포함된 반도체 칩(100a)은 550Mpa보다 큰 스트레스 값을 가질 수 있다.
또한, 본 실험에서 실험 예들 1~4 및 비교 예들 1~2의 반도체 칩들이 깨지기 직전의 휘는 정도(W2)를 측정하였고, 이를 도5c의 그래프로 나타냈다.
도5c를 참조하면, 실험 예들 1~4의 반도체 칩들의 휘는 정도(W2)는 0.15mm 이상이다. 이와 달리 비교 예들 1~2의 반도체 칩들의 휘는 정도(W2)는 0.15mm 이하이다. 본 발명의 실시 예들처럼, 반도체 칩이 플렉서블 패널에 직접적으로 본딩된 경우, 플렉서브 패널의 휨 현상에 의해 상기 본딩된 반도체 칩도 휠 수 있다. 이 경우, 상기 본딩된 반도체 칩의 휘는 정도가 작은 경우, 플렉서브 패널의 휨 현상에 의해서 상기 반도체 칩이 깨질 수 있다. 따라서, 본 발명에 따른 반도체 모듈에 포함된 반도체 칩(100a)의 휘는 정도(W2)는 0.15mm보다 클 수 있다. 더욱 바람직하게는, 본 발명에 따른 반도체 모듈에 포함된 반도체 칩(100a)의 휘는 정도(W2)는 0.4mm보다 클 수 있다.
상술된 본 발명의 실시 예들에 따른 반도체 모듈은 다양한 전자 장치에 사용될 수 있다. 이하, 도6 및 도7을 참조하여 본 발명의 실시 예들에 따른 반도체 모듈을 포함하는 표시 장치(1000)를 설명한다. 도6는 본 발명의 실시 예들에 따른 반도체 모듈이 포함된 표시 장치(1000)를 설명하기 위한 분해 사시도이고, 도7는 도6의 표시 장치(1000)에 포함된 표시 유닛(300)의 플렉서블 패널(10)의 내부를 나타낸 부분 확대 단면도이다.
도6 및 도7을 참조하면, 표시 장치(1000)는 표시 유닛(display unit, 300) 및 수납 유닛(container unit, 500)을 포함할 수 있다. 일 실시 예에 따르면, 상기 표시 유닛(300)은 상술된 본 발명에 따른 반도체 모듈일 수 있다.
상기 표시 유닛(300)은 플렉서블 패널(10) 및 반도체 칩(100a)을 포함할 수 있다. 상기 플렉서블 패널(10)은 입력된 전기적 신호에 대응되는 영상을 표시하는 표시 영역 및 상기 표시 영역 주변의 주변 영역을 포함할 수 있다. 상기 플렉서블 패널(10)의 표시 영역은 매트릭스 형태로 배치된 복수의 화소들(미도시)을 포함할 수 있다. 상기 각 화소는, 도7에 도시된 것처럼, 유기 전계 발광 소자(L), 박막 트랜지스터(T) 및 저장 캐패시터(C1)를 포함할 수 있다. 상기 박막 트랜지스터(T)는 게이트 전극(13)과, 소스 전극(14) 및 드레인 전극(15)을 포함할 수 있다. 또한, 상기 유기 전계 발광 소자(L)는 애노드(anode) 전극(16), 유기 발광층(17) 및 캐소드(cathode) 전극(18)을 포함할 수 있다. 상기 유기 전계 발광 소자(L)의 상기 애노드 전극(16)이 상기 박막 트랜지스터(T) 의 상기 드레인 전극(15)에 연결될 수 있다.
상기 저장 캐패시터(C1)는 상기 박막 트랜지스터(T)와 연결되어 상기 저장 캐패시터(C1)에 저장된 전압과 문턱 전압의 차이의 제곱에 비례하는 출력 전류를 상기 유기 전계 발광 소자(L)로 공급하고, 상기 유기 전계 발광 소자(L)는 출력 전류에 의해 발광할 수 있다.
상기 반도체 칩(100a)은 상기 플렉서블 패널(10)의 주변 영역에 실장될 수 있다. 일 실시 예에 따르면, 상기 반도체 칩(100a)은 상기 플렉서블 패널(10)의 상기 표시 영역에 포함된 화소들에 구동 신호를 전달할 수 있다. 일 실시 예에 따르면, 상기 반도체 칩(100a)은 그것의 두께보다 3배 두꺼운 실리콘 기판보다 유연성이 좋을 수 있다. 일 실시 예에 따르면, 상기 반도체 칩(100a)의 스트레스 값은 350Mpa보다 클 수 있다. 또한, 일 실시 예에 따르면, 상기 반도체 칩(100a)의 휘는 정도는 0.15mm보다 클 수 있다. 예를 들어,상기 반도체 칩(100a)은 30~50㎛일 수 있다.
도4a 및 도4b에 도시된 것처럼, 상기 표시 유닛(300)은 상기 반도체 칩(100a) 상에 배치되는 고분자 물질막 패턴(210a)을 더 포함할 수 있다. 상기 고분자 물질막 패턴(210a)은 상기 반도체 칩(100a)이 외부의 힘에 의해서 또는 외부의 물질의 침투에 의해서 손상되는 것이 최소화되도록 상기 반도체 칩(100a)을 보호하는 기능을 수행할 수 있다.
상기 표시 장치(100)에 포함된 수납 유닛(500)은 탑 새시(top chassis, 510), 몰드 프레임(mold frame, 520) 및 바텀 새시(530)을 포함할 수 있다. 상기 탑 새시(510)는 상기 표시 유닛(300)을 고정시킬 수 있다. 상기 몰드 프레임(520)은 상기 표시 유닛(300)을 수납할 수 있다. 상기 몰드 프레임(520)은 바닥면 및 바닥면의 가장자리로부터 수납 공간을 형성하도록 연장된 측면을 포함하며, 합성 수지 재질로 이루어질 수 있다.
상기 몰드 프레임(520)은 금속 재질로 이루어진 바텀 새시(530)에 수납될 수 있다. 바텀 새시(530)는 바닥판 및 바닥판의 가장자리로부터 수납 공간을 형성하도록 연장된 측판을 포함할 수 있다.
상술된 표시 장치(1000)의 표시 유닛(300)에서 반도체 칩(100a)은 상기 플렉서블 기판(10)의 주변 영역에 직접적으로 실장될 수 있다. 따라서, 상기 반도체 칩(100a)을 상기 플렉서블 기판(10)에 연결하기 위한 다른 구조체를 생략할 수 있다. 따라서, 소형화 및 경량화에 최적화된 표시 장치(1000)를 구현할 수 있다. 또한, 상기 고분자 물질막 패턴(210a)이 외부의 힘 또는 외부의 물질의 침투에 의해서 상기 반도체 칩(100a)이 손상되는 것을 최소화할 수 있으므로, 신뢰성이 개선된 표시 장치(1000)를 구현할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 플렉서블 패널
100a: 반도체 칩
200: 서포트 기판
200a: 서포트 패턴
210: 고분자 물질막
210a: 고분자 물질막 패턴

Claims (10)

  1. 서포트 기판에 접착성을 갖는 고분자 물질막을 상기 서포트 기판에 형성하는 것;
    상기 서포트 기판에 상기 고분자 물질막을 이용하여 복수의 반도체 칩들을 접착시키는 것;
    상기 서포트 기판 및 상기 고분자 물질막을 커팅하여 상기 복수의 반도체 칩들을 서로 분리하는 것;
    상기 분리된 상기 서포트 기판에 접착된 반도체 칩을 플렉서블 패널에 본딩하는 것; 및
    상기 서포트 기판을 제거하는 것을 포함하는 반도체 모듈의 형성 방법.
  2. 제1항에 있어서,
    상기 복수의 반도체 칩들 각각의 강도(stress)는 350Mpa이상인 반도체 모듈의 형성 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 복수의 반도체 칩들을 상기 서포트 기판에 접착시키는 것은,
    상기 복수의 반도체 칩들 및 스크라이브 래인을 포함하는 웨이퍼를 상기 서포트 기판에 접착시키는 것; 및
    상기 스크라이브 래인을 다이싱하는 것을 포함하는 반도체 모듈의 형성 방법.
  5. 제1항에 있어서,
    상기 서포트 기판을 제거하는 것은,
    상기 고분자 물질막에 자외선 조사 공정 또는 열처리 공정을 수행하는 것을 포함하는 반도체 모듈의 형성 방법.
  6. 제1항에 있어서,
    상기 고분자 물질막을 제거하는 것을 더 포함하는 반도체 모듈의 형성 방법.
  7. 삭제
  8. 제6항에 있어서,
    상기 고분자 물질막 및 상기 서포트 기판은 동일한 공정에 의해서 동시에 제거되는 반도체 모듈의 형성 방법.
  9. 제1항에 있어서,
    상기 복수의 반도체 칩들 각각의 두께는 30 내지 50㎛인 반도체 모듈의 형성 방법.
  10. 삭제
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