KR101817831B1 - 산화아연계 배리스터의 제조 방법 - Google Patents

Abstract

본 발명에 따르면, 산화아연을 주원료로 하고, 그 주원료에 제1 첨가물을 첨가한 배리스터 원료와, 붕규산아연계 유리이며, 제2 첨가물을 첨가한 유리 재료를 혼합한 혼합 재료로부터 배리스터 소체를 형성한다. 그 때, 제1 첨가물 및 제2 첨가물은 배리스터 원료와 유리 재료 양쪽에 첨가되는 소정의 공통 원소를 포함함으로써, 당해 배리스터 소체로부터, 전기적 특성이 우수한 산화아연계 배리스터를 제조한다.

Description

산화아연계 배리스터의 제조 방법{METHOD OF PRODUCING ZINC OXIDE VARISTOR}

본 발명은 예를 들어 전원 노이즈, 뇌(雷) 유도 노이즈 등의 제거에 사용되는 산화아연계 배리스터의 제조 방법에 관한 것이다.

전기 전자 기기의 고주파화, 대용량화에 따라서, 예를 들어 휴대 전화나 자동차 등에 있어서, 전원 노이즈, 각종 서지, 펄스성 노이즈, 정전기 방전(ESD)으로부터 기기의 회로를 보호하고, 또는 동작의 안정성을 확보하기 위한 대책이나, 노이즈 규제에 대한 대응으로서, 산화아연형 적층 칩 배리스터가 사용되고 있다. 그 대표적인 적용예로서, 휴대 전자 기기나 차량 탑재 전자 기기에 있어서의 로드 댐프 서지, 이그니션 서지, 뇌 서지, ESD, 스위칭 서지로부터의 반도체 보호 소자로서의 이용을 들 수 있다.

산화아연 배리스터의 기본 조성으로서, 입성장을 촉진하는 Bi₂O₃이나 입성장을 억제하는 Sb₂O₃이 첨가된다. 또한, 소결 보조제로서 각종 유리 등이 첨가된다. 배리스터는 첨가물이나 그의 첨가량의 조합에 의해, 얻어지는 전기적 특성, 신뢰성이 크게 바뀐다. 예를 들어, 첨가되는 원료의 혼합 비율에 의해 소결 시의 입성장의 편차, 입계 준위라고 하는 더블 쇼트키 장벽의 편차가 발생한다. 그 결과, 배리스터의 기본 특성인 전압 인가 시의 누설 전류, 비직선성을 나타내는 α값, 제한 전압, 나아가 대서지 인가 시의 회로 보호 능력에 큰 차이가 발생하게 된다.

또한, 산화아연 배리스터에 관하여, 서지 내량이나 제한 전압비 등의 전기적 특성의 향상을 도모한 것으로서, 예를 들어 특허문헌 1에 기재된 비스무트계 산화아연 배리스터가 있다.

일본 특허 공개 제2006-245111호 공보

산화아연(ZnO)을 주성분으로 하는 배리스터 소결체에 대해서는, (1) 그레인(ZnO의 결정립)이 균일한 것, (2) 그레인(ZnO)간의 공극이 적은 것, (3) 입계 준위(더블 쇼트키 장벽)가 형성되어 편차가 적은 것, (4) 그레인(ZnO)의 비저항이 작은 것 등의 요건이 만족되는 것이 바람직하다. 그러나, 현 상황에 있어서 이상적인 배리스터를 얻는 것은 어려워, 배리스터의 기본 특성 모두에 있어서 우수한 배리스터를 얻는 것은 곤란하다.

본 발명은 상술한 과제를 감안하여 이루어진 것이며, 그 목적으로 하는 점은, 배리스터의 기본 특성인 누설 전류, 제한 전압 및 임펄스 내량 모두에 있어서 특성을 향상시킨 산화아연계 배리스터의 제조 방법을 제공하는 것이다.

상기한 목적을 달성하여, 상술한 과제를 해결하는 일 수단으로서, 본 발명에 관한 산화아연계 배리스터의 제조 방법은, 산화아연(ZnO)을 주원료로 하고, 그 주원료에 제1 첨가물을 첨가하여 이루어지는 배리스터 원료와, 붕규산아연계 유리이며, 제2 첨가물을 첨가하여 이루어지는 유리 재료를 준비하는 스텝과, 상기 배리스터 원료와 상기 유리 재료를 혼합한 혼합 재료를 제작하는 스텝과, 상기 혼합 재료로부터 산화아연계 배리스터의 배리스터 소체(素體)를 형성하는 스텝을 구비하고, 상기 제1 첨가물 및 상기 제2 첨가물은 상기 배리스터 원료와 상기 유리 재료 양쪽에 첨가되는 소정의 공통 원소를 포함하는 것을 특징으로 한다.

예를 들어, 상기 유리 재료를, 상기 배리스터 원료에 포함되는 산화아연에 대하여 0.5중량부 내지 2.5중량부로 되도록 칭량하여, 상기 배리스터 원료와 혼합하는 것을 특징으로 한다. 또한, 예를 들어 상기 공통 원소는 산화망간(MnO₂), 산화코발트(CoO), 산화크롬(Cr₂O₃) 중 어느 하나의 전이 금속을 포함하는 것을 특징으로 한다. 나아가, 예를 들어 상기 공통 원소는 산화안티몬(Sb₂O₃) 또는 산화알루미늄(Al₂O₃)을 포함하는 것을 특징으로 한다. 또한, 예를 들어 상기 유리 재료는 상기 제2 첨가물 이외의 첨가물로서 산화납(PbO) 또는 산화비스무트(Bi₂O₃)를 포함하는 것을 특징으로 한다.

상술한 과제를 해결하는 다른 수단으로서, 본 발명에 관한 산화아연계 배리스터는, 상기한 산화아연계 배리스터의 제조 방법을 사용하여 제조된 것을 특징으로 한다. 예를 들어, 산화아연계 배리스터의 배리스터 원료는, 산화아연(ZnO) 100mol％에 대하여, 외할(outer percentage)으로 산화붕소(B₂O₃)를 0.1 내지 1.0mol％와, 산화코발트(CoO)를 0.5 내지 1.5mol％와, 산화망간(MnO₂)을 0.5 내지 1.5mol％와, 산화안티몬(Sb₂O₃)을 0.1 내지 1.5mol％와, 산화크롬(Cr₂O₃)을 0.1 내지 1.0mol％와, 붕산(H₃BO₃)을 0.05 내지 1.0mol％와, 상기 배리스터 원료에 포함되는 산화아연(ZnO)에 대한 외할량으로 0.5 내지 2.5중량부의 유리 재료를 포함하는 것을 특징으로 한다. 또한, 예를 들어 상기 유리 재료는 붕규산비스무트아연 복합 유리인 것을 특징으로 한다.

본 발명에 따르면, 배리스터의 기본 특성인 누설 전류, 제한 전압 및 임펄스 내량에 있어서 우수한 특성을 가짐과 동시에, 특성의 편차를 억제할 수 있으므로, 전자 기기 등의 회로 보호 기능 소자로서의 전기적 특성을 대폭 향상시킨 산화아연계 배리스터를 얻을 수 있다.

도 1은 본 발명의 실시 형태예에 관한 산화아연형 적층 칩 배리스터의 제조 공정을 시계열로 나타내는 흐름도이다.
도 2는 본 실시 형태예에 관한 산화아연형 적층 칩 배리스터의 단면 구조를 도시하는 도면이다.

이하, 첨부 도면 및 표를 참조하여, 본 발명에 관한 일 실시 형태예를 상세하게 설명한다. 우선, 본 실시 형태예에 관한 산화아연형 적층 칩 배리스터(이후, 간단히 산화아연 배리스터, 또는 산화아연계 배리스터라고도 함)의 배리스터 소체를 형성하는 각 첨가물(배리스터 원료)에 대하여 설명한다.

(a) 산화아연(ZnO)

본 실시 형태예에 관한 산화아연 배리스터의 주원료인 산화아연(ZnO)은, 결정 구조 내에 인터스티셜(interstitial)한 Zn⁺가 존재하는 n형 반도체 세라믹스이다. 배리스터용의 산화아연으로서는, 통상 입경이 0.4 내지 1.5㎛로 균일한 입자를 사용한다.

(b) 산화비스무트(Bi₂O₃)

산화비스무트는, 산화아연 배리스터에 있어서 입계 형성을 담당하는 물질이다. 740℃ 부근에 공정점을 갖고, ZnO에 고용되어 입계 준위를 형성한다. 기타 원료와의 촉매 작용에 의해 온도는 어긋나지만, 비교적 저온으로부터 액상을 형성하고, 첨가물이나 산소의 운반도 행한다. 또한, 입성장을 촉진하는 효과가 있다. 산화비스무트가 과잉으로 첨가되면, 여분의 Bi상이 소자 표면에 석출되어, 그 편차에 의해 전계가 불균일해져 제한 전압, 임펄스 특성이 열화된다. 또한, 부분적으로 과잉한 입성장을 일으켜, 제한 전압 등의 특성이 열화된다.

(c) 산화안티몬(Sb₂O₃)

산화안티몬은 산화아연 배리스터에 있어서 입성장 억제 효과를 나타낸다. 과산화안티몬, 파이로클로어, 스피넬을 형성하는 과정에서 입성장을 억제하는 결과, 입성장의 균일성이 얻어지고, 그레인의 균일성에 지배되는 제한 전압 특성이 개선된다. 또한, 과잉으로 첨가되면, 얻어지는 파이로클로어나 스피넬 결정부와 입계부의 비저항의 차로부터 전계의 불균일을 초래하여, 제한 전압 특성, 임펄스 내량 특성이 열화된다. 반대로 첨가량이 적으면 입성장의 억제 효과에 편차가 발생하여, 그레인 사이즈가 변동되는 결과, 전계의 불균일을 초래하여, 제한 전압 특성, 임펄스 내량 특성이 열화된다.

(d) 산화코발트, 산화망간, 산화니켈(CoO, MnO₂, NiO)

코발트, 망간, 니켈과 같은 전이 금속 원소는 산화아연 배리스터에 있어서, ZnO에 고용되어 더블 쇼트키 장벽을 형성한다. 각각 가수의 차이, 전자 배치의 차이, 고용 온도의 차이, 이온 반경의 차이로 인하여, 안정된 더블 쇼트키 장벽을 형성하기 위해서는, 1종류 이상의 첨가가 바람직하다. 고용 한계도 전율 고용이 아니기 때문에, 적정한 첨가량은 많은 시험을 되풀이함으로써 결정된다.

또한, 이들의 전이 금속 원소를 과잉으로 첨가하면 미반응 전이 금속이 불순물로서 작용하여, 입성장 억제 효과가 나오기 때문에 그레인의 편차를 일으켜, 제한 전압, 임펄스 내량을 열화시킨다. 반대로 첨가량이 적으면, 충분한 더블 쇼트키 장벽이 형성되지 않는 점에서 더블 쇼트키 장벽의 결함부에 전계가 집중되어 제한 전압, 임펄스 내량이 열화된다.

(e) 산화크롬(Cr₂O₃)

산화크롬은, 산화아연 배리스터에 있어서, 입자 및 결정의 안정화 작용이 있다. 첨가량이 너무 적으면, 이러한 안정화의 효과는 적고, 반대로 첨가가 과잉으로 되면 불순물로서 작용하고, 그레인의 불균일성을 초래하여, 제한 전압, 임펄스 내량이 열화된다.

(f) 붕산, 이산화규소, 산화게르마늄(H₃BO₃, SiO₂, GeO₂) 및 복합 유리

산화아연 배리스터에 있어서, 첨가하는 유리의 조성에 의해 미세한 작용은 바뀌지만, 공통적으로 말할 수 있는 것은, 소성 온도의 저온화에 기여함과 동시에 소결 보조제로서 작용하면서, 또한 입계상을 형성한다. 유리를 과잉으로 첨가하면, 입계 및 소자 표면에 다량으로 석출되어, 누설 전류 특성에는 좋은 결과가 되어도, 큰 임펄스가 입력되었을 때의 열확산 효율이 저하되기 때문에, 임펄스 내량은 열화된다.

또한, 유리의 과잉 첨가에 의해 부분적인 이상 입성장이 일어나, 임펄스 내량 외에 제한 전압 특성도 열화된다. 한편, 유리의 첨가량이 너무 적으면, 소결이 어려워져, 모든 특성의 편차가 일어난다. 또한, 소성 온도가 고온화되어, Bi₂O₃이나 Sb₂O₃의 승화가 일어나, 배리스터의 신뢰성 특성이 열화된다.

(g) 도너 원소(Al₂O₃, B₂O₃)

도너 원소는 산화아연 배리스터에 있어서, 주원료인 ZnO의 저저항화를 재촉하기 때문에, 큰 임펄스가 들어갔을 때에 발생하는 줄 열을 빠르게 확산시키는 효과가 있어, 제한 전압이나 임펄스 내량을 개선한다. 도너 원소를 과잉으로 첨가하면, ZnO와의 사이에서 스피넬을 형성하기 때문에, 이상 입성장이라는 소결 촉진 효과와 함께 입성장 저해 효과가 나타나, 소결 저해 효과의 2면성을 갖는다. 어느 경우든 제한 전압, 임펄스 내량이 열화된다. 한편, 도너 원소의 첨가량이 너무 적으면, 이들 효과는 나타나지 않는다. 단, 부분적으로 저저항화가 일어나기 때문에, 특성의 편차로 이어진다.

이어서, 본 발명의 일 실시 형태예에 관한 산화아연형 적층 칩 배리스터의 제조 방법에 대하여 설명한다. 도 1은 본 실시 형태예에 관한 산화아연형 적층 칩 배리스터의 제조 공정을 시계열로 나타내는 흐름도이다. 또한, 도 2는 도 1에 도시하는 공정에 의해 제조된, 본 실시 형태예에 관한 산화아연형 적층 칩 배리스터의 단면 구조의 일례를 나타내고 있다.

도 1의 스텝 S11에서, 표 1 등에 나타내는 기본 조성에 기초하여 산화아연형 적층 칩 배리스터의 원료 분말을 조합한다. 여기에서는, 예를 들어 메디안 평균 입경 3㎛ 정도의 배리스터 원료를 칭량한다. 또한, 단위 배리스터 전압에 따라 입성장 억제 물질을 첨가한다. 또한, 소결 보조제로서 각종 유리를 첨가하지만, 그 유리 재료의 조성과 첨가량에 대해서는 후술한다.

스텝 S12에서는 상기한 스텝 S11에서 칭량한 배리스터 원료를 분쇄·정립한다. 예를 들어, 볼 밀에 의해 10㎜φ의 알루미나 매체를 사용하여 24시간 분쇄하여, 입자를 고르게 한다. 계속되는 스텝 S13에 있어서, 상기 분쇄·정립된 원료 분말을 하소한다. 여기에서는, 900℃에서 열처리를 행하여 반응성이나 입경을 조정한다. 그리고, 스텝 S14에서, 하소 후의 원료 분말을 다시 볼 밀 등에 의해 분쇄하여 입자를 일치시킨다.

스텝 S15에서는, 슬러리를 제작한다. 예를 들어, 상기한 혼합물에 중합도 300의 폴리비닐부티랄(PVB), 프탈산에스테르계 가소제, 폴리카르복실산계 분산제, PEG＃600의 이형재, 에탄올/톨루엔계 희석 용제를 첨가하여 슬러리를 제작한다. 그리고, 스텝 S16에 있어서, 스텝 S15에서 제작한 슬러리로부터 시트를 제작한다. 여기에서는, 닥터 블레이드에 의해 성막하여, 예를 들어 10 내지 100㎛ 정도의 그린 시트를 제작한다. 또한, 그린 시트의 두께를 가변으로 하여, 저압, 중압, 고압의 배리스터를 제작할 수 있다.

계속되는 스텝 S17에 있어서, 예를 들어 Pt, Pd, Ag/Pd 등의 전극 페이스트를 사용하여 내부 전극 패턴을 인쇄한다. 예를 들어, 배리스터의 단면 구조인 도 2에 도시한 바와 같이, 내부 전극(3)의 층수를 6층으로 겹쳐, 핫 프레스 등으로 열 압착하고, 적층한다. 계속되는 스텝 S18에서 다이싱을 행한다. 다이싱으로서, 적층 그린 시트를 소정의 제품 사이즈(예를 들어, 3216사이즈)에 맞게 절삭한다.

스텝 S19에서는, 다이싱 후의 적층체를, 예를 들어 온도 500℃에서 10시간 유지하거나 하여, 탈결합제를 행한다. 다음 스텝 S21에서, 예를 들어 950 내지 1300℃에서 5시간, 소성을 행하고, 이어지는 스텝 S22에서, 소성체를 700℃에서 어닐링 처리한다. 또한, 스텝 S23에 있어서, 예를 들어 Ag 페이스트, 또는 Ag/Pd 페이스트로 단자 전극(도 2의 외부 전극(5a, 5b))을 형성하고, 소정 온도에서 베이킹한다.

스텝 S24에 있어서, 스텝 S23에서 형성된 외부 전극(5a, 5b)에, 예를 들어 Ni층, Sn층의 순서대로 전해 도금에 의해 도금을 실시한다. 그리고, 계속되는 스텝 S25에 있어서, 배리스터 전압, 누설 전류 등의 전기적 특성을 검측하고, 최종 제품으로서의 산화아연형 적층 칩 배리스터를 완성한다.

이어서, 본 실시 형태예에 관한 산화아연형 적층 칩 배리스터에 대하여 상세하게 설명한다. 여기에서는, 기본 조성으로서의 배리스터 원료와 그 첨가량이 상이한 산화아연형 적층 칩 배리스터의 샘플을 제작하고, 그 샘플에 대하여, 배리스터의 기본 특성인 3가지 특성(후술하는 누설 전류, 제한 전압, 임펄스 내량)을 측정했다.

본 실시 형태예에 관한 산화아연계 배리스터의 제조 방법에 의해 제작한 배리스터의 각 샘플에 대한 평가 항목(배리스터 특성)과, 그 측정 방법은 이하와 같다.

(A) 누설 전류

누설 전류란, 통상 최대 허용 회로 전압 인가 시에 흐르는 전류를 나타낸다. 배리스터의 누설 전류 평가에서는, 배리스터의 사용 시에 연속하여 인가될 수 있는 전압 환경 하에서, 어느 정도의 전류 손실이 발생하는지를 본다. 누설 전류는 적을수록 바람직하고, 누설 전류가 크면 열화 고장이 일어나기 쉽기 때문에, 누설 전류가 작은 배리스터는 장기 수명이라는 점에서도 우수하다.

누설 전류를 낮게 억제하기 위해서는, 입계에 형성되는 더블 쇼트키 장벽의 균질성이 중요해진다. 동시에 입계의 액상 정(晶)이 얻어지면 고저항화되기 때문에 바람직하다. 본 실시 형태예에 관한 산화아연형 적층 칩 배리스터에 관한 누설 전류의 평가에서는, 배리스터 전압을, 1mA의 전류를 흘렸을 때에 발생하는 전압을 판독함으로써 측정하고, 누설 전류에 대해서는, 가혹한 조건인 배리스터 전압의 0.9자리의 전압을 인가했을 때에 흐르는 전류값을 측정했다.

(B) 제한 전압

상기한 바와 같이 배리스터 전압이란, 1mA의 전류가 흘렀을 때에 출현하는 전압 V_1mA인 것에 대하여, 배리스터의 제한 전압이란, 1A, 2A, 10A 정도라고 한 비교적 큰 전류가 흘렀을 때의 배리스터 전압이다. 배리스터는, 보호하고 싶은 부품과 병렬로 접속되고, ESD 등의 어떠한 이유로 발생한 이상 고전압의 고전압부를 커트하여 회로를 보호한다. 이렇게 전압을 낮게 억제하는 기능을 나타내는 제한 전압은, 그 값이 낮을수록 회로 전압, 보호 부품에 가해지는 부하가 줄어드는 것을 나타내고 있다.

배리스터에 있어서 제한 전압을 낮게 억제하는 특성을 내기 위해서는, 소결체의 ZnO 입자 사이즈의 균일화를 진행시킬 필요가 있다. 이에 의해, 인가되는 부하 전압의 전계가 배리스터 전체에 분산되어, 제한 전압이 낮게 억제된다. 본 실시 형태예에 관한 산화아연형 적층 칩 배리스터의 제한 전압은, 2A의 전류를 인가했을 때에 발생한 전압의 측정 결과이다. 또한, 이하에 나타내는 평가에서는, 발생 전압의 예측값과 배리스터 전압의 비, 즉 제한 전압비(V_2A/V_1mA)로서 나타낸다.

(C) 임펄스 내량

임펄스 내량이란, 뇌 서지, 차량 탑재의 모터 서지, 이그니션 서지와 같은 고전압/대전류 펄스가 들어왔을 때의 내량을 나타내고 있다. 임펄스 내량을 향상시키기 위해서는, 배리스터의 기본 구성인 그레인과 그레인 바운더리 양쪽에서의 대응이 필요해진다. 우선, 그레인은 저저항화를 도모하여, 입력된 대전류가 그레인 바운더리에서 줄 열로 변하는 그 열을 빠르게 벌크 전체에 확산시켜, 1입계의 파괴를 방지하는 것이 요망된다.

한편, 그레인 바운더리는, 더블 쇼트키 장벽의 높이를 균일화/분산화하여, 돌입해 오는 대전류에 대하여 파괴를 초래하지 않는 것이 중요하다. 우수한 전기적 특성을 갖는 산화아연 배리스터를 얻기 위해서는, 상기한 메커니즘을 고려한 모든 대응이 필요해진다. 본 실시 형태예에 관한 산화아연형 적층 칩 배리스터에서는, 임펄스 내량(2ms 파형)으로서, 2ms 파형의 펄스를 인가했을 때에 발생하는 에너지(J)를 측정했다. 이것은, 배리스터 전압 변화율이 ±10％ 이내에 수용되는 한계 에너지량을 나타내고 있다.

이어서, 본 실시 형태예에 관한 산화아연형 적층 칩 배리스터의 각 샘플에 대하여, 그 재료 조성, 특성의 평가 결과 등에 대하여 구체적으로 설명한다. 여기에서는, 우수한 전기적 특성을 갖는 산화아연형 적층 칩 배리스터의 최적의 재료 조성을 발견하기 위하여, 상기 (a) 내지 (g)에 나타낸 각 첨가물의 효과를 근거로 하여 각종 실험을 행했다. 그리고, 산화아연형 적층 칩 배리스터에 대한 평가로서, (1) 각종 유리의 첨가량과 유리 조성에 의한 효과, (2) 각종 전이 금속 원소의 첨가량과 유리 조성에 의한 효과, (3) 그 밖의 원소 첨가 효과 각각에 대하여 평가를 행했다.

(1) 각종 유리의 첨가량과 유리 조성에 의한 효과 및 그의 평가

산화아연과 유리만으로는 배리스터 특성을 얻지 못하기 때문에, 기본 조성으로서의 배리스터 원료에 각종 유리 재료를 첨가하여 평가를 행했다. 표 1은, 본 실시 형태예에 관한 산화아연형 적층 칩 배리스터의 기본 조성(기본 조성 1이라고 함)으로서의 배리스터 원료(원소·재료)와, 그 첨가량을 나타내고 있다. 또한, 표 1에 있어서, ZnO 이외의 원소의 첨가량은 ZnO 100mol％에 대한 외할의 첨가량이다.

표 2는 산화아연형 적층 칩 배리스터에 사용한 유리 재료이며, 여기에서는, 4개의 조성의 유리 재료(유리 A 내지 D)를 검토했다. 구체적으로는,

(i) 유리 A: SiO₂ 유리

(ii) 유리 B: 붕규산납유리(B₂O₃-SiO₂계)

(iii) 유리 C: 붕규산비스무트 유리(B₂O₃-SiO₂-Bi₂O₃계)

(iv) 유리 D: 붕규산아연 유리(B₂O₃-SiO₂-ZnO계)

의 4 조성의 유리 재료에 대하여 검토했다.

표 3 내지 표 6은, 본 실시 형태예에 관한 산화아연형 적층 칩 배리스터의 배리스터 특성 평가 항목의 평가 결과이다. 각 표에 나타내는 유리의 첨가량은, 배리스터 원료(표 1에 나타내는 기본 조성)에 포함되는 ZnO에 대한 중량비이며, 0.3wt％ 내지 2.9wt％의 첨가량에 대하여 특성 평가 항목의 시험을 행한 결과이다.

표 3 내지 표 6에 나타내는 배리스터 특성 평가 항목의 평가 결과로부터, 유리 A, B, C와 비교하여 유리 D에 대해서는 제한 전압비에 있어서 특성이 향상되어, 다른 항목에 대해서도 밸런스가 좋은 결과를 얻을 수 있다.

유리 재료를 배리스터 원료에 첨가하는 것은, 배리스터의 주원료인 ZnO의 소결 후의 입경(그레인 사이즈)을 균일화하기 위해서이다. 입자의 균일화에 의해 제한 전압 특성이나 서지 내량 특성을 향상시킬 수 있다. 그리고, ZnO를 균일하게 입성장시키기 위해서는, ZnO를 베이스로 한 유리(상기한 유리 D)가 적합한 것이 상기한 실험에 의해 발견되었다.

즉, 실리카 유리 등에서는 반응 활성도가 높기 때문에, ZnO의 반응이 가속적으로 진행되어, 입자를 변동시키게 된다. 한편, ZnO 베이스의 유리는, ZnO가 풍부하기 때문에 ZnO의 반응이 완만해져, 입성장의 편차를 억제하는 효과가 있다. 또한, 유리 재료의 주원료인 ZnO를 유리화하기 위하여, SiO₂, B₂O₃ 등의 붕규산계 유리 성분이 첨가된다. 또한, 유리 A 내지 D에 포함되는 Na₂O, K₂O, CaO는, 유리 재료의 융점을 낮게 하기 위하여 첨가되고, SiO₂의 양에 따라 조정된다. SiO₂의 양이 적은 경우는 첨가가 불필요한 경우도 있다.

여기서, 유리 재료로의 첨가물로서, 배리스터 원료에 포함되는 원소와의 관계에 있어서, 한층 더한 특성 향상을 위하여 바람직한 유리 재료에 대하여 검토한 결과를 설명한다.

<산화납, 산화비스무트(PbO, Bi₂O₃)>

유리 재료로의 첨가물로서의 PbO, Bi₂O₃은, ZnO의 입계 구성 물질로서 배리스터 원료에 포함되는 Bi₂O₃의 분포, 농도차를 억제하여, 공존시킬 수 있다. 또한, 이들의 첨가물은, 유리의 유동성에 영향을 준다. PbO나 Bi₂O₃을 배리스터 원료에 첨가함과 동시에, 유리 재료에도 첨가해 둔다. 또한, PbO, Bi₂O₃의 일부를 유리화하고 나서 배리스터 원료에 첨가함으로써, 과잉한 반응을 억제할 수 있다. 무연의 요구에 대해서는, Bi₂O₃을 선택한다.

또한, 본 실시 형태예에 있어서의 유리화란, 베이스가 되는 재료와 첨가물을, 바람직하게는 유리의 융점 이상(예를 들어, 1000℃ 이상)에서 열처리한 상태를 의미한다. 이에 의해, 개개의 첨가물의 반응성을 억제할 수 있다.

<산화안티몬, 산화알루미늄(Sb₂O₃, Al₂O₃)>

유리 재료로의 첨가물로서의 Sb₂O₃이나 Al₂O₃은 ZnO의 입성장을 제어한다. 이것을 배리스터 원료에 첨가함과 동시에, 유리 재료에도 첨가한다. 또한, 일부를 유리화하고 나서 배리스터 원료에 첨가함으로써, 미리 배리스터 원료에 첨가된 Sb₂O₃과 상용 공존시킬 수 있다. 또한, Sb₂O₃, Al₂O₃은 본원의 특허 청구 범위에 기재한 공통 원소에 상당한다.

<산화망간, 산화코발트, 산화크롬(MnO₂, CoO, Cr₂O₃)>

유리 재료로의 첨가물로서의 MnO₂, CoO, Cr₂O₃은 입계를 제어하고, ZnO에 고용되어 가는 전이 금속군이며, 특히 반응성이 좋은 원소이다. 이들 첨가물 모두 또는 어느 하나를, 배리스터 원료와 유리 재료 양쪽에 첨가해 둔다. 또한, 일부를 유리화하여 배리스터 원료에 첨가함으로써, 과잉한 반응을 억제하여, 산화아연의 성능을 조정할 수 있다. 또한, MnO₂, CoO, Cr₂O₃은 본원의 특허 청구 범위에 기재한 공통 원소에 포함되는 전이 금속에 상당한다.

(2) 각종 전이 금속 원소의 첨가량과 유리 조성에 의한 효과 및 그의 평가

산화아연과 전이 금속만으로는 배리스터 특성을 얻지 못하기 때문에, 기본 조성으로서의 배리스터 원료에 각종 전이 금속 원소를 첨가하여 평가를 행했다. 표 7은, 산화아연형 적층 칩 배리스터의 기본 조성 2로서의 배리스터 원료(원소·재료)와, 그 첨가량을 나타내고 있다. 또한, 표 7에 있어서, ZnO 이외의 원소의 첨가량은 ZnO 100mol％에 대한 외할의 첨가량이다.

여기에서는, 상기한 기본 조성 2에 이하의 원소를 첨가하고, 효과 시험을 행했다.

(i) 산화코발트(CoO) 단독

(ii) 산화망간(MnO₂) 단독

(iii) 산화코발트(CoO)와 산화망간(MnO₂)의 복합

상기 전이 금속 원소의 첨가에 의한 효과의 검토 결과를, 표 8 내지 표 12에 나타낸다. 또한, 표 8 내지 표 12의 어느 경우든, 전이 금속 원소의 첨가량은 ZnO 100mol％에 대한 외할량이다.

표 8은 기본 조성 2에 산화코발트(CoO)를 첨가한 효과를 나타내고 있다. 평가의 결과, CoO를 첨가한 경우, 제한 전압비, 임펄스 내량에 있어서, 특히 CoO의 첨가량이 0.5 내지 1.5mol％의 범위(표 중, 이중선으로 둘러싼 범위)에 있어서 좋은 결과가 얻어지는 것이 확인되었다.

표 9는 기본 조성 2에 산화망간(MnO₂)을 첨가한 효과를 나타내고 있다. 평가의 결과, 산화망간(MnO₂)을 첨가한 경우, 제한 전압비, 임펄스 내량에 있어서, 특히 0.5 내지 1.5mol％의 범위(표 중, 이중선으로 둘러싼 범위)에서 MnO₂를 첨가함으로써 좋은 결과가 얻어지는 것이 확인되었다.

표 10 내지 표 12는, 기본 조성 2에 산화코발트(CoO)와 산화망간(MnO₂)과 혼합했을 때의 효과를 나타내고 있다. 여기에서는, 그들의 첨가량에 따라 각 평가(누설 전류, 제한 전압, 임펄스 내량의 측정)를 행했다. 즉, 표 10은 누설 전류에 관하여, 표 11은 제한 전압에 관하여, 그리고, 표 12는 임펄스 내량에 관한 검토 결과를 나타내고 있다. 또한, 표 10 내지 표 12의 어느 경우든, 산화코발트(CoO)와 산화망간(MnO₂)의 첨가량은, ZnO 100mol％에 대한 외할의 첨가량이다.

표 10 내지 표 12에 나타내는 결과로부터, 기본 조성 2에 산화코발트(CoO) 0.5 내지 1.5mol％, 산화망간(MnO₂) 0.5 내지 1.5mol％의 범위(표 중, 이중선으로 둘러싼 범위)에서 동시에 조합하여 첨가함으로써, 누설 전류, 제한 전압, 임펄스 내량 특성에 있어서 우수한 특성이 얻어지는 것이 판명되었다.

(3) 그 밖의 원소 첨가 효과 및 그의 평가

여기에서는, 기본 조성으로서의 배리스터 원료에, 그 밖의 원소로서, 입계 형성 물질(산화비스무트(Bi₂O₃)), 입성장 저해 물질(산화안티몬(Sb₂O₃), 산화크롬(Cr₂O₃)), 도너 원소(붕산(H₃BO₃), 산화알루미늄(Al₂O₃))을 첨가한 경우의 효과 및 그의 첨가량을 검토했다.

(3-1) 산화비스무트(Bi₂O₃)의 첨가 및 그의 효과

산화아연과 산화비스무트만으로는 배리스터 특성은 얻지 못하기 때문에, 표 13에 나타내는, 기본 조성으로서의 배리스터 원료(기본 조성 3이라고 함)에 산화비스무트 원소(Bi₂O₃)를 첨가했을 때의 특성 평가 항목에 대하여 시험을 행했다. 또한, 표 13에 있어서, ZnO 이외의 원소의 첨가량은 ZnO 100mol％에 대한 외할의 첨가량이다.

표 13의 기본 조성 3에 산화비스무트 원소(Bi₂O₃)를 첨가했을 때의 특성 평가 결과를, 표 14에 나타낸다. 평가의 결과, 산화비스무트(Bi₂O₃) 0.1 내지 1.0mol％의 범위(표 중 이중선으로 둘러싼 범위)에서 첨가함으로써, 누설 전류, 제한 전압, 임펄스 내량 특성에 있어서 밸런스 좋게 우수한 특성을 얻을 수 있었다.

(3-2) 산화안티몬(Sb₂O₃)과 산화크롬(Cr₂O₃)의 첨가 및 그의 효과

산화아연과 산화안티몬, 산화크롬만으로는 배리스터 특성은 얻지 못하기 때문에, 표 15에 나타내는, 기본 조성으로서 배리스터 원료(기본 조성 4라고 함)에, 입성장 저해 물질로서, 산화안티몬(Sb₂O₃)과 산화크롬(Cr₂O₃)을 조합하여 첨가하여, 그 효과를 평가했다. 또한, 표 15에 있어서, ZnO 이외의 원소의 첨가량은 ZnO 100mol％에 대한 외할의 첨가량이다.

표 16 내지 표 18은 기본 조성 4에 산화안티몬(Sb₂O₃)과 산화크롬(Cr₂O₃)을 조합하여 첨가했을 때의 효과를 나타내고 있다. 즉, 표 16은 누설 전류에 관하여, 표 17은 제한 전압에 관하여, 그리고, 표 18은 임펄스 내량에 관한 검토 결과를 나타내고 있다. 또한, 표 16 내지 표 18에 있어서의 산화안티몬(Sb₂O₃)과 산화크롬(Cr₂O₃) 첨가량은 ZnO 100mol％에 대한 외할의 첨가량이다.

표 16 내지 표 18에 나타내는 평가 결과로부터, 모든 특성에 있어서 우수한 특성을 나타내는 첨가량의 조합은, 산화안티몬(Sb₂O₃) 0.1 내지 1.5mol％, 산화크롬(Cr₂O₃) 0.1 내지 1.0mol％의 범위(표 중, 이중선으로 둘러싼 범위)이며, 그 범위에서, 누설 전류, 제한 전압, 임펄스 내량에 대하여 우수한 특성이 얻어지는 것을 알 수 있다.

(3-3) 도너 원소의 첨가 및 그의 효과

산화아연과 도너 원소만으로는 배리스터 특성은 얻지 못하기 때문에, 표 19에 도시한 바와 같이, 기본 조성으로서의 배리스터 원료(기본 조성 5이라고 함)에, 도너 원소로서 붕산(H₃BO₃), 산화알루미늄(Al₂O₃)을 첨가하여 특성을 평가했다. 또한, 표 19에 있어서, ZnO 이외의 원소의 첨가량은 ZnO 100mol％에 대한 외할의 첨가량이다.

표 20 내지 표 22는 기본 조성 5에 붕산(H₃BO₃), 산화알루미늄(Al₂O₃)을 첨가했을 때의 효과를 나타내고 있다. 구체적으로는, 표 20은 누설 전류에 관하여, 표 21은 제한 전압에 관하여, 표 22는 임펄스 내량에 관한 검토 결과이다. 또한, 표 20 내지 표 22에 있어서의 붕산(H₃BO₃), 산화알루미늄(Al₂O₃)의 첨가량은, ZnO 100mol％에 대한 외할의 첨가량을 나타내고 있다.

표 20 내지 표 22에 나타내는 결과로부터, 모든 특성에 있어서 우수한 특성을 나타내는 첨가의 조합은, 표 20 내지 표 22의 이중선으로 둘러싼 범위 중, 붕산(H₃BO₃) 0.1 내지 1.0mol％, 산화알루미늄(Al₂O₃) 0.001 내지 0.005mol％의 범위이며, 이 범위의 첨가량으로, 누설 전류, 제한 전압 및 임펄스 내량에 있어서 우수한 특성이 얻어졌다.

한편, 산화알루미늄(Al₂O₃)의 첨가 효과는, 붕산(H₃BO₃) 0.1 내지 1.0mol％ 첨가가 전제로 되는 것이 확인되었다. 또한, 산화알루미늄(Al₂O₃)을 첨가하지 않아도, 붕산(H₃BO₃) 0.1 내지 1.0mol％를 첨가함으로써, 우수한 누설 전류 및 제한 전압 특성이 얻어지는 것도 확인되었다.

이상의 검토·평가 결과로부터, 본 실시 형태예에 관한 산화아연형 적층 칩 배리스터의 최적 조성을 조건 짓는 것이 가능해진다. 표 23은 본 실시 형태예에 관한 산화아연형 적층 칩 배리스터의 가장 바람직한 배리스터 원료의 조성이며, 표 24는 최적의 유리 재료의 조성이다. 표 23 중의 유리 재료는, 붕규산비스무트아연 복합 유리인 것이 바람직하고, 표 24는 그 구체적인 조성을 나타내고 있다.

또한, 표 23에 있어서의 원료의 첨가량(유리 재료를 제외함)은, ZnO 100mol％에 대한 외할의 mol％ 표시이며, 유리 재료의 첨가량에 대해서는, 배리스터 원료에 포함되는 ZnO에 대한 외할량이다.

따라서, 표 23 및 표 24에 나타내는 재료 조성을 사용한 배리스터 소체에 의하여 산화아연형 적층 칩 배리스터를 제작함으로써, 우수한 배리스터 특성을 갖는 산화아연 배리스터를 얻을 수 있다. 보다 구체적으로는, 누설 전류에 있어서 2(μA) 이하, 제한 전압비에 있어서 1.70(V_2A/V_1mA) 이하, 임펄스 내량에 있어서 1(J) 이상의 배리스터 특성이 얻어지는 것을 알 수 있다.

이상 설명한 바와 같이, 본 실시 형태예에 관한 산화아연계 배리스터의 제조 방법에서는, 주원료인 산화아연(ZnO)에 제1 첨가물을 첨가한 배리스터 원료와, 제2 첨가물을 첨가한, 붕규산아연계 유리의 유리 재료를 혼합한 혼합 재료를 사용하여 산화아연계 배리스터의 배리스터 소체를 형성하고, 이들 제1 첨가물과 제2 첨가물이 배리스터 원료와 유리 재료 양쪽에 첨가되는 공통된 원소를 포함하는 구성으로 한 것으로, 배리스터의 기본 특성인 누설 전류, 제한 전압 및 임펄스 내량 모두에 있어서 특성을 향상시킨 산화아연계 배리스터를 얻을 수 있다.

즉, 배리스터 원료에 첨가하는 소정의 첨가물 및 그의 첨가량과, 유리 재료에 첨가하는 소정의 첨가물 및 그의 첨가량과, 배리스터 원료와 유리 재료 양쪽에 첨가하는 공통된 원소를 발견하여, 그들을 바탕으로 산화아연계 배리스터로서 최적의 조성을 조건 짓고, 그 재료 조성비로 배리스터 소체를 제작함으로써, 회로 보호 기능이 우수한 전기적 특성을 갖는 산화아연계 배리스터로 할 수 있다.

Claims (6)

1. 산화아연(ZnO)을 주원료로 하고 그 주원료에 제1 산화물을 첨가하여 이루어지는 배리스터 원료와, 붕규산아연계 유리이며 제2 산화물을 첨가하여 이루어지는 유리 재료를 준비하는 스텝과,
   상기 배리스터 원료와 상기 유리 재료를 혼합한 혼합 재료를 제작하는 스텝과,
   상기 혼합 재료로부터 산화아연계 배리스터의 배리스터 소체(素體)를 형성하는 스텝을 구비하고,
   상기 제1 산화물 및 상기 제2 산화물은, 상기 배리스터 원료와 상기 유리 재료 양쪽에 첨가되는 소정의 공통 산화물을 포함하는 것을 특징으로 하는, 산화아연계 배리스터의 제조 방법.
2. 제1항에 있어서, 상기 유리 재료를 상기 배리스터 원료에 포함되는 산화아연에 대하여 0.5중량부 내지 2.5중량부가 되도록 칭량하여, 상기 배리스터 원료와 혼합하는 것을 특징으로 하는, 산화아연계 배리스터의 제조 방법.
3. 제1항 또는 제2항에 있어서, 상기 공통 산화물은 산화망간(MnO₂), 산화코발트(CoO), 산화크롬(Cr₂O₃) 중 어느 1종 이상의 전이 금속을 포함하고, 상기 유리 재료는 해당 공통 산화물을 1.0 내지 5.0중량％ 포함하는 것을 특징으로 하는, 산화아연계 배리스터의 제조 방법.
4. 제1항 또는 제2항에 있어서, 상기 공통 산화물은 산화안티몬(Sb₂O₃) 또는 산화알루미늄(Al₂O₃)을 포함하고, 상기 유리 재료는 해당 공통 산화물을 0.1 내지 1.5중량％ 포함하는 것을 특징으로 하는, 산화아연계 배리스터의 제조 방법.
5. 제1항에 있어서, 상기 유리 재료는 상기 제2 산화물 이외의 산화물로서 산화납(PbO) 또는 산화비스무트(Bi₂O₃)를 1 내지 10중량％ 포함하는 것을 특징으로 하는, 산화아연계 배리스터의 제조 방법.
6. 제1항 또는 제2항에 있어서, 상기 공통 산화물은 미리 일부를 유리화하고 나서 상기 배리스터 원료에 첨가하는 것을 특징으로 하는, 산화아연계 배리스터의 제조 방법.

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