KR101805639B1 - 반도체 필름들의 스트레인 완화된 헤테로에피택시에서의 결함들의 효과적인 종횡비 트래핑을 위한 경사진 트렌치의 이용 - Google Patents

반도체 필름들의 스트레인 완화된 헤테로에피택시에서의 결함들의 효과적인 종횡비 트래핑을 위한 경사진 트렌치의 이용 Download PDF

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스와미나탄 티. 스리니바산
파린 아데니 카자
에롤 안토니오 씨. 산체스
패트릭 엠. 마틴
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본 개시내용의 실시예들은 헤테로에피택셜 성장 필름 내의 전위 밀도를 감소시키는 것, 및 감소된 전위 밀도를 갖는 헤테로에피택셜 필름들을 포함하는 디바이스들에 관한 것이다. 본 개시내용의 실시예들에 따르면, 고 종횡비 트렌치들의 측벽들은, 고 종횡비 트렌치들의 길이를 따라 전파되는 결함들을 포함하여, 고 종횡비 트렌치들 내에 형성되는 결정질 재료에서의 결함들이 기울어진 측벽들에서 종단되는 것을 허용하도록 기울어지거나 경사질 수 있다. 본 개시내용의 실시예들은, 전계 효과 트랜지스터들에서 Ⅲ-Ⅴ족 원소들을 이용하는 고 이동도 채널들과 같이, 마이크로전자 애플리케이션들을 위한 실리콘(Si) 상의 헤테로에피택셜 성장에서 결함들을 감소시키기 위해 이용될 수 있다.

Description

반도체 필름들의 스트레인 완화된 헤테로에피택시에서의 결함들의 효과적인 종횡비 트래핑을 위한 경사진 트렌치의 이용{UTILIZATION OF ANGLED TRENCH FOR EFFECTIVE ASPECT RATIO TRAPPING OF DEFFECTS IN STRAIN-RELAXED HETEROEPITAXY OF SEMICONDUCTOR FILMS}
본 개시내용의 실시예들은 높은 격자 부정합을 갖는 재료들의 헤테로에피택셜 성장에 관한 것이다. 더 구체적으로는, 본 개시내용의 실시예들은 헤테로에피택셜 성장 필름 내의 전위 밀도(dislocation density)를 감소시키는 것, 및 감소된 전위 밀도를 갖는 헤테로에피택셜 필름들을 포함하는 디바이스들에 관한 것이다.
헤테로에피택시, 즉 결정질 기판 또는 상이한 재료의 필름 상의 결정질 필름 성장은 많은 실용적인 애플리케이션을 갖는다. 예를 들어, 실리콘(Si) 상의 게르마늄(Ge) 헤테로에피택시는 전계 효과 트랜지스터들(FET)에서 p 채널로서 이용된다. 그러나, 헤테로에피택시 필름들은, 2가지 상이한 결정질 재료 간의 격자 부정합으로 인해, 전위들(dislocations), 역위상 경계들(anti-phase boundaries) 및 적층 결함들(stacking faults)과 같은 결함들에 취약하다.
종횡비 트래핑(aspect ratio trapping)(ART)이 헤테로에피택시 필름들 내의 결함들을 감소시키기 위해 이용되어 왔다. 종횡비 트래핑에서, 결정질 재료는 깊고 좁은 트렌치들 내에, 즉 고 종횡비 트렌치들 내에 성장되고, 그에 의해 격자 부정합에 의해 야기되는 일부 전위들이 트렌치 벽들에서 종단(terminate)할 수 있고, 따라서 결정질 재료의 활성 영역 내로 성장(running up)하기보다는 고 종횡비 트렌치들 내에 트래핑된다.
그러나, 종래의 종횡비 트래핑은 좁은 트렌치들의 길이를 따라 발생되는 전위들을 종단할 수 없다. 도 1은 종래의 종횡비 트래핑의 구조물(100)을 개략적으로 예시한다. 좁은 트렌치(106)가 유전체 층(104) 내에서 결정질 재료(102) 위에 형성되고, 그에 의해 헤테로에피택시 필름이 좁은 트렌치(106) 내에 형성될 수 있다. 좁은 트렌치(106)는 x 방향을 따라서는 좁고, z 방향을 따라서는 길이가 연장된다. 좁은 트렌치(106)의 바닥(110)에서 노출되는 결정질 재료(102)는 좁은 트렌치(106) 내에서의 게스트 재료(guest material)의 에피택셜 성장을 위한 시드 구조물의 역할을 한다. 헤테로에피택시 동안, 게스트 재료와 결정질 재료(102)의 격자들 간의 부정합에 의해 야기되는 전위들은 바닥(110)으로부터 발생되고 모든 방향을 따라 확장된다. x-y 평면을 따라, 즉 좁은 트렌치(106)의 길이에 수직으로 확장되는 전위들은 측벽들(108)을 만나 종단될 수 있다. 그러나, x-z 평면을 따라, 즉 좁은 트렌치(106)의 길이에 평행하게 확장되는 전위들은 좁은 트렌치(106)의 최상부(112)까지 이어져서, 의도된 활성 영역에 부정적인 영향을 줄 수 있다.
그러므로, 헤테로에피택시 필름 내의 결함들이 감소되는 방법들 및 구조물들이 필요하다.
본 개시내용의 실시예들은 높은 격자 부정합을 갖는 재료들의 헤테로에피택셜 성장에 관한 것이다. 더 구체적으로는, 본 개시내용의 실시예들은 헤테로에피택셜 성장 필름 내의 전위 밀도를 감소시키는 것, 및 감소된 전위 밀도를 갖는 헤테로에피택셜 필름들을 포함하는 디바이스들에 관한 것이다.
일 실시예는 디바이스를 제공하는데, 이 디바이스는 제1 결정질 재료; 및 제1 결정질 재료 위에 형성되는 비결정질 층(non-crystalline layer)을 포함한다. 경사진 트렌치가 비결정질 층을 통해 형성되고, 그에 의해 제1 결정질 재료는 경사진 트렌치의 바닥에 있게 된다. 이 디바이스는 에피택셜 성장에 의해 경사진 트렌치 내에 형성되는 제2 결정질 재료를 더 포함한다. 제1 결정질 재료 및 제2 결정질 재료는 부정합되는 격자 치수들(mismatched lattice dimensions)을 갖는다. 제1 결정질 재료의 최상부 표면 상에서의 경사진 트렌치의 측벽의 투영(projection)은 경사진 트렌치의 바닥보다 더 길다.
본 개시내용의 다른 실시예는 반도체 디바이스를 형성하기 위한 방법을 제공한다. 이 방법은 제1 결정질 재료 위에 비결정질 층을 형성하는 단계; 비결정질 층을 통해 경사진 트렌치를 형성하여 경사진 트렌치의 바닥에서 제1 결정질 재료의 일부를 노출시키는 단계; 및 경사진 트렌치를 채우기 위해 에피택셜 성장에 의해 경사진 트렌치의 바닥으로부터 제2 결정질 재료를 형성하는 단계 - 제1 결정질 재료 및 제2 결정질 재료는 부정합되는 격자 치수들을 가짐 - 를 포함한다.
본 개시내용의 다른 실시예는 반도체 디바이스를 형성하기 위한 방법을 제공한다. 이 방법은 실리콘 함유 결정질 기판 위에 유전체 층을 형성하는 단계; 및 유전체 재료를 통해 경사진 트렌치를 형성하여 경사진 트렌치의 바닥에서 실리콘 함유 결정질 기판의 일부를 노출시키는 단계를 포함한다. 경사진 트렌치의 측벽들과 실리콘 함유 결정질 기판의 최상부 표면 사이의 각도는
Figure 112016113863980-pct00001
미만이고, 여기서 h는 유전체 층의 두께를 표현하고, w는 실리콘 함유 결정질 기판의 최상부 표면을 따른 경사진 트렌치의 폭을 표현한다. 이 방법은 (111) 결정면 방향을 따르는 표면을 생성하기 위해 경사진 트렌치의 바닥에서 노출된 실리콘 함유 결정질 기판을 에칭하는 단계; 및 에피택셜 성장에 의해 경사진 트렌치 내에 Ⅲ족 원소 및 Ⅴ족 원소를 포함하는 결정질 재료를 형성하는 단계를 더 포함한다.
위에서 언급된 본 개시내용의 특징들이 상세하게 이해될 수 있도록, 위에 간략하게 요약된 본 개시내용의 더 구체적인 설명은 실시예들을 참조할 수 있으며, 실시예들 중 일부는 첨부 도면들에 예시되어 있다. 그러나, 본 개시내용은 동등한 효과의 다른 실시예들을 허용할 수 있으므로, 첨부 도면들은 본 개시내용의 전형적인 실시예들만을 예시하며, 따라서 그 범위를 제한하는 것으로 고려되어서는 안 된다는 점에 유의해야 한다.
도 1은 종횡비 트래핑에 의한 종래의 헤테로에피택시를 위한 구조물의 개략적인 예시이다.
도 2는 본 개시내용의 일 실시예에 따른 헤테로에피택시를 위한 경사진 트렌치를 개략적으로 예시한다.
도 3a는 본 개시내용의 일 실시예에 따른 경사진 트렌치를 형성하기 위한 프로세스 챔버의 개략적인 단면도이다.
도 3b는 본 개시내용의 다른 실시예에 따른 경사진 트렌치를 형성하기 위한 프로세스 챔버의 개략적인 단면도이다.
도 4a 내지 도 4d는 본 개시내용의 일 실시예에 따른 경사진 트렌치 내에 헤테로에피택시 필름을 갖는 디바이스를 형성하는 것을 개략적으로 도시한다.
도 5는 본 개시내용의 일 실시예에 따른 대체 에피택시 와이어의 형성을 개략적으로 도시한다.
도 6a 및 도 6b는 본 개시내용의 일 실시예에 따른 에치백에 의한 에피택시 와이어의 형성을 개략적으로 도시한다.
도 7은 본 개시내용의 일 실시예에 따른 헤테로에피택시 성장의 방법의 흐름도이다.
이해를 용이하게 하기 위해서, 가능한 경우에, 도면들에 공통인 동일한 요소들을 지시하는 데에 동일한 참조 번호들이 이용되었다. 일 실시예에 개시된 요소들은 구체적인 언급 없이도 다른 실시예들에서 유익하게 이용될 수 있다고 고려된다.
본 개시내용의 실시예들에 따르면, 고 종횡비 트렌치들의 측벽들은, 고 종횡비 트렌치들의 길이를 따라 전파되는 결함들을 포함하여, 고 종횡비 트렌치들 내에 형성되는 결정질 재료에서의 결함들이 기울어진 측벽들에서 종단되는 것을 허용하도록 기울어지거나 경사질 수 있다. 본 개시내용의 실시예는 헤테로에피택시에 의해 형성되는 임의의 결정질 필름들 내의 결함들을 감소시키기 위해 이용될 수 있다. 예를 들어, 본 개시내용의 실시예들은, 전계 효과 트랜지스터들에서 Ⅲ-Ⅴ족 원소들을 이용하는 고 이동도 채널들과 같이, 마이크로전자 애플리케이션들을 위한 실리콘(Si) 상의 헤테로에피택셜 성장에서 결함들을 감소시키기 위해 이용될 수 있다. 본 개시내용의 실시예들은, 사파이어 상에 형성되는 갈륨 질화물(GaN) 필름, 갈륨 비화물(GaAs) 상에 또는 단결정질 CVD 다이아몬드 상에 또는 이리듐 상에 형성되는 알루미늄 갈륨 인듐 인화물(aluminum gallium indium phosphide)(AlGaInP) 필름과 같은 다른 에피택셜 필름들을 형성하는 데에 또한 이용될 수 있다.
도 2는 본 개시내용의 일 실시예에 따른 헤테로에피택시를 위한 경사진 트렌치(206)를 갖는 구조물(200)을 개략적으로 예시한다. 구조물(200)은 결정질 재료(202)를 포함한다. 결정질 재료(202)는 y-z 평면을 따른 최상부 표면(202a)을 가질 수 있다. 비결정질 층(204)이 결정질 재료(202)의 최상부 표면(202a) 상에 형성될 수 있다. 결정질 재료(202)의 최상부 표면(202a)의 일부를 노출시키기 위해 비결정질 층(204) 내에 경사진 트렌치(206)가 형성된다. 경사진 트렌치(206)는 최상부 표면(202a)의 일부인 바닥(212)과 측벽들(210)에 의해 정의된다. 측벽들(210) 및 바닥(212)은 에지들(203)에서 만난다. 논의의 편의성을 위해, 경사진 트렌치(206)의 각도 α는 측벽들(210)과 바닥(212) 사이의 각도이고, 경사진 트렌치(206)의 폭 w는 에지들(203) 사이의 거리에 의해 정의되고, 경사진 트렌치(206)의 높이 h는 비결정질 재료(204)의 두께에 의해 정의된다. 게스트 결정질 재료(208)가 경사진 트렌치(206) 내에서 바닥(212)으로부터 형성되고, 경사진 트렌치(206)를 채운다. 게스트 결정질 재료(208) 및 결정질 재료(202)는 격자 치수들에 있어서 상이하다. 결정질 재료(202)와 결정질 재료(208) 사이의 격자 치수들의 부정합은 전위들, 역위상 경계들 및 적층 결함들과 같은 결함들이 게스트 결정질 재료(208) 내에 형성되게 한다. 경사진 트렌치(206)의 각도 α, 폭 w 및 높이 h는, 결정질 재료(202)가 게스트 결정질 재료(208)와 접하는 곳인, 경사진 트렌치(206)의 바닥(212)으로부터 개시된 결함들이 경사진 트렌치(206)의 측벽들(210)에서 종단될 수 있도록 선택될 수 있다.
일 실시예에서, 각도 α는, 경사진 트렌치(206)의 길이를 따르는 x-z 평면에 평행한 평면들에서 연장되는 결함들이 경사진 트렌치의 측벽(210)에서 종단하도록 설정된다. 구체적으로, 각도 α 및 폭 w는, y-z 평면 상에서의 측벽(210)의 투영 w'가 경사진 트렌치(206)의 폭 w보다 더 길도록 선택된다:
Figure 112016113863980-pct00002
또는
Figure 112016113863980-pct00003
.
일 실시예에서, 종횡비, 즉 폭에 대한 높이의 비 h/w는, 바닥(212)으로부터 발생되어 x-y 평면에 평행한 평면들을 따라 전파되는 결함들이 측벽들(210)에서 종단할 수 있도록 선택된다. 폭에 대한 높이의 비 h/w는 무단위(unitless)라는 점에 유의해야 한다.
일 실시예에서, 경사진 트렌치(206)의 높이 h는 약 100 나노미터 이하일 수 있다. 경사진 트렌치(206)의 폭 w는 약 20 나노미터 내지 약 40 나노미터일 수 있다. 경사진 트렌치(206)의 각도 α는 약 11도 내지 약 45도일 수 있다. 일 실시예에서, 경사진 트렌치(206)의 각도 α는 약 30도일 수 있다.
결정질 재료(202)는 결정질 재료에 의해 형성되는 기판, 또는 기판 상에 형성되는 결정질 층일 수 있다. 일 실시예에서, 결정질 재료(202)는, 게르마늄(Ge), 탄소(C), 붕소(B), 인(P), 또는 실리콘 재료들과 공동 성장(co-grown), 도핑 및/또는 회합될(associated) 수 있는 다른 알려진 원소들을 포함하는 실리콘 함유 기판일 수 있다.
비결정질 재료(204)는, 실리콘 질화물(SiN), 실리콘 이산화물(SiO2), 실리콘 산질화물(SiON), 또는 유전체 층을 형성하기 위해 이용될 수 있는 다른 적합한 재료들 중 하나 이상을 포함하는 유전체 재료일 수 있다.
게스트 결정질 재료(208)는 경사진 트렌치(206)의 바닥(212) 상의 노출된 결정질 재료(202)로부터 헤테로에피택시에 의해 형성될 수 있다. 게스트 결정질 재료(208)는 2원 또는 3원 Ⅲ-Ⅴ족 원소 중 하나를 포함할 수 있다. Ⅲ족 원소는 갈륨(Ga), 알루미늄(Al) 및 인듐(In)을 포함할 수 있다. Ⅴ족 원소는 질소(N), 인(P) 및 비소(As)를 포함할 수 있다.
구조물(200)은, 전계 효과 트랜지스터들 및 광전자 디바이스들과 같이, 헤테로에피택시 트렌치 재료가 요구되는 임의의 적합한 디바이스들을 형성하는 데에 이용될 수 있다.
구조물(200)의 경사진 트렌치(206)는 방향성 에칭 프로세스에 의해 형성될 수 있다. 일 실시예에서, 경사진 트렌치(206)는, 플라즈마의 입사 각도를 수정하고 수정된 플라즈마를 기판에 지향시킴으로써 형성될 수 있다. 도 3a는 본 개시내용의 일 실시예에 따른 경사진 트렌치들을 형성하기 위한 플라즈마 프로세스 챔버(300)의 개략적인 단면도이다. 플라즈마 프로세스 챔버(300)는 프로세스 용적(302)을 정의하는 챔버 바디(301)를 포함한다. 동작 동안 기판(308)을 지지하기 위해 프로세스 용적(302) 내에 기판 지지체(306)가 배치된다. 플라즈마 프로세스 챔버(300)는, 프로세스 용적(302) 내에서 기판(308) 위에 플라즈마(310)를 발생시키고 유지하기 위한 플라즈마 소스(304)를 더 포함한다.
플라즈마 프로세스 챔버(300)는, 플라즈마(310)를 기판(308)에 지향시키기 이전에 플라즈마(310)의 입사 각도(334)를 수정하기 위한 절연성 수정기(insulating modifier)(320)를 더 포함한다. 일 실시예에서, 절연성 수정기(320)는 2개의 아이솔레이터 플레이트(312, 314)를 포함할 수 있다. 2개의 아이솔레이터 플레이트(312 및 314)는 그 사이에 갭(316)이 형성되도록 위치된다. 일 실시예에서, 2개의 아이솔레이터 플레이트(312, 314)는 상이한 수평 레벨들에 배치될 수 있고, 그에 의해 갭(316)은 기판 표면(326)에 평행한 방향을 따르는 수평 요소(322), 및 기판 표면(326)에 수직인 수직 요소(324)를 포함한다. 절연성 수정기(320)의 갭(316)은 기판(308)에 근접한 플라즈마 시스(plasma sheath)(310a) 부근에 위치된다. 갭(316)은 플라즈마(310)와 플라즈마 시스(310a) 사이의 경계의 형상을 제어하기 위해 플라즈마 시스(310a) 내의 전기장을 수정한다. 갭(316)으로부터 기판(308)으로 끌려가는 플라즈마(310)로부터의 이온 스트림(318)은 각도(334)로 기판(308)에 부딪친다.
이온 스트림(318)의 각도(334)는 기판(308) 상의 프로세스 밴드(328) 상에서의 경사진 트렌치들의 형성을 가능하게 한다. 각도(334)는 형성 중인 경사진 트렌치의 각도와 유사하다. 각도(334)는 갭(316)의 수평 요소(322)와 수직 요소(324)를 조절함으로써 튜닝될 수 있다. 일 실시예에서, 갭(316)의 수평 요소(322)와 수직 요소(324)를 조절하기 위해 아이솔레이터 플레이트들(312, 314)을 각각 이동시키도록 아이솔레이터 플레이트들(312, 314)에 액츄에이터들(330 및 332)이 연결될 수 있다.
기판(308) 및 절연성 수정기(320)는, 프로세스 밴드(328)를 이동시켜 기판(308)에 걸쳐 프로세스 밴드(328)를 스캐닝함으로써 전체 기판(308)을 처리하도록 서로에 대해 이동될 수 있다. 일 실시예에서, 액츄에이터들(330 및 332)은 또한 아이솔레이터 플레이트들(312, 314)을 기판(308)에 대해 이동시켜 프로세스 밴드(328)를 이동시킬 수 있다.
대안적으로, 경사진 트렌치(206)는 이온 빔 에칭 방법, 예를 들어 이온 빔 에칭(ion beam etching)(IBE), 반응성 이온 빔 에칭(reactive ion beam etching)(RIBE) 및 화학 보조 이온 빔 에칭(chemical assisted ion beam etching)(CABIE)에 의해 형성될 수 있다. 도 3b는 본 개시내용의 다른 실시예에 따른 경사진 트렌치를 형성하기 위한 프로세스 챔버(350)의 개략적인 단면도이다. 프로세스 챔버(350)는 프로세스 영역(354)을 정의하는 챔버 바디(352)를 포함할 수 있다. 기판 지지체(356)가 기판(358)을 프로세스 영역(354) 내에 위치시킨다. 프로세스 챔버(350)는 이온 빔 소스(360)를 더 포함한다. 이온 빔 소스(360)는 빗형(combed) 이온 빔(362)을 프로세스 영역(354) 내의 기판(358)을 향하여 지향시킨다. 이온 빔(362)은 중심 축(364)을 따르는 빗형일 수 있다. 기판 지지체(356)는 기판(358)을 기판 축(366)에 수직인 방향으로 위치시킨다. 기판 축(366)은, 이온 빔(362)이 경사진 트렌치들을 생성하기 위해 각도(368)로 기판(358)에 충돌하도록 이온 빔(362)의 중심 축(364)에 대해 각도(368)를 갖는다.
도 4a 내지 도 4d는 본 개시내용의 일 실시예에 따른 경사진 트렌치 내에 헤테로에피택시 필름을 갖는 디바이스(400)를 형성하는 것을 개략적으로 도시한다. 일 실시예에서, 디바이스(400)는 평면형 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 일부일 수 있다. 대안적으로, 디바이스(400)는 FinFET, 즉 소스와 드레인을 접속하는 얇은 핀(fin)을 갖는 전계 효과 트랜지스터의 일부일 수 있다. FinFET의 얇은 핀 또는 MOSFET의 소스와 드레인 사이의 채널은 본 개시내용의 실시예들에 따라 헤테로에피택시에 의해 형성될 수 있다.
도 4a에 도시된 바와 같이, 기판(402)은 기판 위에 형성된 유전체 층(406)을 갖는다. 기판(402)은 결정질 재료로 형성된다. 기판(402)은 실리콘 기판, 또는 게르마늄(Ge), 탄소(C), 붕소(B), 인(P), 또는 실리콘 재료들과 공동 성장, 도핑 및/또는 회합될 수 있는 다른 알려진 원소들을 갖는 실리콘 기판일 수 있다. 일 실시예에서, 이웃 디바이스들 간에 격리를 제공하기 위해 기판(402) 내에 얕은 트렌치 격리(shallow trench isolation)(STI)(404)가 형성될 수 있다. 얕은 트렌치 격리(404)는 실리콘 산화물로부터 형성될 수 있다.
유전체 층(406)은 실리콘 질화물(SiN), 실리콘 이산화물(SiO2), 실리콘 산질화물(SiON), 또는 비결정질 유전체 층을 형성하기 위해 이용될 수 있는 다른 적합한 재료들 중 하나 이상을 포함할 수 있다.
트렌치 패턴(410)이 마스크 층(408) 내에서 유전체 층(406) 위에 형성될 수 있다. 트렌치 패턴(410)은 본 개시내용의 실시예들에 따라 경사진 트렌치들을 형성하기 위해 이용될 수 있다. 마스크 층(408)은 포토레지스트 층 또는 하드마스크 층일 수 있다. 마스크 층(408)은 포토레지스트, 실리콘 산화물, 실리콘 질화물, SOG(silicon on glass), 공형 탄소 층(conformal carbon layer) 및 다른 적합한 재료로 형성될 수 있다.
도 4b에서, 경사진 트렌치들(412)은 경사진 트렌치들(412)의 바닥 표면(414)에서 기판(402)의 일부를 노출시키도록 유전체 층(406)을 통해 형성된다. 바닥 표면(414) 상의 결정질 구조물은 경사진 트렌치(412) 내의 에피택시 성장을 위한 시드의 역할을 할 수 있다. 마스크 층(408)은 경사진 트렌치(412)의 형성 이후에 제거될 수 있다.
경사진 트렌치(412)는 건식 에칭에 의해, 예를 들어 위의 도 3a 또는 도 3b에서 설명된 장치 및 방법에 의해 형성될 수 있다. 일 실시예에서, 에칭 가스의 플라즈마 또는 이온 빔이 기판(402)으로 지향되어, 경사진 트렌치(412)를 형성할 수 있다. 에칭 가스는 SF6, C3F8, CF4, BF3, BI3, N2, Ar, PH3, AsH3, B2H6, H2, Xe, Kr, Ne, He, SiH4, SiF4, GeH4, GeF4, CH4, AsF5, PF3, PF5 또는 이들의 조합을 포함할 수 있다.
본 개시내용의 실시예들에 따르면, 경사진 트렌치(412)의 각도 α와 종횡비는 경사진 트렌치(412)의 상부 부분(412a)으로 결함들이 연장되는 것을 방지하도록 설정된다. 일 실시예에서, 각도 α는
Figure 112016113863980-pct00004
미만이고, 여기서 h는 유전체 층(406)의 두께 또는 경사진 트렌치(412)의 높이이고, w는 경사진 트렌치(412)의 폭이다. 일 실시예에서, 경사진 트렌치(412)의 높이는 약 100nm 이하일 수 있고, 경사진 트렌치(412)의 폭 w는 약 20 나노미터 내지 약 40 나노미터일 수 있다. 경사진 트렌치(412)의 각도 α는 약 11도 내지 약 45도일 수 있다. 일 실시예에서, 경사진 트렌치(412)의 각도 α는 약 30도일 수 있다.
도 4c에서, 에피택셜 성장에 더 바람직한 결정면 배향을 갖는 표면들을 노출시키기 위해 추가의 에칭이 기판(402)에 대해 수행될 수 있다. 예를 들어, 실리콘 결정에 대하여, (111) 결정면 배향은 더 조밀한 패킹 밀도(packing density)를 갖고, 그 위에 에피택셜 필름을 성장시키기가 더 용이하다. 가장 흔한 실리콘 기판은 (100) 결정면 배향을 갖는 것이므로, 경사진 트렌치(412)의 바닥 표면(414)은 (100) 결정면 배향을 가질 가능성이 가장 높다. 도 4c에 도시된 바와 같이, (111) 결정면 배향을 갖는 표면들을 생성하기 위해 v 홈(416)이 기판(402)으로 에칭될 수 있다. v 홈(416)은, 습식 또는 건식 에칭 방법들, 또는 플라즈마 보조 에칭 방법들과 같은 임의의 적합한 에칭 프로세스에 의해 형성될 수 있다.
일 실시예에서, 시드 층(418)이 v 홈(416) 상에 형성될 수 있다. 시드 층(418)은 (111) 결정면 배향을 갖는 표면들을 갖는 v 홈(416)의 양호한 커버리지를 달성하는 능력을 갖는 재료를 포함할 수 있다.
일 실시예에서, Ⅲ-Ⅴ족 결정질이 경사진 트렌치(412) 내에 형성되어야 할 때, 시드 층(418)은 Ⅲ족 원소 또는 Ⅴ족 원소 중 적어도 하나를 포함할 수 있다. 일 실시예에서, Ⅲ족 원소는 갈륨(Ga) 또는 알루미늄(Al)을 포함할 수 있고, Ⅴ족 원소는 비소(As)를 포함할 수 있다. 하나 이상의 Ⅲ족 또는 Ⅴ족 소스 재료가 시드 층(418)을 형성하기 위해 이용될 수 있다. 소스 재료들은 금속 유기 프리커서들 등일 수 있다. 예시적인 Ⅲ족 및 Ⅴ족 소스 재료들은 3급 부틸 인(tertiary butyl phosphorous), 3급 부틸 비소(tertiary butyl arsenic), 트리에틸 안티모니(triethyl antimony), 트리메틸 안티모니(trimethyl antimony), 트리에틸 갈륨(triethyl gallium), 트리메틸 갈륨(trimethyl gallium), 트리에틸 인듐(triethyl indium), 트리메틸 인듐(trimethyl indium), 인듐 염화물(indium chloride), 인듐 인화물(indium phosphide), 갈륨 염화물(gallium chloride), 트리메틸알루미늄(trimethylaluminum) 또는 유기 인산 화합물(organophosphorous compounds)을 포함할 수 있다. 시드 층(418)은, 감압 화학 기상 증착(CVD), 에피택셜 퇴적 또는 임의의 다른 적합한 퇴적 방법과 같은 임의의 적합한 퇴적 방법에 의해 형성될 수 있다.
도 4d에서, 결정질 재료(420)가 경사진 트렌치(412) 내에 형성되어 경사진 트렌치를 채운다. 결정질 재료(420)는 에피택시 퇴적에 의해 형성될 수 있다. 일 실시예에서, 결정질 재료(420)는 2원 또는 3원 Ⅲ-Ⅴ족 재료 중 하나를 포함할 수 있다. 일 실시예에서, 결정질 재료(420)는 인듐, 갈륨 및 비소를 포함할 수 있다.
일 실시예에서, 결정질 재료(420)의 조성은 퇴적 동안 변경될 수 있다. 예를 들어, 2원 또는 3원 Ⅲ-Ⅴ족 원소들의 몰비(molar ratio)는 경사진 트렌치(412)를 채우는 것의 초기 스테이지에서는 결함 발생을 감소시키도록 설정될 수 있고, 경사진 트렌치(412)를 채우는 것의 후기 스테이지에서는 개선된 이동도와 같은 바람직한 디바이스 속성들을 제공하도록 설정될 수 있다.
도 4d에 도시된 바와 같이, 수직선(424)은, 격자 부정합에 의해 야기되는 결함들이 경사진 트렌치(412)의 길이에 평행한 평면에서(종이 내로) 전파될 때 따르는 방향을 개략적으로 예시한다. 수직선(424)은 경사진 트렌치(412)의 측벽들과 교차하고, 이는 결함들이 경사진 트렌치(412)의 측벽들(412b)에서 종단됨을 표시한다. 수평선(422)은 결함들이 도달할 수 있는 최고 레벨을 표시한다. 즉, 수평선(422) 위의 결정질 재료(420)는 격자 부정합으로 인해 발생하는 결함들이 없을 수 있다. 일 실시예에서, 수평선(422) 아래의 결정질 재료(420)는 결함들을 최소화하기 위해 In0 . 3Ga0 . 7As(몰비)를 포함할 수 있고, 수평선(422) 위의 결정질 재료(420)는 개선된 이동도를 위해 In0.53Ga0.47As(몰비)를 포함할 수 있다.
수평선(422) 위의 결정질 재료(420)가 동작 영역으로서 기능하도록 추가의 구조물들이 디바이스(400)에 추가될 수 있다.
대안적으로, 도 5에 도시된 바와 같이, 타겟 디바이스를 위한 동작 영역을 생성하기 위해 추가의 결정질 재료가 결정질 재료(420)로부터 형성될 수 있다. 유전체 재료(502)가, 아마도 화학 기계적 연마 프로세스 이후에, 유전체 재료(406) 및 결정질 재료(420) 위에 형성될 수 있다. 유전체 재료(502)는 실리콘 산화물, 실리콘 질화물 또는 다른 적합한 재료일 수 있다. 바닥 표면(506)에서 결정질 재료(420)의 일부를 노출시키기 위해 좁은 트렌치들(504)이 유전체 재료(502)를 통해 형성될 수 있다. 좁은 트렌치들(504)은 경사진 트렌치들(412)과 정렬되고 실질적으로 수직이다. 좁은 트렌치들(504)은 경사진 트렌치들(412)보다 더 좁다. 다음으로, 결정질 재료(420)와 실질적으로 동일한 격자 치수를 갖는 채널 재료(508)가 좁은 트렌치들(504) 내에서 결정질 재료(420)로부터 형성된다. 채널 재료(508)는 적층 결함들, 스레딩 전위들(threading dislocations) 및 다른 결함들이 실질적으로 없을 수 있다. 일 실시예에서, 유전체 재료(502)는 약 60nm 이하의 두께를 가질 수 있다. 좁은 트렌치들(504)은 약 5nm 내지 약 10nm의 폭을 가질 수 있다.
다른 실시예에서, 도 6a 및 도 6b에 도시된 바와 같이, 디바이스(600)를 형성하기 위해 경사진 트렌치(412) 내의 결정질 재료(420)를 에치백함으로써 채널 재료가 형성될 수 있다. 화학 기계적 연마에 후속하여, 유전체 재료(406) 및 결정질 재료(420)의 평면 표면(602)이 노출된다. 경사진 트렌치(412)의 좁은 범위(narrow stretch)와 중첩하는 마스크(604)가 평면 표면(602) 위에 형성될 수 있다.
도 6b에 도시된 바와 같이, 결정질 재료(420)의 상부 부분 내에 채널 재료(608)를 형성하기 위해 에칭 프로세스가 수행된다. 일 실시예에서, 채널 재료(608)는 이방성 습식 에칭에 의해 형성될 수 있다. 예를 들어, 황산(H2SO4)과 과산화수소(H2O2) 또는 시트르산(C6H8O7)과 과산화수소(H2O2)와 같은 이방성 습식 에칭액이 노출된 최상부 표면(602)에 제공될 수 있다. 에칭 프로세스 이후에, 채널 재료(608)가 새롭게 노출된 평면 표면(606) 위에 연장될 수 있다. 격자 부정합으로부터의 결함들이 실질적으로 없는 결정질 재료(420)의 부분으로부터 채널 재료(608)가 형성되도록 평면 표면(606)은 수평선(422) 위에 있을 수 있다.
도 7은 본 개시내용의 일 실시예에 따른 헤테로에피택시 성장을 위한 방법(700)의 흐름도이다. 방법(700)은 본 개시내용에 따라 경사진 트렌치들을 포함하는 디바이스들을 형성하기 위해 이용될 수 있다.
박스(710)에서, 제1 결정질 재료 위에 비결정질 층이 형성될 수 있다. 제1 결정질 재료는 결정질 기판, 또는 기판 상의 결정질 층일 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 비결정질 재료(204)가 결정질 재료(202) 상에 형성된다. 일 실시예에서, 제1 결정질 재료는 실리콘 또는 도핑된 실리콘일 수 있고, 비결정질 재료는 유전체 재료일 수 있다.
박스(720)에서, 경사진 트렌치는 비결정질 층을 통해 형성되고, 경사진 트렌치의 바닥에서 제1 결정질 재료의 일부를 노출시킬 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 경사진 트렌치(206)는 비결정질 층(204) 내에 형성된다.
경사진 트렌치는 제1 결정질 재료의 노출된 부분으로부터의 에피택셜 성장과 같은 결정질 성장을 위한 경계들을 제공한다. 경사진 트렌치의 각도는, 결정 성장 동안 경사진 트렌치의 바닥으로부터 발생되어 경사진 트렌치의 길이 방향으로의 평면들을 따라 전파되는 결함들이 경사진 트렌치의 기울어진 비결정질 측벽들에서 종단하도록 설정된다. 일 실시예에서, 제1 결정질 재료의 최상부 표면 상에서의 경사진 트렌치의 측벽의 투영은 경사진 트렌치의 바닥보다 더 길다. 추가적으로, 경사진 트렌치는 고 종횡비를 갖는 좁은 트렌치일 수 있고, 그에 의해 경사진 트렌치의 바닥으로부터 발생되어 경사진 트렌치의 폭을 따르는 평면들에서 전파되는 결함들은 경사진 트렌치의 측벽들에서 종단하게 된다.
경사진 트렌치는 임의의 적합한 에칭 방법들에 의해 형성될 수 있다. 일 실시예에서, 경사진 트렌치는 도 3a에 도시된 바와 같이 플라즈마 시스를 수정함으로써 발생되는 경사진 이온 빔에 의해 형성될 수 있다. 다른 실시예에서, 경사진 트렌치는 도 3b에 도시된 바와 같이 기판을 이온 빔 소스에 대해 경사진 위치에 위치시킴으로써 형성될 수 있다.
박스(730)에서, 결정질 성장에 바람직한 제1 결정질 재료에서의 표면을 노출시키기 위해 경사진 트렌치의 바닥에 대해 선택적인(optional) 에칭이 수행될 수 있다. 예를 들어, 도 4c에 도시된 바와 같이, (111) 결정면 배향을 갖는 결정 표면들을 노출시키기 위해 경사진 트렌치의 바닥에 v 홈이 형성될 수 있다. 습식 에칭 방법이 선택적인 에칭을 수행하기 위해 이용될 수 있다.
박스(740)에서, 추가 에피택셜 성장을 위해 경사진 트렌치의 바닥 표면으로부터 시드 층이 형성될 수 있다. 시드 층은 제1 결정질 재료의 노출된 표면의 양호한 커버리지를 달성하는 능력을 갖는 재료를 포함할 수 있다.
박스(750)에서, 에피택셜 성장에 의해 경사진 트렌치 내에 제2 결정질 재료가 형성될 수 있다. 일 실시예에서, 제1 결정질 재료 및 제2 결정질 재료는 상이한 격자 치수들을 갖고, 격자 부정합 때문에 형성 동안 제2 결정질 재료에서 결함들이 발생할 수 있다. 박스(720)에서 논의된 바와 같이, 경사진 트렌치의 측벽들은 격자 부정합에 의해 야기되는 결함들을 포착하여 종단하도록 위치된다. 그 결과, 경사진 트렌치의 최상부 부분 부근의 제2 결정질 재료는 실질적으로 결함이 없고, 따라서 FinFET에서의 핀과 같은 반도체 내의 기능적 구조물로서 이용하기에 바람직하다.
선택적으로(optionally), 기능적 구조물은, 박스(750)에서 설명된 바와 같이, 경사진 트렌치 내의 제2 결정질 재료로부터 추가의 프로세스에 의해 형성될 수 있다. 박스(760)에서, 기능적 구조물은, 제2 결정질 재료를 에칭하는 것 또는 제2 결정질 재료 위에 제3 결정질 재료를 퇴적하는 것 중 어느 하나에 의해 형성될 수 있다. 일 실시예에서, 기능적 구조물은, 타겟 디바이스에서 바람직한 기능을 제공하기 위해 경사진 트렌치 내의 제2 결정질 재료보다 더 좁은 수직 핀 또는 나노 와이어일 수 있다. 일 실시예에서, 제2 결정질 재료의 최상부 부분은, 예를 들어 도 6a 및 도 6b에 도시된 바와 같이, 더 좁은 기능적 구조물을 형성하기 위해 에치백될 수 있다. 다른 실시예에서, 더 좁은 수직 트렌치가 제2 결정질 재료 위에 형성될 수 있다. 제3 결정질 재료는, 예를 들어 도 5에 도시된 바와 같이, 기능적 구조물로서 더 좁은 수직 트렌치 내에 후속하여 형성된다.
위에서는 본 개시내용의 실시예들이 FinFET에서의 에피택셜 핀들의 제조와 관련하여 논의되지만, 본 개시내용의 실시예들은 임의의 적합한 디바이스들 내에 임의의 적용가능한 구조물들을 형성하기 위해 이용될 수 있다. 예를 들어, 본 개시내용의 실시예들은 FinFET 이후의 차세대 디바이스들에서 이용될 수 있는 나노와이어를 형성하기 위해 이용될 수 있다. 나노와이어들은 추가의 프로세스들과 함께 위에서 논의된 실시예들에 따른 경사진 종횡비 트래핑을 이용하여 형성될 수 있다.
전술한 것은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 실시예들 및 추가 실시예들은 그것의 기본 범위로부터 벗어나지 않고서 고안될 수 있으며, 그것의 범위는 이하의 청구항들에 의해 결정된다.

Claims (15)

  1. 헤테로에피택셜 필름을 갖는 반도체 디바이스로서,
    제1 결정질 재료;
    상기 제1 결정질 재료 위에 형성되는 비결정질 층(non-crystalline layer) - 상기 비결정질 층을 통해 경사진 트렌치가 형성되고, 그에 의해 상기 제1 결정질 재료는 상기 경사진 트렌치의 바닥에 있게 됨 -;
    에피택셜 성장에 의해 상기 경사진 트렌치 내에 형성되는 제2 결정질 재료 - 상기 제1 결정질 재료 및 상기 제2 결정질 재료는 부정합되는 격자 치수들(mismatched lattice dimensions)을 갖고, 상기 제1 결정질 재료의 최상부 표면 상에서의 상기 경사진 트렌치의 측벽의 투영(projection)은 상기 경사진 트렌치의 바닥보다 더 긺 -; 및
    상기 경사진 트렌치 위로 연장되는 상기 제2 결정질 재료의 수직 부분 - 상기 제2 결정질 재료의 수직 부분은 상기 경사진 트렌치보다 더 좁은 폭을 가짐 -
    을 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 경사진 트렌치의 측벽과 상기 제1 결정질 재료의 최상부 표면 사이의 각도는
    Figure 112017059859918-pct00019
    미만이고, h는 상기 비결정질 층의 두께를 표현하고, w는 상기 제1 결정질 재료의 최상부 표면을 따른 상기 경사진 트렌치의 폭을 표현하는, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 수직 부분은 에피택셜 성장 후에 상기 제2 결정질 재료를 에칭함으로써 형성되는, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 결정질 재료와 상기 제2 결정질 재료 사이의 계면은 v 홈과 유사한 형상을 갖는, 반도체 디바이스.
  5. 제2항에 있어서,
    상기 각도는 11도 내지 45도인, 반도체 디바이스.
  6. 제2항에 있어서,
    상기 경사진 트렌치의 종횡비 h/w는, 상기 경사진 트렌치의 바닥으로부터 발생되어 상기 경사진 트렌치의 폭에 평행한 평면들을 따라 전파되는 결함들이 상기 경사진 트렌치의 측벽들에서 종단하도록 설정되는, 반도체 디바이스.
  7. 제2항에 있어서,
    상기 제1 결정질 재료는 실리콘 또는 도핑된 실리콘을 포함하고, 상기 제2 결정질 재료는 Ⅲ족 원소 및 Ⅴ족 원소를 포함하는 2원 또는 3원 재료를 포함하는, 반도체 디바이스.
  8. 제5항에 있어서,
    상기 각도는 30도인, 반도체 디바이스.
  9. 제7항에 있어서,
    상기 Ⅲ족 원소는 갈륨(Ga), 알루미늄(Al) 및 인듐(In) 중 하나를 포함하고, 상기 Ⅴ족 원소는 질소(N), 인(P) 및 비소(As) 중 하나를 포함하는, 반도체 디바이스.
  10. 제7항에 있어서,
    상기 비결정질 층은 유전체 재료인, 반도체 디바이스.
  11. 제7항에 있어서,
    상기 비결정질 층의 두께 h는 100nm 미만이고, 상기 경사진 트렌치의 폭 w는 20nm 내지 40nm인, 반도체 디바이스.
  12. 제10항에 있어서,
    상기 유전체 재료는 실리콘 질화물(SiN), 실리콘 이산화물(SiO2), 실리콘 산질화물(SiON) 중 하나를 포함하는, 반도체 디바이스.
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