KR101802523B1 - Organic light emitting display device and manufacturing method of the same - Google Patents

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Abstract

본 발명의 실시예는, 기판; 기판 상에 형성된 트랜지스터부; 트랜지스터부 상에 형성된 하부전극; 하부전극 상에 형성된 유기발광층; 및 유기발광층 상에 형성되며 제1산화물층, 금속층 및 제2산화물층으로 이루어진 상부전극을 포함하며, 상부전극은 일부 영역이 금속층으로만 이루어진 것을 특징으로 하는 유기전계발광표시장치를 제공한다.An embodiment of the present invention is a substrate processing apparatus comprising: a substrate; A transistor portion formed on a substrate; A lower electrode formed on the transistor portion; An organic light emitting layer formed on the lower electrode; And an upper electrode formed on the organic light emitting layer, the upper electrode including a first oxide layer, a metal layer, and a second oxide layer, wherein the upper electrode includes only a metal layer.

Description

유기전계발광표시장치와 이의 제조방법{ORGANIC LIGHT EMITTING DISPLAY DEVICE AND MANUFACTURING METHOD OF THE SAME}TECHNICAL FIELD [0001] The present invention relates to an organic electroluminescent display device and a method of manufacturing the same,

본 발명의 실시예는 유기전계발광표시장치와 이의 제조방법에 관한 것이다.An embodiment of the present invention relates to an organic light emitting display and a method of manufacturing the same.

유기전계발광표시장치에 사용되는 유기전계발광소자는 기판 상에 위치하는 두 개의 전극 사이에 발광층이 형성된 자발광소자이다. 유기전계발광표시장치는 빛이 방출되는 방향에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식 등이 있다. 그리고, 구동방식에 따라 수동매트릭스형(Passive Matrix)과 능동매트릭스형(Active Matrix) 등으로 나누어져 있다.An organic electroluminescent device used in an organic electroluminescent display device is a self-luminous device in which a light emitting layer is formed between two electrodes located on a substrate. The organic light emitting display device may be a top emission type, a bottom emission type or a dual emission type depending on a direction in which light is emitted. It is divided into a passive matrix and an active matrix depending on the driving method.

유기전계발광표시장치의 표시패널에 배치된 서브 픽셀은 스위칭 트랜지스터, 구동 트랜지스터 및 커패시터를 포함하는 트랜지스터부와 트랜지스터부에 포함된 구동 트랜지스터에 연결된 하부전극, 유기 발광층 및 상부전극을 포함하는 유기 발광다이오드를 포함한다.A subpixel disposed on a display panel of an organic light emitting display device includes a transistor including a switching transistor, a driving transistor and a capacitor, a lower electrode connected to a driving transistor included in the transistor portion, an organic light emitting diode .

유기전계발광표시장치는 매트릭스 형태로 배치된 복수의 서브 픽셀에 스캔 신호, 데이터 신호 및 전원 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있다.In the organic light emitting display, when a scan signal, a data signal, a power supply, and the like are supplied to a plurality of subpixels arranged in a matrix form, the selected subpixel emits light, thereby displaying an image.

유기전계발광표시장치 중 일부는 대면적의 표시패널 제작시 발생하는 저항 특성을 극복하기 위하여 표면 플라즈몬 공진(surface plasmon resonance) 현상을 적용한 멀티전극구조를 상부전극으로 이용한다.Some organic electroluminescent display devices use a multi-electrode structure using surface plasmon resonance phenomenon as an upper electrode in order to overcome the resistance characteristic generated when a large-sized display panel is manufactured.

표면 플라즈몬 공진 현상을 적용한 상부전극은 표시영역의 외곽에서 콘택홀을 통해 전원배선과 전기적으로 연결된다. 표면 플라즈몬 공진 현상을 적용한 전극구조는 제1산화물층, 금속층 및 제2산화물층으로 이루어지고, 전원배선의 전극구조는 금속층으로 이루어진다.The upper electrode to which the surface plasmon resonance phenomenon is applied is electrically connected to the power supply wiring through the contact hole at the periphery of the display region. The electrode structure using the surface plasmon resonance phenomenon is composed of a first oxide layer, a metal layer, and a second oxide layer, and the electrode structure of the power supply wiring is made of a metal layer.

표면 플라즈몬 공진 현상을 적용한 상부전극의 하부에 위치하는 제1산화물층과 전원배선을 이루는 금속층은 콘택홀을 통해 전기적으로 연결된다. 이 때문에 산화물층과 금속층 간의 계면에는 쇼트키 베리어(shotty barrier)가 형성된다.The first oxide layer located under the upper electrode to which the surface plasmon resonance phenomenon is applied and the metal layer constituting the power supply wiring are electrically connected through the contact holes. For this reason, a shotty barrier is formed at the interface between the oxide layer and the metal layer.

도 1은 산화물층과 금속층 간에 형성된 쇼트키 베리어에 의한 전류 전압 곡선 그래프이다.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a graph of a current-voltage curve by a schottky barrier formed between an oxide layer and a metal layer. Fig.

위와 같이 전극 간의 구조적인 문제로 쇼토키 베리어가 형성되면 도 1과 같이 이들의 계면 사이에는 높은 콘택 저항이 형성되고, 이로 인하여 전압과 전류의 관계가 일정하게 형성될 수 없다. 따라서, 표면 플라즈몬 공진 현상을 적용한 상부전극 구조로 형성된 종래 유기전계발광표시장치는 전압과 전류의 불균일에 따른 휘도 저하 및 소비전력 증가와 같은 문제를 유발하게 되므로 이의 개선이 요구된다.If a Schottky barrier is formed due to a structural problem between the electrodes as described above, a high contact resistance is formed between the interfaces, as shown in FIG. 1, and the relationship between voltage and current can not be constantly formed. Therefore, the conventional organic light emitting display device formed with the upper electrode structure using the surface plasmon resonance phenomenon causes problems such as a decrease in brightness and an increase in power consumption due to non-uniformity of voltage and current.

상술한 배경기술의 문제점을 해결하기 위한 본 발명의 실시예는, 저항 특성을 극복하기 위하여 표면 플라즈몬 공진 현상을 적용한 상부전극으로 대면적의 표시패널 제작시, 전압과 전류의 관계가 일정하게 형성되도록 상부전극과 전원배선을 이종 또는 동종의 금속층으로만 전기적으로 연결하여 계면의 콘택 저항을 낮추고, 휘도 저하 및 소비전력 증가와 같은 문제를 개선할 수 있는 유기전계발광표시장치를 제공하는 것이다.An embodiment of the present invention for solving the problems of the background art described above is a method of manufacturing a display panel in which a surface plasmon resonance phenomenon is applied to overcome a resistance characteristic, An organic electroluminescent display device capable of electrically connecting an upper electrode and a power supply wiring only to a different or the same type of metal layer to lower the contact resistance of the interface, and to improve problems such as lowered brightness and increased power consumption.

상술한 과제 해결 수단으로 본 발명의 실시예는, 기판; 기판 상에 형성된 트랜지스터부; 트랜지스터부 상에 형성된 하부전극; 하부전극 상에 형성된 유기발광층; 및 유기발광층 상에 형성되며 제1산화물층, 금속층 및 제2산화물층으로 이루어진 상부전극을 포함하며, 상부전극은 일부 영역이 금속층으로만 이루어진 것을 특징으로 하는 유기전계발광표시장치를 제공한다.According to an embodiment of the present invention, there is provided a semiconductor device comprising: a substrate; A transistor portion formed on a substrate; A lower electrode formed on the transistor portion; An organic light emitting layer formed on the lower electrode; And an upper electrode formed on the organic light emitting layer, the upper electrode including a first oxide layer, a metal layer, and a second oxide layer, wherein the upper electrode includes only a metal layer.

기판의 표시영역에 형성된 상부전극은 제1산화물층, 금속층 및 제2산화물층으로 이루어지고, 기판의 비표시영역에 형성된 상부전극은 금속층으로만 이루어질 수 있다.The upper electrode formed in the display region of the substrate may include a first oxide layer, a metal layer, and a second oxide layer, and the upper electrode formed in the non-display region of the substrate may be formed of a metal layer only.

상부전극은 기판의 비표시영역에 위치하는 전원배선과 전기적으로 연결되며, 전원배선과 전기적으로 연결되는 영역이 금속층으로만 이루어질 수 있다.The upper electrode is electrically connected to the power supply wiring located in the non-display area of the substrate, and the area electrically connected to the power supply wiring can be made of only the metal layer.

상부전극과 전원배선은 동종의 금속층 또는 이종의 금속층 간의 접촉으로 전기적인 연결을 이룰 수 있다.The upper electrode and the power supply wiring can be electrically connected to each other by contact between the same metal layer or different metal layers.

전원배선은 기판의 비표시영역에 형성된 데이터배선들을 기준으로 일측 외곽영역 또는 타측 외곽영역 중 선택된 하나의 영역 또는 두 영역에 모두 형성될 수 있다.The power supply line may be formed in one selected area or in two areas of the one outer area or the other outer area based on the data lines formed in the non-display area of the substrate.

다른 측면에서 본 발명의 실시예는, 기판 상에 트랜지스터부를 형성하는 트랜지스터부 형성단계; 트랜지스터부 상에 하부전극을 형성하는 하부전극 형성단계; 하부전극 상에 유기발광층을 형성하는 유기발광층 형성단계; 및 유기발광층 상에 제1산화물층, 금속층 및 제2산화물층으로 이루어진 상부전극을 형성하되, 일부 영역을 금속층으로만 형성하는 상부전극 형성단계를 포함하는 유기전계발광표시장치의 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a transistor portion on a substrate; Forming a lower electrode on the transistor portion; Forming an organic light emitting layer on the lower electrode; And an upper electrode forming step of forming an upper electrode composed of a first oxide layer, a metal layer and a second oxide layer on the organic light emitting layer, and forming a part of the upper electrode only as a metal layer .

상부전극 형성단계는 기판의 표시영역에 제1산화물층, 금속층 및 제2산화물층으로 이루어진 상부전극을 형성하고, 기판의 비표시영역에 금속층으로만 이루어진 상부전극을 형성할 수 있다.The upper electrode forming step may include forming an upper electrode composed of a first oxide layer, a metal layer, and a second oxide layer in a display region of the substrate, and forming an upper electrode composed of a metal layer in a non-display region of the substrate.

상부전극 형성단계는 상부전극이 기판의 비표시영역에 위치하는 전원배선과 전기적으로 연결되도록 형성하되, 전원배선과 전기적으로 연결되는 영역이 금속층으로만 이루어지도록 형성할 수 있다.In the upper electrode forming step, the upper electrode may be formed so as to be electrically connected to the power source wiring located in the non-display area of the substrate, and the area electrically connected to the power source wiring may be formed of only the metal layer.

상부전극과 전원배선은 동종의 금속층 또는 이종의 금속층 간의 접촉으로 전기적인 연결을 이룰 수 있다.The upper electrode and the power supply wiring can be electrically connected to each other by contact between the same metal layer or different metal layers.

상부전극 형성단계는 기판의 표시영역에 대응되는 영역을 노출하는 마스크를 이용하여 제1산화물층 및 제2산화물층을 형성하고, 기판의 비표시영역에 대응되는 영역을 노출하는 마스크를 이용하여 금속층을 형성할 수 있다.In the upper electrode forming step, a first oxide layer and a second oxide layer are formed using a mask exposing a region corresponding to a display region of the substrate, and a mask exposing a region corresponding to a non- Can be formed.

본 발명의 실시예는, 저항 특성을 극복하기 위하여 표면 플라즈몬 공진 현상을 적용한 상부전극으로 대면적의 표시패널 제작시, 전압과 전류의 관계가 일정하게 형성되도록 상부전극과 전원배선을 이종 또는 동종의 금속층으로만 전기적으로 연결하여 계면의 콘택 저항을 낮추고, 휘도 저하 및 소비전력 증가와 같은 문제를 개선할 수 있는 유기전계발광표시장치를 제공하는 효과가 있다.The embodiment of the present invention is an upper electrode to which a surface plasmon resonance phenomenon is applied in order to overcome a resistance characteristic. In manufacturing a large-sized display panel by using a surface plasmon resonance phenomenon, There is an effect of providing an organic electroluminescent display device which can be electrically connected only to a metal layer to lower the contact resistance of the interface, and to improve problems such as decrease in luminance and increase in power consumption.

도 1은 산화물층과 금속층 간에 형성된 쇼트키 베리어에 의한 전류 전압 곡선 그래프.
도 2는 본 발명의 유기전계발광표시장치의 개략적인 블록도.
도 3은 도 2에 도시된 서브 픽셀의 회로 구성 예시도.
도 4는 본 발명의 일 실시예에 따른 유기전계발광표시장치의 개략적인 평면도.
도 5는 본 발명의 일 실시예에 따른 도 4의 A1-A2 영역의 단면도.
도 6은 유기 발광다이오드의 상세 구조도.
도 7은 전원배선의 상세 구조도.
도 8은 본 발명의 다른 실시예에 따른 도 4의 A1-A2 영역의 단면도.
도 9는 본 발명의 다른 실시예에 따른 유기전계발광표시장치의 보호막 구조도.
도 10 내지 도 13은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법을 설명하기 위한 도면.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a graph of a current-voltage curve by a Schottky barrier formed between an oxide layer and a metal layer. FIG.
2 is a schematic block diagram of an organic light emitting display device of the present invention.
FIG. 3 is a diagram illustrating an example of a circuit configuration of the subpixel shown in FIG. 2; FIG.
4 is a schematic plan view of an organic light emitting display according to an embodiment of the present invention.
5 is a cross-sectional view of the region A1-A2 of FIG. 4 according to one embodiment of the present invention.
6 is a detailed structural view of an organic light emitting diode.
7 is a detailed structural view of the power supply wiring.
FIG. 8 is a cross-sectional view of the region A1-A2 of FIG. 4 according to another embodiment of the present invention. FIG.
9 is a view showing a protective film structure of an organic light emitting display according to another embodiment of the present invention.
10 to 13 are views for explaining a method of manufacturing an organic light emitting display according to an embodiment of the present invention.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 유기전계발광표시장치의 개략적인 블록도이고, 도 3은 도 2에 도시된 서브 픽셀의 회로 구성 예시도 이다.FIG. 2 is a schematic block diagram of an organic light emitting display device of the present invention, and FIG. 3 is a diagram illustrating a circuit configuration of the subpixel shown in FIG.

도 2에 도시된 바와 같이 유기전계발광표시장치에는 타이밍구동부(TCN), 표시패널(PNL), 스캔구동부(SDRV) 및 데이터구동부(DDRV)가 포함된다.As shown in FIG. 2, the organic light emitting display includes a timing driver TCN, a display panel PNL, a scan driver SDRV, and a data driver DDRV.

타이밍구동부(TCN)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK), 데이터신호(RGB)를 공급받는다. 타이밍구동부(TCN)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK) 등의 타이밍신호를 이용하여 데이터구동부(DDRV)와 스캔구동부(SDRV)의 동작 타이밍을 제어한다. 타이밍구동부(TCN)는 1 수평기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 타이밍구동부(TCN)에서 생성되는 제어신호들에는 스캔구동부(SDRV)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(DDRV)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함된다.The timing driver TCN receives a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, a clock signal CLK and a data signal RGB from the outside. The timing driver TCN is connected to the data driver DDRV and the data driver DDRV using timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, and a clock signal CLK. And controls the operation timing of the driving unit SDRV. The timing driver TCN can count the data enable signal DE in one horizontal period to determine the frame period so that the externally supplied vertical sync signal Vsync and horizontal sync signal Hsync can be omitted. The control signals generated in the timing driver TCN include a gate timing control signal GDC for controlling the operation timing of the scan driver SDRV and a data timing control signal DDC for controlling the operation timing of the data driver DDRV. ).

표시패널(PNL)은 매트릭스형태로 배치된 서브 픽셀(SP)을 갖는 표시부를 포함한다. 서브 픽셀들(SP)은 수동매트릭스형(Passive Matrix) 또는 능동매트릭스형(Active Matrix)으로 형성될 수 있다. 서브 픽셀들(SP)이 능동매트릭스형으로 형성된 경우, 이는 스위칭 트랜지스터, 구동 트랜지스터, 커패시터 및 유기 발광다이오드를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되거나 3T1C, 4T1C, 5T2C 등과 같이 트랜지스터 및 커패시터가 더 추가된 구조로 구성될 수도 있다. 위와 같은 구성을 갖는 서브 픽셀들(SP)은 구조에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 형성될 수 있다.The display panel PNL includes a display unit having sub-pixels SP arranged in a matrix form. The subpixels SP may be formed as a passive matrix or an active matrix. When the subpixels SP are formed in an active matrix type, the subpixels SP may be formed of a 2T (Transistor) 1C (Capacitor) structure including a switching transistor, a driving transistor, a capacitor, and an organic light emitting diode, Or a structure in which a capacitor is further added. The subpixels SP having the above structure may be formed by a top emission method, a bottom emission method, or a dual emission method depending on the structure.

한편, 2T1C 구조를 갖는 서브 픽셀들(SP)의 경우, 도 3과 같은 구조를 가질 수 있는데 이에 대해 설명하면 다음과 같다. 스위칭 트랜지스터(SW)는 스캔신호가 공급되는 스캔배선(SL1)에 게이트 전극이 연결되고 데이터신호가 공급되는 데이터배선(DL1)에 일단이 연결되며 제1노드(A)에 타단이 연결된다. 구동 트랜지스터(DT)는 제1노드(A)에 게이트 전극이 연결되고 제2노드(B)에 일단이 연결되며 저 전위전원이 공급되는 제2전원배선(VSS)에 연결된 제3노드(C)에 타단이 연결된다. 커패시터(Cst)는 제1노드(A)에 일단이 연결되고 제3노드(C)에 타단이 연결된다. 유기 발광다이오드(OLED)는 고 전위전원이 공급되는 제1전원배선(VDD)에 애노드 전극이 연결되고 제2노드(B) 및 구동 트랜지스터(DT)의 일단에 캐소드 전극이 연결된다.On the other hand, in the case of the sub-pixels SP having the 2T1C structure, the sub-pixels SP may have the structure shown in FIG. 3, which will be described below. In the switching transistor SW, a gate electrode is connected to a scan line SL1 to which a scan signal is supplied, one end is connected to a data line DL1 to which a data signal is supplied, and the other end is connected to the first node A. The driving transistor DT includes a third node C connected to a second power supply line VSS to which a gate electrode is connected to the first node A and one end is connected to the second node B, The other end is connected. The capacitor Cst has one end connected to the first node A and the other end connected to the third node C. [ In the organic light emitting diode OLED, an anode electrode is connected to a first power supply line VDD to which a high potential power is supplied, and a cathode electrode is connected to one end of the second node B and the driving transistor DT.

위의 설명에서는 하나의 서브 픽셀(SP)에 포함된 트랜지스터들(SW, DT)이 N-Type으로 구성된 것을 일례로 설명하였으나 본 발명의 실시예는 이에 한정되지 않는다. 그리고 제1전원배선(VDD)을 통해 공급되는 고 전위전원은 제2전원배선(VSS)을 통해 공급되는 저 전위전원보다 높을 수 있으며, 제1전원배선(VDD) 및 제2전원배선(VSS)을 통해 공급되는 전원의 레벨은 구동방법에 따라 스위칭이 가능하다.In the above description, the transistors SW and DT included in one sub-pixel SP are N-type transistors. However, the present invention is not limited thereto. The high potential power supplied through the first power supply line VDD may be higher than the low potential power supplied through the second power line VSS and may be higher than the low potential power supplied via the first power line VDD and the second power line VSS, The power supply level can be switched according to the driving method.

앞서 설명한 서브 픽셀(SP)은 다음과 같이 동작할 수 있다. 스캔배선(SL1)을 통해 스캔신호가 공급되면 스위칭 트랜지스터(SW)가 턴온된다. 다음, 데이터배선(DL1)을 통해 공급된 데이터신호가 턴온된 스위칭 트랜지스터(SW)를 거쳐 제1노드(A)에 공급되면 데이터신호는 커패시터(Cst)에 데이터전압으로 저장된다. 다음, 스캔신호가 차단되고 스위칭 트랜지스터(SW)가 턴오프되면 구동 트랜지스터(DT)는 커패시터(Cst)에 저장된 데이터전압에 대응하여 구동된다. 다음, 제1전원배선(VDD)을 통해 공급된 고 전위전원이 제2전원배선(VSS)을 통해 흐르게 되면 유기 발광다이오드(OLED)는 빛을 발광하게 된다. 그러나 이는 구동방법의 일례에 따른 것일 뿐, 본 발명의 실시예는 이에 한정되지 않는다.The above-described subpixel SP can operate as follows. When the scan signal is supplied through the scan line SL1, the switching transistor SW is turned on. Next, when the data signal supplied through the data line DL1 is supplied to the first node A through the turned-on switching transistor SW, the data signal is stored as a data voltage in the capacitor Cst. Next, when the scan signal is cut off and the switching transistor SW is turned off, the driving transistor DT is driven in response to the data voltage stored in the capacitor Cst. Next, when the high potential power supplied through the first power supply line VDD flows through the second power line VSS, the organic light emitting diode OLED emits light. However, this is only an example of the driving method, and the embodiment of the present invention is not limited thereto.

스캔구동부(SDRV)는 타이밍구동부(TCN)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 표시패널(PNL)에 포함된 서브 픽셀들(SP)의 트랜지스터들이 동작 가능한 게이트 구동전압의 스윙폭으로 신호의 레벨을 시프트시키면서 스캔신호를 순차적으로 생성한다. 스캔구동부(SDRV)는 스캔라인들(SL1~SLm)을 통해 생성된 스캔신호를 표시패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다.The scan driver SDRV is responsive to the gate timing control signal GDC supplied from the timing driver TCN to turn on the swing width of the gate drive voltage at which the transistors of the subpixels SP included in the display panel PNL are operable And sequentially generates a scan signal while shifting the level of the signal. The scan driver SDRV supplies the scan signals generated through the scan lines SL1 to SLm to the subpixels SP included in the display panel PNL.

데이터구동부(DDRV)는 타이밍구동부(TCN)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍구동부(TCN)로부터 공급되는 디지털 형태의 데이터신호(RGB)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터구동부(DDRV)는 병렬 데이터 체계의 데이터로 변환할 때, 디지털 형태의 데이터신호(RGB)를 감마 기준전압으로 변환하여 아날로그 형태의 데이터신호로 변환한다. 데이터구동부(DDRV)는 데이터라인들(DL1~DLn)을 통해 변환된 데이터신호를 표시패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다.The data driver DDRV samples and latches the digital data signal RGB supplied from the timing driver TCN in response to the data timing control signal DDC supplied from the timing driver TCN, . The data driver DDRV converts a digital data signal RGB into a gamma reference voltage and converts the digital data signal into an analog data signal. The data driver DDRV supplies the data signals converted through the data lines DL1 to DLn to the subpixels SP included in the display panel PNL.

이하, 본 발명의 일 실시예에 따른 유기전계발광표시장치에 대해 더욱 자세히 설명한다.Hereinafter, an organic light emitting display according to an embodiment of the present invention will be described in more detail.

도 4는 본 발명의 일 실시예에 따른 유기전계발광표시장치의 개략적인 평면도이고, 도 5는 본 발명의 일 실시예에 따른 도 4의 A1-A2 영역의 단면도이며, 도 6은 유기 발광다이오드의 상세 구조도이고, 도 7은 전원배선의 상세 구조도이다.FIG. 4 is a schematic plan view of an organic light emitting display according to an embodiment of the present invention, FIG. 5 is a cross-sectional view of the region A1-A2 of FIG. 4 according to an embodiment of the present invention, And Fig. 7 is a detailed structural view of the power supply wiring.

도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 유기전계발광표시장치에는 기판(110), 표시부(130), 스캔구동부(SDRV), 데이터구동부(DDRV), 데이터라인들(DL) 및 패드부(PAD)가 포함된다.4, the organic light emitting display includes a substrate 110, a display unit 130, a scan driver (SDRV), a data driver (DDRV), data lines (DL) And a pad portion (PAD).

기판(110)은 영상이 표시되는 표시영역(AA)과 영상이 비표시되는 비표시영역(NA)으로 정의된다.The substrate 110 is defined as a display area AA in which an image is displayed and a non-display area NA in which an image is not displayed.

표시부(130)는 서브 픽셀(SP)들이 형성되는 표시영역(AA)이며, 표시부(130) 이외의 영역은 비표시영역(NA)으로 정의된다. 표시부(130)에 매트릭스 형태로 형성된 서브 픽셀(SP)에는 트랜지스터부와 유기 발광다이오드가 각각 포함된다. 유기 발광다이오드에는 두 개의 전극 사이에 형성된 유기 발광층이 포함된다.The display unit 130 is a display area AA in which subpixels SP are formed and the area other than the display unit 130 is defined as a non-display area NA. The sub-pixel SP formed in the display unit 130 in the form of a matrix includes a transistor unit and an organic light emitting diode. The organic light emitting diode includes an organic light emitting layer formed between two electrodes.

스캔구동부(SDRV)는 비표시영역(NA)에 형성되며, 이는 서브 픽셀(SP)의 트랜지스터부 공정시 기판(110) 상에 게이트인패널(Gate In Panel) 방식으로 형성된다. 스캔구동부(SDRV)는 비표시영역(NA)의 좌측과 우측에 형성될 수 있으나 이에 한정되지 않는다.The scan driver SDRV is formed in a non-display area NA and is formed in a gate in panel manner on the substrate 110 in the process of transistor sub-pixel SP. The scan driver SDRV may be formed on the left and right sides of the non-display area NA, but is not limited thereto.

데이터구동부(DDRV)는 비표시영역(NA)에 형성되며, 이는 패드부(PAD)와 인접하는 영역에 IC(Integrated Circuit)형태로 실장될 수 있으나 이에 한정되지 않는다.The data driver DDRV is formed in the non-display area NA and may be mounted in an IC (Integrated Circuit) form in an area adjacent to the pad part PAD, but is not limited thereto.

데이터라인들(DL)은 표시부(130)에 형성된 서브 픽셀들(SP)에 데이터신호를 공급하도록 데이터구동부(DDRV)와 서브 픽셀들(SP)에 연결된다.The data lines DL are connected to the data driver DDRV and the sub-pixels SP to supply data signals to the sub-pixels SP formed in the display unit 130. [

패드부(PAD)는 외부 회로부와 연결되는 곳으로, 이는 데이터신호, 타이밍신호, 전원과 같은 각종 구동신호 등을 전달한다.The pad portion PAD is connected to the external circuit portion, and transmits the data signal, the timing signal, various driving signals such as a power source, and the like.

도 4 내지 도 7에 도시된 바와 같이, 서브 픽셀에는 트랜지스터부(DT, Cst, PWR, GP)와 유기 발광다이오드(OLED)가 포함된다. 트랜지스터부(DT, Cst, PWR, GP)에는 기판(110) 상에 형성된 구동 트랜지스터(DT), 커패시터(Cst), 전원배선(PWR) 및 게이트패드(GP)가 포함된다. 그리고 유기 발광다이오드(OLED)에는 트랜지스터부(DT, Cst) 상에 형성된 하부전극(119), 유기발광층(122) 및 상부전극(124)이 포함된다.As shown in FIGS. 4 to 7, the sub-pixel includes transistor units DT, Cst, PWR, and GP and an organic light emitting diode OLED. The transistors DT, Cst, PWR, and GP include a driving transistor DT, a capacitor Cst, a power supply line PWR, and a gate pad GP formed on the substrate 110. The organic light emitting diode OLED includes a lower electrode 119, an organic light emitting layer 122, and an upper electrode 124 formed on the transistors DT and Cst.

도 5에 도시된 서브 픽셀과 도 6 및 도 7은 표시부(130)의 최외곽 하단에 형성된 서브 픽셀의 상부전극(124)과 전원배선(PWR)의 연결관계 그리고 이들의 구조를 설명하기 위한 도면으로서, 더욱 자세히 설명하면 다음과 같다.5 and FIGS. 6 and 7 are diagrams for explaining the connection relationship between the upper electrode 124 of the subpixel formed at the outermost bottom of the display unit 130 and the power supply line PWR, and the structure of the subpixel shown in FIG. As follows.

기판(110) 상에는 버퍼층(111)이 형성된다.A buffer layer 111 is formed on the substrate 110.

버퍼층(111) 상에는 제1 내지 제3게이트전극(112a ~ 112c)이 형성된다. 제1게이트전극(112a)은 구동 트랜지스터(DT)의 게이트전극이 되고, 제2게이트전극(112b)은 커패시터(Cst)의 일측전극이 되며, 제3게이트전극(112c)은 전원배선(PWR)이 된다.On the buffer layer 111, first to third gate electrodes 112a to 112c are formed. The first gate electrode 112a serves as the gate electrode of the driving transistor DT and the second gate electrode 112b serves as one electrode of the capacitor Cst and the third gate electrode 112c serves as the power supply line PWR. .

제1 내지 제3게이트전극(112a ~ 112c) 상에는 제1절연막(113)이 형성된다. 제1절연막(113)에는 전원배선(PWR)이 되는 제3게이트전극(112c)의 일부를 노출하는 제1비어홀(VA1)이 형성된다. 제1비어홀(VA1)은 표시영역(AA)의 외곽에 형성된다.A first insulating layer 113 is formed on the first to third gate electrodes 112a to 112c. A first via hole VA1 is formed in the first insulating film 113 to expose a part of the third gate electrode 112c which becomes the power supply wiring PWR. The first via hole VA1 is formed in the outline of the display area AA.

제1절연막(113) 상에는 액티브층(114)이 형성된다. 도시하지는 않았지만, 액티브층(114)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다. 또한, 액티브층(114) 상에는 접촉 저항을 낮추기 위한 오믹 콘택층이 형성될 수도 있다.An active layer 114 is formed on the first insulating film 113. Although not shown, the active layer 114 may include a channel region, a source region, and a drain region, and the source region and the drain region may be doped with P-type or N-type impurities. An ohmic contact layer for lowering the contact resistance may also be formed on the active layer 114.

액티브층(114) 상에는 소오스전극(115a) 및 드레인전극(115b)이 형성된다. 그리고, 커패시터(Cst)의 일측전극이 되는 제2게이트전극(112b) 상에는 커패시터(Cst)의 타측전극(115c)이 형성된다. 그리고, 전원배선(PWR)이 되는 제3게이트전극(112c) 상에는 전원배선(PWR)의 일부인 하부전원배선(115d)이 표시영역(AA)의 외곽에서 비표시영역(NA)의 콘택영역(CA)까지 연장되도록 형성된다. 그리고, 게이트패드(GP)가 되는 하부게이트패드(115e)는 콘택영역(CA)과 이격하도록 비표시영역(NA)에 형성된다. 전원배선(PWR)의 일부인 하부전원배선(115d)은 제1비어홀(VA1)을 통해 전원배선(PWR)이 되는 제3게이트전극(112c)에 연결된다.On the active layer 114, a source electrode 115a and a drain electrode 115b are formed. The other electrode 115c of the capacitor Cst is formed on the second gate electrode 112b serving as one electrode of the capacitor Cst. A lower power supply wiring 115d which is a part of the power supply wiring PWR is formed on the third gate electrode 112c serving as the power supply wiring PWR in the contact area CA ). The lower gate pad 115e to be the gate pad GP is formed in the non-display area NA to be spaced apart from the contact area CA. The lower power supply wiring 115d which is a part of the power supply wiring PWR is connected to the third gate electrode 112c which becomes the power supply wiring PWR through the first via hole VA1.

소오스전극(115a), 드레인전극(115b), 타측전극(115c), 하부전원배선(115d) 및 하부게이트패드(115e)를 포함하는 금속전극 상에는 제2절연막(117)이 형성된다. 제2절연막(117)에는 전원배선(PWR)의 일부인 하부전원배선(115d)의 일부를 콘택영역(CA)에서 노출하는 콘택홀(CH)과 하부게이트패드(115e)의 일부를 콘택영역(CA)과 이격하는 비표시영역(NA)에서 노출하는 제3비어홀(VA3)이 형성된다.A second insulating film 117 is formed on the metal electrode including the source electrode 115a, the drain electrode 115b, the second electrode 115c, the lower power supply wiring 115d and the lower gate pad 115e. The contact hole CH exposing a part of the lower power supply wiring 115d which is a part of the power supply wiring PWR from the contact area CA and a part of the lower gate pad 115e are formed in the contact layer CA And a third via hole VA3 exposed in a non-display area NA that is spaced apart from the third via hole VA3.

제2절연막(117) 상에는 제3절연막(118)이 형성된다. 제3절연막(118)은 표시영역(AA)에 대응하여 형성된다. 제2절연막(117)에는 소오스전극(115a) 또는 드레인전극(115b)의 일부를 노출하는 제2비어홀(VA2)이 형성된다.A third insulating film 118 is formed on the second insulating film 117. The third insulating film 118 is formed corresponding to the display area AA. A second via hole VA2 is formed in the second insulating film 117 to expose a part of the source electrode 115a or the drain electrode 115b.

콘택영역(CA)에 형성된 콘택홀(CH)을 통해 노출된 전원배선(PWR)의 하부전원배선(115d) 상에는 상부전원배선(120a)이 형성되고, 비표시영역(NA)에 형성된 제3비어홀(VA3)을 통해 노출된 게이트패드(GP)의 하부게이트패드(115e) 상에는 상부 게이트패드(120b)가 형성된다. 여기서, 상부전원배선(120a)은 도 4를 통해 알 수 있듯이, 기판(110)의 비표시영역(NA)에 형성된 데이터배선들(DL)을 기준으로 일측 외곽영역 또는 타측 외곽영역 중 선택된 하나의 영역 또는 두 영역에 모두 형성될 수 있다.The upper power supply wiring 120a is formed on the lower power supply wiring 115d of the power supply wiring PWR exposed through the contact hole CH formed in the contact region CA and the third via hole An upper gate pad 120b is formed on the lower gate pad 115e of the gate pad GP exposed through the gate electrode VA3. As shown in FIG. 4, the upper power supply line 120a is connected to the data line DL formed in the non-display area NA of the substrate 110, Region, or both regions.

제3절연막(118) 상에는 제2비어홀(VA2)을 통해 노출된 소오스전극(115a) 또는 드레인전극(115b)에 연결되는 하부전극(119)이 형성된다. 하부전극(119)은 애노드전극 및 캐소드전극 중 하나로 선택된다. 여기서, 하부전극(119)은 도 6과 같이, 애노드전극으로 선택되고 반사전극(119a)과 투명전극(119b)으로 이루어진 것을 일례로 한다.A lower electrode 119 connected to the source electrode 115a or the drain electrode 115b exposed through the second via hole VA2 is formed on the third insulating layer 118. [ The lower electrode 119 is selected as one of an anode electrode and a cathode electrode. Here, the lower electrode 119 is an anode electrode as shown in FIG. 6, and includes a reflective electrode 119a and a transparent electrode 119b.

제3절연막(118) 상에는 하부전극(119)의 일부를 노출하는 개구부(OPN)를 갖는 뱅크층(121)이 형성된다. 뱅크층(121)은 표시영역(AA)에 대응하여 형성될 수 있고, 이는 벤조사이클로부텐계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있으나 이에 한정되지 않는다.A bank layer 121 having an opening OPN exposing a part of the lower electrode 119 is formed on the third insulating film 118. [ The bank layer 121 may be formed corresponding to the display area AA and may include an organic material such as a benzocyclobutene resin, an acrylic resin, or a polyimide resin, but is not limited thereto.

뱅크층(121)의 개구부(OPN) 내에는 유기발광층(122)이 형성된다. 유기발광층(122)은 도 6과 같이, 정공주입층(122a), 정공수송층(122b), 발광층(122c), 전자수송층(122d) 및 전자주입층(122e)을 포함한다. 정공주입층(122a)은 정공의 주입을 원활하게 하는 역할을 할 수 있으며, CuPc(cupper phthalocyanine), PEDOT(poly(3,4)-ethylenedioxythiophene), PANI(polyaniline) 및 NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다. 정공수송층(122b)은 정공의 수송을 원활하게 하는 역할을 하며, NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine), TPD(N,N'-bis-(3-methylphenyl)-N,N'-bis-(phenyl)-benzidine), s-TAD 및 MTDATA(4,4',4"-Tris(N-3-methylphenyl-N-phenyl-amino)-triphenylamine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다. 발광층(122c)은 적어도 하나의 호스트와 적어도 하나의 도펀트를 포함한다. 발광층(122c)은 적색, 녹색, 청색 및 백색을 발광하는 물질을 포함할 수 있으며, 인광 또는 형광물질을 이용하여 형성할 수 있다. 발광층(122c)이 적색을 발광하는 경우, CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광물질로 이루어질 수 있고, 이와는 달리 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다. 발광층(122c)이 녹색을 발광하는 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있고, 이와는 달리, Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다. 발광층(122c)이 청색을 발광하는 경우, CBP, 또는 mCP를 포함하는 호스트 물질을 포함하며, (4,6-F2ppy)2Irpic 를 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있다. 이와는 달리, spiro-DPVBi, spiro-6P, 디스틸벤젠(DSB), 디스트릴아릴렌(DSA), PFO계 고분자 및 PPV계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다. 전자수송층(122d)은 전자의 수송을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 및 SAlq로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다. 전자주입층(122e)은 전자의 주입을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, LiF, spiro-PBD, BAlq 또는 SAlq로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다. 한편, 정공주입층(122a), 정공수송층(122b), 전자수송층(122d) 및 전자주입층(122e) 중 적어도 어느 하나는 생략되거나 기타 다른 기능층들이 더 포함될 수도 있다. 그리고 하부전극(119)이 애노드전극이 아닌 캐소드전극으로 선택된 경우 이들은 도면과 달리 전자주입층(122e), 전자수송층(122d), 정공수송층(122b) 및 정공주입층(122a)의 순으로 형성될 수 있다.An organic light emitting layer 122 is formed in the opening OPN of the bank layer 121. The organic light emitting layer 122 includes a hole injecting layer 122a, a hole transporting layer 122b, a light emitting layer 122c, an electron transporting layer 122d and an electron injecting layer 122e as shown in FIG. The hole injection layer 122a may function to smooth the injection of holes and may be formed of a material such as cupper phthalocyanine, PEDOT (poly (3,4) -ethylenedioxythiophene), PANI (polyaniline) and NPD (N, -N, N'-diphenyl benzidine), but the present invention is not limited thereto. The hole transport layer 122b serves to smooth the transport of holes, and the hole transport layer 122b may be formed of a material such as NPD (N, N-dinaphthyl-N, N'-diphenyl benzidine), TPD (N, , N'-bis- (phenyl) -benzidine), s-TAD and MTDATA (4,4 ', 4 "-tris (N-3-methylphenyl-N-phenylamino) The light emitting layer 122c may include at least one host and at least one dopant. The light emitting layer 122c may include materials that emit red, green, blue, and white light, Phosphorescent or fluorescent material. When the light emitting layer 122c emits red light, a host material containing CBP (carbazole biphenyl) or mCP (1,3-bis (carbazol-9-yl) (1-phenylisoquinoline) acetylacetonate iridium), PQIr (acac) bis (1-phenylquinoline) acetylacetonate iridium, PQIr (tris (1-phenylquinoline) iridium) and PtOEP (octaethylporphyr (DBM) 3 (Phen) or perylene. Alternatively, the phosphorescent material may be composed of phosphors including PBD: Eu (DBM) 3 When the light emitting layer 122c emits green light, a phosphorescent material containing a dopant material including a host material including CBP or mCP and containing Ir (ppy) 3 (fac tris (2-phenylpyridine) iridium) Or a fluorescent material including Alq3 (tris (8-hydroxyquinolino) aluminum). However, the present invention is not limited thereto. When the light emitting layer 122c emits blue light, the light emitting layer 122 may include a phosphorescent material including a host material including CBP or mCP and a dopant material including (4,6-F2ppy) 2Irpic. Alternatively, the fluorescent material may include any one selected from the group consisting of spiro-DPVBi, spiro-6P, distyrylbenzene (DSB), distyrylarylene (DSA), PFO polymer, and PPV polymer. It is not limited. The electron transporting layer 122d serves to smooth the transport of electrons and may be made of any one or more selected from the group consisting of Alq3 (tris (8-hydroxyquinolino) aluminum), PBD, TAZ, spiro-PBD, BAlq and SAlq But are not limited thereto. The electron injection layer 122e serves to smooth the injection of electrons and may include any one or more selected from the group consisting of Alq3 (tris (8-hydroxyquinolino) aluminum), PBD, TAZ, LiF, spiro- But is not limited thereto. At least one of the hole injecting layer 122a, the hole transporting layer 122b, the electron transporting layer 122d and the electron injecting layer 122e may be omitted or may further include other functional layers. When the lower electrode 119 is selected as a cathode rather than an anode electrode, the electron injection layer 122e, the electron transport layer 122d, the hole transport layer 122b and the hole injection layer 122a are formed in this order, .

유기발광층(122) 상에는 상부전극(124)이 형성된다. 상부전극(124)은 캐소드전극 및 애노드전극 중 하나로 선택된다. 상부전극(124)은 도 6과 같이, 표면 플라즈몬 공진(surface plasmon resonance) 현상이 일어나도록 제1산화물층(124a), 금속층(124b) 및 제2산화물층(124c)을 포함하는 멀티전극구조로 형성된다. 여기서, 제1 및 제2산화물층(124a, 124c)은 투명한 재료 예컨대, 산화몰리브데늄(MoO3), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 실리콘 질화물(SiNx) 등의 산화물 및 일부 유기물(NPD 등)이 포함된 재료로 형성될 수 있다. 그리고 금속층(124b)은 저저항 재료 예컨대, 은(Ag), 금(Au)으로 형성될 수 있다.An upper electrode 124 is formed on the organic light emitting layer 122. The upper electrode 124 is selected as one of a cathode electrode and an anode electrode. The upper electrode 124 may have a multi-electrode structure including a first oxide layer 124a, a metal layer 124b, and a second oxide layer 124c so as to cause a surface plasmon resonance phenomenon, . Here, the first and second oxide layers 124a and 124c are formed of a transparent material such as molybdenum oxide (MoO3), indium tin oxide (ITO), indium zinc oxide (IZO), silicon nitride (SiNx) It may be formed of a material containing some organic material (NPD, etc.). The metal layer 124b may be formed of low resistance materials such as silver (Ag) and gold (Au).

한편, 상부전극(124)은 일부 영역이 금속층(124b)으로만 이루어진다. 더욱 자세히 설명하면, 기판(110)의 표시영역(AA)에 형성된 상부전극(124)은 제1산화물층(124a), 금속층(124b) 및 제2산화물층(124c)으로 이루어지고, 기판(110)의 비표시영역(NA)에 형성된 상부전극(124)은 금속층(124b)으로만 이루어진다. 금속층(124b)만 이루어진 상부전극(124)은 비표시영역(NA)의 콘택영역(CA) 상에 형성된 전원배선(PWR)의 상부전원배선(120a)에 연결된다.On the other hand, the upper electrode 124 has only a part of the metal layer 124b. More specifically, the upper electrode 124 formed in the display area AA of the substrate 110 includes a first oxide layer 124a, a metal layer 124b, and a second oxide layer 124c, The upper electrode 124 formed in the non-display area NA of the pixel electrode 124 is made of only the metal layer 124b. The upper electrode 124 made of only the metal layer 124b is connected to the upper power source wiring 120a of the power source wiring PWR formed on the contact area CA of the non-display area NA.

이로 인하여, 상부전극(124)과 전원배선(PWR)의 상부전원배선(120a)은 동종의 금속층 또는 이종의 금속층 간의 접촉으로 전기적인 연결을 이루게 된다. 이와 같은 전기적 접촉 구조에 의해, 상부전극(124)과 전원배선(PWR)은 금속층에 의해서만 실질적인 접촉이 이루어지게 되므로, 이들의 계면은 안정화되어 콘택 저항을 낮출 수 있게 된다.Thus, the upper electrode 124 and the upper power supply wiring 120a of the power supply wiring PWR are electrically connected to each other by contact between the same metal layer or different metal layers. By virtue of such an electrical contact structure, the upper electrode 124 and the power supply wiring PWR are brought into substantial contact only by the metal layer, so that their interfaces are stabilized and the contact resistance can be lowered.

따라서, 종래 구조는 상부전극(124)의 산화물층과 전원배선(PWR)의 금속층 간의 접촉에 의해 이들의 계면 사이에서 쇼트키 베리어(shotty barrier) 현상이 발생하는 반면, 본 발명은 이 현상을 제거할 수 있게 된다. 또한, 본 발명은 상부전극(124)과 전원배선(PWR)이 이종 또는 동종의 금속층만으로 전기적인 접촉을 이루게 되므로, 전압과 전류의 관계가 일정하게 형성되어 휘도 저하 및 소비전력 증가와 같은 문제를 개선할 수 있게 된다.Accordingly, in the conventional structure, a shotty barrier phenomenon occurs between the interface between the oxide layer of the upper electrode 124 and the metal layer of the power supply wiring (PWR), while the present invention eliminates this phenomenon . In addition, since the upper electrode 124 and the power supply line PWR are electrically connected to each other only by a metal layer of the same or different type, the relationship between the voltage and the current is uniformly formed, .

한편, 상부전극(124)이 애노드전극으로 선택된 경우, 전원배선(PWR)은 도 3에 도시된 바와 같이 고 전위전원이 공급되는 제1전원배선(VDD)으로 선택된다. 이와 달리, 상부전극(124)이 캐소드전극으로 선택된 경우, 전원배선(PWR)은 저 전위전원이 공급되는 제2전원배선(VSS)으로 선택된다.On the other hand, when the upper electrode 124 is selected as the anode electrode, the power supply line PWR is selected as the first power supply line VDD to which the high potential power is supplied as shown in Fig. Alternatively, when the upper electrode 124 is selected as the cathode electrode, the power supply wiring PWR is selected as the second power supply wiring VSS to which the low potential power is supplied.

도 8은 본 발명의 다른 실시예에 따른 도 4의 A1-A2 영역의 단면도이고, 도 9는 본 발명의 다른 실시예에 따른 유기전계발광표시장치의 보호막 구조도이다.FIG. 8 is a cross-sectional view of a region A1-A2 of FIG. 4 according to another embodiment of the present invention, and FIG. 9 is a structural view of a passivation layer of an organic light emitting display according to another embodiment of the present invention.

도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따르면 표시영역(AA) 및 비표시영역(NA)의 콘택영역(CA) 상에는 상부전극(124)을 덮도록 자외선 여과층(140)과 멀티보호막(150)이 형성된다.8, according to another embodiment of the present invention, an ultraviolet filtering layer 140 is formed on the contact area CA of the display area AA and the non-display area NA to cover the upper electrode 124, A multi-protective film 150 is formed.

자외선 여과층(140)은 표시부(130)에 형성된 유기발광층(122)에 자외선(Ultra Violet)이 침투되는 것을 방지 및 여과하는 역할을 한다. 자외선 여과층(140)은 실리콘계 물질인 실리콘 산화물(SiOx), 실리콘 산화탄화물(SiOC), 실리콘 산화탄화질화물(SiOCN), 실리콘 산화질화물(SiON), SiNx 및 실리콘 탄화물(SiC) 중 어느 하나로 형성된다. 자외선 여과층(140)이 SiNx로 형성된 경우, 이는 모노실란(SiH4) 및 질소(N2)의 조합으로 형성될 수 있다. 이와 달리, 자외선 여과층(140)이 SiON으로 형성된 경우, 이는 SiH4, N2 및 아산화질소(N2O)의 조합으로 형성될 수 있다. 한편, 자외선 여과층(140)에는 자외선이 표시부(130)의 내부로 침투되는 것을 방지 및 여과하기 위한 수단으로 앞서 설명한 재료 외에 금속, 산화물 등과 같은 물질이 더 부가될 수도 있다.The ultraviolet filtering layer 140 prevents ultraviolet light from penetrating into the organic light emitting layer 122 formed on the display unit 130 and filters the ultraviolet light. The ultraviolet filtering layer 140 is formed of any one of silicon oxide (SiOx), silicon oxycarbide (SiOC), silicon oxynitride (SiOCN), silicon oxynitride (SiON), SiNx and silicon carbide . When the ultraviolet filtering layer 140 is formed of SiNx, it may be formed of a combination of monosilane (SiH 4 ) and nitrogen (N 2 ). Alternatively, when the ultraviolet filtering layer 140 is formed of SiON, it may be formed of a combination of SiH 4 , N 2, and nitrous oxide (N 2 O). In addition, the ultraviolet filtering layer 140 may further include a material such as metal, oxide, etc. in addition to the materials described above as a means for preventing and filtering ultraviolet rays from penetrating into the display portion 130.

멀티보호막(150)은 자외선 여과층(140) 상에 형성된다. 멀티보호막(150)은 기판(110) 상에 형성된 표시부(130)를 외기(수분이나 산소 등)로부터 보호하는 역할을 한다. 멀티보호막(150)은 무기층과 유기층이 순차적으로 교번 적층된 구조 또는 유기층과 무기층이 순차적으로 교번 적층된 구조로 형성된다. 일 예로, 멀티보호막(150)은 자외선 여과층(140)을 덮도록 제1 내지 제4보호막층(151, 152, 153, 154)으로 형성될 수 있다. 멀티보호막(150)을 구성하는 유기층의 재료로는 폴리머(polymer) 등이 선택될 수 있고 무기층의 재료로는 알루미늄 산화물(AlOx) 등이 선택될 수 있으나 이에 한정되지 않는다.The multi-protective film 150 is formed on the ultraviolet filtering layer 140. The multi-protective film 150 protects the display unit 130 formed on the substrate 110 from external air (moisture, oxygen, etc.). The multi-passivation layer 150 is formed of a structure in which an inorganic layer and an organic layer are sequentially stacked alternately or a structure in which an organic layer and an inorganic layer are sequentially alternately stacked. For example, the multi-protective film 150 may be formed of first to fourth protective film layers 151, 152, 153 and 154 so as to cover the ultraviolet filtering layer 140. As the material of the organic layer constituting the multi-protective layer 150, a polymer or the like may be selected, and as the material of the inorganic layer, aluminum oxide (AlOx) or the like may be selected, but not limited thereto.

이하, 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법에 대해 설명한다.Hereinafter, a method of manufacturing an organic light emitting display device according to an embodiment of the present invention will be described.

도 10 내지 도 13은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법을 설명하기 위한 도면이다.10 to 13 are views for explaining a method of manufacturing an organic light emitting display according to an embodiment of the present invention.

도 10에 도시된 바와 같이, 기판(110) 상에 트랜지스터부(DT, Cst, PWR, GP)를 형성한다. 트랜지스터부(DT, Cst, PWR, GP)는 다음과 같이 형성된다.As shown in FIG. 10, transistor portions DT, Cst, PWR, and GP are formed on a substrate 110. The transistor portions DT, Cst, PWR, and GP are formed as follows.

기판(110)은 플라스틱, 유리, 필름 및 SUS(Steel Use Stainless) 등이 사용될 수 있으나 이에 한정되지 않는다.The substrate 110 may be made of plastic, glass, film, or stainless steel (SUS), but is not limited thereto.

기판(110) 상에는 버퍼층(111)이 형성된다. 버퍼층(111)은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하기 위해 형성할 수 있다. 버퍼층(111)은 실리콘 산화물(SiOx), SiNx 등을 사용할 수 있다.A buffer layer 111 is formed on the substrate 110. The buffer layer 111 may be formed to protect a thin film transistor formed in a subsequent process from an impurity such as an alkali ion or the like flowing out from the substrate 110. The buffer layer 111 may be made of silicon oxide (SiOx), SiNx, or the like.

버퍼층(111) 상에는 제1 내지 제3게이트전극(112a ~ 112c)이 형성된다. 제1게이트전극(112a)은 구동 트랜지스터(DT)의 게이트전극이 되고, 제2게이트전극(112b)은 커패시터(Cst)의 일측전극이 되며, 제3게이트전극(112c)은 전원배선(PWR)이 된다. 제1 내지 제3게이트전극(112a ~ 112c)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.On the buffer layer 111, first to third gate electrodes 112a to 112c are formed. The first gate electrode 112a serves as the gate electrode of the driving transistor DT and the second gate electrode 112b serves as one electrode of the capacitor Cst and the third gate electrode 112c serves as the power supply line PWR. . The first to third gate electrodes 112a to 112c may be formed of at least one selected from the group consisting of Mo, Al, Cr, Au, Ti, Ni, Cu), or an alloy of any of these materials.

제1 내지 제3게이트전극(112a ~ 112c) 상에는 제1절연막(113)이 형성된다. 제1절연막(113)은 SiOx, SiNx 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제1절연막(113)에는 전원배선(PWR)이 되는 제3게이트전극(112c)의 일부를 노출하는 제1비어홀(VA1)이 형성된다. 제1비어홀(VA1)은 표시영역(AA)의 외곽에 형성된다.A first insulating layer 113 is formed on the first to third gate electrodes 112a to 112c. The first insulating layer 113 may be SiOx, SiNx, or a multilayer thereof, but is not limited thereto. A first via hole VA1 is formed in the first insulating film 113 to expose a part of the third gate electrode 112c which becomes the power supply wiring PWR. The first via hole VA1 is formed in the outline of the display area AA.

제1절연막(113) 상에는 액티브층(114)이 형성된다. 액티브층(114)은 비정질 실리콘 또는 이를 결정화한 다결정 실리콘, 유기물, 산화물 등을 포함할 수 있다. 여기서 도시하지는 않았지만, 액티브층(114)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다. 또한, 액티브층(114) 상에는 접촉 저항을 낮추기 위한 오믹 콘택층이 형성될 수도 있다.An active layer 114 is formed on the first insulating film 113. The active layer 114 may comprise amorphous silicon or crystallized polycrystalline silicon, organic material, oxide, or the like. Although not shown here, the active layer 114 may include a channel region, a source region, and a drain region, and the source region and the drain region may be doped with P-type or N-type impurities. An ohmic contact layer for lowering the contact resistance may also be formed on the active layer 114.

액티브층(114) 상에는 소오스전극(115a) 및 드레인전극(115b)이 형성된다. 그리고, 커패시터(Cst)의 일측전극이 되는 제2게이트전극(112b) 상에는 커패시터(Cst)의 타측전극(115c)이 형성된다. 그리고, 전원배선(PWR)이 되는 제3게이트전극(112c) 상에는 전원배선(PWR)의 일부인 하부전원배선(115d)이 표시영역(AA)의 외곽에서 비표시영역(NA)의 콘택영역(CA)까지 연장되도록 형성된다. 그리고, 게이트패드(GP)가 되는 하부게이트패드(115e)는 콘택영역(CA)과 이격하도록 비표시영역(NA)에 형성된다. 전원배선(PWR)의 일부인 하부전원배선(115d)은 제1비어홀(VA1)을 통해 전원배선(PWR)이 되는 제3게이트전극(112c)에 연결된다. 소오스전극(115a), 드레인전극(115b), 타측전극(115c), 하부전원배선(115d) 및 하부게이트패드(115e)를 포함하는 금속전극은 단일층 또는 다중층으로 이루어질 수 있다. 이들이 단일층일 경우에는 몰리브데늄(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 그리고 이들이 다중층일 경우에는 Mo/Al-AlNd의 2중층, Mo/Al/Mo 또는 Mo/Al-AlNd/Mo의 3중층으로 이루어질 수 있다.On the active layer 114, a source electrode 115a and a drain electrode 115b are formed. The other electrode 115c of the capacitor Cst is formed on the second gate electrode 112b serving as one electrode of the capacitor Cst. A lower power supply wiring 115d which is a part of the power supply wiring PWR is formed on the third gate electrode 112c serving as the power supply wiring PWR in the contact area CA ). The lower gate pad 115e to be the gate pad GP is formed in the non-display area NA to be spaced apart from the contact area CA. The lower power supply wiring 115d which is a part of the power supply wiring PWR is connected to the third gate electrode 112c which becomes the power supply wiring PWR through the first via hole VA1. The metal electrode including the source electrode 115a, the drain electrode 115b, the other electrode 115c, the lower power supply wiring 115d and the lower gate pad 115e may be a single layer or a multilayer. In the case of a single layer, it is preferable to use a group consisting of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd) and copper And may be made of any one selected or an alloy thereof. And when they are multilayered, they can be composed of a double layer of Mo / Al-AlNd, or a triple layer of Mo / Al / Mo or Mo / Al-AlNd / Mo.

소오스전극(115a), 드레인전극(115b), 타측전극(115c), 하부전원배선(115d) 및 하부게이트패드(115e)를 포함하는 금속전극 상에는 제2절연막(117)이 형성된다. 제2절연막(117)은 SiOx, SiNx 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제2절연막(117)에는 전원배선(PWR)의 일부인 하부전원배선(115d)의 일부를 콘택영역(CA)에서 노출하는 콘택홀(CH)과 하부게이트패드(115e)의 일부를 콘택영역(CA)과 이격하는 비표시영역(NA)에서 노출하는 제3비어홀(VA3)이 형성된다.A second insulating film 117 is formed on the metal electrode including the source electrode 115a, the drain electrode 115b, the second electrode 115c, the lower power supply wiring 115d and the lower gate pad 115e. The second insulating layer 117 may be SiOx, SiNx, or a multilayer thereof, but is not limited thereto. The contact hole CH exposing a part of the lower power supply wiring 115d which is a part of the power supply wiring PWR from the contact area CA and a part of the lower gate pad 115e are formed in the contact layer CA And a third via hole VA3 exposed in a non-display area NA that is spaced apart from the third via hole VA3.

제2절연막(117) 상에는 제3절연막(118)이 형성된다. 제3절연막(118)은 표시영역(AA)에 대응하여 형성되고, 이는 SiOx, SiNx 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제2절연막(117)에는 소오스전극(115a) 또는 드레인전극(115b)의 일부를 노출하는 제2비어홀(VA2)이 형성된다.A third insulating film 118 is formed on the second insulating film 117. The third insulating film 118 is formed corresponding to the display area AA, which may be SiOx, SiNx, or a multilayer thereof, but is not limited thereto. A second via hole VA2 is formed in the second insulating film 117 to expose a part of the source electrode 115a or the drain electrode 115b.

콘택영역(CA)에 형성된 콘택홀(CH)을 통해 노출된 전원배선(PWR)의 하부전원배선(115d) 상에는 상부전원배선(120a)이 형성되고, 비표시영역(NA)에 형성된 제3비어홀(VA3)을 통해 노출된 게이트패드(GP)의 하부게이트패드(115e) 상에는 상부 게이트패드(120b)가 형성된다. 상부전원배선(120a)과 상부 게이트패드(120b)는 동일한 공정에 의해 동일한 재료 예컨대, Mo, Al, Cr, Au, Ti, Ni, Nd 및 Cu로 형성될 수 있으나 이에 한정되지 않는다. 여기서, 상부전원배선(120a)은 도 4를 통해 알 수 있듯이, 기판(110)의 비표시영역(NA)에 형성된 데이터배선들(DL)을 기준으로 일측 외곽영역 또는 타측 외곽영역 중 선택된 하나의 영역 또는 두 영역에 모두 형성될 수 있다.The upper power supply wiring 120a is formed on the lower power supply wiring 115d of the power supply wiring PWR exposed through the contact hole CH formed in the contact region CA and the third via hole An upper gate pad 120b is formed on the lower gate pad 115e of the gate pad GP exposed through the gate electrode VA3. The upper power supply wiring 120a and the upper gate pad 120b may be formed of the same material, for example, Mo, Al, Cr, Au, Ti, Ni, Nd and Cu. As shown in FIG. 4, the upper power supply line 120a is connected to the data line DL formed in the non-display area NA of the substrate 110, Region, or both regions.

도 11에 도시된 바와 같이, 트랜지스터부(DT, Cst, PWR, GP) 상에 하부전극(119), 유기발광층(122) 및 상부전극(124)에 포함된 제1산화물층(124a)을 형성한다. 하부전극(119), 유기발광층(122) 및 상부전극(124)에 포함된 제1산화물층(124a)은 다음과 같이 형성된다.A first oxide layer 124a included in the lower electrode 119, the organic light emitting layer 122, and the upper electrode 124 is formed on the transistor portions DT, Cst, PWR, and GP as shown in FIG. do. The first oxide layer 124a included in the lower electrode 119, the organic light emitting layer 122, and the upper electrode 124 is formed as follows.

제3절연막(118) 상에는 제2비어홀(VA2)을 통해 노출된 소오스전극(115a) 또는 드레인전극(115b)에 연결되는 하부전극(119)이 형성된다. 하부전극(119)은 애노드전극 및 캐소드전극 중 하나로 선택된다. 여기서, 하부전극(119)은 도 6과 같이, 애노드전극으로 선택되고 반사전극(119a)과 투명전극(119b)으로 이루어진 것을 일례로 한다.A lower electrode 119 connected to the source electrode 115a or the drain electrode 115b exposed through the second via hole VA2 is formed on the third insulating layer 118. [ The lower electrode 119 is selected as one of an anode electrode and a cathode electrode. Here, the lower electrode 119 is an anode electrode as shown in FIG. 6, and includes a reflective electrode 119a and a transparent electrode 119b.

제3절연막(118) 상에는 하부전극(119)의 일부를 노출하는 개구부(OPN)를 갖는 뱅크층(121)이 형성된다. 뱅크층(121)은 표시영역(AA)에 대응하여 형성될 수 있고, 이는 벤조사이클로부텐계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있으나 이에 한정되지 않는다.A bank layer 121 having an opening OPN exposing a part of the lower electrode 119 is formed on the third insulating film 118. [ The bank layer 121 may be formed corresponding to the display area AA and may include an organic material such as a benzocyclobutene resin, an acrylic resin, or a polyimide resin, but is not limited thereto.

뱅크층(121)의 개구부(OPN) 내에는 유기발광층(122)이 형성된다. 유기발광층(122)은 도 6과 같이, 정공주입층(122a), 정공수송층(122b), 발광층(122c), 전자수송층(122d) 및 전자주입층(122e)을 포함한다. 여기서, 정공주입층(122a), 정공수송층(122b), 전자수송층(122d) 및 전자주입층(122e) 중 적어도 어느 하나는 생략되거나 기타 다른 기능층들이 더 포함될 수도 있다. 그리고 하부전극(119)이 애노드전극이 아닌 캐소드전극으로 선택된 경우 이들은 도면과 달리 전자주입층(122e), 전자수송층(122d), 정공수송층(122b) 및 정공주입층(122a)의 순으로 형성될 수 있다.An organic light emitting layer 122 is formed in the opening OPN of the bank layer 121. The organic light emitting layer 122 includes a hole injecting layer 122a, a hole transporting layer 122b, a light emitting layer 122c, an electron transporting layer 122d and an electron injecting layer 122e as shown in FIG. At least one of the hole injecting layer 122a, the hole transporting layer 122b, the electron transporting layer 122d and the electron injecting layer 122e may be omitted or may include other functional layers. When the lower electrode 119 is selected as a cathode rather than an anode electrode, the electron injection layer 122e, the electron transport layer 122d, the hole transport layer 122b and the hole injection layer 122a are formed in this order, .

유기발광층(122) 상에는 상부전극(124)에 포함된 제1산화물층(124a)이 형성된다. 제1산화물층(124a)은 기판(110)의 표시영역(AA)에 대응되는 영역을 노출하는 제1마스크(MSK1)에 의해 형성된다. 제1산화물층(124a)은 투명한 재료 예컨대, 산화몰리브데늄(MoO3), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), SiNx 등의 산화물 및 일부 유기물(NPD 등)이 포함된 재료로 형성될 수 있다.A first oxide layer 124a included in the upper electrode 124 is formed on the organic light emitting layer 122. The first oxide layer 124a is formed by a first mask MSK1 that exposes a region corresponding to the display area AA of the substrate 110. [ The first oxide layer 124a may be formed of a material containing a transparent material such as molybdenum oxide (MoO3), indium tin oxide (ITO), indium zinc oxide (IZO), oxides such as SiNx, and some organic materials .

도 12에 도시된 바와 같이, 제1산화물층(124a) 상에 금속층(124b)을 형성한다. 금속층(124b)은 다음과 같이 형성된다.As shown in FIG. 12, a metal layer 124b is formed on the first oxide layer 124a. The metal layer 124b is formed as follows.

제1산화물층(124a) 상에 상부전극(124)에 포함된 금속층(124b)이 형성된다. 금속층(124b)은 기판(110)의 비표시영역(NA)의 콘택영역(CA)에 대응되는 영역을 노출하는 제2마스크(MSK2)에 의해 형성된다. 이에 따라, 상부전극(124)의 금속층(124b)은 비표시영역(NA)의 콘택영역(CA) 상에 형성된 전원배선(PWR)의 상부전원배선(120a)에 연결된다. 금속층(124b)은 저저항 재료 예컨대, 은(Ag), 금(Au) 등으로 형성될 수 있다.A metal layer 124b included in the upper electrode 124 is formed on the first oxide layer 124a. The metal layer 124b is formed by a second mask MSK2 that exposes an area corresponding to the contact area CA of the non-display area NA of the substrate 110. [ The metal layer 124b of the upper electrode 124 is connected to the upper power supply wiring 120a of the power supply wiring PWR formed on the contact area CA of the non-display area NA. The metal layer 124b may be formed of a low resistance material such as silver (Ag), gold (Au), or the like.

도 13에 도시된 바와 같이, 금속층(124b) 상에 제2산화물층(124c)을 포함하는 상부전극(124)을 형성한다. 제2산화물층(124c)은 다음과 같이 형성된다.An upper electrode 124 including a second oxide layer 124c is formed on the metal layer 124b, as shown in FIG. The second oxide layer 124c is formed as follows.

상부전극(124)에 포함된 금속층(124b) 상에 상부전극(124)에 포함된 제2산화물층(124c)이 형성된다. 제2산화물층(124c)은 기판(110)의 표시영역(AA)에 대응되는 영역을 노출하는 제1마스크(MSK1)에 의해 형성된다. 제2산화물층(124c)은 투명한 재료 예컨대, MoO3, ITO, IZO, SiNx 등의 산화물 및 일부 유기물(NPD 등)이 포함된 재료로 형성될 수 있다.A second oxide layer 124c included in the upper electrode 124 is formed on the metal layer 124b included in the upper electrode 124. [ The second oxide layer 124c is formed by a first mask MSK1 exposing a region corresponding to the display area AA of the substrate 110. [ The second oxide layer 124c may be formed of a material including a transparent material such as an oxide such as MoO3, ITO, IZO, SiNx, and some organic material (such as NPD).

위와 같은 공정에 의해, 상부전극(124)과 전원배선(PWR)의 상부전원배선(120a)은 동종의 금속층 또는 이종의 금속층 간의 접촉으로 전기적인 연결을 이루게 된다. 이와 같은 전기적 접촉 구조에 의해, 상부전극(124)과 전원배선(PWR)은 금속층에 의해서만 실질적인 접촉이 이루어지게 되므로, 이들의 계면은 안정화되어 콘택 저항을 낮출 수 있게 된다.By the above process, the upper electrode 124 and the upper power supply wiring 120a of the power supply wiring PWR are electrically connected to each other by contact between the same metal layer or different metal layers. By virtue of such an electrical contact structure, the upper electrode 124 and the power supply wiring PWR are brought into substantial contact only by the metal layer, so that their interfaces are stabilized and the contact resistance can be lowered.

한편, 상부전극(124)이 애노드전극으로 선택된 경우, 전원배선(PWR)은 도 3에 도시된 바와 같이 고 전위전원이 공급되는 제1전원배선(VDD)으로 선택된다. 이와 달리, 상부전극(124)이 캐소드전극으로 선택된 경우, 전원배선(PWR)은 저 전위전원이 공급되는 제2전원배선(VSS)으로 선택된다.On the other hand, when the upper electrode 124 is selected as the anode electrode, the power supply line PWR is selected as the first power supply line VDD to which the high potential power is supplied as shown in Fig. Alternatively, when the upper electrode 124 is selected as the cathode electrode, the power supply wiring PWR is selected as the second power supply wiring VSS to which the low potential power is supplied.

한편, 본 발명에 따른 유기전계발광표시장치는 유기 발광다이오드에 포함된 전극의 구조에 따라 상부 방향으로 빛을 발광하는 전면발광(Top-Emission), 하부 방향으로 빛을 발광하는 배면발광(Bottom-Emission) 및 양면 방향으로 빛을 발광하는 양면발광(Dual-Emission) 중 하나로 형성된다.Meanwhile, the organic light emitting display device according to the present invention includes a top emission that emits light in an upward direction according to the structure of an electrode included in an organic light emitting diode, a bottom emission that emits light in a downward direction, Emission which emits light in both directions and a dual-emission which emits light in both directions.

그리고, 본 발명에서는 각 서브 픽셀이 적색, 녹색 및 청색을 발광하는 구조를 일례로 설명하였다. 하지만, 본 발명은 모든 서브 픽셀이 백색을 발광하고 이를 적색, 녹색 및 청색으로 변환하기 위한 컬러필터가 적용되는 구조에 적용될 수도 있고 이 경우, 서브 픽셀은 적색, 녹색, 청색과 더불어 백색을 발광하는 픽셀로 구성될 수 있다.In the present invention, a structure in which each sub-pixel emits red, green, and blue light has been described as an example. However, the present invention may be applied to a structure in which all the subpixels emit white light and are converted to red, green, and blue color filters. In this case, the subpixels emit white light in addition to red, Pixels.

이상 본 발명은 저항 특성을 극복하기 위하여 표면 플라즈몬 공진 현상을 적용한 상부전극으로 대면적의 표시패널 제작시, 전압과 전류의 관계가 일정하게 형성되도록 상부전극과 전원배선을 이종 또는 동종의 금속층으로만 전기적으로 연결하여 계면의 콘택 저항을 낮추고, 휘도 저하 및 소비전력 증가와 같은 문제를 개선할 수 있는 유기전계발광표시장치를 제공하는 효과가 있다.In order to overcome the resistance characteristic, the present invention relates to a method of manufacturing a large-sized display panel in which a surface plasmon resonance phenomenon is applied, There is an effect of providing an organic electroluminescent display device which can electrically connect and lower the contact resistance of the interface, and can solve problems such as decrease in luminance and increase in power consumption.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention may be practiced. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. Also, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.

TCN: 타이밍구동부 PNL: 표시패널
SDRV: 스캔구동부 DDRV: 데이터구동부
VDD: 제1전원배선 VSS: 제2전원배선
DL: 데이터라인들 PAD: 패드부
110: 기판 130: 표시부
120a: 상부전원배선 124: 상부전극
124a: 제1산화물층 124b: 금속층
124c: 제2산화물층 PWR: 전원배선
AA: 표시영역 NA: 비표시영역TCN: timing driver PNL: display panel
SDRV: scan driver DDRV: data driver
VDD: first power supply wiring VSS: second power supply wiring
DL: data lines PAD: pad portion
110: substrate 130:
120a: upper power supply wiring 124: upper electrode
124a: first oxide layer 124b: metal layer
124c: second oxide layer PWR: power supply wiring
AA: display area NA: non-display area

Claims (10)

기판;
상기 기판 상에 형성된 트랜지스터부;
상기 트랜지스터부 상에 형성된 하부전극;
상기 하부전극 상에 형성된 유기발광층; 및
상기 유기발광층 상에 형성되며 제1산화물층, 금속층 및 제2산화물층으로 이루어진 상부전극을 포함하며,
상기 상부전극은,
상기 기판의 표시영역에 형성된 상부전극은 상기 제1산화물층, 상기 금속층 및 상기 제2산화물층으로 이루어지고,
상기 기판의 비표시영역에 형성된 상부전극은 상기 기판의 비표시영역에 형성된 전원배선과 전기적으로 연결되며, 상기 전원배선과 전기적으로 연결되는 영역이 상기 금속층으로만 이루어진 것을 특징으로 하는 유기전계발광표시장치.
Board;
A transistor formed on the substrate;
A lower electrode formed on the transistor portion;
An organic light emitting layer formed on the lower electrode; And
And an upper electrode formed on the organic light emitting layer and including a first oxide layer, a metal layer, and a second oxide layer,
The upper electrode includes:
Wherein the upper electrode formed in the display region of the substrate comprises the first oxide layer, the metal layer, and the second oxide layer,
Wherein an upper electrode formed in a non-display region of the substrate is electrically connected to a power supply wiring formed in a non-display region of the substrate, and a region electrically connected to the power supply wiring is formed only of the metal layer. Device.
삭제delete 삭제delete 제1항에 있어서,
상기 상부전극과 상기 전원배선은 동종의 금속층 또는 이종의 금속층 간의 접촉으로 전기적인 연결을 이루는 것을 특징으로 하는 유기전계발광표시장치.The method according to claim 1,
Wherein the upper electrode and the power supply wiring are in electrical contact with each other by contact between a metal layer of the same type or a different metal layer. 제1항에 있어서,
상기 전원배선은 상기 기판의 비표시영역에 형성된 데이터배선들을 기준으로 일측 외곽영역 또는 타측 외곽영역 중 선택된 하나의 영역 또는 두 영역에 모두 형성된 것을 특징으로 하는 유기전계발광표시장치.The method according to claim 1,
Wherein the power supply line is formed in one selected region or two regions out of the one or more outline regions based on the data lines formed in the non-display region of the substrate. 기판 상에 트랜지스터부를 형성하는 트랜지스터부 형성단계;
상기 트랜지스터부 상에 하부전극을 형성하는 하부전극 형성단계;
상기 하부전극 상에 유기발광층을 형성하는 유기발광층 형성단계; 및
상기 유기발광층 상에 제1산화물층, 금속층 및 제2산화물층으로 이루어진 상부전극을 형성하되, 일부 영역을 상기 금속층으로만 형성하는 상부전극 형성단계를 포함하며,
상기 상부전극 형성단계는
상기 기판의 표시영역에 상기 제1산화물층, 상기 금속층 및 상기 제2산화물층으로 이루어진 상부전극을 형성하고,
상기 기판의 비표시영역에 형성된 상부전극은 상기 기판의 비표시영역에 형성된 전원배선과 전기적으로 연결되도록 형성하되, 상기 전원배선과 전기적으로 연결되는 영역이 상기 금속층으로만 이루어지도록 형성하는 단계인 유기전계발광표시장치의 제조방법.Forming a transistor portion on a substrate;
Forming a lower electrode on the transistor portion;
Forming an organic light emitting layer on the lower electrode; And
Forming an upper electrode including a first oxide layer, a metal layer and a second oxide layer on the organic light emitting layer, and forming an upper electrode only on the metal layer;
The upper electrode forming step
Forming an upper electrode composed of the first oxide layer, the metal layer, and the second oxide layer in a display region of the substrate;
And forming an upper electrode formed in a non-display area of the substrate so as to be electrically connected to a power supply wiring formed in a non-display area of the substrate, the area being electrically connected to the power supply wiring, A method of manufacturing an electroluminescent display device. 삭제delete 삭제delete 제6항에 있어서,
상기 상부전극과 상기 전원배선은 동종의 금속층 또는 이종의 금속층 간의 접촉으로 전기적인 연결을 이루는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.The method according to claim 6,
Wherein the upper electrode and the power supply wiring are electrically connected to each other by a contact of a same metal layer or a different metal layer. 제6항에 있어서,
상기 상부전극 형성단계는
상기 기판의 표시영역에 대응되는 영역을 노출하는 마스크를 이용하여 상기 제1산화물층 및 상기 제2산화물층을 형성하고,
상기 기판의 비표시영역에 대응되는 영역을 노출하는 마스크를 이용하여 상기 금속층을 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.The method according to claim 6,
The upper electrode forming step
The first oxide layer and the second oxide layer are formed using a mask exposing a region corresponding to a display region of the substrate,
Wherein the metal layer is formed using a mask exposing a region corresponding to a non-display region of the substrate.
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