KR101777516B1 - 고전압 엘이디 플립 칩 및 그 제조 방법 - Google Patents
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Abstract
고전압 엘이디 플립 칩 및 그 제조 방법이 제공된다. 상기 칩은 2 이상의 영역; 제 1 홈을 갖는 메사 플랫폼; 상기 메사 플랫폼 상의 제 1 전극으로서, 두 인접 영역들의 상기 제 1 전극들 사이 영역은 제 2 홈을 형성하는, 제 1 전극; 상기 메사 플랫폼들 및 상기 제 1 전극들을 덮는 제 1 절연층으로서, 상기 절연층은 상기 제 2 홈을 채우고 상기 제 1 홈을 부분적으로 채우며, 상기 제 1 홈의 채워지지 않은 일부는 제 3 홈을 형성하는, 제 1 절연층; 상기 제 1 절연층에 형성되는 제 4 홈으로서, 상기 제 4 홈은 상기 제 1 전극의 표면을 노출시키는, 제 4 홈; 상호접속 전극으로서, 상기 상호접속 전극은 특정 영역의 상기 제 3 홈으로 통하는 상기 제 1 반도체층을 상기 특정 영역에 인접하는 다른 영역의 상기 제 4 홈으로 통하는 상기 제 1 전극과 접속하는 제 1 영역을 포함하는, 상호접속 전극;을 포함한다. 형성되는 엘이디는 향상된 성능을 가진다.
Description
이 출원은 여기에 참조로 포함되고 2015년 6월 12일에 출원된 중국 특허출원 201510323808.8호에 우선권의 이익을 주장한다.
본 개시는 대체로 반도체 제조 분야, 더욱 상세하게는 고전압 엘이디 플립 칩 및 그 제조 방법에 관한 것이다.
엘이디(Light Emitting Diode; 발광 다이오드)는 반도체 발광(luminous) 장치이다. 일반적으로, 엘이디 칩은 갈륨(Ga)과 비소(As) 화합물, 갈륨과 인(P) 화합물, 갈륨과 질소(N) 화합물, 또는 갈륨과 인듐(In) 화합물과 같은 다중 화합물(multiple compounds)로 구성된다. 엘이디 칩은 반도체 PN 접합의 전장 발광 현상(electroluminescence phenomenon)에 기초하여 개발된다. 엘이디 칩은 저전력 소비, 작은 체적, 긴 수명, 높은 안정성, 빠른 시동 및 안정적인 광파장과 같은 훌륭한 광전 성능(photoelectric performance)을 특징으로 한다. 그러므로, 엘이디는 조명, 가정용 전자기기, 디스플레이 스크린, 표시등 등과 같은 여러 분야들에 널리 사용되어 왔다. 더구나, 엘이디 칩은 위 특징들 뿐 아니라 시각 피로를 야기하기 쉽지 않고 스트로보플래시(stroboflash)가 아니라는 장점 때문에 선호되는 광원이다. 산업의 발전으로 고효율, 고전력 및 고신뢰도(high-reliability) 엘이디 칩이 점점 필요하다. 하지만, 엘이디 칩의 적용 영역(application side)에서는 저전력 또는 중전력 칩들이 여전히 주요 시장을 차지한다. 고전력 엘이디 칩들의 낮은 일드(yield) 문제 때문에 단지 적은 수의 회사들만 고전력 엘이디 칩들의 제조에 참여한다.
최근에, 새로운 유형의 엘이디 칩이 더욱 더 나오고, 그 중에 고전압 엘이디 칩들 및 플립 칩들은 폭넓은 관심을 끌고 있다. 고전압 엘이디 칩은 다중 발광 유닛들을 직렬로 연결함으로써 만들어지는데, 여기서 다중 발광 유닛들은 종래 큰 체적의 저전압 엘이디 칩을 분할함으로써 만들어진다. 고전압 엘이디 칩을 구동하기 위한 전류는 큰 체적 저전압 엘이디 칩을 구동하기 위한 전류보다 매우 작고, 따라서 고전압 엘이디 칩은 적은 패키지 비용, 높은 구동 전력원 효율, 적은 선로 손실(wire loss) 등의 장점들을 갖는다. 또, 플립 칩은 무선 용접(wireless welding) 및 방열에서의 높은 성능의 장점을 갖는다.
현재, 고전압 엘이디에서, 전극들의 상호접속이 칩의 일드에 영향을 미치는 주요인이고, 플립 칩들에서는 패키징이 플립 칩의 일드에 영향을 미치는 주요인이다. 고전압 엘이디 플립 칩 및 그 제조 방법에 대한 추가 정보로는, 중국 특허출원 CN104134744A호 및 CN103022334A호가 참조될 수 있다.
본 개시의 일 면에서, 고전압 엘이디 플립 칩을 제조하는 방법이 제공되어 구조적 성능 및 패키지 일드를 향상시킨다.
고전압 엘이디 플립 칩 제조 방법은, 2 이상의 영역들을 가지는 기판을 제공하는 단계; 제 1 반도체층, 제 2 반도체층, 및 상기 제 1 반도체층과 제 2 반도체층 사이에 위치되는 양자 우물 층을 포함하는 상기 기판 에 에피택시 적층(epitaxy stacking layer)을 형성하는 단계; 상기 2 이상의 영역들 각각에 적어도 하나의 제 1 홈을 형성하기 위해 상기 에피택시 적층을 에칭하는 단계로서, 상기 제 1 홈은 상기 제 1 반도체층을 노출시키고, 상기 2 이상의 영역들 각각에 남은 에피택시 적층은 메사 플랫폼(Mesa-platform)을 형성하는 에피택시 적층 에칭 단계; 상기 메사 플랫폼 각각에 제 1 전극을 형성하는 단계로서, 제 2 홈이 두 개의 인접한 영역 상의 상기 제 1 전극들 사이에 형성되는, 제 1 전극 형성 단계; 제 1 절연층을 형성하는 단계로서, 상기 제 1 절연층은 상기 메사 플랫폼들과 제 1 전극들을 덮고, 상기 제 1 절연층은 상기 제 2 홈을 채우고 상기 제 1 홈을 부분적으로 채우며, 상기 제 1 홈의 남은 부분은 제 3 홈을 형성하는 제1 절연층 형성 단계; 상기 제 1 전극의 표면을 노출시키는 적어도 하나의 제 4 홈을 형성하기 위해 제 1 절연 층을 에칭하는 단계; 상호접속 전극을 형성하는 단계로서, 상기 상호접속 전극은 상기 제 3 홈과 상기 적어도 하나의 제 4 홈을 채우고, 제 5 홈은 두 개의 인접한 상호접속 전극들 사이에 형성되고, 상기 두 개의 인접한 영역들 내에서 상기 상호접속 전극이 상기 두 개의 인접한 영역들 중 하나의 제 1 전극을 상기 두 개의 인접한 영역들 중 다른 하나의 제 1 반도체층에 접속하는, 상호접속 전극 형성 단계;를 포함한다.
필요한 경우, 제 1 측 상의 상호접속 전극은 상기 제 1 측 상의 반도체 층과 전기적으로 연결되거나, 제 2 측 상의 상호접속 전극은 상기 제 2 측 상의 반도체 층과 전기적으로 연결된다.
필요한 경우, 상기 방법은 상기 상호접속 전극을 덮고 상기 제 5 홈을 채우는 제 2 절연층을 형성하는 단계; 상기 제 1 측 상의 상호접속 전극 또는 상기 제 2 측 상의 상호접속 전극을 노출시키는 제 6 홈을 상기 제 2 절연층에 형성하는 단계; 및 상기 제 2 절연층을 덮고 상기 제 6 홈을 채우는 제 2 전극을 형성하는 단계;를 더 포함한다.
필요한 경우, 상기 방법은, 상기 제 2 전극에 전도성 플레이트를 형성하는 단계; 상기 에피택시 적층의 제 1 반도체의 발광 표면을 노출시키기 위해 상기 에피택시 적층과 상기 기판을 분리하는 단계; 다른 영역들 상의 상기 에티택시 적층들을 절연하는 제 7 홈을 형성하기 위하여 상기 제 1 반도체층을 에칭하는 단계; 및 제 8 홈을 형성하기 위하여 상기 제 1 반도체층을 에칭하는 단계로서, 상기 제 6 홈이 상기 제 1 측의 상호접속 전극을 노출시키고, 상기 제 1 측의 상호접속 전극이 상기 제 1 측의 반도체층과 전기적으로 연결되면 상기 제 8 홈은 상기 제 2 측의 제 1 전극을 노출시키고, 상기 제 6 홈이 상기 제 1 측의 상호접속 전극을 노출시키고, 상기 제 1 측의 상호접속 전극이 상기 제 1 측의 제 1 전극과 전기적으로 연결되면 상기 제 8 홈은 상기 제 2 측의 상호접속 전극을 노출시키고, 상기 제 6 홈이 상기 제 2 측의 상호접속 전극을 노출시키고, 상기 제 2 측의 상호접속 전극이 상기 제 2 측의 제 1 반도체층과 전기적으로 접속되면 상기 제 8 홈은 상기 제 1 측의 제 1 전극을 노출시키고, 상기 제 6 홈이 상기 제 2 측의 상호접속 전극을 노출시키고, 상기 제 2 측의 상호접속 전극이 상기 제 2 측의 제 1 전극과 전기적으로 접속되면 상기 제 8 홈은 상기 제 1 측의 상호접속 전극을 노출시키는, 제 8 홈을 형성하기 위하여 상기 제 1 반도체층을 에칭하는 단계;를 더 포함한다.
필요한 경우, 상기 방법은, 상기 제 1 전극이 상기 제 8 홈에 의해 노출될 때, 노출되는 상기 제 1 전극의 표면에 확대 전극을 형성하는 단계; 및 상기 상호접속 전극이 상기 제 8 홈에 의해 노출될 때, 노출되는 상기 상호접속 전극의 표면에 상기 확장 전극을 형성하는 단계;를 더 포함한다.
필요한 경우, 상기 방법은, 상기 상호접속 전극을 형성할 때 레벨 상승(level-up) 전극을 형성하는 단계로서, 상기 확장 전극이 상기 제 1 측에 위치되면 상기 레벨 상승 전극은 상기 제 2 측의 최외부(outmost portion)에 위치되고, 상기 확장 전극이 상기 제 2 측에 위치되면 상기 레벨 상승 전극은 상기 제 1 측의 최외부에 연결되는, 레벨 상승 전극 형성 단계를 더 포함한다.
필요한 경우, 상기 에피택시 적층과 상기 기판을 분리하는 단계는 화학 처리 또는 레이저 절단을 거쳐 상기 기판과 상기 에피택시 적층을 분리하는 단계를 포함한다.
필요한 경우, 상기 방법은 발광 표면을 세척하는 공정과 표면 러핑 공정(surface roughing process) 중 적어도 하나를 구현하는 단계를 더 포함한다.
필요한 경우, 상기 상호접속 전극은 은(Ag), 알루미늄(Al), 로듐(Rh), 크롬(Cr), 백금(Pt), 금(Au), 티타늄(Ti), 및 니켈(Ni)로 이루어진 그룹에서 선택한 적어도 하나의 물질을 포함한다.
필요한 경우, 상기 제 1 절연층은 이산화규소(SiO2), 일질화일규소(SiN), 산질화규소(SiON), 산화 알루미늄(Al2O3), 및 이산화 티타늄(TiO2)으로 이루어진 그룹에서 선택한 적어도 하나의 물질을 포함한다.
필요한 경우, 상기 제 2 절연층은 이산화규소(SiO2), 일질화일규소(SiN), 산질화규소(SiON), 산화 알루미늄(Al2O3), 및 이산화 티타늄(TiO2)으로 이루어진 그룹에서 선택한 적어도 하나의 물질을 포함한다.
본 개시의 다른 면에서, 고전압 엘이디 플립 칩이 제공되어 구조적 성능 및 패키지 일드를 향상시켜왔다.
고전압 엘이디 플립 칩은, 상부 전극이 형성될 제 1 영역 및 하부 전극이 형성될 제 2 영역을 포함하는 2 이상의 영역들; 제 1 반도체층, 양자 우물층, 및 제 2 반도체층을 포함하는 메사 플랫폼으로서, 상기 2 이상의 영역들 각각의 메사 플랫폼은 제 1 홈을 갖는 메사 플랫폼; 상기 메사 플랫폼 상에 위치되는 제 1 전극으로서, 두 개의 인접한 영역들의 상기 제 1 전극들 사이의 영역이 제 2 홈을 형성하는 제 1 전극; 상기 메사 플랫폼들과 제 1 전극들을 덮고, 상기 제 2 홈을 채우고 상기 제 1 홈을 부분적으로 채우며, 상기 제 1 홈의 채워지지 않은 부분은 제 3 홈을 형성하는, 제 1 절연층; 상기 제 1 절연층에 형성되고, 상기 제 1 전극의 표면을 노출시키는 제 4 홈; 및 상호접속 전극으로서, 상기 상호접속 전극은 특정 영역의 상기 제 3 홈을 통하는 상기 제 1 반도체층을 상기 특정 영역에 인접하는 다른 영역의 상기 제 4 홈을 통하는 상기 제 1 전극에 연결하는 제 1 부분을 포함하는 상호접속 전극;을 포함한다.
필요한 경우, 상기 상호접속 전극은 상기 제 1 영역의 제 1 반도체층과 연결하는 제 2 부분 및 상기 제 2 영역의 제 1 전극과 연결하는 제 3 부분을 더 포함하고, 제 5 홈은 상기 상호접속 전극의 두 개의 인접한 부분들 사이에 형성된다.
필요한 경우, 상기 고전압 엘이디 플립 칩은 상기 상호접속 전극을 덮고 상기 제 5 홈을 채우는 제 2 절연층; 상기 제 2 절연층에 형성되고 상기 제 1 영역의 상호접속 전극을 노출시키는 제 6 홈; 및 제 2 전극을 더 포함하고, 상기 제 2 전극은 상기 제 2 절연층을 덮고 상기 제 1 영역의 제 6 홈을 통하는 상호접속 전극과 연결한다.
필요한 경우, 고전압 엘이디 플립 칩은 상호접속 전극을 덮고 제 5 홈을 채우는 제 2 절연층; 제 2 절연층에 형성되고 제 2 영역에서 상호접속 전극을 노출시키는 제 6 홈; 및 제 2 절연층을 덮고 제 2 영역에서 제 6 홈을 통해 상호접속 전극과 연결하는 제 2 전극;을 더 포함한다.
필요한 경우, 고전압 엘이디 플립 칩은, 제 2 전극 상에 위치되는 전도성 플레이트; 두 개의 인접한 영역들 사이에 형성되고 다른 영역들의 제 1 반도체층들, 양자 우물층들, 및 제 2 반도체층들을 분할하는 제 7 홈; 및 제 1 반도체에 형성되고 제 2 영역에서 제 1 전극을 노출시키는 제 8 홈;을 더 포함한다.
필요한 경우, 고전압 엘이디 플립 칩은, 제 2 전극 상에 위치되는 전도성 플레이트; 인접한 영역들 사이에 형성되고 다른 영역들의 제 1 반도체층들, 양자 우물층들, 및 제 2 반도체층들을 분할하는 제 7 홈; 및 제 1 반도체에 형성되고 제 1 영역의 상호접속 전극을 노출시키는 제 8 홈;을 더 포함한다.
필요한 경우, 고전압 엘이디 플립 칩은 연장 전극을 더 포함하고, 상기 연장 전극은 제 8 홈에 의해 노출되는 제 1 전극과 접속한다.
필요한 경우, 고전압 엘에디 플립 칩은 연장 전극을 더 포함하고, 상기 연장 전극은 제 8 홈에 의해 노출되는 상호접속 전극과 접속한다.
필요한 경우, 제 1 반도체층은 거친 발광 표면을 가진다.
필요한 경우, 상호접속 전극은 은, 알루미늄, 로듐, 크롬, 백금, 금, 티타늄, 및 니켈로 이루어진 그룹에서 선택된 적어도 하나의 재료를 포함한다.
필요한 경우, 제 1 절연층은 이산화규소(SiO2), 일질화일규소(SiN), 산질화규소(SiON), 산화알루미늄(Al2O3) 및 이산화티타늄(TiO2)으로 이루어진 그룹에서 선택된 적어도 하나의 재료를 포함한다.
필요한 경우, 제 2 절연층은 이산화규소(SiO2), 일질화일규소(SiN), 산질화규소(SiON), 산화알루미늄(Al2O3) 및 이산화티타늄(TiO2)으로 이루어진 그룹에서 선택된 적어도 하나의 재료를 포함한다.
현재 사용되는 기술과 비교하여, 본 개시에 제공된 실시예들은 다음의 장점들을 가진다.
본 개시에서, 제 1 전극은 영역들 각각에 형성되고, 제 1 절연층과 상호접속 전극을 통하여, 특정 영역의 제 1 반도체층 및 상기 특정 영역에 인접하는 영역의 제 1 전극이 연결되어 고전압 엘이디 플립 칩의 기본 틀(frame)을 형성한다. 상호접속 전극의 형성은 대응하는 홈들을 채워 인접 영역들을 전기적으로 접속시키고, 따라서 인접 영역들을 접속하는데 금속선은 회피될 수 있고, 이는 고전압 엘이디 플립 칩의 구조 성능 및 패키지 일드를 향상시킨다.
또한, 전체 제 2 전극은 상기 제 2 전극과 관련된 전도성 플레이트와 함께, 전기 접속 단자로 기능하고, 따라서 그 전도성과 열 확산 성능이 향상된다. 추가로, 패키징의 곤란성은 줄어들고 패키지 일드는 향상된다.
도 1 내지 20은 본 개시의 일 실시예에 따른 제조에서 고전압 엘이디 플립 칩의 중간 구조들을 개략적으로 도시하고;
도 21 내지 22는 본 개시의 다른 실시예에 따른 제조 중의 고전압 엘이디 플립 칩의 중간 구조들을 개략적으로 도시한다.
도 21 내지 22는 본 개시의 다른 실시예에 따른 제조 중의 고전압 엘이디 플립 칩의 중간 구조들을 개략적으로 도시한다.
엘이디 장치의 품질과 통합 레벨(integration level)을 향상시키기 위해, 평방 센티미터당 발광 효율(lm/W·㎠))은 엘이디 장치의 품질을 측정하기 위한 중요한 지수이다. 플립 칩은 우수한 방열 성능(heat dissipation performance) 및 전류 확장 능력(current expanding ability)를 제공하므로, 엘이디의 요구를 충족시키기 위한 초점이 된다. 또, 다중 엘이디 플립 칩들을 직렬로 접속함으로써 만들어지는 고전압 엘이디 플립 칩은 향상된 평방 센티미터당 발광 효율을 가질 뿐만 아니라, 엘이디 칩의 미래 개발 트렌드가 되는 저감된 구동 비용도 갖춘다.
하지만, 고전압 엘이디 플립 칩들에 있어서, P-전극 및 N-전극은 칩의 동일한 면에 배치되는데, 이는 패키징 기술을 위한 고사양(high requirement)이고 낮은 패키지 일드를 일으키기 쉽다. 더구나, 존재하는 고전압 엘이디 플립 칩들에서, 얇은 금속선이 다른 영역들을 연결하는데 필요하고, 금속 전극들이 홈 구조의 측벽 면 및 돌출 구조의 외부 면을 덮어씌우기 위해 필요하다. 추가 정보를 위해 중국 특허 출원 CN104134744A호가 참조될 수 있다. 그러한 구조를 위해서는, 코너 부분과 단차 부분(step portion) 상의 상호접속 금속선들이 깨지기 쉬워서, 엘이디 칩은 작동을 멈출 수 있다. 또한, 금속선들에 의해 연결되는 상호접속은 낮은 일드율(yield rate) 때문에 제조에서 고사양이다. 최근에, 어떤 솔루션들은 이 문제들을 풀기 위해 발전되었으나, 상기 솔루션들의 원리는 이전과 같고, 용접 지점들(welding spots)은 아직 상대적으로 작고, 이는 용접에서 배열이 어렵다.
따라서, 본 개시의 실시예들은 인접 영역들을 연결하기 위해 상호접속 전극이 형성되는 고전압 엘이디 플립 칩 및 상기 고전압 엘이디 플립 칩을 제조하는 방법을 제공한다. 그와 같이, 전통적으로 사용되던 금속선은 필요하지 않고, 그 구조적 성능과 패키지 일드는 향상된다.
본 개시의 목적, 특징, 장점들을 명확히 하기 위해, 본 개시의 실시예들은 첨부한 도면들과 함께 자세히 설명될 것이다.
도 1 내지 20을 참조하면, 본 개시의 일 실시예에 따른 제조방법에서 고전압 엘이디 플립 칩의 중간 구조들이 도시된다.
상기 방법은 기판(100)을 제공하는 단계를 포함한다. 도 1과 2에서 볼 수 있듯이, 상기 기판(100)은 개략적으로 왼쪽부터 오른쪽으로 각각 영역 I, 영역 II, 영역 III, 및 영역 IV인 네 가지 영역들을 포함한다. 또한, 에피택시 적층은 기판(100) 상에 형성된다. 상기 에피택시 적층은 제 1 반도체층(110), 양자 우물층(310), 및 제 2 반도체층(120)을 포함한다.
도 1과 2는 동일한 구조를 다른 방향에서 도시한다. 구체적으로, 도 1은 상면도이고, 도 2는 도 1의 A-A 라인을 따르는 대응 단면도이다.
또한, 도 1과 2에서, 다섯 개의 점선들(dotted lines)은 왼쪽부터 오른쪽으로 각각 영역 I, 영역 II, 영역 III, 및 영역 IV로 분류된 기판(100)의 네 영역들을 지칭하기 위해 적용된다. 두 점선들 사이의 기판(100)의 영역은 하나의 영역으로서 정의된다. 하지만, 뒤따르는 도시 및 지시를 단순화하기 위해, 뒤따르는 도면들의 영역들은 세 가지 점선들로만 지시된다. 따라서, 네 가지 또는 네 가지 영역들 중 하나가 설명에서 언급되면, 도 1과 2를 참조하라.
본 개시의 몇 실시예들에서, 기판(100)은 둘, 셋, 다섯 또는 그 이상의 영역들을 포함할 수 있다. 영역들의 수는 보호범위를 제한하지 않아야 한다.
일부 실시예들에서, 기판(100)은 사파이어(Al2O3) 기판일 수 있다. 일부 실시예들에서, 다른 기판이 현실적 요건에 따라 엘이디 칩을 제조하기에 적당할 수도 있다. 예를 들면, 기판(100)은 스피넬(MgAl2O4), 탄화규소(SiC), 황화아연(ZnS), 산화아연(ZnO), 또는 비화갈륨(GaAs)으로 만들어진 기판일 수 있다. 일부 실시예들에서, 제 1 반도체층(110)은 N타입 반도체층이고 제 2 반도체층(120)은 P타입 반도체층이다. 구체적으로, 제 1 반도체층(110)은 N타입 도핑된 질화갈륨(Gallium Nitride) 필름일 수 있다. 상기 N타입 도핑된 질화갈륨 필름은 5^17 cm-3에서 1^19 cm-3 범위의 도핑 농도를 가질 수 있다. 제 2 반도체층(120)은 P타입 도핑된 질화갈륨 필름일 수 있다. 제 2 반도체층(120)은 양자 우물층(310) 상에 성장한다. 제 2 반도체층(120)은 반도체층을 도핑함으로써 형성될 수 있다. 또한, 제 2 반도체층(120)의 구멍 농도(hole concentration)는 제 2 반도체층(120)의 전도성을 향상시키기 위한 도핑 과정에 의해 향상될 수 있고, 이는 고품질의 제 2 반도체층(120)을 얻어서 엘이디 칩의 구조적 품질을 향상시키기 위함이다.
본 개시의 일부 실시예들에서, 제 1 반도체층(110)은 P 도핑된 질화갈륨 필름과 같은 P타입 반도체층일 수 있고; 반면 제 2 반도체층(120)은 N 도핑된 질화갈륨 필름과 같은 N타입 반도체층일 수 있다는 것에 주의해야 한다. 제 1 반도체층(110)은 P타입 반도체층이고 제 2 반도체층(120)은 N타입 반도체층일 때, 제 1 반도체(110)를 그 위에 성장시키기에 기판(100)의 재료가 적합하다.
양자 우물층(310)은 MQW(다중 양자 우물) 활성층, 또는 다중 양자 우물층으로서 또한 알려져 있다. 양자 우물층(310)은 인듐을 함유하는 좁은 밴드-갭 질화물 필름(미도시) 및 넓은 밴드-갭 질화물 필름(미도시)을 포함할 수 있고, 상기 좁은 밴드-갭 질화물 필름과 넓은 밴드-갭 질화물 필름은 교대로 쌓인다. 일부 실시예들에서, 상기 인?쳄? 함유하는 좁은 밴드-갭 질화물 필름은 인듐갈륨질소(InGaN) 필름이다. 넓은 밴드-갭 질화물 필름은 질화갈륨 필름이다. 좁은 밴드-갭 질화물 필름을 형성하는 온도는 700oC to 900oC 범위일 수 있다. 넓은 밴드-갭 질화물 필름을 형성하는 온도는 700oC to 900oC 범위일 수 있다.
도 3과 4를 참조하면, 고전압 엘이디 플립 칩을 제조하는 방법은 각 영역에서 적어도 하나의 제 1 홈(101)을 형성하기 위해 에피택시 적층을 에칭하는 단계를 더 포함하고, 상기 제 1 홈(101)은 제 1 반도체층(110)을 노출시키며, 각 영역의 에피택시 적층의 남은 부분이 메사 플랫폼을 형성한다.
도 3과 4는 동일한 구조를 다른 방향에서 도시한다. 구체적으로, 도 3은 상면도이고, 도 4는 도 3의 B-B 라인을 따르는 대응하는 단면도이다.
일부 실시예들에서, 제 1 홈(101)은 상부에서 직사각형인데, 이는 다음 공정을 위해 편리하다. 또한, 다른 영역들의 제 1 홈들(101)은 동일한 크기와 형상으로 만들어진다. 일부 실시예들에서, 제 1 홈은 상부에서 타원 또는 불규칙한 형상과 같은 다른 형상을 취할 수도 있다. 또한, 각 영역에서 제 1 홈들(101)의 수는 하나 이상일 수 있다. 제 1 홈들(101)의 형상과 수는 변경될 수 있다.
도 4에서 보는 바와 같이, 제 1 홈(101)은 제 2 반도체층(120)을 관통하지만, 제 1 반도체층(110)을 관통하지는 않고 따라서, 제 1 반도체층(110)이 노출된다. 실제로, 노출될 제 1 반도체층(110)의 표면을 확보하기 위해 과도한 에칭이 수행될 수도 있다는 것에 주의해야 한다. 다시 말해서, 제 1 홈(101)은 제 1 반도체(110)로 어느 정도 연장할 수 있다.
일부 실시예들에서, 메사 플랫폼은 에피택시 적층이 에칭되어 제 1 홈(101)을 형성한 후에 에피택시 적층의 남은 부분을 나타낸다. 제 1 홈(101)에 의해 노출되는 제 1 반도체층(110)의 일부가 메사 플랫폼에 속하지 않을 수 있다는 것에 주의해야 한다.
일부 실시예들에서, 제 1 홈(10) 및 메사 플랫폼을 형성하기 위해 제 2 반도체층(120)을 에칭하는 단계는 제 1 반도체층(110)이 노출될 때까지 염화붕소(BCl3), 염소(Cl2) 또는 아르곤(Ar)의 플라즈마로 양자 우물층(310) 및 제 2 반도체층(120)을 선택적으로 에칭하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 에칭 공정동안 형성되는 메사 플랫폼은 기울어진 측벽을 가질 수 있다. 다시 말하면, 메사 플랫폼의 측벽은 바닥 표면과 예각을 취할 수 있으나 상부 표면과 둔각을 취할 수 있다. 메사 플랫폼의 기울어진 측벽은 후속 공정에서 그 안에 재료를 채우는 것을 촉진한다. 도 4에서 상기 바닥 표면과 메사 플랫폼의 측벽 사이의 각도 및 상기 상부 표면과 메사 플랫폼의 측벽 사이의 각도 모두 간략한 도시를 위해 직각으로 보여진다는 것에 주의해야 한다.
도 5와 6을 참조하면, 고전압 엘이디 플립 칩을 제조하는 방법은 각 영역에서 메사 플랫폼 상에 제 1 전극(130)을 형성하는 단계를 포함하고, 두 개의 인접한 영역들 상에서 제 1 전극들(130) 사이의 영역은 제 2 홈(102)을 형성한다.
도 5와 6은 동일한 구조를 다른 방향에서 도시한다. 구체적으로, 도 5는 상면도이고, 도 6은 도 5의 C-C 라인을 따르는 대응하는 단면도이다.
일부 실시예들에서, 제 1 전극(130)은 은, 알루미늄, 로듐, 크롬, 백금, 금, 티타늄, 및 니켈로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함할 수 있다. 상기 제 1 전극(130)은 단층 구조 또는 복층 구조를 가질 수 있다.
도 6에 보여지는 것과 같이 각 영역의 두 개의 분리되고 독립적인 제 1 전극들(130)은 사실은 직각 링의 형상을 갖는 공통의 제 1 전극(130)에 속한다. 다른 말로, 도 6에 보여지는 것과 같이 각 영역의 두 개의 분리되고 독립적인 제 1 전극들(130)은 공통의 제 1 전극(130)의 다른 부분들에서의 단면들이다.
상기와 같이, 제 1 홈(101)은 상부로부터 다양한 형상을 가질 수 있다는 것에 주의해야 한다. 제 1 홈들의 임의 개수가 있을 수 있다. 제 1 전극(130)은 제 1 홈(101) 주위의 메사 플랫폼 상에 형성되고, 따라서 제 1 전극(130)은 제 1 홈(101) 주위에 다양한 대응 형상들을 가질 수 있다. 또한, 제 1 전극(130)은 상기 제 1 홈(101)에 형성되지 않는다.
일부 실시예들에서, 인접한 영역들 사이의 점선들은 제 2 홈들(102) 내에 있다. 다시 말하면, 두 인접한 영역들 사이의 경계가 제 2 홈(102)에 위치된다.
도 7과 8을 참조하면, 고전압 엘이디 플립 칩을 제조하는 방법은 제 1 절연층(140)을 형성하는 단계를 더 포함하고, 상기 제 1 절연층(140)은 메사 플랫폼과 제 1 전극(130)을 덮고, 제 2 홈(102)을 채우며, 제 1 홈(10)을 부분적으로 채우고, 채워지지 않은 제 1 홈(101)의 일부는 제 3 홈(103)을 형성한다.
도 7과 8에서 볼 수 있듯이, 상기 방법은 적어도 하나의 제 4 홈(104)을 형성하기 위해 제 1 절연층(140)을 에칭하는 단계를 더 포함하고, 상기 제 4 홈(104)은 상기 제 1 전극(130)의 표면을 노출시킨다.
도 7과 8은 동일한 구조를 다른 방향에서 도시한다. 구체적으로, 도 7은 상면도이고, 도 8은 도 7의 D-D 라인을 따르는 대응하는 단면도이다.
일부 실시예들에서, 제 1 절연은 이산화규소(SiO2), 질화규소(SiN), 산질화규소(SiON), 산화알루미늄(Al2O3) 및 이산화티타늄(TiO2)으로 이루어진 그룹에서 선택된 적어도 하나의 재료를 포함할 수 있다. 제 1 절연층(140)은 단층 구조 또는 복층 구조일 수 있다.
제 1 절연층(140) 상에 형성되는 제 4 홈들(104)의 (예를 들어 상부로부터의) 형상 및 개수는 현실적 요건에 따라 결정될 수 있다는 것에 주의해야 한다. 일부 실시예들에서, 제 4 홈(104)은 도 7에 보여지는 것과 같이 상부에서 볼 때 원형이다. 일부 실시예들에서, 제 4 홈(104)의 형상은 직사각형 또는 임의의 다른 형상으로 형성될 수 있다. 일부 실시예들에서, 각 영역의 제 4 홈들(104)의 개수는 도 7에 보이는 바와 같이 3개다. 일부 실시예들에서, 각 영역의 제 4 홈들(104)의 개수는 하나, 둘, 넷 또는 그 이상일 수 있다. 각 영역의 제 4 홈(104)은 대응 영역의 제 1 전극(103)의 표면을 노출시키지만 임의의 다른 구조를 노출시키지는 않는다.
일부 실시예들에서, 제 1 홈(101)은 제 1 절연층(140)으로 부분적으로 채워지고, 상기 채워지지 않은 제 1 홈(101)의 일부는 제 3 홈(103)을 형성한다. 제 3 홈(103)의 폭은 제어되어야 하고, 따라서 후속 공정에서 전도성 재료가 제 3 홈(103) 내로 채워질 수 있다는 것에 주의해야 한다. 실제로, 제 3 홈(103)의 구체적 크기는 엘이디 플립 칩의 크기에 따라 조정되고 제어될 수 있다.
일부 실시예들에서, 제 1 홈(101)을 제 1 절연층(140)으로 부분적으로 채우고 제 1 홈(101)의 채워지지 않은 일부는 제 3 홈(103)으로 기능하도록 하기 위해, 제 1 절연층(140)을 형성할 때 제 1 홈(103)을 제 1 절연층(140)으로 완전히 채워지고; 제 4 홈(104)을 형성하기 위해 절연층(140)을 에칭할 때 제 1 홈(101)의 절연층(140)이 부분적으로 에칭되는 방법이 적용된다. 따라서, 제 3 홈(103)은 제 4 홈(104)을 형성하는 것과 동시에 형성된다. 즉, 제 1 홈(101)이 가장 먼저 완전히 채워지고, 그 다음 상기 제 1 홈(101)의 제 1 절연층(140)이 부분적으로 제거되어 제 3 홈(103)을 형성한다. 상기 제 3 홈(103)은 메사 플랫폼과 제 1 전극의 측면을 노출시키지 않는다는 것을 주의해야 한다.
심지어 상기 제 3 홈(103) 및 제 4 홈(104)은 다른 깊이를 가지고(즉, 도 8에서 볼 수 있는 바와 같이, 제 3 홈(103)의 깊이는 제 4 홈(104)의 깊이보다 크다), 그들은 동일한 에칭 공정에 의해 형성될 수 있다는 것에 주의해야 한다. 구체적으로, 적용되는 상기 에칭 공정은 금속 및 절연 재료의 높은 선택 비율(high selection ratio)을 갖는다. 상기 제 4 홈(104)의 바닥부가 금속이기 때문에, 상기 제 4 홈(104)이 형성된 후 제 1 전극(130)에 영향을 주지 않고 제 3 홈(103)이 형성될 때까지 한동안 에칭 공정이 구현될 수 있다.
도 9와 10을 참조하면, 고전압 엘이디 플립 칩을 제조하는 방법은 상호접속 전극을 형성하는 단계를 더 포함한다. 도 9와 10의 실시예에서, 네 개의 영역이 있기 때문에, 형성되는 상호접속 전극 역시 네 개다. 이 네 개의 상호접속 전극들은 각각 왼쪽에서 오른쪽으로 상호접속 전극(150a), 상호접속 전극(150b), 상호접속 전극(150c), 및 상호접속 전극(150d)이다.
일부 실시예들에서, 두 개의 인접한 상호접속 전극들 사이의 영역은 제 5 홈(105)을 형성하고, 상기 제 5 홈은 상기 상호접속 전극들을 분리한다.
일부 실시예들에서, 상호접속 전극은 제 3 홈(103) 및 제 4 홈(104)을 채운다. 구체적으로, 도 9와 10에 보여지는 것과 같이, 상호접속 전극(150a)은 영역 I의 제 3 홈(103)을 채우고, 상호접속 전극(150b)은 영역 I의 제 4 홈(104) 및 영역 II의 제 3 홈(103)을 채우고, 상호접속 상호접속 전극(150c)은 영역 II의 제 4 홈(104) 및 영역 III의 제 3 홈(103)을 채우고, 상호접속 전극(150d)은 영역 III의 제 4 홈(104)과 영역 IV의 제 3 홈(103)을 채운다. 따라서, 하나의 상호접속 전극은 한 특정 영역의 제 3 홈(103)을 채우고 상기 특정 영역과 인접한 다른 하나의 영역의 제 4 홈(104)를 채운다. 그러므로, 한 영역의 전극(130)은 상호접속 전극을 통해 인접 영역의 제 1 반도체층(110)과 접속된다. 그러한 방식으로, 형성된 고전압 엘이디 플립 칩에서 상기 영역들(즉, 칩 유닛들)은 상호접속 전극들에 의해 직렬로 접속된다.
도 9와 10은 동일한 구조를 다른 방향에서 도시한다. 구체적으로, 도 9는 상면도이고, 도 10은 도 9의 E-E 라인에 따르는 대응하는 단면도이다.
도 10으로부터, 상호접속 전극(150b)이 영역 I의 제 1 전극(130)과 영역 II의 제 1 반도체층(110)을 접속시키고, 상호접속 전극(150c)이 영역 II의 제 1 전극(130)과 영역 III의 제 1 반도체층(110)을 접속시키고, 상호접속 전극(150d)가 영역 III의 제 1 전극(130)과 영역 IV의 제 1 반도체층(110)을 접속시킨다. 즉, 각 상호접속 전극은 두 개의 인접한 영역들의 전도성 구조들(즉, 제 1 전극(130) 및 제 1 반도체층(110))을 연결시킨다.
상호접속 전극(150a)는 후속 공정에서 형성되는 제 2 전극(예를 들어, 도 13과 14에 보여지는 전극(170))과 접속하기 위해 사용된다. 또한, 상호접속 전극(150a)은 영역 I의 제 3 홈(103)을 통해 영역 I의 제 1 반도체층(110)과 전기적으로 접속된다.
차이점을 보이기 위해, 한 영역의 전극(130)을 다른 영역의 제 1 반도체층(110)에 접속시키는 상호접속 전극(예를 들어, 상호접속 전극들(150b, 150c, 및 150d))은 상호접속 전극의 제 1 부분으로서 정의된다는 것에 주의해야 한다. 제 1 반도체층(110)과 접속하는 상호접속 전극(예를 들어, 상호접속 전극들(150a))은 상호접속 전극의 제 2 부분으로 정의된다.
구조가 제 1 측에 위치되는 것으로 기재될 때, 이는 이 구조가 상기 제 1 측 상의 대응하는 영역 상에 위치된다는 것을 의미하는 것임을 주의해야 한다. 비슷하게, 구조가 제 2 측 상에 위치되는 것으로 기재될 때, 이는 이 구조가 상기 제 2 측 상의 대응하는 영역 상에 위치된다는 것을 의미한다.
일부 실시예들에서, 칩의 좌측은 제 1 측으로 정의되고, 칩의 우측은 제 2 측으로 정의된다.
일부 실시예들에서, 제 1 측의 상호접속 전극은 상기 제 1 측 상의 제 1 반도체 (110)와 전기적으로 접속한다.
일부 실시예들에서, 제 2 측의 상호접속 전극은 상기 제 2 측의 제 1 반도체(110)와 전기적으로 접속할 수 있다는 것에 주의해야 한다.
일부 실시예들에서, 상호접속 전극은 은, 알루미늄, 로듐, 크롬, 백금, 금, 티타늄, 및 니켈로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함할 수 있다. 상기 상호접속 전극은 단층 구조 또는 복층 구조를 가질 수 있다.
일부 실시예들에서, 상호접속 전극은 화학 증착과 같은 증착법에 의해 형성된다.
일부 실시예들에서, 고전압 엘이디 플립 칩을 형성하는 방법은 레벨업 전극(105t)을 형성하는 단계를 더 포함한다는 것에 주의해야 한다. 일부 실시예들에서, 상호접속 전극들을 형성하는 공정 동안 레벨업 전극(105t)이 형성된다. 일부 실시예들에서, 상기 레벨업 전극과 상기 상호접속 전극은 동일한 재료와 동일한 형성 공정을 가진다. 상기 레벨업 전극은 오직 상호접속 전극들과 동일한 층에 위치되는 필업(fill-up) 구조로 기능하지만, 전기적 접속을 위한 구조로는 기능하지 않는다. 일부 실시예들에서, 도 9와 10에 보여지듯이, 레벨업 전극(150t)은 영역 IV의 제 4 홈을 채운다.
또한, 상기 레벨업 전극(150t)이 형성되지 않을 때, 도 10에서 상기 레벨업 전극(150t)이 위치하는 부분은 텅 비게 될 것이고, 따라서 다음의 문제점들이 존재할 수 있다. 접속되지 말아야 하는 구조들이 접속될 수 있고, 홈을 형성하기로 된 부분이 홈을 형성할 수 없을 수 있고, 어떤 구조들은 서로 딱 맞지 않을 수 있는 등의 예를 들 수 있다. 그러므로, 상기 레벨업 전극(150t)은 칩의 완전성과 구조적 소형화(structural compactness)를 향상시킬 수 있다.
도 10에서 보여지듯, 레벨업 전극(150t)은 제 2 측 상에 위치된다. 이는 후속 공정들에서 형성되는 (도 19에서 볼 수 있는 것과 같은) 확장 전극(190) 이 제 1 측(즉, 좌측) 상에 위치되기 때문이다. 그러므로, 상기 상호접속 전극이 전기적 접속부로서 기능하고 레벨업 전극이 전기적 접속부로서 기능하지 않도록 하기 위해, 레벨업 전극(150t)은 제 2 측 상에, 구체적으로 제 2 측 상의 칩의 가장 바깥 부분에 형성될 것이 요구된다.
일부 실시예들에서, 확장 전극(190)은 제 2 측 상에 위치하는 반면 레벨업 전극(150t)은 제 1 측의 가장 바깥 부분 상에 위치한다는 것을 주의해야 한다.
일부 실시예들에서, 레벨업 전극(150t)은 은, 알루미늄, 로듐, 크롬, 백금, 금, 티타늄, 및 니켈로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함할 수 있다. 레벨업 전극(150t)은 단층 구조 또는 복층 구조를 가질 수 있다.
도 11과 12를 참조하면, 고전압 엘이디 플립 칩을 형성하는 방법은 제 2 절연층(160)을 형성하는 단계를 더 포함하고, 상기 제 2 절연층(160)은 상호접속 전극들을 덮고 제 5 홈(105)을 채운다.
도 11과 12에서 보는 바와 같이, 제 6 홈(106)이 상기 제 2 절연층(160) 상에 형성된다. 상기 제 6 홈은 제 1 측의 상호접속 전극(150a)를 노출시킨다.
도 11과 12는 동일한 구조를 다른 방향에서 도시한다. 구체적으로, 도 11은 상면도이고, 도 12는 도 11의 F-F 라인을 따르는 대응하는 단면도이다.
도 11에 도시된 바와 같은 실시예에서, 세 개의 제 6 홈(106)이 있고, 상기 홈(106)은 상부에서 볼 때 원형이다. 일부 실시예들에서, 제 6 홈은 직사각형 또는 임의의 다른 적합한 형상을 가질 수 있다. 일부 실시예들에서, 상기 제 6 홈들의 개수는 하나, 둘, 넷 또는 그 이상일 수 있다. 또한, 제 6 홈(106)은 제 1 측에 위치된 상호접속 전극의 표면을 노출시키고, 임의의 다른 구조를 노출시키지 않는다.
일부 실시예들에서, 상기 제 6 홈(106)은 상기 제 2측에 위치되는 상호접속 전극을 노출시킬 수 있다. 상기 제 6 홈(106)은 제 1 측의 상호접속 전극 또는 제 2 측의 상호접속 전극을 노출시킬 수 있다는 것을 주의해야 한다. 다시 말해서, 상기 제 6 홈(106)은 상호접속 전극들 중 오직 하나를 노출시키는데, 여기서 노출되는 상호접속 전극은 제 1 측 상 영역의 상호접속 전극 또는 제 2 측 상 영역의 상호접속 전극이지만, 임의의 다른 영역 상 상호접속 전극은 아니다. 예를 들어, 도 12에 보여지듯, 제 6 홈(106)은 오직 고전압 엘이디의 영역 I의 상호접속 전극(150a)만 노출시키는 것이지, 임의의 다른 영역의 상호접속 전극을 노출시키지는 않는다.
상기로부터, 제 6 홈(106)은 고전압 엘이디의 상부 전극을 형성하기 위해 상호접속 전극의 제 2 부분(예를 들어, 상호접속 전극(150a))을 노출시킨다.
일부 실시예들에서, 제 2 절연층(160)은 이산화규소(SiO2), 질화규소(SiN), 산질화규소(SiON), 산화알루미늄(Al2O3) 및 이산화티타늄(TiO2)으로 이루어진 그룹으로부터 선택되는 적어도 하나의 재료를 포함할 수 있다. 상기 제 2 절연층(160)은 단층 구조 또는 복층 구조를 가질 수 있다.
도 13과 14를 참조하면, 고전압 엘이디 플립 칩을 제조하는 방법은 제 2 전극(170)을 형성하는 단계를 더 포함하고, 상기 제 2 전극(170)은 상기 제 2 절연층(160)을 덮고 제 6 홈(106)을 채운다.
도 13과 14는 동일한 구조를 다른 방향에서 도시한다. 구체적으로, 도 13은 상면도이고, 도 14는 도 13의 G-G 라인을 따르는 대응하는 단면도이다.
일부 실시예들에서, 도 13과 14에서 볼 수 있듯, 제 2 전극(170)은 제 2 절연층(160) (즉, 제 2 절연층(160)의 표면)을 완전히 덮고, 제 6 홈(106)을 완전히 채운다. 따라서, 시각적 구조(optical construction)가 제 2 전극(170) 및 다른 층들(예를 들어, 제 2 절연층(160), 제 1 절연층(140))의 구조들에 의해 형성된다. 제 2 전극(170)을 형성하기 위해 다른 재료들이 사용되면 상기 시각적 구조의 타입은 달라진다. 예를 들면, 일부 실시예들에서, 상기 시각적 구조는 ODR(Omni-Directional Reflector; 전방향 반사 장치)일 수 있다. 일부 실시예들에서, 상기 시각적 구조는 DBR(Distributed Brag Reflector; 분포 브래그 반사 장치)일 수 있다.
일부 실시예들에서, 상기 제2 전극(170)은 은, 알루미늄, 로듐, 크롬, 백금, 금, 티타늄, 니켈로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함할 수 있다. 상기 제 2 전극(170)은 단층 구조 또는 복층 구조일 수 있다.
도 15를 참조하면, 고전압 엘이디 플립 칩을 제조하는 방법은 제 2 전극(170) 상의 전도성 플레이트(180)를 형성하는 단계를 더 포함한다.
일부 실시예들에서, 제 2 전극(170)과 전도성 플레이트(180)는 본딩(bonding) 또는 임의의 다른 적합한 방법에 의해 연결될 수 있다. 상기 전도성 플레이트(180)는 금속 또는 임의의 다른 전도성 재료로 만들어질 수 있다. 일부 실시예들에서, 전도성 플레이트(180)는 열을 전도할 수도 있다.
따라서, 제 2 전극(170)과 전도성 플레이트(180)가 접속되면, 상기 전도성 플레이트(180)는 제 2 전극(170)과 전기적으로 연결된다. 그러므로, 전도성 플레이트(180)는 엘이디 플립 칩의 P 전극으로서 기능한다.
일부 실시예들에서, 전도성 플레이트(180)는 전기 전도성 및 열 전도성 모두일 수 있다. 상기 전도성 플레이트(180)는 실리콘(Si; Silicon), 금속 또는 임의의 다른 전도성 재료로 만들어질 수 있다.
도 16을 참조하면, 고전압 엘이디 플립 칩을 제조하는 방법은 제 1 반도체층(110)의 표면을 노출시키기 위해 에피택시 적층과 기판(100)을 분리하는 단계를 더 포함한다.
일부 실시예들에서, 에피택시 적층과 기판(100)은 화학 공정, 기계 공정, 레이저 절단, 또는 임의의 다른 적합한 방법에 의해 서로로부터 분리될 수 있다. 상기 분리 공정 후에 노출되는 제 1 반도체층(110)의 표면은 발광 표면으로서 기능한다.
도 17을 참조하면, 고전압 엘이디 플립 칩을 제조하는 방법은 제 1 반도체층(110)의 표면(즉, 발광 표면)이 노출된 후 및 (아래 도시된 바와 같이) 상기 발광 표면이 에칭되어 제 8 홈을 형성하기 전에 세척 공정 및 상기 발광 표면에 대한 표면 러핑(roughing) 공정 중 적어도 하나를 구현하는 단계를 포함한다.
일부 실시예들에서, 발광 표면에 구현되는 세척 공정은 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함한다.
일부 실시예들에서, 발광 표면에 표면 러핑이 구현된 후에, 돌출부들(111)이 형성된다. 따라서, 발광 표면은 울퉁불퉁한 표면(uneven surface)이다. 그 다음, 세척 공정이 상기 울퉁불퉁한 표면에 더 구현될 수 있다. 표면 러핑은 발광 표면과 주위 공기 사이의 계면에서의 전반사를 피하기 위해 수행되어, 칩으로부터의 발광량을 증가시키고 빛 추출율(light-extracting rate)을 증가시킨다. 상기 돌출부(111)는 각뿔대 형상 또는 원뿔 형상을 가질 수 있어서, 엘이디 칩의 발광 효율을 향상시킨다. 각뿔대를 위해, 돌출부(111)의 네 개의 측면들이 서로 평행하지 않는다. 이와 같이, 상기 돌출부(111)의 측면에 도달하는 빛은 상기 돌출부들(111)의 상부 표면으로 다시 반사되고, 돌출부(111)의 상부 표면으로부터 방출된다. 따라서, 엘이디 칩의 발광 효율이 향상된다.
따라서, 세척 및 표면 러핑 공정들을 통해, 엘이디 플립 칩의 성능(예를 들어, 빛 추출율)이 향상된다. 하지만, 일부 실시예들에서, 세척 또는 표면 러핑은 제 1 반도체층(110)의 발광 표면에 수행된다는 것에 주의해야 한다. 일부 실시예들에서, 상기 발광 표면은 세척 및 표면 러핑 처리 없이 작동될(performed) 수도 있다.
도 18을 참조하면, 고전압 엘이디 플립 칩을 제조하는 방법은 제 7 홈(107)을 형성하기 위해 제 1 반도체층(110)을 에칭하는 단계를 더 포함한다. 제 7 홈(107)은 다른 영역들의 에피택시 적층들(즉, 제 1 반도체층(110), 양자 우물층, 및 제 2 반도체층(120))을 절연한다.
일부 실시예들에서, 상기 제 7 홈(107)은 마스크(미도시)를 사용하는 제 1 반도체층(110)을 선택적으로 에칭함으로써 형성된다.
도 18에서 볼 수 있듯이, 두 인접 영역들을 구분하기 위한 점선은 제 7 홈(107)에 위치된다. 그러므로, 제 7 홈(107)이 제 1 반도체층(110), 양자 우물층, 및 제 2 반도체층(120)을 관통하면 다른 영역들의 에피택시 적층들(즉, 제 1 반도체층(110), 양자 우물층, 및 제 2 반도체층(120))이 전기적으로 절연된다.
도 19를 참조하면, 고전압 엘이디 플립 칩을 제조하는 방법은 제 8 홈(108)을 형성하기 위해 제 1 반도체층(110)을 에칭하는 단계를 더 포함한다. 일부 실시예들에서, 주어진 상부 전극을 형성하기 위한 제 6 홈(106)은 제 1 측의 상호접속 전극(150a)을 노출시키고, 상기 상호접속 전극(150a)은 제 1 측의 제 1 반도체층(110)과 전기적으로 접속되고, 제 8 홈(108)은 하부 전극을 형성하기 위해 제 2 측의 제 1 전극(130)을 노출시킨다.
일부 실시예들에서, 제 6 홈은 제 1 측의 상호접속 전극을 노출시키고, 제 1 측의 상호접속 전극은 제 1 측의 제 1 전극과 전기적으로 연결된다. 이 경우, 제 8 홈은 제 2 측의 상호접속 전극을 노출시킨다.
일부 실시예들에서, 제 6 홈은 제 2 측의 상호접속 전극을 노출시키고, 제 2 측의 상호접속 전극은 제 2 측의 제 1 반도체층과 전기적으로 연결된다. 이 경우, 제 8 홈은 제 1 측의 제 1 전극을 노출시킨다.
일부 실시예들에서, 제 6 홈은 제 2 측의 상호접속 전극을 노출시키고, 제 2 측의 상호접속 전극은 제 2 측의 제 1 전극과 전기적으로 연결된다. 이 경우, 제 8 홈은 제 1 측의 상호접속 전극을 노출시킨다.
일부 실시예들에서, 제 8 홈(108)을 형성하기 위한 방법은 제 7 홈(107)을 형성하기 위한 방법과 동일하다. 또한, 제 8 홈(108)은 대응하는 상호접속 전극 또는 제 1 전극(130)을 노출시키서, 뒤따르는 패키징 공정이 구현되기 용이하도록 한다.
도 20을 참조하면, 고전압 엘이디 플립 칩을 형성하는 방법은 제 8 홈(108)에 의해 노출되는 제 1 전극(130)의 표면 상에 확장 전극(190)을 형성하는 단계를 더 포함한다.
일부 실시예들에서, 제 8 홈은 상호접속 전극을 노출시킨다. 이 경우, 확장 전극은 제 8 홈에 의해 노출되는 상호접속 전극의 표면 상에 형성된다.
일부 실시예들에서, 확장 전극(190)은 대응하는 위치(예를 들어, 제 8 홈에 의해 노출되는 제 1 전극의 표면, 또는 제 8 홈에 의해 노출되는 상호접속 전극의 표면)에서 증착에 의해 형성된다. 증착 공정에 사용되는 재료는 제 1 전극 또는 상호접속 전극의 재료와 다르다.
일부 실시예들에서, 확장 전극(190)이 형성된 후, 엘이디 플립 칩의 발광 표면 상에 패시브 필름이 더 형성될 수 있다. 일부 실시예들에서, 형성되는 확장 전극이 없을 수도 있다. 이 경우, 제 1 전극(130) 또는 상호접속 전극이 노출되고, 전선 포설(wire routing) 방식에 의해 뒤따르는 패키징 공정에서 대응하는 전선들에 연결될 수 있다.
본 개시에 의해 제공되는 고전압 엘이디 플립 칩을 제조하는 방법에서 제 1 반도체층(110), 양자 우물 전극(310), 및 제 2 반도체층(120)을 포함하는 에피택시 적층이 기판(100) 상에 형성되는 것이 보여질 수 있다. 그 다음, 상기 에피택시 적층은 각 영역에 적어도 하나의 제 1 홈을 형성하기 위해 에칭되고, 상기 제 1 홈은 제 1 반도체층(110)을 노출시키고 각 영역의 에피택시 적층의 남은 부분은 메사 플랫폼으로서 기능한다. 그 다음, 제 1 전극(130)이 영역들 중 각각의 메사 플랫폼들 상에 형성되고, 두 인접 영역들의 제 1 전극들(130) 사이의 영역은 제 2 홈(102)을 형성한다. 그 다음, 제 1 절연층(140)이 형성되고, 상기 제 1 절연층(140)은 제 1 전극(130) 및 메사 플랫폼을 덮고, 제 2 홈(102)을 채우며, 제 1 홈(101)을 부분적으로 채우고, 채워지지 않은 상기 제 1 홈(101)의 일부는 제 3 홈이다. 그 다음, 적어도 하나의 제 4 홈(104)을 형성하기 위해 제 1 절연층(140)을 에칭하는데, 상기 제 4 홈(104)은 제 1 전극(130)의 표면을노출시킨다. 그 다음, 상호접속 전극들(예를 들어, 상호접속 전극(150a), 상호접속 전극(150b), 상호접속 전극(150c), 및 상호접속 전극(150d))을 형성하는데, 상기 상호접속 전극은 제 3 홈(103) 및 제 4 홈(104)을 채우고, 두 인접 상호접속 전극들 각각은 제 5 홈(104)을 형성한다. 두 인접 영역들과 관련하여, 상호접속 전극은 두 인접 영역들 중 하나의 제 1 전극(130)을 두 인접 영역들의 다른 하나의 제 1 반도체층(110)과 접속시킨다. 상호접속 전극이 큰 두께를 가질 수 있고, 상호접속 전극의 일부들이 제 3 홈(103)과 제 4 홈(104)을 채우므로, 상호접속 전극은 깨지기 쉽지 않다. 더구나, 상호접속 전극들의 구성으로, 한 영역의 제 1 전극(130)과 다른 한 영역의 제 1 반도체층(110)이 연결된다. 따라서, 고전압 엘이디 플립 칩을 제조하는 방법에서, 상호접속 전극들에 의해 다른 영역들이 직렬로 접속된다. 이와 같이, 영역들을 연결하는데 더 이상 전통적으로 사용되던 금속선은 필요하지 않다. 그러므로, 다른 영역들 간의 전기적 접속부들(즉, 금속선)의 고장(break)은 피할 수 있고, 이는 향상된 패키지 일드를 가져온다.
더구나, 전체 제 2 전극(170)은 상기 제 2 전극(170)과 관련된 전도성 플레이트(180)와 함께 전기적 접속을 위한 단자로서 기능한다. 그러한 방법으로, 칩의 전도성 및 열 방산(dissipation)과 같은 성능이 증가되고, 패키징의 어려움은 감소되며, 패키지 일드는 향상된다.
본 개시는 고전압 엘이디 플립 칩을 더 제공하고, 상기 고전압 엘이디 플립 칩은 이전에 기재된 방법에 의해 제조된다. 그러므로, 고전압 엘이디 플립 칩의 구조들은 도 1 내지 20의 조합으로 위에 기재된 설명을 참조함으로써 얻어질 수 있다.
구체적으로, 고전압 엘이디 플립 칩은 네 영역들을 포함한다. 상기 네 영역들의 각각은 메사 플랫폼을 포함하고, 상기 메사 플랫폼은 제 1 반도체층(110), 양자 우물층(310), 및 제 2 반도체층(120)을 포함하며, 각 영역의 메사 플랫폼은 제 1 홈(101)을 갖는다. 상기 고전압 엘이디 플립 칩은 상기 메사 플랫폼 상에 위치되는 제 1 전극(130)을 포함하고, 두 인접한 제 1 전극득(130) 사이의 영역이 제 2 홈(102)을 형성한다. 상기 고전압 엘이디 플립 칩은 상기 메사 플랫폼과 상기 제 1 전극(130)을 덮는 제 1 절연층을 포함하고, 상기 제 1 절연층(140)은 제 2 홈(102)을 채우고, 제 1 홈(101)을 부분적으로 채우며, 상기 제 1 홈(101)의 제 1 절연층(140)으로 채워지지 않은 일부는 제 3 홈(103)을 형성한다. 상기 제 1 절연층(140)은 제 4 홈(104)을 가지고, 상기 제 4 홈(104)은 제 1 전극(130)을 노출시킨다. 고전압 엘이디 플립 칩은 상호접속 전극을 포함하고(예를 들어, 상호접속 전극(150a), 상호접속 전극(150b), 상호접속 전극(150c), 및 상호접속 전극(150d)를 포함하고), 상호접속 전극은 제 3 홈(103)과 제 4 홈(104)을 채우고, 제 5 홈(105)이 두 인접 영역들 사이에 형성된다. 또한, 상호접속 전극은 한 영역의 제 1 전극(130)과 인접한 영역의 제 1 반도체층(110)을 접속시킨다.
일부 실시예들에서, 제 1 절연층(140)은 이산화규소(SiO2), 질화규소(SiN), 산질화규소(SiON), 산화알루미늄(Al2O3), 및 이산화티타늄(TiO2)으로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함할 수 있다.
일부 실시예들에서, 제 1 측의 상호접속 전극(150a)은 제 1 측 상 영역의 제 1 반도체층(110)과 접속한다. 다시 말하면, 상호접속 전극(150a)은 영역 I의 제 1 반도체층(110)과 전기적으로 연결된다.
일부 실시예들에서, 제 2 측의 상호접속 전극은 제 2 측 상 영역의 제 1 반도체층(110)과 전기적으로 접속한다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 제 2 절연층(160)을 더 포함하고, 상기 제 2 절연층(160)은 상호접속 전극을 덮고 제 5 홈(105)을 채운다.
일부 실시예들에서, 제 2 절연층(160)은 이산화규소(SiO2), 질화규소(SiN), 산질화규소(SiON), 산화알루미늄(Al2O3) 및 이산화티타늄(TiO2)으로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함할 수 있다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 상기 제 2 절연층(160) 상에 위치되는 제 6 홈(106)을 더 포함하고, 상기 제 6 홈(106)은 상호접속 전극들 중 하나를 노출시킨다. 일부 실시예들에서, 제 6 홈(106)은 제 1 측의 상호접속 전극(150a)를 노출시킨다. 일부 실시예들에서, 제 6 홈(106)은 제 2 측의 상호접속 전극을 노출시킬 수 있다.
일부 실시예들에서, 상호접속 전극은 은, 알루미늄, 로듐, 크롬, 백금, 금, 티타늄, 및 니켈로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함할 수 있다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 제 2 전극(170)을 더 포함하고, 상기 제 2 전극(170)은 제 2 절연층(160)을 덮고, 제 6 홈(106)을 채우며, 상기 제 2 전극(170)은 제 6 홈(106)을 통해 대응하는 상호접속 전극과 전기적으로 연결된다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 제 2 전극(170) 상에 위치되는 전도성 플레이트(180)를 더 포함한다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 두 인접 영역들 사이에 위치되는 제 7 홈(107)을 더 포함하고, 상기 제 7 홈(107)은 적어도 특정 영역의 제 1 반도체층(110), 양자 우물층(310), 및 제 2 반도체층(120)을 상기 특정 영역에 인접하는 다른 영역의 그것으로부터 절연한다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 제 1 반도체층(110)에 위치되는 제 8 홈(108)을 더 포함한다. 일부 실시예들에서, 제 6 홈(106)은 제 1 측의 상호접속 전극(150a)을 노출시키고, 상호접속 전극(150)은 제 1 측의 제 1 반도체층(110)과 전기적으로 연결된다. 이 경우, 제 8 홈(108)은 제 2 측의 제 1 전극(130)을 노출시킨다.
다른 실시예들에서, 고전압 엘이디 플립 칩은 제 8 홈(108)에 의해 노출되는 제 1 전극(130) 상에 위치되는 확장 전극(190)을 더 포함한다.
일부 실시예들에서, 제 6 홈은 제 1 측의 상호접속 전극을 노출시킬 수 있고, 제 1 측의 상호접속 전극은 제 1 측의 제 1 전극과 전기적으로 연결될 수 있다는 것에 주의해야 한다. 이 경우, 제 8 홈은 제 2 측의 상호접속 전극을 노출시킨다. 일부 실시예들에서, 제 6 홈은 제 2 측의 상호접속 전극을 노출시킬 수 있고, 제 2 측의 상호접속 전극은 제 2 측의 제 1 반도체층과 전기적으로 연결될 수 있다. 이 경우, 제 8 홈은 제 1 측의 제 1 전극을 노출시킨다. 일부 실시예에서, 제 6 홈은 제 2 측의 상호접속 전극을 노출시킬 수 있고, 제 2 측의 상호접속 전극은 제 2 측의 제 1 전극과 전기적으로 연결될 수 있다. 이 경우, 제 8 홈은 제 1 측의 상호접속 전극을 노출시킨다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 레벨업 전극(150t)을 더 포함하고, 상기 레벨업 던극(150t)과 상호접속 전극은 동일한 층에 형성된다. 일부 실시예들에서, 확장 전극(190)은 제 1 측에 위치되는 반면, 레벨업 전극(150t)은 제 2 측의 가장 바깥에 위치된다. 일부 실시예들에서, 확장 전극(190)은 제 2 측에 위치되는 반면, 레벨업 전극(150t)은 제 1 측의 가장 바깥에 위치된다.
일부 실시예들에서, 제 1 반도체층(110) 상의 발광 표면은 울퉁불퉁한 표면이다.
도 21 내지 22를 참조하면, 본 개시의 다른 실시예에 따른 고전압 엘이디 플립 칩을 제조하는 방법이 도시된다.
상기 방법은 기판을 제공하는 단계; 및 상기 기판에 에피택시 적층을 형성하는 단계;를 포함하고, 상기 에피택시 적층은 제 1 반도체층(210), 양자 우물층(미도시), 및 제 2 반도체층(220)을 포함한다. 이 두 단계들은 상기 실시예들의 단계와 비슷하고, 따라서 상기 실시예들의 대응하는 설명들이 참조로 사용될 수 있다는 것에 주의해야 한다.
또한, 상기 기판은 왼쪽에서 오른쪽으로, 각각 영역 I, 영역 II, 영역 III, 및 영역 IV인 네 영역들을 포함한다. 도 21에 도시된 바와 같이, 다섯 점선들은 상기 네 개의 다른 영역들을 지시하는데 적용된다.
계속 도 21을 참조하면, 고전압 엘이디 플립 칩을 제조하는 방법은 적어도 하나의 제 1 홈(도 21에는 미도시, 대응 도면은 도 3과 4를 참조할 수 있음)을 형성하기 위해 에피택시 적층을 에칭하는 단계를 더 포함한다. 상기 제 1 홈은 제 1 반도체층(210)을 노출시키고, 각 영역의 에피택시 적층의 남은 부분은 메사 플랫폼으로 정의된다.
계속 도 21을 참조하면, 상기 방법은 상기 메사 플랫폼 상에 제 1 전극(203)을 형성하는 단계를 더 포함하고, 두 인접 영역들의 제 1 전극들(230) 사이 영역은 제 2 홈(도 21에는 미도시, 대응하는 도면은 도 5와 6을 참조할 수 있음)을 형성한다.
계속 도 21을 참조하면, 상기 방법은 제 1 절연층(24)을 형성하는 단계를 더 포함하고, 상기 제 1 절연층(240)은 메사 프랫폼들 및 제 1 전극들(230)을 덮고, 상기 제 1 절연층(240)은 제 2 홈을 채우고 제 1 홈을 부분적으로 채우며, 제 1 홈의 채워지지 않은 일부는 제 3 홈(도 21에는 미도시, 대응하는 도면은 도 7과 8을 참조할 수 있음)으로 정의된다.
더구나, 상기 방법은 적어도 하나의 제 4 홈을 형성하기 위해 제 1 절연층(240)을 에칭하는 단계를 더 포함하고, 상기 제 4 홈은 제 1 전극(230) (도 21에는 미도시, 대응하는 도면은 도 7과 8을 참조할 수 있음)의 표면을 노출시킨다.
계속 도 21을 참조하면, 상기 방법은 상호접속 전극을 형성하는 단계를 더 포함하고, 상기 상호접속 전극은 제 3 홈과 제 4 홈을 채우고, 인접 영역들의 상호접속 전극들은 그 사이에 제 5 홈(도 21에는 미도시, 대응하는 도면은 도 9와 10을 참조할 수 있음)을 형성한다. 또한, 상호접속 전극은 특정 영역의 제 1 전극(230)을 상기 특정 영역에 인접하는 다른 영역의 제 1 반도체층(210)과 접속시킨다.
일부 실시예들에서, 네 영역들이 있기 때문에, 네 개의 상호접속 전극들이 형성된다. 도 21에서 보여지듯이, 이 네 개의 상호접속 전극들은 왼쪽에서 오른쪽으로 각각 상호접속 전극(250a), 상호접속 전극(250b), 상호접속 전극(250c), 및 상호접속 전극(250d)이다.
상기 상호접속 전극(250a)은 영역 I의 제 1 전극(230)을 영역 II의 제 1 반도체층(210)과 연결한다. 상호접속 전극(250b)은 영역 II의 제 1 전극(230)을 영역 III의 제 1 반도체층(210)과 연결한다. 상호접속 전극(250c)은 영역 III의 제 1 전극(230)을 영역 IV의 제 1 반도체층(210)과 연결한다.
추가로, 고전압 엘이디 플립 칩은 상호접속 전극(250d)를 더 포함하고, 상기 상호접속 전극(250d)은 후속 공정에서 형성되는 제 2 전극(270)을 전기적으로 연결하는데 사용된다. 또한, 상호접속 전극(250d)은 영역 IV의 제 4 홈을 통해 영역 IV의 제 1 전극(230)과 전기적으로 연결된다.
차이점을 보이기 위해, 한 영역의 전극(230)을 인접 영역의 제 1 반도체층(210)과 접속시키는 상호접속 전극(예를 들어, 상호접속 전극들 (250a, 250b, 및 250c))은 상호접속 전극의 제 1 부분으로 정의된다는 것에 주의해야 한다. 상기 제 1 전극(230)과 접속하는 상호접속 전극(예를 들어, 상호접속 전극들(250d))은 상호접속 전극의 제 3 부분으로 정의된다.
일부 실시예들에서, 도 21과 22에서 보는 바와 같이, 좌측은 제 1 측으로 정의되는 반면, 우측은 제 2 측으로 정의된다. 일부 실시예들에서, 제 2 측의 상호접속 전극(250d)은 제 2 측 상 영역의 제 1 반도체층(210)과 전기적으로 연결된다. 이와 같이, 후속 공정들에서 형성되는 영역들의 칩 유닛들이 접속된다.
일부 실시예들에서, 상기 방법은 상호접속 전극들을 형성하는 공정 동안 레벨업 전극(250t)을 형성하는 단계를 더 포함한다는 것에 주의해야 한다.
도 21로부터, 레벨업 전극(250t)은 제 1 측에 형성된다는 것을 알 수 있다. 일부 실시예들로부터, 상기 250t는 제 1 측의 가장 바깥 부분 상에 위치한다.
계속 도 21을 참조하면, 상기 방법은 제 2 절연층(260)을 형성하는 단계를 더 포함하고, 제 2 절연층(260)은 상호접속 전극 및 제 5 홈을 덮고, 상기 제 2 절연층(260)은 그 위에 제6 홈(도 21에는 미도시, 대응 도면은 도 11과 12를 참조할 수 있음)과 함께 형성될 수 있다. 상기 제 6 홈은 제 2 측에 위치되는 상호접속 전극(250d)을 노출시킨다.
계속 도 21을 참조하면, 상기 방법은 제 2 전극(270)을 형성하는 단계를 더 포함하고, 상기 제 2 전극(270)은 제 2 절연층(260)을 덮고 제 6 홈을 채운다.
계속 도 21을 참조하면, 상기 방법은 제 1 반도체층(210)의 표면을 노출시키기 위해 에피택시 적층과 기판을 서로로부터 분리하는 단계를 더 포함하고, 노출되는 상기 제 1 반도체층(210)의 표면은 발광 표면이다.
계속 도 21을 참조하면, 상기 방법은 발광 표면이 노출된 후에, 그리고 발광 표면이 에칭되어 제 7 홈을 형성하기 전에 세척 공정 및 발광 표면에 대한 표면 러핑 공정 중 적어도 하나를 구현하는 단계를 더 포함한다.
계속 도 21을 참조하면, 상기 방법은 제 7 홈(207)을 형성하기 위해 제 1 반도체층(210)을 에칭하는 단계를 더 포함하고, 두 인접 영역들의 에피택시 적층들(즉, 제 1 반도체층(210), 양자 우물층, 및 제 2 반도체층(220)을 포함하여)은 제 7 홈(207)에 의해 절연된다.
도 21에 도시된 바와 같이, 두 인접 영역들을 구분하기 위한 점선은 제 7 홈(207)에 위치된다. 그러므로, 제 7 홈(207)이 제 1 반도체층(210), 양자 우물층 및 제 2 반도체층(220)을 관통하면 두 인접 영역들의 에피택시 적층들(즉, 제 1 반도체층(210), 양자 우물층, 및 제 2 반도체층(220)을 포함하여)은 제 7 홈(207)에 의해 절연된다.
계속 도 21을 참조하여, 상기 방법은 제 8 홈(208)을 형성하기 위하여 제 1 반도체층(210)을 에칭하는 단계를 더 포함한다. 만약 제 6 홈이 제 2 측의 상호접속 전극(250d)를 노출시키고, 상기 상호접속 전극(250d)이 제 2 측의 제 1 전극(230)과 전기적으로 연결되면, 제 8 홈은 제 1 측의 상호접속 전극을 노출시킨다.
도 22를 참조하면, 상기 방법은 제 8 홈(208)에 의해 노출되는 상호접속 전극(250t)의 표면 상에 확장 전극(290)을 형성하는 단계를 더 포함한다. 따라서, 상기 확장 전극(290)이 상기 상호접속 전극(250t)과 접속하고, 상기 상호접속 전극(250t)이 제 3 홈(103)을 통하여 영역 I의 제 1 반도체층(210)과 접속하기 때문에, 확장 전극(290)을 통해 제 1 반도체층(210)에 전압이 가해질 수 있다.
일부 실시예들에서, 확장 전극(290)이 형성된 후, 패시브 필름이 엘이디 플립 칩의 발광 표면 상에 더 형성될 수 있다는 점에 주의해야 한다. 일부 실시예들에서, 형성되는 확장 전극이 없을 수 있다. 이 경우, 노출되는 제 1 전극(230) 또는 상호접속 전극은 전선 포설(wire routing)의 방식으로 뒤따르는 패키징 공정에서 대응하는 전선들과 접속할 수 있다.
본 개시에 따라 제공되는 고전압 엘이디 플립 칩을 제조하는 방법에서, 제 1 반도체층(210), 양자 우물층, 및 제 2 반도체층(220)을 포함하는 에피택시 적층은 기판(100)에 형성되는 것을 알 수 있다. 그 다음, 에피택시 적층은 각 영역의 적어도 하나의 제 1 홈을 형성하기 위해 에칭되고, 상기 제 1 홈은 제 1 반도체층(110)을 노출시키고 각 영역의 에피택시 층의 남은 부분은 메사 플랫폼으로서 기능한다. 그 다음, 제 1 전극(230)이 메사 플랫폼들 각각에 형성되고, 두 인접 영역들의 제 1 전극들(230) 사이 영역은 제 2 홈(202)을 형성한다. 그 다음, 제 1 절연층(240)이 형성되고, 제 1 절연층(240)은 제 1 전극(230) 및 메사 플랫폼을 덮고, 제 2 홈(202)을 채우며, 제 1 홈(101)을 부분적으로 채우고, 제 1 홈(201)의 채워지지 않은 일부는 제 3 홈(203)이다. 그 다음, 적어도 하나의 제 4 홈(204)을 형성하기 위해 제 1 절연층(240)을 에칭하고, 제 4 홈(204)은 제 1 전극(230)의 표면을 노출시킨다. 그 다음, 상호접속 전극을 형성하고, 상기 상호접속 전극은 제 3 홈(230)과 제 4 홈(204)을 채우고, 두 인접 상호접속 전극들 각각은 제 5 홈(205)을 형성한다. 상기 상호접속 전극은 한 영역의 제 1 전극(230)과 인접 영역의 제 1 반도체층(210)을 연결한다. 더구나, 상호접속 전극이 제 3 홈과 제 4 홈을 채우기 때문에, 특정 영역의 제 1 전극(230)은 상기 특정 영역에 인접하는 다른 영역의 제 1 반도체층과 연결된다. 따라서, 고전압 엘이디 플립 칩을 제조하는 방법에서, 상기 상호접속 전극에 의해 다른 영역들이 연결된다. 이와 같이, 다른 영역들을 연결하는데 더 이상 전통적으로 사용되던 금속선은 필요하지 않다. 그러므로, 다른 영역들 사이의 전기적 연결부들(즉, 금속선)의 고장이 회피될 수 있고, 이는 증가된 패키징 일드를 가져올 수 있다.
더구나, 전체 제2 전극(270)은 상기 제 2 전극(270)과 관련된 전도성 플레이트(280)와 함께 전기적 연결을 위한 단자로서 기능한다. 그러한 방식으로, 칩의 전도성 및 열 방산과 같은 성능이 향상되고, 패키징 공정에서의 어려움은 낮아질 수 있고, 패키징 공정의 일드율(yield rate)은 향상될 수 있다.
본 개시는 고전압 엘이디 플립 칩을 더 제공하고, 상기 고전압 엘이디 플립 칩은 위에 기재된 것과 같은 방법에 의해 제조된다. 그러므로, 고전압 엘이디 플립 칩의 구조들은 도 21과 22를 상기 설명들과 조합하여 참조함으로써 얻어질 수 있다.
구체적으로, 도 1 내지 20과 도 22를 조합하여 보는 바와 같이, 고전압 엘이디 플립 칩은 네 영역들을 포함한다. 상기 네 영역들 각각은 메사 플랫폼을 포함하고, 상기 메사 플랫폼은 제 1 반도체층(210), 양자 우물층, 및 제 2 반도체층(220)을 포함하고, 각 영역의 메사 플랫폼은 제 1 홈(201)으르 가진다. 고전압 엘이디 플립 칩은 메사 플랫폼에 위치되는 제 1 전극(230)을 포함하고, 두 인접하는 제 1 전극들 사이 영역은 그 사이에 제 2 홈(202)을 형성한다. 고전압 엘이디 플립 칩은 메사 플랫폼과 제 1 전극(230)을 덮는 제 1 절연층(240)을 더 포함하고, 상기 절연층(240)은 제 2 홈(202)을 채우고, 제 1 홈(201)을 부분적으로 채우고, 제 1 홈(201)의 제 1 절연층(240)으로 채워지지 않은 일부는 제 3 홈(203)을 형성한다. 제 1 절연층(240)은 제 4 홈(204)을 가지고, 상기 제 4 홈(204)은 제 1 전극(230)을 노출시킨다. 고전압 엘이디 플립 칩은 상호접속 전극을 더 포함하고, 상기 상호접속 전극은 제 3 홈(203)과 제 4 홈(204)을 채우고, 제 5 홈(205)은 두 인접 영역들 사이에 형성된다. 또한, 상호접속 전극은 한 영역의 제 1 전극(230)과 인접 영역의 제 1 반도체층(210)을 연결한다.
일부 실시예들에서, 제 1 절연층(240)은 이산화규소(SiO2), 질화규소(SiN), 산질화규소(SiON), 산화알루미늄(Al2O3) 및 이산화티타늄(TiO2)으로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함할 수 있다.
일부 실시예들에서, 제 1 측의 상호접속 전극은 제 1 측 상 영역의 제 1 반도체층(210)과 전기적으로 접속한다. 다시 말하면, 상기 상호접속 전극은 상기 영역의 제 1 반도체층(210)과 전기적으로 연결한다.
일부 실시예들에서, 제 2 측의 상호접속 전극은 제 2 측 상 영역의 제 1 반도체층(210)과 전기적으로 접속한다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 제 2 절연층(260)을 더 포함하고, 상기 제 2 절연층(260)은 상호접속 전극을 덮고 제 5 홈을 채운다.
일부 실시예들에서, 상기 제 2 절연층(260)은 이산화규소(SiO2), 질화규소(SiN), 산질화규소(SiON), 산화알루미늄(Al2O3) 및 이산화티타늄(TiO2)으로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함할 수 있다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 상기 제 2 절연층(260)에 위치되는 제 6 홈을 더 포함하고, 상기 제 6 홈은 상호접속 전극들 중 하나를 노출시킨다. 일부 실시예들에서, 상기 제 6 홈은 제 1 측의 상호접속 전극을 노출시킨다. 일부 실시예들에서, 상기 제 6 홈은 제 2 측의 상호접속 전극을 노출시킬 수 있다.
일부 실시예들에서, 상호접속 전극은 은, 알루미늄, 로듐, 크롬, 백금, 금, 티타늄, 및 니켈로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함할 수 있다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 제 2 전극(270)을 더 포함하고, 상기 제 2 전극(270)은 제 2 절연층(260)을 덮고 제 6 홈(206)을 채우며, 상기 제 2 전극(270)은 제 6 홈(206)을 통하여 대응하는 상호접속 전극(예를 들어, 상호접속 전극(250d))과 전기적으로 연결된다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 상기 제 2 전극(270) 상에 위치되는 전도성 플레이트(280)를 더 포함한다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 두 인접 영역들 사이에 위치되는 제 7 홈(207)을 더 포함하고, 상기 제 7 홈(207)은 한 영역의 제 1 반도체층(210), 양자 우물층, 및 제 2 반도체층(220)을 적어도 인접 영역의 그것으로부터 절연한다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 상기 제 1 반도체층(210)을 관통하는 제 8 홈(208)을 더 포함한다. 일부 실시예들에서, 제 6 홈은 제 2 측의 상호접속 전극(250d)을 노출시키고, 상호접속 전극(250d)은 제 2 측의 제 1 전극(230)과 전기적으로 연결된다. 이 경우, 제 8 홈(208)은 제 1 측의 상호접속 전극(250t)를 노출시킨다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 상기 제 1 전극(230) 또는 제 8 홈(208)에 의해 노출되는 상호접속 전극(250t) 상에 위치되는 확장 전극(290)을 더 포함한다.
일부 실시예들에서, 고전압 엘이디 플립 칩은 레벨업 전극(250t)을 더 포함하고, 상기 레벨업 전극(250t)은 상호접속 전극들과 동일한 층에 위치된다.
일부 실시예들에서, 발광 표면은 거친 표면이다.
본 개시가 그 선호되는 실시예들과 관련하여 위에 기재되었지만, 본 개시의 의미 또는 범위로부터 벗어나지 않고 다양한 변경들이 있을 수 있음이 통상의 기술자에 의해 이해되어야 한다. 따라서, 본 개시는 개시된 실시예들로 제한되지 않는다.
Claims (27)
- 기판을 제공하는 단계로서, 상기 기판은 2 이상의 영역들을 포함하고, 상기 2 이상의 영역들은 상부 전극이 형성될 제 1 영역 및 하부 전극이 형성될 제 2 영역을 포함하는, 기판 제공 단계;
상기 기판 상에 에피택시 적층을 형성하는 단계로서, 상기 에피택시 적층은 제 1 반도체층, 제 2 반도체층, 및 상기 제 1 반도체층과 제 2 반도체층 사이의 양자 우물층을 포함하는, 에피택시 적층 형성 단계;
상기 2 이상의 영역들의 각각에 적어도 하나의 제 1 홈을 형성하기 위해 상기 에피택시 적층을 에칭하는 단계로서, 상기 제 1 홈은 상기 제 1 반도체층을 노출시키고, 상기 2 이상의 영역들 각각 상의 에피택시 적층의 남은 부분은 메사 플랫폼을 형성하고, 상기 메사 플랫폼의 기울어진 측벽은 후속 공정에서 그 안에 재료를 채우는 것을 촉진하는, 에피택시 적층 에칭 단계;
상기 메사 플랫폼들 각각 상의 제 1 전극을 형성하는 단계로서, 두 인접 영역들의 제 1 전극들 사이의 영역은 제 2 홈을 형성하는, 제 1 전극 형성 단계;
제 1 절연층을 형성하는 단계로서, 상기 제 1 절연층은 상기 메사 플랫폼들 및 상기 제 1 전극들을 덮고, 상기 제 1 절연층은 상기 제 2 홈을 채우고 상기 제 1 홈들을 채우는, 제 1 절연층 형성 단계;
두 인접하는 메사 플랫폼들 사이에 제 3 홈, 그리고 상기 2 이상의 영역들 각각에 적어도 하나의 제 4 홈을 형성하기 위해 상기 제 1 절연층을 에칭하는 단계로서, 상기 제 3 홈은 상기 제 1 반도체층의 표면을 노출시키고, 상기 적어도 하나의 제 4 홈은 상기 제 1 전극의 표면을 노출시키는, 제 1 절연층 에칭 단계;
상호접속 전극을 형성하는 단계로서, 상기 상호접속 전극은 특정 영역의 상기 제 3 홈으로 통하는 상기 제 1 반도체층을 상기 특정 영역에 인접하는 다른 영역의 상기 제 4 홈으로 통하는 상기 제 1 전극과 접속하는 제 1 부분을 포함하는, 상호접속 전극 형성 단계;
제 8 홈을 형성하기 위해 상기 제 1 반도체층을 에칭하는 단계; 및
상기 제 8 홈에 의해 노출되는 전극과 접속하는 확장 전극을 형성하는 단계;
를 포함하는, 고전압 엘이디 플립 칩을 제조하는 방법.
- 제 1 항에 있어서,
상기 상호접속 전극은 상기 제 1 영역의 상기 제 1 반도체층과 접속하는 제 2 부분 및 상기 제 2 영역의 상기 제 1 전극과 접속하는 제 3 부분을 더 포함하고, 제 5 홈은 상기 상호접속 전극의 두 인접 영역들 사이에 형성되는, 고전압 엘이디 플립 칩 제조 방법.
- 제 2 항에 있어서,
제 2 절연층을 형성하는 단계로서, 상기 제 2 절연층은 상기 상호접속 전극을 덮고 상기 제 5 홈을 채우는, 제 2 절연층 형성 단계;
상기 제 2 절연층에 제 6 홈을 형성하는 단계로서, 상기 제 6 홈은 상기 제 1 영역의 상기 상호접속 전극을 노출시키는, 제 6 홈 형성 단계; 및
제 2 전극을 형성하는 단계로서, 상기 제 2 전극은 상기 제 2 절연층을 덮고 상기 제 1 영역의 상기 제 6 홈을 통하여 상기 상호접속 전극과 접속하는, 제 2 전극 형성 단계;
를 더 포함하는, 고전압 엘이디 플립 칩 제조 방법.
- 제 2 항에 있어서,
제 2 절연층을 형성하는 단계로서, 상기 제 2 절연층은 상기 상호접속 전극을 덮고 상기 제 5 홈을 채우는, 제 2 절연층 형성 단계;
상기 제 2 절연층에 제 6 홈을 형성하는 단계로서, 상기 제 6 홈은 상기 제 2 영역의 상기 상호접속 전극을 노출시키는, 제 6 홈 형성 단계; 및
제 2 전극을 형성하는 단계로서, 상기 제 2 전극은 상기 제 2 절연층을 덮고 상기 제 2 영역의 상기 제 6 홈을 통하여 상기 상호접속 전극과 접속하는, 제 2 전극 형성 단계;
를 더 포함하는, 고전압 엘이디 플립 칩 제조 방법.
- 제 3 항에 있어서,
상기 제 2 전극 상에 전도성 플레이트를 형성하는 단계;
상기 에피택시 적층의 제 1 반도체층의 발광 표면을 노출시키기 위해 상기 에피택시 적층과 상기 기판을 분리하는 단계; 및
제 7 홈을 형성하기 위해 상기 제 1 반도체층을 에칭하는 단계로서, 상기 제 7 홈은 다른 영역들의 상기 에피택시 적층들을 구분하는(partition), 제 7 홈을 형성하기 위한 제 1 반도체층 에칭 단계; 를 더 포함하고,
상기 제 8 홈을 형성하기 위해 상기 제 1 반도체층을 에칭하는 단계는, 상기 제 2 영역의 상기 제 1 전극을 노출시키는 단계를 포함하는,
고전압 엘이디 플립 칩 제조 방법.
- 제 4 항에 있어서,
상기 제 2 전극 상에 전도성 플레이트를 형성하는 단계;
상기 에피택시 적층의 제 1 반도체층의 발광 표면을 노출시키기 위해 상기 에피택시 적층과 상기 기판을 분리하는 단계; 및
제 7 홈을 형성하기 위해 상기 제 1 반도체층을 에칭하는 단계로서, 제 7 홈은 다른 영역들의 상기 에피택시 적층들을 구분하는, 제 7 홈을 형성하기 위한 제 1 반도체층 에칭 단계;를 더 포함하고,
상기 제 8 홈을 형성하기 위해 상기 제 1 반도체층을 에칭하는 단계는, 상기 제 1 영역의 상기 상호접속 전극을 노출시키는 단계를 포함하는,
고전압 엘이디 플립 칩 제조 방법.
- 제 5 항에 있어서,
상기 제 8 홈에 의해 노출되는 전극은 상기 제 1 전극과 접속하는 확장 전극인,
고전압 엘이디 플립 칩 제조 방법.
- 제 6 항에 있어서,
상기 제 8 홈에 의해 노출되는 전극은 상기 상호접속 전극과 접속하는 확장 전극인,
고전압 엘이디 플립 칩 제조 방법.
- 제 5 항에 있어서,
상기 에피택시 적층과 상기 기판을 분리하는 단계는, 화학 공정들 또는 레이저 절단을 사용하여 상기 기판과 상기 에피택시 적층을 분리하는 단계를 포함하는, 고전압 엘이디 플립 칩 제조 방법.
- 제 6 항에 있어서,
상기 에피택시 적층과 상기 기판을 분리하는 단계는, 화학 공정들 또는 레이저 절단을 사용하여 상기 기판과 상기 에피택시 적층을 분리하는 단계를 포함하는, 고전압 엘이디 플립 칩 제조 방법.
- 제 5 항에 있어서,
상기 발광 표면에 세척 공정 또는 표면 러핑(roughing) 공정을 수행하는 단계를 더 포함하는, 고전압 엘이디 플립 칩 제조 방법.
- 제 6 항에 있어서,
상기 발광 표면에 세척 공정 또는 표면 러핑(roughing) 공정을 수행하는 단계를 더 포함하는, 고전압 엘이디 플립 칩 제조 방법.
- 제 1 항에 있어서,
상기 상호접속 전극은 은, 알루미늄, 로듐, 크롬, 백금, 금, 티타늄, 및 니켈로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함하는, 고전압 엘이디 플립 칩 제조 방법.
- 제 1 항에 있어서,
상기 제 1 절연층은 이산화규소(SiO2), 질화규소(SiN), 산질화규소(SiON), 산화알루미늄(Al2O3) 및 이산화티타늄(TiO2)으로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함하는, 고전압 엘이디 플립 칩 제조 방법.
- 제 3 항 또는 제 4 항에 있어서,
상기 제 2 절연층은 이산화규소(SiO2), 질화규소(SiN), 산질화규소(SiON), 산화알루미늄(Al2O3) 및 이산화티타늄(TiO2)으로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함하는, 고전압 엘이디 플립 칩 제조 방법.
- 2 이상의 영역들로서, 상기 2 이상의 영역들은 상부 전극이 형성될 제 1 영역 및 하부 전극이 형성될 제 2 영역을 포함하는, 2 이상의 영역들;
제 1 반도체층, 양자 우물층, 및 제 2 반도체층을 포함하는 메사 플랫폼으로서, 상기 2 이상의 영역들 각각의 상기 메사 플랫폼은 제 1 홈을 갖고, 상기 메사 플랫폼의 기울어진 측벽은 후속 공정에서 그 안에 재료를 채우는 것을 촉진하는, 메사 플랫폼;
상기 메사 플랫폼 상에 위치되는 제 1 전극으로서, 두 인접 영역들의 상기 제 1 전극들 사이 영역은 제 2 홈을 형성하는, 제 1 전극;
제 1 절연층으로서, 상기 제 1 절연층은 상기 메사 플랫폼들 및 상기 제 1 전극들을 덮고, 상기 제 1 절연층은 상기 제 2 홈을 채우고 상기 제 1 홈을 부분적으로 채우며, 상기 제 1 홈의 채워지지 않은 일부는 제 3 홈을 형성하는, 제 1 절연층;
상기 제 1 절연층에 형성되는 제 4 홈으로서, 상기 제 4 홈은 상기 제 1 전극의 표면을 노출시키는, 제 4 홈;
상호접속 전극으로서, 상기 상호접속 전극은 특정 영역의 상기 제 3 홈으로 통하는 상기 제 1 반도체층을 상기 특정 영역에 인접하는 다른 영역의 상기 제 4 홈으로 통하는 상기 제 1 전극과 연결하는 제 1 부분을 포함하는, 상호접속 전극;
상기 제 1 반도체에 형성되는 제 8 홈; 및
상기 제 8 홈에 의해 노출되는 전극과 접속하는 확장 전극;
을 포함하는, 고전압 엘이디 플립 칩.
- 제 16 항에 있어서,
상기 상호접속 전극은 상기 제 1 영역의 상기 제 1 반도체층과 접속하는 제 2 부분 및 상기 제 2 영역의 상기 제 1 전극과 접속하는 제 3 부분을 더 포함하고, 제 5 홈은 상기 상호접속 전극의 두 인접 영역들 사이에 형성되는, 고전압 엘이디 플립 칩.
- 제 17 항에 있어서,
제 2 절연층으로서, 상기 제 2 절연층은 상기 상호접속 전극을 덮고 상기 제 5 홈을 채우는, 제 2 절연층;
상기 제 2 절연층에 형성되는 제 6 홈으로서, 상기 제 6 홈은 상기 제 1 영역의 상기 상호접속 전극을 노출시키는, 제 6 홈; 및
제 2 전극으로서, 상기 제 2 전극은 상기 제 2 절연층을 덮고 상기 제 1 영역의 상기 제 6 홈을 통해 상기 상호접속 전극과 접속하는, 제 2 전극;
을 더 포함하는, 고전압 엘이디 플립 칩.
- 제 17 항에 있어서,
제 2 절연층으로서, 상기 제 2 절연층은 상기 상호접속 전극을 덮고 상기 제 5 홈을 채우는, 제 2 절연층;
상기 제 2 절연층에 형성되는 제 6 홈으로서, 상기 제 6 홈은 상기 제 2 영역의 상기 상호접속 전극을 노출시키는, 제 6 홈; 및
제 2 전극으로서, 상기 제 2 전극은 상기 제 2 절연층을 덮고 상기 제 2 영역의 상기 제 6 홈을 통해 상기 상호접속 전극과 접속하는, 제 2 전극;
을 더 포함하는, 고전압 엘이디 플립 칩.
- 제 18 항에 있어서,
상기 제 2 전극 상에 위치되는 전도성 플레이트; 및
상기 두 인접 영역들 사이에 형성되는 제 7 홈으로서, 상기 제 7 홈은 다른 영역들의 상기 제 1 반도체층들, 상기 양자 우물층들, 및 상기 제 2 반도체층들을 구분하는, 제 7 홈;을 더 포함하고,
상기 제 8 홈은 상기 제 2 영역의 상기 제 1 전극을 노출시키는,
고전압 엘이디 플립 칩.
- 제 19 항에 있어서,
상기 제 2 전극 상에 위치되는 전도성 플레이트; 및
인접 영역들 사이에 형성되는 제 7 홈으로서, 상기 제 7 홈은 다른 영역들의 상기 제 1 반도체층들, 상기 양자 우물층들, 및 상기 제 2 반도체층들을 구분하는, 제 7 홈;을 더 포함하고,
상기 제 8 홈은 상기 제 1 영역의 상기 상호접속 전극을 노출시키는,
고전압 엘이디 플립 칩.
- 제 20 항에 있어서,
확장 전극은 상기 제 8 홈에 의해 노출되는 상기 제 1 전극과 접속하는,
고전압 엘이디 플립 칩.
- 제 21 항에 있어서,
확장 전극을 더 포함하고, 상기 확장 전극은 상기 제 8 홈에 의해 노출되는 상기 상호접속 전극과 접속하는, 고전압 엘이디 플립 칩.
- 제 16 항에 있어서,
상기 제 1 반도체층은 거친 발광 표면을 가지는, 고전압 엘이디 플립 칩.
- 제 16 항에 있어서,
상기 상호접속 전극은 은, 알루미늄, 로듐, 크롬, 백금, 금, 티타늄, 및 니켈로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함하는, 고전압 엘이디 플립 칩.
- 제 16 항에 있어서,
상기 제 1 절연층은 이산화규소(SiO2), 질화규소(SiN), 산질화규소(SiON), 산화알루미늄(Al2O3) 및 이산화티타늄(TiO2)으로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함하는, 고전압 엘이디 플립 칩.
- 제 18 항 또는 제 19 항에 있어서,
상기 제 2 절연층은 이산화규소(SiO2), 질화규소(SiN), 산질화규소(SiON), 산화알루미늄(Al2O3) 및 이산화티타늄(TiO2)으로 이루어진 그룹에서 선택되는 적어도 하나의 재료를 포함하는, 고전압 엘이디 플립 칩.
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