KR101771715B1 - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 본 발명에 따른 적층 세라믹 전자부품은 세라믹 분말 및 글래스를 포함하며, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 0.5 내지 2.0 몰부인 유전체 조성물로 형성된 유전체층과 내부전극층이 교대로 적층된 액티브층; 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되며, 상기 액티브층과 동일 종류의 세라믹 분말 및 글래스를 포함하고, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 1.0 내지 3.0 몰부인 커버층; 및 상기 액티브층의 일면에 형성되며, 상기 내부전극층과 전기적으로 연결되는 외부전극;을 포함한다. 본 발명에 따른 적층 세라믹 전자부품은 커버층과 액티브층을 동시에 균일하게 소성시켜 소결 수축 불일치를 최소화함으로써 신뢰성이 향상되는 효과가 있다.
Description
본 발명은 소성 후 기공이나 크랙 등의 구조 결함 발생을 최소화하여 신뢰성이 향상되는 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
최근 전기 전자 제품의 소형화, 경량화 및 다기능화가 급속히 진행되면서 이에 사용되는 적층 세라믹 전자부품, 특히 적층 세라믹 커패시터(Multilayer Ceramic Copacitor, MLCC)도 소형화 및 고용량화 되고 있다.
이에 따라 적층 세라믹 커패시터에 사용되는 유전체층 또한 점차 박층 및 고적층화되고 있다.
초고용량의 적층 세라믹 커패시터를 개발함에 있어 중요하게 고려해야 할 점에는 용량 구현 여부와 더불어 전압 인가에 따른 고신뢰성의 확보이다.
일반적으로 적층 세라믹 커패시터의 신뢰성은 고온 절연저항 특성(Hot insulation resistance) 및 내습 절연저항 특성(Humid insulation resistance)의 평가 결과로부터 결정된다.
고온 절연저항 특성은 주로 재료적 측면(예를 들면, 커패시터를 구성하는 유전체나 내부전극의 열화 특성 및 미세 구조 불량 등)에 의해 좌우된다.
한편, 내습 절연저항 특성은 구조적 측면(예를 들면, 압착/절단시 발생하는 기공이나 층간 박리(delamination), 소성 후 내부전극 미도포 영역이나 층간에 발생하기 쉬운 크랙 등과 같은 구조 결함 및 외부전극 내의 기공 등)에 의존하여 나타난다.
이 중 내습 절연저항 특성이 직류 인가에 따른 적층 세라믹 커패시터의 절연저항 저하 발생(IR low)의 직접적인 원인으로 알려져 있으며, 특히 초박층의 유전체를 수백층 이상 적층하여 제조되는 소형 초고용량 적층 세라믹 커패시터에서 이러한 현상이 빈번하게 나타나 문제가 되었다.
본 발명은 소성 후 기공이나 크랙 등의 구조 결함 발생을 최소화하여 신뢰성이 향상되는 적층 세라믹 전자부품 및 이의 제조방법을 제공하는 것이다.
본 발명의 일 실시 형태는 세라믹 분말 및 글래스를 포함하며, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 0.5 내지 2.0 몰부인 유전체 조성물로 형성된 유전체층과 내부전극층이 교대로 적층된 액티브층; 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되며, 상기 액티브층과 동일 종류의 세라믹 분말 및 글래스를 포함하고, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 1.0 내지 3.0 몰부인 커버층; 및 상기 액티브층의 일면에 형성되며, 상기 내부전극층과 전기적으로 연결되는 외부전극;을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 액티브층과 상기 커버층을 형성하는 글래스 함량의 차이가 0.5 내지 1.0 몰부일 수 있다.
상기 세라믹 분말은 티탄산바륨(BaTiO3)계, 납 복합 페로브스카이트계 및 티탄산스트론튬(SrTiO3)계로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 커버층의 두께는 상기 액티브층의 일 유전체층 보다 3 내지 10배 두꺼울 수 있다.
상기 일 유전체층의 두께는 0.5 내지 1.5 μm 일 수 있다.
상기 유전체 조성물은 마그네슘 산화물(MgO), 희토류 산화물, 망간 산화물(MnO) 및 붕규산염계 유리를 더 포함할 수 있다.
상기 희토류 산화물은 이트륨 산화물(Y2O3), 홀뮴 산화물(Ho2O3), 디스프로슘 산화물(Dy2O3) 및 이터븀 산화물(Yb2O3)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태는 세라믹 분말 및 글래스를 포함하며, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 0.5 내지 2.0 몰부인 유전체 조성물로 형성된 유전체층과 내부전극층이 교대로 적층된 액티브층을 마련하는 단계; 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되며, 상기 액티브층과 동일 종류의 세라믹 분말 및 글래스를 포함하고, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 1.0 내지 3.0 몰부인 커버층을 마련하는 단계; 상기 커버층을 상기 액티브층의 상면 및 하면 중 적어도 일면에 적층하여 적층체를 형성하는 단계; 상기 적층체를 절단하여 그린 칩을 제조하는 단계; 및 상기 그린 칩을 소성하여 세라믹 소체를 제조하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
본 발명에 따른 적층 세라믹 전자부품은 소성 후 기공이나 크랙 등의 구조 결함의 발생이 최소화되는 효과가 있다.
이로 인하여, 본 발명에 따른 적층 세라믹 전자부품은 우수한 신뢰성, 내습 절연 저항 및 고온 절연 저항을 가진다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A'를 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 제조하는 제조 공정도이다.
도 2는 도 1의 A-A'를 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 제조하는 제조 공정도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 2는 도 1의 A-A'를 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품, 특히 적층 세라믹 커패시터(100)는 세라믹 분말 및 글래스를 포함하며, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 0.5 내지 2.0 몰부인 유전체 조성물로 형성된 유전체층(111)과 내부전극층(112)이 교대로 적층된 액티브층(101); 상기 액티브층(101)의 상면 및 하면 중 적어도 일면에 형성되며, 상기 액티브층(101)과 동일 종류의 세라믹 분말 및 글래스를 포함하고, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 1.0 내지 3.0 몰부인 커버층(102); 및 상기 액티브층(101)의 일면에 형성되며, 상기 내부전극층(112)과 전기적으로 연결되는 외부전극(120a, 120b);을 포함한다.
이하, 적층 세라믹 전자부품 중 특히 적층 세라믹 커패시터를 본 발명의 일 실시형태로서 구체적으로 설명한다.
통상적으로, 적층 세라믹 커패시터는 세라믹 유전체층과 금속 내부전극층을 교대로 적층하여 구성되며, 최상부 및 최하부층의 경우 내부 유전체층 보다 두꺼운 유전체층을 적층하여 제조된다.
이때, 금속 내부전극층과 인접한 내부 유전체층 영역을 액티브층(active layer), 내부전극층과 인접하지 않은 최외각의 유전체층 영역을 커버층(cover layer)으로 정의하도록 한다.
일반적으로, 상기 액티브층이 커버층에 비해 소결성이 좋은데, 이는 크게 두가지 원인에 의해 발생한다.
첫째, 적층 세라믹 커패시터의 소결 과정 중 금속 내부전극 층으로부터 유전체 분말이나 세라믹 첨가제 분말 등이 유전체층으로 유입되어 액티브층의 소결을 촉진시키기 때문이다.
둘째, 커버층의 경우 액티브층에 비해 소결 온도에서의 잔탄량이 상대적으로 많으며, 이러한 잔탄이 유전체 분말의 소결을 지연시키기 때문이다.
상기와 같은 커버층과 액티브층간 소결성의 차이로 인해 소결 수축 불일치(sintering shrinkage mismatch)가 발생하며, 이는 결국 커버층과 액티브층 사이의 미세한 크랙 발생의 원인이 된다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 각각 서로 다른 유전체 조성물을 적용하여, 액티브층(101) 및 커버층(102)의 소결성의 차이를 최소화하도록 제작된다.
이로 인해, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 소성 후 기공이나 크랙 등과 같은 구조적 결함의 발생을 최소화할 수 있다.
구체적으로, 액티브층(101) 형성을 위한 유전체 조성물의 경우, 글래스 첨가량을 세라믹 분말 100 몰부에 대하여 0.5 내지 2.0 몰부로 제한한다.
또한, 커버층(102) 형성을 위한 유전체 조성물의 경우 글래스 첨가량을 1.0 내지 3.0 몰부로 조절하여, 소성에 따른 수축율 차이를 최소화함으로써, 구조 결함의 발생을 억제할 수 있다.
상기와 같이 본 발명의 일 실시형태에 따르면 액티브층과 커버층 형성에 사용되는 유전체 조성물의 글래스 첨가량을 서로 상이하게 적용함으로써, 소성 후 기공이나 크랙 등의 구조 결함의 발생이 최소화되는 효과가 있다.
따라서, 상기 기공이나 크랙 등의 구조 결함의 발생이 없어 본 발명의 일 실시형태에 따르면 적층 세라믹 커패시터의 신뢰성이 향상되는 효과가 있다.
상기 세라믹 분말은 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있고, 이에 제한되는 것은 아니며, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
또한, 상기 커버층(102) 형성을 위한 유전체 조성물은 동시에 균일하게 소성시켜 소성 수축 불일치를 최소화하기 위하여 상기 액티브층(101)과 동일 종류의 세라믹 분말, 특히 티탄산바륨(BaTiO3)을 사용할 수 있다.
이 때, 상기 세라믹 분말, 특히 티탄산바륨(BaTiO3)은 100 내지 300 nm의 입자 크기로서 동일하게 상기 액티브층(101)과 상기 커버층(102)에 사용할 수 있다.
상기 액티브층과 상기 커버층을 형성하는 글래스 함량의 차이가 0.5 내지 1.0 몰부일 수 있다.
상기 글래스 함량의 차이가 0.5 몰부 미만의 경우에는 소결성의 차이가 적어 신뢰성 개선의 효과가 없다.
또한, 상기 글래스 함량의 차이가 1.0 몰부를 초과하는 경우에는 소결성의 차이가 심해 종래의 적층 세라믹 커패시터와 대비하여 신뢰성이 악화되는 문제가 있다.
한편, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 우수한 신뢰성, 내습 절연 저항 및 고온 절연 저항을 가진다.
액티브층을 치밀하게 소결시키기 위한 온도 범위에서 소성을 수행하면, 소결성이 낮은 커버층은 상대적으로 미소성되어 기공이 다수 존재하게 된다.
이로 인해 종래의 적층 세라믹 커패시터는 내습 절연 저항이 악화되는 문제가 있었다.
반대로, 커버층을 치밀하게 소결시키기 위한 온도 범위에서 소성을 수행하면, 소결성이 높은 액티브층은 상대적으로 과소성되어 불균일한 미세 구조가 초래된다.
이와 더불어 금속 내부전극층이 심하게 뭉치게 되어, 고온 절연 저항 특성이 악화되는 문제가 있었다.
본 실시형태를 따르면 액티브층(101)과 커버층(102)의 형성을 위한 유전체 조성물을 서로 상이하게 적용함으로써 액티브층과 커버층을 동시에 균일한 소성이 가능하다.
상기 균일한 소성으로 인해 소결 수축 불일치를 최소화함으로써, 기공 및 크랙 발생을 막아 우수한 신뢰성, 내습 절연 저항, 및 고온 절연 저항을 갖는 적층 세라믹 커패시터의 제조가 가능하다.
상기 커버층(102)은 상기 액티브층(101)의 상면 및 하면 중 적어도 일면에 형성될 수 있으며, 상면 및 하면 모두에 형성되는 경우 크랙 발생율을 낮추는 효과가 우수하다.
상기 커버층의 두께는 상기 액티브층의 일 유전체층 보다 3 내지 10배 두꺼울 수 있으며, 상기 일 유전체층의 두께는 특별히 제한되지 않으나, 초박형의 고용량 커패시터를 구현하기 위해 1 층당 1.5 μm 일 수 있으며, 0.5 내지 1.5 μm 인 것이 바람직하다.
본 발명의 일 실시형태에 따르면, 상기 액티브층(101) 및 커버층(102)의 형성을 위한 유전체 조성물 각각은 세라믹 유전체로서 글래스 함량이 서로 다른 티탄산바륨(BaTiO3)을 포함하고, 나머지 세라믹 첨가제 분말들은 두 조성물에 모두 동일하게 적용할 수 있다.
상기 세라믹 첨가제 분말들의 조성 및 크기는 두 조성물에서 동일할 수 있다.
상기 유전체 조성물은 세라믹 첨가제로서 마그네슘 산화물(MgO), 희토류 산화물, 망간 산화물(MnO) 및 붕규산염계 유리를 더 포함할 수 있다.
상기 희토류 산화물은 특별히 제한되지 않으며, 예를 들어, 이트륨 산화물(Y2O3), 홀뮴 산화물(Ho2O3), 디스프로슘 산화물(Dy2O3) 및 이터븀 산화물(Yb2O3)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 유전체 조성물의 함량은 본 발명의 목적에 따라 다양할 수 있으며, 예를 들어, 상기 세라믹 분말 100 몰부에 대하여 마그네슘 산화물(MgO)이 0.5 내지 2.0, 희토류 산화물이 0.1 내지 1.0, 망간 산화물(MnO)이 0.05 내지 1.0 및 붕규산염계 유리가 1.0 내지 3.0 몰부일 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 액티브층(101)의 일면에 형성되며, 상기 내부전극층(112)과 전기적으로 연결되는 외부전극(120a, 120b);을 포함한다.
상기 외부전극(120a, 120b)은 도 2에 도시된 바와 같이, 상기 액티브층(101) 뿐만 아니라 커버층(102)까지 연장되어 형성될 수 있다.
즉, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 액티브층(101) 및 커버층(102)으로 이루어진 세라믹 소체(110)와 세라믹 소체(110)의 외부에 형성되며, 상기 내부전극층(112)과 전기적으로 연결되는 외부전극(120a, 120b)을 포함할 수 있다.
상기 액티브층(101)은 유전체층(111)과 내부전극층(112)이 교대로 적층된 구조를 가지며, 커버층(102)의 형성을 위한 유전체 조성물은 액티브층(101)의 형성을 위한 유전체 조성물과 서로 상이하게 적용한다.
즉, 액티브층(101) 형성을 위한 유전체 조성물의 경우, 글래스 첨가량을 세라믹 분말 100 몰부에 대하여 0.5 내지 2.0 몰부로 제한한다.
또한, 커버층(102) 형성을 위한 유전체 조성물의 경우 글래스 첨가량을 1.0 내지 3.0 몰부로 조절한다.
따라서, 본 발명의 일 실시형태에 따르면, 상기 액티브층과 커버층의 형성을 위한 유전체 조성물에서 글래스 첨가량을 서로 상이하게 적용함으로써 균일한 소성이 가능하고, 이로 인해 기공 이나 크랙 등의 구조 결함이 최소화되어 우수한 신뢰성을 갖는 적층 세라믹 커패시터를 제공한다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 제조하는 제조 공정도이다.
도 3을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품, 특히 적층 세라믹 커패시터의 제조방법은 세라믹 분말 및 글래스를 포함하며, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 0.5 내지 2.0 몰부인 유전체 조성물로 형성된 유전체층과 내부전극층이 교대로 적층된 액티브층을 마련하는 단계; 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되며, 상기 액티브층과 동일 종류의 세라믹 분말 및 글래스를 포함하고, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 1.0 내지 3.0 몰부인 커버층을 마련하는 단계; 상기 커버층을 상기 액티브층의 상면 및 하면 중 적어도 일면에 적층하여 적층체를 형성하는 단계; 상기 적층체를 절단하여 그린 칩을 제조하는 단계; 및 상기 그린 칩을 소성하여 세라믹 소체를 제조하는 단계;를 포함한다.
우선, 세라믹 분말 및 글래스를 포함하며, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 0.5 내지 2.0 몰부인 유전체 조성물로 형성된 유전체층과 내부전극층이 교대로 적층된 액티브층(101)을 마련할 수 있다.
구체적으로, 상기 액티브층(101)의 마련은 우선, 복수 개의 그린시트를 마련할 수 있다(a).
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
그리고, 그린시트 상에 상기 내부전극용 도전성 페이스트를 이용하여 내부전극 층(130a, 130b)을 형성할 수 있다(b).
이와 같이 내부전극 층(130a, 130b)이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 액티브층(101)을 마련할 수 있다(c).
다음으로, 상기 액티브층(101)과 동일 종류의 세라믹 분말 및 글래스를 포함하며, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 1.0 내지 3.0 몰부인 커버층(102)을 마련할 수 있다(d).
이어 상기 커버층(102)을 상기 액티브층(101)의 상면 및 하면 중 적어도 일면에 적층하여 적층체를 형성하고 상기 적층체를 고온, 고압으로 압착시킨 후(e), 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여(f) 그린 칩(green chip)을 제조할 수 있다(g).
이후 가소, 소성, 연마하여 세라믹 소체(110)를 제조하고, 외부전극(120a, 120b) 및 도금 공정 등을 거쳐 적층 세라믹 전자부품 특히, 적층 세라믹 커패시터(100)가 완성될 수 있다.
따라서, 본 발명의 일 실시형태에 따르면 액티브층(101)과 커버층(102) 형성을 위한 유전체 조성물에 포함되는 글래스 함량을 서로 상이하게 적용함으로써 액티브층과 커버층을 동시에 균일한 소성이 가능하다.
상기 균일한 소성으로 인해 소결 수축 불일치를 최소화함으로써, 기공 및 크랙 발생을 막아 우수한 신뢰성, 내습 절연 저항, 및 고온 절연 저항을 갖는 적층 세라믹 커패시터의 제조가 가능하다.
이하, 실시예 및 비교예를 참조하여 본 발명을 보다 구체적으로 설명하지만, 본 발명의 범위가 이에 제한되는 것은 아니다.
실시예
1 내지 20
본 발명의 일 실시형태에 따라 실시예 1 내지 20은 우선, 글래스 함량이 각각 다르게 적용된 두 가지 유전체 조성물을 각각 유기 용매로 혼합 및 분산하였다.
구체적으로, 액티브층과 커버층 형성을 위한 유전체 조성물에 포함되는 글래스 함량은 하기의 [표 2]에 나타나 있다.
다음으로, 유기 바인더를 추가하여 슬러리를 제조하고, 이를 필름 상에 약 2 μm 로 도포하여 액티브층용 및 커버층용 성형 시트를 각각 제조하였다.
이어 액티브층 유전체 시트에 니켈(Ni) 내부전극 페이스트를 인쇄하고, 내부전극이 인쇄된 각 유전체 시트를 100층 적층하였다.
그 후, 상기 적층체 상단 및 하단에 커버용 유전체 시트를 추가 적층하였다.
이후, 상기 적층체를 냉각 평형 가압(Cold Isotatic Press)한 후 절단하여 시편을 제조하였다.
상기 시편들은 300℃에서 4시간 이상 열처리하여 유기 바인더, 분산제 등을 제거하였고, 온도 및 분위기 제어가 가능한 소성로를 이용하여 1050 내지 1150℃ 범위에서 소결하였다.
이 때 소성 분위기 내 산소 분압은 10-9 내지 10-13 기압으로 제어하였다.
소결이 끝난 시편들은 구리(Cu)로 외부전극을 도포하여 700 내지 900℃에서 전극 소성을 행하였고, 전극 소성이 완료된 후 도금 공정을 진행하여 시편 제작을 완료하였다.
하기 [표 1]은 본 발명의 유전체 조성물의 종류를 나타낸 것이고, 이를 이용하여 제작한 실시예 1 내지 20의 적층 세라믹 커패시터 시편들의 전기적 특성 및 신뢰성 평가 결과를 [표 2]에 나타내었다.
비교예
1 내지 15
비교예 1 내지 15는 액티브층과 커버층 형성을 위한 유전체 조성물에 포함되는 글래스 함량의 차이가 본 발명의 청구 범위를 벗어나도록 제작한 것을 제외하고는 상기 실시예 1 내지 20과 동일한 방법으로 제작하였다.
[표 2]에 상기 실시예 1 내지 20과 함께 비교예 1 내지 15에 따른 적층 세라믹 커패시터의 시편들의 전기적 특성 및 신뢰성 평가 결과를 비교하였다.
조성명 | 주성분 | 부성분 첨가제(주성분 100몰부에 대한 몰부) | ||
BaTiO3 | MgO | 희토류 산화물 |
MnO | |
A | 100 | 1.5 | 1.0 | 0.3 |
B | 100 | 1.2 | 1.0 | 0.3 |
C | 100 | 1.0 | 1.0 | 0.1 |
D | 100 | 1.0 | 0.8 | 0.1 |
E | 100 | 1.0 | 0.5 | 0.1 |
F | 100 | 0.8 | 0.5 | 0.1 |
BaTiO3 크기 (nm) |
유전체 조성물 |
글래스 첨가량 (%) | 소성온도 (℃) |
유전율 | 고온절연저항(1Vr=6.3 V/㎛) | 내습절연저항 | |||
액티브층 | 커버층 | ||||||||
실 시 예 |
1 | 150 | D | 0.5 | 1.0 | 1100 | 3600 | △ | ○ |
2 | 150 | D | 0.5 | 1.2 | 1100 | 3900 | ○ | △ | |
3 | 150 | D | 0.5 | 1.5 | 1100 | 3800 | ○ | ○ | |
4 | 150 | E | 1.0 | 1.5 | 1100 | 4000 | ○ | △ | |
5 | 150 | E | 1.0 | 1.8 | 1100 | 4000 | ○ | ○ | |
6 | 150 | E | 1.0 | 2.0 | 1100 | 3600 | ○ | ○ | |
7 | 150 | F | 1.5 | 2.0 | 1080 | 3700 | ○ | ○ | |
8 | 150 | F | 1.5 | 2.3 | 1080 | 3600 | △ | ○ | |
9 | 150 | F | 1.5 | 2.5 | 1080 | 3300 | △ | ○ | |
10 | 150 | C | 1.5 | 2.5 | 1050 | 4500 | ○ | ○ | |
11 | 200 | B | 1.5 | 2.0 | 1100 | 4400 | △ | ○ | |
12 | 200 | B | 1.5 | 2.2 | 1100 | 4700 | ○ | ○ | |
13 | 200 | B | 1.5 | 2.5 | 1100 | 4500 | △ | ○ | |
14 | 200 | C | 1.5 | 2.5 | 1080 | 4500 | ○ | ○ | |
15 | 200 | F | 1.5 | 2.5 | 1060 | 4700 | △ | ○ | |
16 | 300 | A | 2.0 | 2.5 | 1150 | 4200 | ○ | ○ | |
17 | 300 | A | 2.0 | 2.8 | 1150 | 4400 | ○ | ○ | |
18 | 300 | C | 2.0 | 2.8 | 1130 | 4600 | △ | ○ | |
19 | 300 | A | 2.0 | 3.0 | 1150 | 4000 | △ | ○ | |
20 | 300 | C | 2.0 | 3.0 | 1130 | 4200 | ○ | ○ | |
비 교 예 |
1 | 150 | D | 0.5 | 0.5 | 1100 | 3500 | △ | × |
2 | 150 | D | 0.5 | 0.7 | 1100 | 3900 | △ | × | |
3 | 150 | D | 0.5 | 1.7 | 1100 | 3300 | △ | × | |
4 | 150 | E | 1.0 | 1.0 | 1100 | 3800 | △ | △ | |
5 | 150 | E | 1.0 | 1.3 | 1100 | 3800 | △ | △ | |
6 | 150 | E | 1.0 | 2.3 | 1100 | 3500 | △ | × | |
7 | 150 | F | 1.5 | 1.5 | 1080 | 3500 | △ | △ | |
8 | 150 | F | 1.5 | 1.8 | 1080 | 3600 | △ | × | |
9 | 150 | F | 1.5 | 2.8 | 1080 | 3200 | △ | × | |
10 | 200 | B | 1.5 | 1.5 | 1100 | 4300 | × | △ | |
11 | 200 | B | 1.5 | 1.7 | 1100 | 4500 | △ | △ | |
12 | 200 | B | 1.5 | 2.7 | 1100 | 4100 | △ | × | |
13 | 300 | A | 2.0 | 2.0 | 1150 | 4200 | △ | △ | |
14 | 300 | A | 2.0 | 2.3 | 1150 | 4100 | △ | △ | |
15 | 300 | A | 2.0 | 3.3 | 1150 | 3600 | × | × |
주1) 고온 절연저항 평가 수준
× : 불량(임계 절연저항이 3Vr 이하)
△ : 보통 (3~7Vr)
○ : 우수 (7Vr 이상)
주2) 내습 절연저항 평가 수준
× : 불량(절연 파괴된 시료의 수가 10개 이상)
△ : 보통 (1~5개)
○ : 우수(0개)
상기 [표 2]에서 알 수 있듯이, 본 발명에 따른 실시예의 시료들은 비교예의 시료들보다 신뢰성 측면에서 우수하였으며, 특히 내습 절연저항이 크게 개선되었다.
특히, 실시예 1, 5, 7, 10, 14, 18의 경우, 고신뢰성 뿐만 아니라 유전율 또한 양호한 결과를 보이고 있음을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
100: 적층 세라믹 커패시터 101: 액티브층
102: 커버층 110: 세라믹 소체
111: 유전체층 112: 내부전극층
120a, 120b: 외부전극
102: 커버층 110: 세라믹 소체
111: 유전체층 112: 내부전극층
120a, 120b: 외부전극
Claims (14)
- 세라믹 분말 및 글래스를 포함하며, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 0.5 내지 2.0 몰부인 유전체 조성물로 형성된 유전체층과 내부전극층이 교대로 적층된 액티브층;
상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되며, 상기 액티브층과 동일 종류의 세라믹 분말 및 글래스를 포함하고, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 1.0 내지 3.0 몰부인 커버층; 및
상기 액티브층의 일면에 형성되며, 상기 내부전극층과 전기적으로 연결되는 외부전극; 을 포함하며,
상기 커버층을 형성하는 글래스 함량이 상기 액티브층의 유전체층을 형성하는 글래스 함량 보다 0.5 내지 1.0 몰부 더 큰,
적층 세라믹 전자부품.
- 삭제
- 제1항에 있어서,
상기 세라믹 분말은 티탄산바륨(BaTiO3)계, 납 복합 페로브스카이트계 및 티탄산스트론튬(SrTiO3)계로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 커버층의 두께는 상기 액티브층의 일 유전체층 보다 3 내지 10배 두꺼운 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 일 유전체층의 두께는 0.5 내지 1.5 μm 인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 유전체 조성물은 마그네슘 산화물(MgO), 희토류 산화물, 망간 산화물(MnO) 및 붕규산염계 유리를 더 포함하는 적층 세라믹 전자부품.
- 제6항에 있어서,
상기 희토류 산화물은 이트륨 산화물(Y2O3), 홀뮴 산화물(Ho2O3), 디스프로슘 산화물(Dy2O3) 및 이터븀 산화물(Yb2O3)로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
- 세라믹 분말 및 글래스를 포함하며, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 0.5 내지 2.0 몰부인 유전체 조성물로 형성된 유전체층과 내부전극층이 교대로 적층된 액티브층을 마련하는 단계;
상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되며, 상기 액티브층과 동일 종류의 세라믹 분말 및 글래스를 포함하고, 상기 글래스의 함량이 상기 세라믹 분말 100 몰부에 대하여 1.0 내지 3.0 몰부인 커버층을 마련하는 단계;
상기 커버층을 상기 액티브층의 상면 및 하면 중 적어도 일면에 적층하여 적층체를 형성하는 단계;
상기 적층체를 절단하여 그린 칩을 제조하는 단계; 및
상기 그린 칩을 소성하여 세라믹 소체를 제조하는 단계; 를 포함하며,
상기 커버층을 형성하는 글래스 함량이 상기 액티브층의 유전체층을 형성하는 글래스 함량 보다 0.5 내지 1.0 몰부 더 큰,
적층 세라믹 전자부품의 제조방법.
- 삭제
- 제8항에 있어서,
상기 세라믹 분말은 티탄산바륨(BaTiO3)계, 납 복합 페로브스카이트계 및 티탄산스트론튬(SrTiO3)계로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품의 제조방법.
- 제8항에 있어서,
상기 커버층의 두께는 상기 액티브층의 일 유전체층 보다 3 내지 10배 두꺼운 적층 세라믹 전자부품의 제조방법.
- 제8항에 있어서,
상기 유전체층의 두께는 0.5 내지 1.5 μm 인 적층 세라믹 전자부품의 제조방법.
- 제8항에 있어서,
상기 유전체 조성물은 마그네슘 산화물(MgO), 희토류 산화물, 망간 산화물(MnO) 및 붕규산염계 유리를 더 포함하는 적층 세라믹 전자부품의 제조방법.
- 제13항에 있어서,
상기 희토류 산화물은 이트륨 산화물(Y2O3), 홀뮴 산화물(Ho2O3), 디스프로슘 산화물(Dy2O3) 및 이터븀 산화물(Yb2O3)로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품의 제조방법.
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Date | Code | Title | Description |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |