KR101763410B1 - 디지털 전치 왜곡 전력 증폭 장치 및 그 장치에서의 디지털 방식의 동기 조절 방법 - Google Patents

디지털 전치 왜곡 전력 증폭 장치 및 그 장치에서의 디지털 방식의 동기 조절 방법 Download PDF

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Abstract

본 발명은 전력 증폭기와, 상기 전력 증폭기의 입력 신호의 크기에 따라 바이어스 신호의 전압을 조절하여 출력하는 바이어스 가변기와, 상기 전력 증폭기로부터 출력된 피드백 신호에 따라 전력 증폭기로의 입력 신호를 전치 왜곡하는 디지털 전치 왜곡기를 포함하는 디지털 전치 왜곡 전력 증폭 장치에서의 디지털 방식의 동기 조절 방법으로, 상기 전력 증폭기로의 입력 신호가 피드백되는 디지털 전치 왜곡 경로 지연 시간을 획득하는 단계와, 상기 디지털 전치 왜곡 경로 지연 시간만큼 상기 전력 증폭기의 입력 신호를 지연되도록 설정하고, 상기 바이어스 신호를 상기 지연된 입력 신호와 동기가 일치할 때까지 소정 횟수만큼 지연시켜 동기 획득하는 단계와, 상기 동기 획득에 따라, 상기 전치 왜곡기가 디지털 전치 왜곡을 수행하는 단계를 포함한다.

Description

디지털 전치 왜곡 전력 증폭 장치 및 그 장치에서의 디지털 방식의 동기 조절 방법{Digital Pre-distortion Power Amplifier and Method for Controlling Sync Digitally thereof}
본 발명은 무선 통신 시스템에 관한 것으로, 보다 상세하게는 무선 통신 시스템의 출력 신호를 증폭시켜 출력하는 전력 증폭기에 관한 것이다.
무선 통신 시스템에서는 RF 신호를 안테나를 통해 전송하기 전에 전력 증폭기(Power Amplifier : PA)를 통해 증폭시켜 출력한다.
이러한 전력 증폭기는 무선 전송할 무선 주파수(Radio Frequency : RF) 입력 신호를 바이어스 전압에 의해 증폭시켜 안테나를 통해 출력하는데, 안테나 출력 신호의 전압과 고정 바이어스 전압 사이의 차이로 인해 열 손실이 발생함을 방지하지 하기 위해 포락선 추적(Envelope Tracking : 이하 “ET”로 기재함) 전력 증폭기가 제안되었다. ET 전력증폭기는 RF 입력신호 크기 변화에 따라 전력증폭기 바이어스 전압도 가변된다.
전술한 바와 같이 ET 전력증폭기가 고정바이어스 형태의 전력증폭기 보다 효율은 좋으나, 전력증폭기 바이어스 신호와 전력증폭기의 RF 입력 신호의 동기가 일치하지 못할 경우 송신 데이터 손실로 인한 왜곡이 발생할 수 있다는 문제점이 있다.
따라서, 본 발명은 ET 전력 증폭기의 동기 불일치로 인한 신호 손실을 방지하기 위한 장치 및 방법을 제공한다.
본 발명은 ET 전력 증폭기의 동기를 용이하게 제어하는 장치 및 방법을 제공한다.
본 발명은 ET 전력 증폭기의 환경 변화에 신속히 동기 제어할 수 있는 장치 및 방법을 제공한다.
본 발명은 ET 전력 증폭기의 비선형 특성에 따른 데이터 왜곡을 개선하기 위한 전치 왜곡 장치 및 방법을 제공한다.
본 발명은 전력 증폭기와, 상기 전력 증폭기의 입력 신호의 크기에 따라 바이어스 신호의 전압을 조절하여 출력하는 바이어스 가변기와, 상기 전력 증폭기로부터 출력된 피드백 신호에 따라 전력 증폭기로의 입력 신호를 전치 왜곡하는 디지털 전치 왜곡기를 포함하는 디지털 전치 왜곡 전력 증폭 장치에서의 디지털 방식의 동기 조절 방법으로, 상기 전력 증폭기로의 입력 신호가 피드백되는 디지털 전치 왜곡 경로 지연 시간을 획득하는 단계와, 상기 디지털 전치 왜곡 경로 지연 시간만큼 상기 전력 증폭기의 입력 신호를 지연되도록 설정하고, 상기 바이어스 신호를 상기 지연된 입력 신호와 동기가 일치할 때까지 소정 횟수만큼 지연시켜 동기 획득하는 단계와, 상기 동기 획득에 따라, 상기 전치 왜곡기가 디지털 전치 왜곡을 수행하는 단계를 포함한다.
본 발명은 전력 증폭 장치에 있어서 안테나를 통해 무선 전송할 입력 신호를 증폭하여 출력하는 전력 증폭기와, 상기 입력 신호의 크기에 따라 바이어스 신호의 전압을 가변시켜 출력하는 바이어스 가변기와, 상기 전력 증폭기의 입력 신호와 바이어스 신호의 지연 시간을 디지털 조절하여, 상기 입력 신호와 바이어스 신호의 동기를 제어하는 디지털 전치 왜곡기를 포함한다.
본 발명은 ET 전력증폭기의 신호를 디지털 전치 왜곡함으로써, ET 전력 증폭기의 비선형성을 개선함과 동시에 ET 전력증폭기의 바이어스 신호 및 안테나 출력 신호의 동기를 디지털로 제어하여 그 동기 조절이 용이할 뿐만 아니라, ET 전력증폭기 시스템 환경 변화에 신속히 대처할 수 있다는 이점이 있다.
도 1은 무선 통신 시스템의 일반적인 전력 증폭기를 도시한 도면이다.
도 2는 전력 증폭기의 안테나 출력 신호 전압과 바이어스 전압의 크기를 도시한 도면이다.
도 3은 일반적인 ET 전력 증폭기를 도시한 도면이다.
도 4는 ET 전력 증폭기의 안테나 출력 전압과 바이어스 전압의 크기를 도시한 도면이다.
도 5는 ET 전력 증폭기에서의 데이터 손실 구간을 설명하기 위한 도면이다.
도 6은 ET 전력 증폭기의 아날로그 동기 제어를 위한 구성 도면이다.
도 7은 디지털 전치 왜곡 기술이 적용된 전력 증폭 장치의 구성도이다.
도 8a는 직접 모드(Direct mode) DPD의 구성도이다.
도 8b는 간접 모드(Indirect mode) DPD의 구성도이다.
도 9는 본 발명의 바람직한 실시 예에 따라 디지털 전치 왜곡 기술이 적용된 전력 증폭 장치의 구성도이다.
도 10은 본 발명의 바람직한 실시 예에 따른 디지털 전치 왜곡기의 내부 구성도이다.
도 11은 본 발명의 바람직한 실시 예에 따른 디지털 전치 왜곡 디지털 전치 왜곡 전력 증폭 장치에서의 디지털 방식의 동기 조절 방법을 설명하기 위한 순서도이다.
이하, 첨부된 도면을 참조하여 기술되는 바람직한 실시 예를 통하여 본 발명을 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 기술하기로 한다.
본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명 실시 예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
본 발명을 설명하기에 앞서, 명세서 전반에 걸쳐 사용되는 용어들을 정의한다. 이 용어들은 본 발명 실시 예에서의 기능을 고려하여 정의된 용어들로서, 사용자 또는 운용자의 의도, 관례 등에 따라 충분히 변형될 수 있는 사항이므로, 이 용어들의 정의는 본 발명의 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 ET 전력 증폭기에 디지털 전치 왜곡기(Digital Predistortion: DPD) 기술을 적용하여 동기 획득 뿐만 아니라 데이터의 왜곡을 방지하는 장치 및 방법에 대하여 기술한다.
도 1은 무선 시스템에서 사용되는 일반적인 전력 증폭기를 도시한 도면이다.
도 1을 참조하면, 전력 증폭기(100)는 무선 전송할 무선 주파수(Radio Frequency : RF) 입력 신호를 바이어스 전압에 의해 증폭시켜 안테나를 통해 출력한다. 이때, 도 1에서는 전력 증폭기(100)의 RF 입력 신호가 가변되는 것과는 상관없이 전력증폭기 바이어스 전압이 최대값, 예컨대 30V에 고정되어 있다. 이럴 경우, 안테나 출력 신호의 전압과 고정 바이어스 전압 사이의 차이로 인해 열 손실이 발생하게 된다.
도 2는 전력 증폭기의 안테나 출력 신호 전압과 바이어스 전압의 크기를 도시한 도면이다. 즉, 전력증폭기 바이어스 전압의 크기와 안테나 출력 신호의 전압 크기의 차이에 해당하는 부분은 열로 손실된다는 문제점이 있다.
이러한 문제점을 극복하고자, 포락선 추적(Envelope Tracking : 이하 “ET”로 기재함) 전력 증폭기가 제안되었다. 도 3은 일반적인 ET 전력증폭기의 구성도이다.
도 3을 참조하면, 전력증폭기(300)의 바이어스 전압을 가변할 수 있는 바이어스 모듈레이터(320)를 구비하여, RF 입력신호 크기 변화에 따라 전력증폭기 바이어스 전압도 가변된다.
도 4는 ET 전력 증폭기의 안테나 출력 신호 전압과 바이어스 전압의 크기를 도시한 도면이다.
도 4를 참조하면, ET 전력증폭기 바이어스 전압은 안테나 출력 신호 전압과 동일한 패턴으로 변화된다. 따라서, ET 전력증폭기의 열손실은 도 2에 도시된 바와 같은 일반적인 전력증폭기에서보다 대폭 감소된다.
그런데, 전술한 바와 같이 ET 전력증폭기 또한 고정바이어스 형태의 전력증폭기 보다 효율은 좋으나, 전력증폭기 바이어스 신호와 전력증폭기의 RF 입력 신호의 동기가 일치하지 못할 경우 송신 데이터 손실로 인한 왜곡이 발생할 수 있다는 문제점이 있다. 즉, RF 입력 신호가 전력 증폭기의 바이어스 신호보다 늦거나 빠를 경우, 바이어스 전압이 상기 RF 입력 신호가 증폭된 안테나 출력 신호의 전압보다 낮은 부분이 발생할 수 있는데, 이 부분에서 데이터 손실이 발생한다.
도 5는 ET 전력 증폭기에서의 데이터 손실 구간을 설명하기 위한 도면이다.
도 5를 참조하면, 안테나 출력 신호가 전력 증폭기의 바이어스 신호보다 늦을 경우를 도시한 것으로, 데이터 손실 구간이 발생됨을 알 수 있다.
이러한 동기 불일치로 인한 신호 왜곡의 문제점을 극복하기 위해 도 6에 도시된 바와 같은 구성을 통해 동기 제어를 수행할 수도 있다.
도 6은 ET 전력 증폭기의 아날로그 동기 제어를 위한 구성 도면이다.
도 6에 도시된 바와 같이 RF 입력 신호를 지연시키는 지연부(630)를 부가하여, 결과적으로 안테나 출력 신호와 바이어스 신호의 동기를 맞출 수 있다.
그러나, 도 6에 도시된 방식은 아날로그 신호를 처리하여 동기를 맞추는 것으로, 아날로그 신호 상태에서 동기를 맞추기 위해서는 많은 시간과 노력이 요구된다. 또한, 시스템 동작으로 인한 환경 변화 예컨대, 주변 온도 등의 변화로 인해 동기를 재조정할 필요가 있는 경우가 발생한다는 문제점이 있다.
따라서, 본 발명은 디지털 전치 왜곡 장치에서 상기 동기를 조절하는 기능을 수행하여, 동기 조절을 디지털 신호로 가능하도록 한다.
우선, 본 발명의 이해를 돕기 위해 DPD에 의해 전력 증폭기의 왜곡 신호를 보정하는 기술에 대해 설명하기로 한다.
도 7은 일반적인 전력증폭기의 비선형성을 개선하기 위한 DPD 적용 구성도이다.
도 7을 참조하면, DPD(710)는 디지털 입력신호와 전력증폭기(730)의 출력신호가 피드백된 신호를 비교하여 왜곡 정도를 측정하고, 왜곡된 정도에 따라 디지털 입력 신호를 전치 왜곡시켜 전력증폭기(730)로 출력한다. 즉, 전력 증폭기(730)를 통해 출력되는 신호가 왜곡되는 만큼 역으로 왜곡시켜 안테나를 통해 출력되는 신호의 비선형성을 방지할 수 있다. 이때, DPD(710)는 디지털 신호를 처리하므로, 피드백 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기(Analog Digital Converter : ADC)(740) 및 DPD(710)에서 출력된 디지털 신호를 전력 증폭기(730)에 입력 가능한 아날로그 신호로 변환하는 디지털 아날로그 변환기(Digital Analog Converter : DAC)(720)가 부가된다.
또한, DPD(710)의 내부 구성은 도 8a 및 도 8b에 도시된 바와 같이 두 가지 실시 예가 가능하다.
도 8a는 직접 모드(Direct mode) DPD(710a)의 구성도이고, 도 8b는 간접 모드(Indirect mode) DPD(710b)의 구성도이다.
도 8a 및 도 8b를 참조하면, 전력 증폭기(730) 출력의 디지털 피드백 신호에 따라 왜곡 정보를 추출하는 왜곡 정보 추출부(711a, 711b)와, 왜곡 정보 추출부(711a, 711b)에서 추출된 왜곡 정보로 다음의 디지털 입력신호를 전치 왜곡하는 보정부(712a, 712b)로 구성된다. 그런데, 도 8a에 도시된 왜곡 정보 추출부(712a)는 디지털 입력 신호와 디지털 피드백 신호를 비교하여 왜곡 정보를 추출하고, 도 8b에 도시된 왜곡 정보 추출기(711b)은 보정부(712b)로부터 출력된 디지털 전치 왜곡 출력 신호와 디지털 피드백 신호를 비교하여 왜곡 정보를 추출한다는 차이점이 있다.
그러면, 전술한 바와 같은 DPD를 ET 전력 증폭기에 적용한 본 발명의 실시 예에 대해서 설명하기로 한다.
도 9는 본 발명의 바람직한 실시 예에 따른 ET 전력증폭기에 DPD를 적용한 전체 무선 통신 시스템에서의 전력 증폭 장치의 전체 구성도이다.
도 9를 참조하면, 본 발명의 바람직한 실시 예에 따른 전력 증폭 장치는 안테나를 통해 무선 전송할 입력 신호를 증폭하여 출력하는 전력 증폭기(930)와, 상기 입력 신호의 크기에 따라 바이어스 신호의 전압을 가변시켜 출력하는 바이어스 가변기(950)와, 전력 증폭기(930)의 입력 신호와 바이어스 신호의 지연 시간을 디지털 조절하여, 상기 입력 신호와 바이어스 신호의 동기를 제어하는 디지털 전치 왜곡기(DPD)(910)를 포함한다.
그리고, 본 발명의 실시 예에 따라, 전력 증폭기(930)의 전치 왜곡 및 동기 제어를 디지털 신호로 처리하기 위해, ADC(940)는 전력증폭기(930)로부터 출력되어 피드백된 신호를 디지털로 변환시켜 DPD(910)에 입력시키고, DAC(920)는 DPD(910)로부터의 전치 왜곡 출력 신호를 전력 증폭기(950)에 입력 가능한 아날로그 신호로 변환하여 출력한다.
바이어스 가변기(950)는 상세하게는 포락선 발생기(951), DAC(952) 및 바이어스 모듈레이터(953)을 포함한다.
포락선 발생기(951)는 DPD(910)로부터 출력되는 디지털 입력 신호의 크기를 생성하여 출력한다. DAC(952)는 포락선 발생기(951)로부터 생성된 디지털 입력 신호의 크기를 아날로그 신호로 변환하여 출력한다. 바이어스 모듈레이터(953)는 DAC(952)으로부터 출력되는 디지털 입력 신호에 따라 바이어스 전압을 가변시켜 전력 증폭기(930)에 출력한다.
DPD(910)는 본 발명의 바람직한 실시 예에 따라 크게 두 가지 기능을 수행하는데, 첫 번째는 전력 증폭기(950)의 피드백 신호와 디지털 입력신호를 비교하여 전력증폭기 왜곡 정도를 측정하고, 다음의 디지털 입력 신호를 전치 왜곡하여 선형성을 개선시키는 기능이고, 두 번째로 전력 증폭기(930)의 바이어스 신호와 디지털 입력 신호의 동기 제어 기능이다.
도 10은 본 발명의 바람직한 실시 예에 따른 디지털 전치 왜곡 장치의 내부 구성도이다. 여기서는, 설명의 편의상 간접 모드(Indirect mode) 전치 왜곡 장치에 대해 도시되어 있으나, 본 발명은 직접 모드(Direct mode) 전치 왜곡 장치에 적용될 수 있음은 물론이다.
도 10을 참조하면, 본 발명의 바람직한 실시 예에 따른 DPD(910)는 왜곡 정보 추출부(1010)와, 보정부(1020), 포락선 버퍼(1030) 및 신호 버퍼(1040)로 구성된다.
왜곡 정보 추출부(1010)는 상세하게는 왜곡 정보 획득부(1011) 및 동기 제어부(1012)를 포함하여 구성되는데, 왜곡 정보 획득부(1011)는 디지털 입력 신호와 디지털 피드백 신호를 수신하여 신호가 왜곡된 정도인 왜곡 정보를 추출하여 보정부(1020)에 입력한다. 그러면, 보정부(1020)는 상기 입력된 왜곡 정보에 따라 디지털 입력 신호를 전치 왜곡시켜 출력한다. 또한, 동기 제어부(1012)는 바이어스 신호와 디지털 전치 왜곡 출력 신호와의 동기를 맞추는 기능을 수행한다. 이를 위해, 본 발명의 바람직한 실시 예에 따라 DPD는 포락선 버퍼(1030)와, 신호 버퍼(1040)을 포함한다.
포락선 버퍼(1030)는 포락선 발생기(951)로 발생되는 신호를 동기 제어부(1012)의 제어에 의해 일정 시간 지연시킨 후 출력한다. 신호 버퍼(1040)는 보정부(1020)로부터 출력된 신호를 동기 제어부(1012)의 제어에 의해 일정 시간 지연시킨 후 출력한다.
또한, 왜곡 정보 획득부(1011)는 동기 제어부(1012)로부터 디지털 입력 신호와 바이어스 신호의 동기 획득 여부 신호 입력에 따라, 수신되는 전력 증폭기의 디지털 피드백 신호와 디지털 입력 신호를 비교하여 왜곡 정보를 추출한다.
그러면, 전술한 바와 같은 DPD의 동작에 대해서는 후술되는 디지털 전치 왜곡 방법에서 상세히 설명하기로 한다.
도 11은 본 발명의 바람직한 실시 예에 따른 디지털 전치 왜곡 전력 증폭 장치에서의 디지털 방식의 동기 조절 방법을 설명하기 위한 순서도이다.
도 11을 참조하면, 본 발명의 바람직한 실시 예에 따른 디지털 전치 왜곡 전력 증폭 장치에서의 디지털 방식의 동기 조절 방법은 크게 디지털 전치 왜곡 경로 지연 시간을 획득하는 과정과, 전력 증폭기로의 입력 신호와 바이어스 신호의 동기 제어 과정과, 디지털 전치 왜곡을 수행하는 과정으로 구성된다.
상기 디지털 전치 왜곡 경로 지연 시간을 획득하는 과정은 본 발명의 실시 예에 따라 상세하게는 도 11의 1110 단계 내지 1140 단계를 포함할 수 있다.
동기 제어부(1012)는 1110 단계에서 전력 증폭기(930)의 입력 신호의 변화에 상관없이 고정된 최대 바이어스 전압을 전력 증폭기(930)에 출력하도록 포락선 발생기(951)를 설정한다. 그러면, 포락선 발생기(951)는 입력 신호와 상관없이 동일한 크기를 가지는 신호를 생성한다. 이는 포락선 신호의 영향 없이 전력증폭기가 동작하도록 하여 DPD 경로 지연 시간을 확인하기 위함이다.
또한, 동기 제어부(1012)는 1120 단계에서 신호 버퍼(1040)의 지연 시간(ΔA) 및 포락선 버퍼(1030)의 지연 시간(ΔB)을 O으로 설정한다. 이러한 1110 단계 및 1120 단계를 통해 동기 제어부(1012)는 DPD 경로의 지연 시간(ΔC)을 확인할 수 있다. 여기서, DPD 경로 지연 시간(ΔC)은 DAC(920)에서의 지연 시간, 전력 증폭기(930)에서의 지연 시간, ADC(940)에서의 지연 시간 및 기타 피드백 경로에서의 지연 시간의 합이 된다. 즉, DPD(910)로부터 출력된 신호가 피드백되어 되돌아오는 경로에서 발생하는 모든 지연 시간의 합이 된다.
전술한 1110 단계 및 1120 단계의 설정 단계 후, 동기 제어부(1012)는 1130 단계에서 동기 검출 동작을 수행하는데, 이때 검출된 동기가 바이어스 모듈레이터(953)가 동작하지 않을 때의 DPD 경로 지연 시간(ΔC)이다.
동기 제어부(1012)는 1140 단계에서 상기 동기 검출 수행 결과, 동기가 획득되었는지를 판단한다.
다음으로 상기 디지털 전치 왜곡 경로 지연 시간을 획득하는 과정은 본 발명의 실시 예에 따라 상세하게는 도 11의 1150 단계 내지 1180 단계를 포함할 수 있다.
도 11을 참조하면, 상기 1140 단계의 판단 결과 동기가 획득된 것으로 판단되면, 동기 제어부(1012)는 1150 단계에서 신호 버퍼(1040)의 지연 시간(ΔA)을 재설정한다.
동기 제어부(1012)는 1150 단계에서 포락선 버퍼(1030)의 지연 시간(ΔB)이 신호 버퍼(1040)의 지연 시간(ΔA) 과 DPD 경로 지연 시간(ΔC)의 합보다 작은 경우에는 즉, ΔB <(ΔA+ΔC)일 경우, 신호 버퍼(1040)의 지연 시간(ΔA)을 DPD 경로 지연 시간(ΔC)으로 설정하고, 포락선 버퍼(1030)의 지연 시간(ΔB)이 신호 버퍼(1040)의 지연 시간(ΔA)과 DPD 경로 지연(ΔC)의 합 이상일 경우에는 즉, ΔB≥(ΔA+ΔC)인 경우, 신호 버퍼(1040)의 지연 시간(ΔA)을 DPD 경로 지연 시간(ΔC)의 정수(n)배로 설정한다. 여기서, 정수(n)는 후술할 1170 단계에서 수행되는 조건, 즉 ΔB <(ΔA+ΔC)이 실패한 횟수이다. 이는 전력증폭기(930) 입력신호가 바이어스 신호보다 항상 지연되도록 하여, 포락선 버퍼(1030) 지연 시간(ΔB)을 증가시키면서 ET 전력증폭기 동기를 획득하고자 함이다.
전술한 바와 같이 신호 버퍼(1040)의 지연 시간(ΔA)을 재설정한 후 동기 제어부(1012)은 1160 단계에서 포락선 발생기(951)가 정상 동작되도록 제어한다. 즉, 전력 증폭기(930)에 입력되는 바이어스 신호가 입력 신호에 따라 가변되도록 제어하는 것이다.
이러한 상태에서 동기 획득을 수행하면, 상기 1150 단계의 신호 버퍼(1040) 지연 시간(ΔA) 재설정으로 인해, 바이어스 신호가 전력증폭기의 입력 신호보다 앞서게 되므로, 동기 획득이 실패하게 된다.
따라서, 동기 제어부(1012)는 1180 단계 및 1190 단계의 반복 수행을 통해, 동기 획득이 성공할 때까지 포락선 버퍼(1030)의 지연 시간(ΔB)을 점차적으로 증가시키게 된다.
그런데, 포락선 버퍼(1030)의 지연 시간(ΔB)를 증가시킴에 따라, 포락선 버퍼(1030)의 지연 시간(ΔB)이 신호 버퍼(1040)의 지연 시간(ΔA)과 DPD 경로 지연 시간(ΔC)의 합보다 길어지게 되는 경우가 발생될 수 있다. 이런 경우에는 반대로 바이어스 신호가 전력 증폭기의 입력 신호보다 지연됨에 따라, 신호 왜곡 에러가 발생될 수 있다. 따라서, 이러한 신호 왜곡 에러 발생을 방지하기 위해 동기 제어부(1012)는 1170 단계에서 포락선 버퍼(1030)의 지연 시간(ΔB)이 신호 버퍼(1040)의 지연 시간(ΔA)과 DPD 경로 지연 시간(ΔC)의 합보다 작은지를 즉, ΔB < (ΔA+ ΔC)인지를 판단하는 동작을 추가 수행한다.
따라서, 상기 1170 단계의 판단 결과 ΔB < (ΔA+ ΔC)이 아닐 경우, 동기 제어부(1012)는 1150 단계로 되돌아가 신호 버퍼(1040)의 지연 시간(ΔA)을 전술한 바와 같이 ΔA=n*ΔC (n: 에러발생횟수)로 설정한다. 즉, 바이어스 신호가 전력 증폭기 입력 신호보다 지연되지 않도록 제어하는 것이다.
한편, 상기 1170 단계의 판단 결과 ΔB < (ΔA+ ΔC)일 경우, 동기 제어부(1012)는 1180 단계에서 동기 획득 가능한지를 판단한다.
상기 1180 단계의 판단 결과 동기 획득이 불가능할 경우, 즉, 전력 증폭기의 입력 신호가 바이어스 신호보다 지연될 경우, 상기 1190 단계에서 포락선 버퍼(1030)의 지연 시간(ΔB)을 증가시켜 바이어스 신호를 지연시킨다.
이와 같이 바이어스 신호 지연을 점차적으로 증가시키는 과정에서 입력 신호와 바이어스 신호의 동기가 맞게 되면, 동기 제어부(1012)는 1180 단계의 판단 결과 동기가 획득된 것으로 판단하게 된다. 그러면, 동기 제어부(1012)는 왜곡 정보 추출부(1011)에 동기 획득 신호를 출력하게 되고, 왜곡 정보 추출부(1011)는 1200 단계 내지 1220 단계에서 전치 왜곡 과정을 수행한다.
상기 전치 왜곡 수행 과정을 통하여 전력 증폭기(930)의 왜곡 정보를 추출하고 이를 이용해 입력신호의 전치 왜곡이 이루어진다. 이러한 전치 왜곡 과정이 도 11의 1200 단계 내지 1220에 해당한다.
다시 도 11을 참조하면, 왜곡 정보 추출부(1011)은 1200 단계에서 동기가 맞추어진 상태에서 디지털 피드백 신호와 디지털 입력 신호를 비교하여 전치 왜곡 정보를 추출한다. 그리고, 1210 단계에서 상기 획득된 전치 왜곡 정보를 보정부(1020)에 입력한다. 그러면, 보정부(1020)는 상기 왜곡 정보 추출부(1011)로부터 입력된 왜곡 정보를 이용해 디지털 입력 신호를 전치 왜곡하여 출력한다.
그리고, 1220 단계에서 왜곡 정보 추출부(1011)는 출력되는 전력증폭기의 값과 디지털 입력신호의 값을 비교하여 왜곡 정보가 미리 정해진 소정값에 수렴하는지를 판단한다. 즉, 왜곡 정보가 무시할 수 있을 만큼 작은 값으로 수렴하는지를 판단하는 것이다. 상기 1220 단계의 판단 결과 왜곡 정보가 소정값에 수렴할 경우, 왜곡 정보 추출부(1101)는 동작을 종료한다. 그러나, 상기 1220 단계의 판단 결과, 왜곡 정보가 소정값에 수렴하지 않을 경우, 왜곡 정보 추출부(1101)는 1200 단계를 재수행하여 새로운 왜곡 정보를 획득하고, 1210 단계에서 보정부(1020)에 입력된 왜곡 정보를 새로 획득된 왜곡 정보로 갱신한 후, 다시 1220 단계를 수행한다.
전술한 바와 같은 과정을 통해 전력증폭기 동기 획득을 디지털 신호로 수행하여 용이하게 시스템을 구현 및 쉽게 보수가 가능하다는 이점이 있다. 또한, 동기 획득 후에, DPD 처리를 수행하여 전력증폭기의 선형화를 달성할 수 있다.

Claims (20)

  1. 안테나를 통해 무선 전송할 입력 신호를 증폭하여 출력하는 전력 증폭기와,
    상기 입력 신호의 크기에 따라 바이어스 신호의 전압을 가변시켜 출력하는 바이어스 가변기와,
    상기 전력 증폭기로의 입력 신호가 피드백되는 디지털 전치 왜곡 경로 지연 시간을 획득하고, 상기 디지털 전치 왜곡 경로 지연 시간만큼 상기 전력 증폭기의 입력 신호를 지연되도록 설정하며, 상기 바이어스 신호를 지연된 입력 신호와 동기가 일치할 때까지 소정 횟수만큼 지연시켜 상기 바이어스 신호와 상기 지연된 입력 신호의 동기를 획득한 후, 상기 전력 증폭기로부터 출력된 피드백 신호에 따라 상기 입력 신호를 전치 왜곡하는 디지털 전치 왜곡기를 포함함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치.
  2. 제 1항에 있어서,
    상기 전력 증폭기로부터 출력된 피드백 신호를 디지털 신호로 변환하여 상기 디지털 전치 왜곡기에 출력하는 아날로그 디지털 변환기와,
    상기 디지털 전치 왜곡기로부터 출력된 디지털 입력 신호를 아날로그 신호로 변환하여 상기 전력 증폭기로 출력하는 디지털 아날로그 변환기를 더 포함함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치.
  3. 제 1항에 있어서, 상기 바이어스 가변기는
    상기 디지털 전치 왜곡기로부터 출력되는 입력 신호의 크기 변화에 상응하는 신호를 생성하여 출력하는 포락선 발생기와,
    상기 포락선 발생기로부터 출력된 신호를 아날로그 신호로 변환하여 출력하는 디지털 아날로그 변환기와,
    상기 디지털 아날로그 변환기로부터 출력된 신호에 따라 전압 크기가 가변되는 바이어스 신호를 상기 전력 증폭기에 출력하는 바이어스 모듈레이터를 포함함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치.
  4. 제 1항에 있어서, 상기 디지털 전치 왜곡기는
    상기 피드백 신호의 왜곡 정보를 추출하는 왜곡 정보 추출부와,
    상기 왜곡 정보 추출부에서 추출된 왜곡 정보로 입력 신호를 전치 왜곡하는 보정부를 포함함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치.
  5. 제 4항에 있어서, 상기 왜곡 정보 추출부는
    상기 입력 신호와 상기 피드백 신호를 비교하여 왜곡 정보를 추출함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치.
  6. 제 4항에 있어서, 상기 왜곡 정보 추출부는
    상기 보정부로부터 출력된 디지털 전치 왜곡 출력 신호와 상기 피드백 신호를 비교하여 왜곡 정보를 추출함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치.
  7. 제 4항에 있어서, 상기 왜곡 정보 추출부는
    상기 입력 신호와 상기 피드백 신호를 비교하여 왜곡 정보를 추출하고, 상기 추출된 왜곡 정보를 상기 보정부에 입력하는 왜곡 정보 획득부와,
    상기 입력 신호와 왜곡 신호의 출력 신호의 동기 제어 신호를 출력하는 동기 제어부를 포함함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치.
  8. 제 7항에 있어서, 상기 디지털 전치 왜곡 장치는
    상기 바이어스 가변기에 입력되는 신호를 일정 시간 지연시킨 후 출력하는 포락선 버퍼와,
    상기 입력 신호를 일정 시간 지연시킨 후 출력하는 신호 버퍼를 더 포함함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치.
  9. 삭제
  10. 제 8항에 있어서, 상기 동기 제어부는
    상기 디지털 전치 왜곡 경로 지연 시간을 획득하기 이전에 고정된 최대 바이어스 전압을 전력 증폭기에 출력하도록 상기 바이어스 가변기를 설정하고, 상기 신호 버퍼의 지연 시간 및 포락선 버퍼의 지연 시간을 초기화함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치.
  11. 제 8항에 있어서, 상기 동기 제어부는
    포락선 버퍼의 지연 시간이 신호 버퍼의 지연 시간과 디지털 전치 왜곡 경로 지연 시간의 합 이상일 경우, 상기 신호 버퍼의 지연 시간을 증가시킴을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치.
  12. 제 7항에 있어서, 상기 왜곡 정보 획득부는
    상기 동기 제어부로부터 입력 신호와 바이어스 신호의 동기 획득 여부 신호 입력에 따라, 수신되는 전력 증폭기의 피드백 신호와 입력 신호를 비교하여 왜곡 정보를 추출함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치.
  13. 전력 증폭기와, 상기 전력 증폭기의 입력 신호의 크기에 따라 바이어스 신호의 전압을 조절하여 출력하는 바이어스 가변기와, 상기 전력 증폭기의 입력 신호를 전치 왜곡하는 디지털 전치 왜곡기를 포함하는 전력 증폭 장치에서의 디지털 방식의 동기 조절 방법에 있어서,
    상기 전력 증폭기로의 입력 신호가 피드백되는 디지털 전치 왜곡 경로 지연 시간을 획득하는 단계와,
    상기 디지털 전치 왜곡 경로 지연 시간만큼 상기 전력 증폭기의 입력 신호를 지연되도록 설정하고, 상기 바이어스 신호를 상기 지연된 입력 신호와 동기가 일치할 때까지 소정 횟수만큼 지연시켜 동기 획득하는 단계와,
    상기 동기 획득에 따라, 상기 전력 증폭기로부터 출력된 피드백 신호에 따라 상기 입력 신호를 전치 왜곡하는 단계를 포함함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치에서의 디지털 방식의 동기 조절 방법.
  14. 제 13항에 있어서, 상기 디지털 전치 왜곡 지연 시간을 획득하는 단계는
    고정된 최대 바이어스 전압을 전력 증폭기에 출력하도록 설정하는 단계와,
    상기 입력 신호의 지연 시간 및 바이어스 신호의 지연 시간을 초기화하는 단계와,
    상기 디지털 전치 왜곡기로부터 출력된 신호가 피드백되어 되돌아오는 경로에서 발생하는 디지털 전치 왜곡 경로 지연 시간을 획득하는 단계를 포함함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치에서의 디지털 방식의 동기 조절 방법.
  15. 제 13항에 있어서, 상기 동기 획득하는 단계는
    상기 전력 증폭기의 입력 신호를 디지털 전치 왜곡 지연 시간만큼 지연되도록 설정하는 단계와,
    상기 입력 신호의 크기에 따라 전압 크기가 가변되는 바이어스 신호를 상기 전력 증폭기에 입력하는 단계와,
    상기 입력 신호와 상기 바이어스 신호의 동기가 일치할 때까지, 상기 바이어스 신호를 소정 횟수 지연시키는 단계를 포함함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치에서의 디지털 방식의 동기 조절 방법.
  16. 제 13항에 있어서, 상기 동기 획득하는 단계는
    바이어스 신호의 지연 시간이 입력 신호의 지연 시간과 디지털 전치 왜곡 경로 지연의 합 이상일 경우, 상기 입력 신호의 지연 시간을 증가시키는 단계를 포함함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치에서의 디지털 방식의 동기 조절 방법.
  17. 제 16항에 있어서, 상기 입력 신호의 지연 시간을 증가시키는 단계는
    상기 입력 신호의 지연 시간을 디지털 전치 왜곡 경로 지연 시간의 정수 배로 설정함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치에서의 디지털 방식의 동기 조절 방법.
  18. 제 17항에 있어서, 상기 정수는
    바이어스 신호의 지연 시간이 입력 신호의 지연 시간과 전치 왜곡 경로 지연 시간의 합 이상인 것으로 판단된 횟수임을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치에서의 디지털 방식의 동기 조절 방법.
  19. 제 13항에 있어서, 상기 디지털 전치 왜곡을 수행하는 단계는
    동기가 획득됨에 따라, 상기 피드백 신호와 상기 입력 신호를 비교하여 전치 왜곡 정보를 추출하는 단계와,
    상기 획득된 전치 왜곡 정보로 상기 입력 신호를 전치 왜곡하여 출력하는 단계를 포함함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치에서의 디지털 방식의 동기 조절 방법.
  20. 제 19항에 있어서,
    상기 전치 왜곡 정보가 미리 정해진 소정값에 수렴하는지 판단하는 단계를 더 포함하되,
    상기 판단 결과 상기 전치 왜곡 정보가 미리 정해진 소정값에 수렴할 때까지, 상기 왜곡 정보를 추출하는 단계와 상기 입력 신호를 전치 왜곡하여 출력하는 단계를 반복함을 특징으로 하는 디지털 전치 왜곡 전력 증폭 장치에서의 디지털 방식의 동기 조절 방법.
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