KR101751114B1 - 동기 정류기 및 이의 제어 회로 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 동기 정류기는 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터의 스위칭 동작에 따라 입력단으로 입력되는 입력 전원을 정류하여 출력단으로 출력하는 정류부; 및 상기 복수의 트랜지스터 각각에 게이트 신호를 인가하는 제어부; 를 포함하고, 상기 제어부는 상기 입력 전원과 상기 게이트 신호의 위상차에 따라 상기 게이트 신호의 펄스 폭을 조절할 수 있다.

Description

동기 정류기 및 이의 제어 회로{SYNCHRONOUS RECTIFIER AND CIRCUIT FOR CONTROLLING THE SAME}
본 발명은 동기 정류기 및 이의 제어 회로에 관한 것이다.
동기 정류기(Switching Power Supplies)는 입력된 교류 전원(AC)을 반파 또는 전파 정류하여 직류 전원(DC)로 변환시키는 장치를 지칭한다. 일반적으로 교류 전원(AC)을 정류하기 위해 복수의 다이오드가 브릿지 형태로 연결된 브릿지 정류기가 이용된다. 다만, 브릿지 정류기는 다이오드의 문턱 전압에 의해 정류 효율이 떨어지는 문제점이 있다.
한국 공개공보 1999-134042
본 발명의 과제는 입력 전원의 위상과 정류 동작을 수행하는 트랜지스터의 게이트 신호의 위상을 동기화할 수 있는 동기 정류기 및 이의 제어 회로를 제공하는 것이다.
본 발명의 일 실시예에 따른 동기 정류기는 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터의 스위칭 동작에 따라 입력단으로 입력되는 입력 전원을 정류하여 출력단으로 출력하는 정류부; 및 상기 복수의 트랜지스터 각각에 게이트 신호를 인가하는 제어부; 를 포함하고, 상기 제어부는 상기 입력 전원과 상기 게이트 신호의 위상차에 따라 상기 게이트 신호의 펄스 폭을 조절할 수 있다.
본 발명의 일 실시예에 따른 동기 정류기 및 이의 제어회로는 입력 전원의 위상과 정류 동작을 수행하는 트랜지스터의 게이트 신호의 위상을 동기화하여 고효율을 정류 동작을 수행할 수 있다.
도 1은 입력 동기 정류기의 일 예를 나타낸 회로도이다.
도 2는 도 1의 동기 정류기의 주요 부분의 파형도이다.
도 3은 본 발명의 일 실시예에 따른 입력 동기 정류기를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 제어부를 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 동기 정류기의 주요 부분의 파형도이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 입력 동기 정류기의 일 예를 나타낸 회로도이다.
도 1을 참조하면, 동기 정류기는 정류부(100)를 포함할 수 있다. 정류부(100)는 교류 전원인 입력 전원을 정류하여 정류 전압(Vrect)을 생성할 수 있다. 정류부(100)에 의해 생성된 정류 전압(Vrect)은 정류 커패시터(Crect)로 전달될 수 있고, 도 1에 도시되지 않았으나, 정류 커패시터(Crect)에 충전된 전압은 정류 커패시터(Crect)에 연결되는 부하에 공급될 수 있다.
정류부(100)는 적어도 두 개의 트랜지스터(M1-M4)를 구비할 수 있다. 정류부(100)는 네 개의 트랜지스터(M1-M4)를 구비하는데, 네 개의 트랜지스터(M1-M4)는 브릿지 형태로 배치될 수 있다. 제1 트랜지스터(M1)와 제3 트랜지스터(M3)는 접지와 정류부(100)의 출력단 사이에서 직렬로 연결되고, 제2 트랜지스터(M2)와 제4 트랜지스터(M4)는 접지와 정류부(100)의 출력단 사이에서 직렬로 연결된다. 제1 내지 제4 트랜지스터(M1-M4) 각각에는 역전류 방지 다이오드가 병렬로 연결될 수 있다.
입력 전원의 일단은 제1 트랜지스터(M1)와 제3 트랜지스터(M3)의 접속 노드에 연결되고, 입력 전원의 타단은 제2 트랜지스터(M2)와 제4 트랜지스터(M4)의 접속 노드에 연결된다.
제1 내지 제4 트랜지스터(M1-M4)는 게이트 신호(GM1-GM4)에 의해 스위칭 동작한다. 제2 및 제3 게이트 신호(GM2, GM3)는 동일할 수 있고, 제1 및 제4 게이트 신호(GM1, GM4)는 동일할 수 있다. 이 때, 제2 및 제3 게이트 신호(GM2, GM3)의 하이 레벨의 듀티와 제1 및 제4 게이트 신호(GM1, GM4)의 하이 레벨의 듀티는 중첩되지 않을 수 있다.
제2 및 제3 게이트 신호(GM2, GM3)가 하이 신호이고, 제1 및 제4 게이트 신호(GM1, GM4)가 로우 신호인 경우, 제2 및 제3 트랜지스터(M2, M3)는 턴 온되고, 제1 및 제4 트랜지스터(M1, M4)는 턴 오프 된다. 또한, 제1 및 제4 게이트 신호(GM1, GM4)가 하이 신호이고, 제2 및 제3 게이트 신호(GM2, GM3)가 로우 신호인 경우, 제1 및 제4 트랜지스터(M1, M4)는 턴 온 되고, 제2 및 제3 트랜지스터(M2, M3)는 턴 오프 된다. 상기 제1 내지 제4 트랜지스터(M1-M4)의 스위칭 동작에 따라 정류 커패시터(Crect)에 정류 전압(Vrect)이 충전된다.
이 때, 입력 전원의 입력 전압(Vac)과 입력 전류(Iac)가 양의 레벨인 경우, 제2 및 제3 트랜지스터(M2, M3)는 턴 온되고, 제1 및 제4 트랜지스터(M1, M4)는 턴 오프될 때, 또한, 마찬가지로, 입력 전압(Vac)과 입력 전류(Iac)가 음의 레벨인 경우, 제2 및 제3 트랜지스터(M2, M3)는 턴 오프 되고, 제1 및 제4 트랜지스터(M1, M4)는 턴 온될 때, 정류부(100)는 최대 효율로 동작할 수 있다.
도 2는 도 1의 동기 정류기의 주요 부분의 파형도이다.
도 2(a)는 입력 전압(Vac)의 파형도이고, 도 2(b)는 정류 전압(Vrect)의 파형도이고, 도 2(c)는 제2, 3 트랜지스터(M2, M3)에 인가되는 게이트 신호(GM2, GM3)의 파형도이고, 도 2(d)는 제1, 4 트랜지스터(M1, M4)에 인가되는 게이트 신호(GM1, GM4)의 파형도이다.
도 2를 참조하면, 구간 T1에서 입력 전압(Vac)은 음의 레벨이고, 제2 및 제3 게이트 신호(GM2, GM3)는 하이 레벨로써, 입력 전압(Vac)의 양의 레벨 구간과 제2 및 제3 게이트 신호(GM2, GM3)의 하이 레벨이 일치하지 않는 것을 확인할 수 있다. 이 경우, 제2, 3 트랜지스터(M2, M3)가 턴 온 동작하여, 정류 전압(Vrect)이 일부 방전되어, 정류부(100)가 최대 효율로 동작할 수 없게 된다.
본 발명의 일 실시예에 따르면, 입력 전원의 입력 전압(Vac) 및 입력 전류(Iac)의 위상과 게이트 신호(GM1-GM4)의 위상을 동기화하여 정류부(100)의 정류 동작의 최대 효율을 달성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 입력 동기 정류기를 나타낸 도면이고, 도 4는 본 발명의 일 실시예에 따른 제어부를 나타낸 블록도이다.
도 3을 참조하면 입력 동기 정류기는 정류부(100) 및 제어부(200, "제어 회로"로 지칭될 수 있음)를 포함할 수 있다. 도 3의 정류부(100)는 도 1의 정류부(100)와 구성 및 동작이 동일하므로, 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.
도 4을 참조하면, 제어부(200)는 입력 전원 검출부(210), PWM 신호 생성부(220), 게이트 신호 생성부(230), 및 위상 비교부(240)를 포함할 수 있다.
입력 전원 검출부(210)는 입력 전원의 입력 전압(Vac)의 정보를 검출할 수 있다. 입력 전원 검출부(210)는 필터링 소자를 포함하여, 입력 전압(Vac)를 필터링한 제1 필터링 전압 및 제2 필터링 전압에 따라 입력 전압(Vac)의 정보를 검출할 수 있다. 일 예로, 입력 전원 검출부(210)는 입력 전압(Vac)의 전압 레벨, 위상, 양과 음의 위상의 듀티 구간을 검출할 수 있다.
PWM 신호 생성부(220)는 입력 전원 검출부(210)로부터 검출된 입력 전압(Vac)의 정보에 따라 PWM 신호를 생성할 수 있다.
PWM 신호 생성부(220)는 입력 전압의 양의 레벨의 시작 시점에서 음의 레벨로의 전환 시점 - 양의 레벨의 시작 시점 - 또는 음의 레벨에서 양의 레벨로의 전환 시점 - 음의 레벨의 시작 시점 - 중 적어도 하나로부터 기준 시간 동안 하이 레벨을 유지하는 PWM 신호를 생성할 수 있다. PWM 신호 생성부(220)는 두 개의 PWM 신호 발생기를 포함할 수 있는데, 두 개의 PWM 신호 발생기 중 하나는 입력 전압(Vac)의 음의 레벨에서 양의 레벨로의 전환 시점으로부터 기준 시간 동안 하이 레벨을 유지하는 제1 PWM 신호를 생성할 수 있고, 다른 하나는 입력 전압(Vac)의 양의 레벨에서 음의 레벨로의 전환 시점으로부터 기준 시간 동안 하이 레벨을 유지하는 제2 PWM 신호를 생성할 수 있다.
게이트 신호 생성부(230)는 PWM 신호 생성부(220)에서 생성된 제1, 2 PWN 신호로부터, 제1 내지 제4 트랜지스터(M1-M4)에 제공되는 게이트 신호를 생성할 수 있다.
게이트 신호 생성부(230)는 제1 PWM 신호를 이용하여 제2 및 제3 트랜지스터(M2-M3)에 제공되는 제2 및 제3 게이트 신호(GM2, GM3)를 생성하고, 제2 PWM 신호를 이용하여 제1 및 제4 트랜지스터(M2-M3)에 제공되는 제1 및 제4 게이트 신호(GM1, GM4)를 생성한다.
게이트 신호 생성부(230)는 부스팅 회로를 포함하여, 제3 및 제4 트랜지스터(M3, M4)에 인가되는 게이트 신호(GM3, GM4)를 증폭할 수 있다. 본 발명의 일 실시예에 따르면, 제3 및 제4 트랜지스터(M3, M4)에 인가되는 게이트 신호(GM3, GM4)를 증폭함으로써, 고전압 측에 배치되는 트랜지스터(M3, M4)의 게이트와 소스의 전압차를 일정 전압 레벨 유지할 수 있고, 이로써, 트랜지스터(M3, M4)의 턴 온 조건을 확보할 수 있다.
위상 비교부(240)는 입력 전원 검출부(210)에서 검출된 입력 전압(Vac)의 정보 및 게이트 신호 생성부(230)에서 생성되는 게이트 신호(GM1-GM4)의 위상을 비교하여 보상신호를 생성할 수 있다. 위상 비교부(240)는 입력 전압(Vac)의 위상과 게이트 신호(GM1-GM4)의 위상을 비교하여 보상 신호를 생성한다.
위상 비교부(240)는 입력 전압(Vac)의 양의 레벨 구간과 제2 및 제3 게이트 신호(GM2, GM3)의 하이 레벨 구간을 비교하여, 차이가 나는 시구간에 대응되는 제1 보상 신호를 생성한다. 제1 보상 신호는 제1 상승 보상 신호 및 제1 하강 보상 신호를 포함할 수 있다.
제1 상승 보상 신호 및 제1 하강 보상 신호는 PWM 신호 생성부(220)로 전달되고, PWM 신호 생성부(220)는 제1 상승 보상 신호 및 제1 하강 보상 신호에 따라 제1 PWM 신호의 하이 레벨의 구간을 조절한다.
구체적으로, 위상 비교부(240)는 입력 전압(Vac)의 양의 레벨 구간이 제2 및 제3 게이트 신호(GM2, GM3)의 하이 레벨 구간 보다 큰 경우, 제1 상승 보상 신호를 생성하고, PWM 신호 생성부(220)는 제1 상승 보상 신호가 제공되는 경우, 제1 상승 보상 신호에 따라 제1 PWM 신호의 하이 레벨의 생성 시점을 앞당기거나, 제1 PWM 신호의 하이 레벨 구간의 종료 시점을 늦춰서, 제1 PWM 신호의 하이 레벨 구간을 증가시킨다.
또한, 위상 비교부(240)는 입력 전압(Vac)의 양의 레벨 구간이 제2 및 제3 게이트 신호(GM2, GM3)의 하이 레벨 구간 보다 작은 경우, 제1 하강 보상 신호를 생성하고, PWM 신호 생성부(220)는 제1 하강 보상 신호가 제공되는 경우, 제1 하강 보상 신호에 따라 제1 PWM 신호의 하이 레벨의 생성 시점을 늦추거나, 제1 PWM 신호의 하이 레벨 구간의 종료 시점을 앞당겨서, 제1 PWM 신호의 하이 레벨 구간을 감소시킨다.
위상 비교부(240)는 입력 전압(Vac)의 음의 레벨 구간과 제1 및 제4 게이트 신호(GM1, GM4)의 하이 레벨 구간을 비교하여, 차이가 나는 시구간에 대응되는 제2 보상 신호를 생성한다. 제2 보상 신호는 제2 상승 보상 신호 및 제2 하강 보상 신호를 포함할 수 있다.
제2 상승 보상 신호 및 제2 하강 보상 신호는 PWM 신호 생성부(220)로 전달되고, PWM 신호 생성부(220)는 제2 상승 보상 신호 및 제2 하강 보상 신호에 따라 제2 PWM 신호의 하이 레벨의 구간을 조절한다.
구체적으로, 위상 비교부(240)는 입력 전압(Vac)의 음의 레벨 구간이 제1 및 제4 게이트 신호(GM1, GM4)의 하이 레벨 구간 보다 큰 경우, 제2 상승(UP) 보상 신호를 생성하고, PWM 신호 생성부(220)는 제2 상승 보상 신호가 제공되는 경우, 제2 상승 보상 신호에 따라 제2 PWM 신호의 하이 레벨의 생성 시점을 앞당기거나, 제2 PWM 신호의 하이 레벨 구간의 종료 시점을 늦춰서, 제2 PWM 신호의 하이 레벨 구간을 증가시킨다.
또한, 위상 비교부(240)는 입력 전압(Vac)의 양의 레벨 구간이 제1 및 제4 게이트 신호(GM2, GM3)의 하이 레벨 구간 보다 작은 경우, 제2 하강 보상 신호를 생성하고, PWM 신호 생성부(220)는 제2 하강 보상 신호가 제공되는 경우, 제2 하강 보상 신호에 따라 제2 PWM 신호의 하이 레벨 구간의 생성 시점을 늦추거나, 제2 PWM 신호의 하이 레벨 구간의 종료 시점을 앞당겨서, 제2 PWM 신호의 하이 레벨 구간을 감소시킨다.
도 5는 본 발명의 일 실시예에 따른 동기 정류기의 주요 부분의 파형도이다.
도 5(a) 및 도 5(b)는 입력 전원 검출부에서 입력 전압(Vac)을 필터링하여 생성되는 제1 필터링 전압(Vacf1) 및 제2 필터링 전압(Vacf2)의 파형도이고, 도 5(c)는 제2, 3 트랜지스터(M2, M3)에 인가되는 게이트 신호(GM2, GM3)의 파형도이고, 도 5(d)는 제1, 4 트랜지스터(M1, M4)에 인가되는 게이트 신호(GM1, GM4)의 파형도이다. 도 5(a) 및 도 5(b)의 제1 필터링 전압(Vacf1) 및 제2 필터링 전압(Vacf2) 각각은 입력 전압(Vac)의 양의 레벨 및 음의 레벨에 대응하는 전압 파형일 수 있다.
T1 구간에서 제1 필터링 전압(Vacf1)이 양의 레벨인데 반하여, 제2 및 제3 게이트 신호(GM2, GM3)가 로우 레벨인 것을 확인할 수 있다. 즉, T1 구간에서 제1 필터링 전압(Vacf1)의 양의 레벨 구간과 제2 및 제3 게이트 신호(GM2, GM3)의 하이 레벨 구간이 불일치하여, 제1 필터링 전압(Vacf1)의 전압 레벨이 비이상적으로 상승한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 위상 비교부(240)는 입력 전압(Vac)의 양의 레벨 구간과 제2 및 제3 게이트 신호(GM2, GM3)의 하이 레벨 구간을 비교하는데, T1 구간에서 입력 전압(Vac)의 양의 레벨 구간이 제2 및 제3 게이트 신호(GM2, GM3)의 하이 레벨 구간 보다 크므로, 위상 비교부(240)는 제1 상승 보상 신호를 생성한다. PWM 신호 생성부(220)는 제1 상승 보상 신호가 제공됨에 따라, 제1 PWM 신호의 하이 레벨 구간의 종료 시점을 늦추게 된다.
구간 T3를 살펴보면, 하이 레벨 구간이 증가된 제1 PWM 신호에 의해 하이 레벨 구간이 증가된 제2 및 제3 게이트 신호(GM2, GM3)가 생성됨에 따라, 입력 전압(Vac)의 양의 레벨 구간과 제2 및 제3 게이트 신호(GM2, GM3)의 하이 레벨 구간이 불일치 하는 구간이 감소되어 입력 전원이 효율적으로 정류됨을 확인할 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
100: 정류부
200: 제어부
210: 입력 전원 검출부
220: PWM 신호 생성부
230: 게이트 신호 생성부
240: 위상 비교부

Claims (14)

  1. 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터의 스위칭 동작에 따라 입력단으로 입력되는 입력 전원을 정류하여 출력단으로 출력하는 정류부; 및
    상기 복수의 트랜지스터 각각에 게이트 신호를 인가하는 제어부; 를 포함하고,
    상기 제어부는 상기 입력 전원과 상기 게이트 신호의 위상차에 따라 상기 게이트 신호의 생성 시점 및 종료 시점 중 적어도 하나를 조절하여 상기 게이트 신호의 펄스 폭을 결정하고,
    상기 제어부는,
    상기 입력 전원을 검출하는 입력 전원 검출부;
    상기 입력 전원 검출부에서 검출된 입력 전원의 양의 레벨 및 음의 레벨의 시작 시점에서 기준 시간 동안 하이 레벨을 유지하는 PWM 신호를 생성하는 PWM 신호 생성부;
    상기 PWM 신호에 따라 상기 복수의 트랜지스터에 제공되는 상기 게이트 신호를 생성하는 게이트 신호 생성부; 및
    상기 입력 전원과 상기 게이트 신호의 위상을 비교하여 보상 신호를 생성하는 위상 비교부; 를 포함하고,
    상기 PWM 신호 생성부는 상기 보상 신호에 따라 상기 PWM 신호의 펄스 폭을 조절하는 동기 정류기.
  2. 제1항에 있어서, 상기 정류부는,
    접지와 연결되는 제1 트랜지스터;
    접지와 연결되는 제2 트랜지스터;
    상기 제1 트랜지스터와 상기 출력단 사이에 배치되는 제3 트랜지스터; 및
    상기 제2 트랜지스터와 상기 출력단 사이에 배치되는 제4 트랜지스터; 를 포함하는 동기 정류기.
  3. 삭제
  4. 제1항에 있어서, 상기 PWM 신호 생성부는,
    상기 입력 전원의 양의 레벨의 시작 시점에서 기준 시간 동안 하이 레벨을 유지하는 제1 PWM 신호 및 상기 입력 전원의 음의 레벨의 시작 시점에서 기준 시간 동안 하이 레벨을 유지하는 제2 PWM 신호를 생성하는 동기 정류기.
  5. 제4항에 있어서, 상기 위상 비교부는,
    상기 제1 PWM 신호에 따라 생성되는 게이트 신호의 하이 레벨 구간과 상기 입력 전원의 양의 레벨 구간을 비교하여 제1 보상 신호를 생성하고, 상기 제2 PWM 신호에 따라 생성되는 게이트 신호의 하이 레벨 구간과 상기 입력 전원의 음의 레벨 구간을 비교하여 제2 보상 신호를 생성하는 동기 정류기.
  6. 제5항에 있어서, 상기 PWM 신호 생성부는,
    상기 제1 보상 신호에 따라 상기 제1 PWM 신호의 펄스 폭을 조절하고, 상기 제2 보상 신호에 따라 상기 제2 PWM 신호의 펄스 폭을 조절하는 동기 정류기.
  7. 제5항에 있어서, 상기 위상 비교부는,
    상기 입력 전원의 양의 레벨 구간이 상기 제1 PWM 신호에 따라 생성되는 게이트 신호의 하이 레벨 구간 보다 큰 경우, 제1 상승 보상 신호를 생성하고,
    상기 입력 전원의 양의 레벨 구간이 상기 제1 PWM 신호에 따라 생성되는 게이트 신호의 하이 레벨 구간 보다 작은 경우, 제1 하강 보상 신호를 생성하는 동기 정류기.
  8. 제5항에 있어서, 상기 위상 비교부는,
    상기 입력 전원의 음의 레벨 구간이 상기 제2 PWM 신호에 따라 생성되는 게이트 신호의 하이 레벨 구간 보다 큰 경우, 제2 상승 보상 신호를 생성하고,
    상기 입력 전원의 음의 레벨 구간이 상기 제2 PWM 신호에 따라 생성되는 게이트 신호의 하이 레벨 구간 보다 작은 경우, 제2 하강 보상 신호를 생성하는 동기 정류기.
  9. 제7항에 있어서, 상기 PWM 신호 생성부는,
    상기 제1 상승 보상 신호에 따라 상기 제1 PWM 신호의 펄스 폭을 증가하고,
    상기 제1 하강 보상 신호에 따라 상기 제1 PWM 신호의 펄스 폭을 감소하는 동기 정류기.
  10. 제8항에 있어서, 상기 PWM 신호 생성부는,
    상기 제2 상승 보상 신호에 따라 상기 제2 PWM 신호의 펄스 폭을 증가하고,
    상기 제2 하강 보상 신호에 따라 상기 제2 PWM 신호의 펄스 폭을 감소하는 동기 정류기.
  11. 제1항에 있어서,
    상기 입력 전원은 교류 전원인 동기 정류기.
  12. 정류 동작을 수행하는 복수의 트랜지스터로 입력되는 입력 전원을 검출하는 입력 전원 검출부;
    상기 입력 전원 검출부에서 검출된 입력 전원의 양의 레벨 및 음의 레벨의 시작 시점에서 기준 시간 동안 하이 레벨을 유지하는 PWM 신호를 생성하는 PWM 신호 생성부;
    상기 PWM 신호에 따라 상기 복수의 트랜지스터에 제공되는 게이트 신호를 생성하는 게이트 신호 생성부; 및
    상기 입력 전원과 상기 게이트 신호의 위상을 비교하여 보상 신호를 생성하는 위상 비교부; 를 포함하고,
    상기 PWM 신호 생성부는 상기 보상 신호에 따라 상기 PWM 신호의 펄스 폭을 조절하는 동기 정류기의 제어 회로.
  13. 제12항에 있어서, 상기 PWM 신호 생성부는,
    상기 입력 전원의 양의 레벨의 시작 시점에서 기준 시간 동안 하이 레벨을 유지하는 제1 PWM 신호 및 상기 입력 전원의 음의 레벨의 시작 시점에서 기준 시간 동안 하이 레벨을 유지하는 제2 PWM 신호를 생성하는 동기 정류기의 제어 회로.
  14. 제13항에 있어서,
    상기 위상 비교부는 상기 제1 PWM 신호에 따라 생성되는 게이트 신호의 하이 레벨 구간과 상기 입력 전원의 양의 레벨 구간을 비교하여 제1 보상 신호를 생성하고, 상기 제2 PWM 신호에 따라 생성되는 게이트 신호의 하이 레벨 구간과 상기 입력 전원의 음의 레벨 구간을 비교하여 제2 보상 신호를 생성하고,
    상기 PWM 신호 생성부는 상기 제1 보상 신호에 따라 상기 제1 PWM 신호의 펄스 폭을 조절하고, 상기 제2 보상 신호에 따라 상기 제2 PWM 신호의 펄스 폭을 조절하는 동기 정류기의 제어 회로.
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