KR101726995B1 - 콘택 형성 방법 - Google Patents

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이희덕
이맹
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Abstract

본 발명은 반도체 소자 콘택 형성 방법에 관한 것이다. 그 방법은 인듐갈륨아세나이드(InGaAs) 기판에 소오스 전극, 드레인 전극 및 게이트전극을 형성하는 단계; 상기 소오스 전극 및 드레인 전극 상에 팔라듐층을 적층시키는 단계; 상기 팔라듐층 상에 니켈층을 적층시키는 단계; 상기 팔라듐층 및 니켈층이 적층된 인듐갈륨아세나이드(InGaAs) 기판을 열처리하는 단계, 및 상기 열처리를 통해 상기 소오스 전극 및 상기 드레인 전극 상에 각각 니켈-팔라듐-인듐갈륨아세나이드 합금 콘택을 형성하는 단계를 포함한다. 본 발명은 콘택을 니켈-팔라듐-인듐갈륨아세나이드 합금으로 하는 것에 의해 콘택의 열한정성을 향상시킬 수 있다.

Description

콘택 형성 방법{METHOD OF FORMING A CONTACT}
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것이다.
모스펫의 고집적화가 진행됨에 따라 전통적인 반도체 공정 즉, 실리콘을 이용한 반도체 공정은 소형화의 한계에 다다르고 있다. 이런 한계를 넘기 위하여 여러 가지 물질을 이용하여 기존의 실리콘 기판을 대체하는 연구가 진행되고 있다.
그 중에 III-V 화합물에 속하는 인듐갈륨아세나이드(InGaAs)는 유망한 기판물질로 각광을 받고 있다. 여기서, 인듐갈륨아세나이드를 기판으로 이용하여 제작되는 트랜지스터의 전극에는 일반적으로 단일금속 또는 합금(Alloy)이 적층된다. 적층된 금속 층은 트랜지스터의 전극을 외부 전원과 전기적으로 연결 시켜주는 역할을 하므로 “콘택(contact)”이라고 불린다.
콘택의 열안정성은 반도체 소자 특성에서 주요한 특성이다. 콘택의 열안정성을 개선하기 위해 다양한 시도들이 존재한다. 다만, 열안정성 성능에 한계가 존재한다.
한국공개특허 제2004-0059930호 (2004.07.06)
본 발명이 해결하고자 하는 과제는 인듐갈륨아세나이드 기판에 형성되는 콘택의 열안정성을 향상시킬 수 있는 반도체 소자의 콘택 형성 방법을 제공하고자 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 바람직한 일 실시예에 따른 콘택 형성 방법은 인듐갈륨아세나이드(InGaAs) 기판에 소오스 전극, 드레인 전극 및 게이트전극을 형성하는 단계; 상기 소오스 전극 및 드레인 전극 상에 팔라듐층을 적층시키는 단계; 상기 팔라듐층 상에 니켈층을 적층시키는 단계; 상기 팔라듐층 및 니켈층이 적층된 인듐갈륨아세나이드(InGaAs) 기판을 열처리하는 단계, 및 상기 열처리를 통해 상기 소오스 전극 및 상기 드레인 전극 상에 각각 니켈-팔라듐-인듐갈륨아세나이드 합금 콘택을 형성하는 단계를 포함한다.
여기서, 상기 팔라듐층 및 니켈층의 적층은 스퍼터링 공정으로 적층시킬 수 있다.
그리고, 상기 팔라듐층은 상기 인듐갈륨아세나이드층보다 얇게 적층될 수 있다.
본 발명은 콘택을 니켈-팔라듐-인듐갈륨아세나이드 합금으로 하는 것에 의해 콘택의 열한정성을 향상시킬 수 있다.
도 1a 내지 도 1d는 소스, 드레인 및 게이트 전극을 형성하는 과정을 보여주는 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 니켈-팔라듐-인듐갈륨아세나이드를 이용한 콘택 형성 과정을 보여주는 단면도이다.
도 3은 Ni-InGaAs 합금 방식에 따른 콘택의 후 어닐링 처리(post annealing treatment) 결과를 나타내는 그래프이다.
도 4는 도 3의 실험시 촬영된 반도체 소자의 단면 SEM 사진을 나타낸다.
도 5는 본 발명의 Ni-Pd-InGaAs 합금 방식에 따른 콘택의 후 어닐링 처리(post annealing treatment) 결과를 나타내는 그래프이다.
도 6은 도 5의 실험시 촬영된 반도체 소자의 단면 SEM 사진을 나타낸다.
도 7은 Ni-InGaAs 합금 방식에 따른 콘택과 본 발명의 Ni-Pd-InGaAs 합금 방식에 따른 콘택에서의 결정상(phase)을 비교하기 위한 그래프이다.
도 8은 Ni-InGaAs 합금 방식에 따른 콘택과 본 발명의 Ni-Pd-InGaAs 합금 방식에 따른 콘택 간의 표면 거칠기를 비교하는 그래프를 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시예에 따른 콘택 형성 방법에 대하여 설명한다. 먼저, 본 발명의 바람직한 일 실시예에 따른 소스, 드레인, 게이트 형성 과정에 대하여 설명한다. 도 1a 내지 도 1d는 소스, 드레인 및 게이트 전극을 형성하는 과정을 보여주는 단면도이다.
도 1a 및 도 1b에 도시된 바와 같이, 먼저, 기판(110)에 게이트 절연막(121)을 적층시킨다. 여기서, 기판(110)은 실리콘 기판에 인듐갈륨아세나이드(InGaAs)층이 에피택셜 성장(epitaxial growth)되어 얻어진 것이다. 즉, 기판(110)은 인듐갈륨아세나이드(InGaAs)로 구성된다. 이하에서는 기판(110)을 인듐갈률아세나이드 기판(110)으로 혼용하여 사용한다.
본 발명에서 인듐갈륨아세나이드 기판(110)을 모스펫 기판으로 사용하는 이유는 이하와 같다.
기존에는 실키콘 기판을 이용하여 모스펫을 제작하여 왔으나, 반도체 소자의 고집적0화의 지속적인 발전에 따라 소형화의 한계에 다다랐다. 이와 같은 한계를 넘기 위해서는 기존의 실리콘 보다 모빌리티(mobility)가 높은 물질을 선택하여 모스펫을 제작하여야 한다. 인듐갈륨아세나이드는 최근에 유망한 하이(high) 모빌리티(mobility) 반도체 물질로 각광 받고 있는 III-V 화합물의 일예이다. 인듐갈륨아세나이드는 실리콘 보다 가격이 비싸므로 소량으로 사용되는 것이 향후 양산에 적합하다. 또한, 기존에 사용되어 왔던 실리콘 기반 반도체 공정의 장비로도 제작할 수 있게 하기 위하여 인듐갈륨아세나이드를 실리콘 기판에 에피택셜 성장시켜 모스펫의 기판으로 사용하는 것이 바람직하다.
본 발명의 실시 예에 따른 기판(110)은 인듐갈륨아세나이드 층이 150나노미터로 적층된 것을 사용하는 것이 바람직하다.
한편, 게이트 절연막(121)은 유전율이 높은 물질, 예를 들어 금속의 산화물인 알루미늄 옥사이드(Al2O3) 등을 ALD(atomic layer deposition) 방식으로 적층하는 것이 바람직하다.
그리고, 게이트 절연막(121)층 상에 적층되는 게이트 전극막(122)은 금속으로 형성되는 것이 바람직하고, 예를 들어 알루미늄 또는 타이타늄 등을 증착하여 형성될 수 있다.
이렇게, 도 1b에 도시된 바와 같이, 인듐갈륨아세나이드 기판(110)의 전체에 게이트 절연물(121)과 게이트 전극막(122)이 적층되어 게이트 전극(120)이 형성된다.
이어서, 도 1c에 도시된 바와 같이, 게이트 전극(120)이 적층된 기판(110)에는 마스크를 이용한 리소그래피(lithography)공정을 통하여 소오스(131) 및 드레인(132)을 형성시킬 영역을 마련한다. 구체적으로, 소오스(131) 및 드레인(132)이 형성될 기판(110)의 일부구역(A, B)에 게이트전극(120)을 제거시키는 방식을 취한다. 여기서, 일부 게이트전극(120)을 제거하는 방식은 건식 에칭(Dry etching) 또는 습식 에칭(Wet ethching)으로 실현 될 수 있다.
에칭(etching)공정에 의하여 게이트 전극(120)이 부분적으로 제거되면 기판(110)의 일부분(A, B)이 노출된다. 이렇게 노출된 부분(A, B)에 이온(ion)을 주입하여 앤 타입(n-type) 캐리어(carrier)를 제공한다. 즉, 도 1d에 도시한 바와 같이, 소오스(131) 및 드레인(132)에 마스크를 이용하여 노출된 인듐갈륨아세나이드 기판의 영역(A, B)에 실리콘을 임플란테이션(implantation)하여 앤 타입(n-type) 캐리어(carrier)를 제공한다.
이하에서는 소오스(131), 드레인(132) 영역에 콘택을 형성하는 과정에 대하여 설명을 하도록 한다.
기판(110)에 형성된 소오스(131) 및 드레인(132)에 외부로부터 공급되는 전원을 인가시키기 위해서 소오스(131) 및 드레인(132) 상에 콘택이 필요하다.
여기서, 콘택은 단일 금속 또는 합금을 적층하여 형성될 수 있고, 본 발명에서는 합금으로 콘택을 형성할 수 있다.
상기한 합금 콘택은 크게 두 가지 방법으로 형성된다.
구체적으로, 소오스(131) 및 드레인(132) 상에 순수한 단일 금속을 증착하고 열처리를 하여 합금 콘택을 형성하거나, 금속 또는 금속과 다른 종류의 원소를 합쳐서 만들어진 합금을 증착시켜 합금 콘택을 형성한다. 전자의 예에는 니켈 또는 타이타늄(Ti)을 적층하고 열처리를 거쳐 얻어지는 방법이 있고, 후자의 예에는 탄탈륨 나이트라이드(TaN), 타이타늄 나이트라이드(TiN) 등 질화물을 적층하는 방법이 있다.
상기 질화물 콘택은 마스크가 있어야 콘택이 필요한 소오스(131) 및 드레인(132) 영역에만 선택적으로 콘택을 형성시킬 수 있다. 이에 반하여 니켈 또는 타이타늄(Ti)을 적층하고 열처리를 거쳐 얻어지는 방법은 마스크가 없어도 셀프 얼라인(self-align) 방식으로 콘택형성될 수 있다.
니켈(Nickel), 타이타늄(Titanium)으로 형성된 금속-인듐갈륨아세나이드 합금 콘택은 질화물로 형성된 콘택이 가질 수 없는 장점을 가지고 있지만 열 안정성이 양호한 것은 아니다. 본 발명의 실시 예에 따른 콘택 형성 방법에 따라 형성된 콘택은 이런 문제를 해결한다.
이하에서 본 발명의 바람직한 일실시 예에 따른 콘택 형성 방법에 대하여 설명한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 니켈-팔라듐-인듐갈륨아세나이드로 형성된 콘택을 제작하는 공정순서를 보여주는 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 인듐갈륨아세나이드 기판(110)에 형성된 소오스(131)와 드레인(132) 영역에 팔라듐층(141, 142)을 각각 적층한다.
이어서, 도 2b에 도시된 바와 같이, 팔라듐층(141, 142) 위에 니켈(Nickel)층(143,144)이 각각 적층된다.
팔라듐층(141, 142)과 니켈층(143,144)의 적층은 RF(radio frequency)스퍼터링(spottering), 물리적 기상 증착법(PVD) 또는 전자빔 등 공정으로 실현될 수 있다. 본 실시예에서는 RF(radio frequency)스퍼터링(sputtering) 공정을 이용하여 팔라듐층(141, 142) 및 니켈층(143,144)을 적층시킨다. 여기서, 스퍼터링(sputtering) 공정은 불활성가스(알곤(Ar)) 분위기에서 팔라듐층이 1-15나노미터의 두께로 먼저 적층된 후, 그 위에 니켈층을 15-40나노미터의 두께로 적층시킨다.
그 다음, 도 2c에 도시된 바와 같이, 팔라듐층(141, 142)과 니켈층(143,144)이 적층된 기판(110)에 대해 열처리를 실시한다.
이렇게 열처리를 하게 되면, 팔라듐층(141, 142), 니켈층(143,144) 및 기판(110)을 구성하는 인듐갈륨아세나이드층이 서로 반응을 하여 소오스(131)와 드레인(132) 상에 니켈-팔라듐-인듐갈륨아세나이드 합금(151, 152)이 형성되어 트랜지스터의 콘택이 제작된다.
여기서, 니켈, 팔라듐 및 인듐갈륨아세나이드층이 서로 반응하는 과정에서 소모되므로, 팔라듐층의 두께는 인듐갈륨아세나이드층의 두께에 의하여 결정된다. 이때 팔라듐층과 인듐갈륨아세나이드층이 비슷한 두께를 가지게 되면 열처리 과정에 인듐갈륨아세나이드층이 다 소모된다. 그러므로 팔라듐층은 인듐갈륨아세나이드층보다 얇게 적층하는 것이 바람직하며, 일 예로 인듐갈륨아세나이드층이 150나노미터의 두께를 가질 때 팔라듐층은 50나노미터 내외의 두께를 가지는 것이 바람직하다.
도 3은 Ni-InGaAs 합금 방식에 따른 콘택의 후 어닐링 처리(post annealing treatment) 결과를 나타내는 그래프이다. 도 4는 도 3의 실험시 촬영된 반도체 소자의 단면 SEM 사진을 나타낸다.
도 3의 실험에서, 모든 샘플에 대하여 TiN 10 nm 캐핑 레이어(capping layer)를 적용하였다. 도 3의 실험은 노(Furnace)에서 30 분간의 후 어릴링 처리하는 방식으로 진행되었다. 열 안정성은 면저항(Sheet Resistance)을 통해 평가하였다.
도 3 및 도 4에서와 같이, Ni-InGaAs 합금 방식에 따른 콘택은 500 ℃에서 Ni-InGaAs 레이어에서 열화가 진행되는 것을 알 수 있다. 또한, 온도 증가에 따라 면저항(Sheet Resistance)이 급격히 증가하는 것을 알 수 있다.
도 5는 본 발명의 Ni-Pd-InGaAs 합금 방식에 따른 콘택의 후 어닐링 처리(post annealing treatment) 결과를 나타내는 그래프이다. 도 6은 도 5의 실험시 촬영된 반도체 소자의 단면 SEM 사진을 나타낸다.
도 5의 실험에서, 모든 샘플에 대하여 TiN 10 nm 캐핑 레이어(capping layer)를 적용하였다. 그리고, Pd의 두께는 5 nm이고 Ni의 두께는 15 nm로 하였다. 도 5의 실험은 노(Furnace)에서 30 분간의 후 어릴링 처리하는 방식으로 진행되었다. 열 안정성은 면저항(Sheet Resistance)을 통해 평가하였다. 도 5의 실험 조건은 도 3의 실험 조건과 동일하다.
도 5 및 도 6에서와 같이, 본 발명에 따른 콘택은 620 °C까지 작은 면저항을 유지한다. 즉, 본 발명에 따른 콘택은 620 °C까지 우수한 열적 안정성을 가지는 것을 알 수 있다. 그리고, 600 °C부터 약간의 응결(agglomeration) 현상이 나타나는 것을 알 수 있다.
도 7은 Ni-InGaAs 합금 방식에 따른 콘택과 본 발명의 Ni-Pd-InGaAs 합금 방식에 따른 콘택에서의 결정상(phase)을 비교하기 위한 그래프이다. 도 7 그래프에서 X 축은 X-ray 회절 각도를 의미하며, Y 축은 회절 간섭의 강도를 의미한다.
도 7에 도시된 바와 같이, Ni-InGaAs 합금 방식에 따른 콘택은 500 °C PA(Post Annealing) 후 Ni-InGaAs 합금이 없어지는 데 반해, Ni-Pd-InGaAs 합금 방식에 따른 콘택은 500 °C PA(Post Annealing) 후 Ni-Pd-InGaAs 합금이 안정적으로 유지되는 것을 알 수 있다.
도 8은 Ni-InGaAs 합금 방식에 따른 콘택과 본 발명의 Ni-Pd-InGaAs 합금 방식에 따른 콘택 간의 표면 거칠기를 비교하는 그래프를 나타낸다.
도 8에 도시된 바와 같이 Pd를 중간층(Interlayer)로 적용하면 매우 양호한 표면 거칠기(roughness)를 가지는 것을 알 수 있다.
상기한 본 발명에 실시 예에 따른 트랜지스터의 콘택 구조는 앤 모오스(n-mos)를 일 예로하고 있지만 피 모오스(p-mos)에도 적용될 수도 있다.
110 : 트랜지스터 기판 120 : 게이트 전극
121 : 게이트 전연층 122: 게이트 금속층
131 : 소오스 132 : 드레인
141, 142 : 팔라듐층 143, 144 : 니켈층
151, 152 : 텔루륨 - 니켈 - 인듐갈륨아세나이드 합금

Claims (3)

  1. N-type InGaAs(N형 인듐갈륨아세나이드) 기판 제조과정 중,
    InGaAs에 게이트 전극을 형성하고, 소오스 전극 및 드레인 전극이 형성될 영역을 마련하는 단계와;
    상기 영역에 팔라듐층 및 니켈층을 순차적으로 적층시키는 단계와;
    상기 팔라듐층 및 니켈층이 적층된 InGaAs를 열처리하는 단계; 및
    상기 열처리를 통해 상기 영역에 니켈-팔라듐-InGaAs 합금 콘택을 형성하는 단계;를 포함하며,
    상기 팔라듐층 및 니켈층의 적층은 스퍼터링 공정으로 적층시키되,
    상기 팔라듐층은 상기 InGaAs 보다 얇게 적층되는 것을 특징으로 하는 콘택 형성 방법.
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* Cited by examiner, † Cited by third party
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KR19990063050A (ko) * 1997-12-11 1999-07-26 포만 제프리 엘 전계 효과 트랜지스터 및 그의 제조 방법
KR20040059930A (ko) 2002-12-30 2004-07-06 주식회사 하이닉스반도체 코발트-니켈 합금 실리사이드를 이용한 셀프얼라인비트라인 콘택저항 감소방법

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비특허 문헌 1* *
비특허 문헌 2* *

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