KR101722790B1 - 차동 로직에 의해 보호되는 암호화 회로에서 편차를 검출하는 방법, 및 그 방법을 구현하는 회로 - Google Patents

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Abstract

본 발명의 청구물은 컴포넌트의 쌍 (at, af) 에 의해 표현되는 로직 변수들을 프로세싱하는 차동 로직에 의해 보호되는 회로에서 편차들을 검출하는 방법이고, 셀 (T) 의 제 1 네트워크가 상기 쌍의 제 1 컴포넌트에 대한 로직 펑션들을 수행하고, 듀얼 셀 (F) 의 제 2 네트워크가 제 2 컴포넌트에 대해 상보적 로직에서 동작하고, 로직 펑션들은, 변수들을 셀들 (T, F) 에 대한 입력 상에 공지된 상태로 배치하는 프리차지 페이즈 (21) 에서 상기 셀들 (T, F) 의 각각의 쌍에 의해 수행되고, 상기 셀들에 의해 계산이 수행되는 평가 페이즈 (22) 가 상기 프리차지 페이즈에 후속하고, 상기 방법은, 적어도 하나의 비일치 상태에 의해 편차가 검출되는 것을 특징으로 한다.
본 발명의 청구물은 또한, 회로의 모니터링된 노드들에서 프리차지 또는 평가 페이즈 동안 로직 변수들의 2 개의 컴포넌트들 사이의 일치를 테스트하는 수단을 포함하는 차동 로직에 의해 보호되는 회로이다.

Description

차동 로직에 의해 보호되는 암호화 회로에서 편차를 검출하는 방법, 및 그 방법을 구현하는 회로{METHOD FOR DETECTING ABNORMALITIES IN A CRYPTOGRAPHIC CIRCUIT PROTECTED BY DIFFERENTIAL LOGIC, AND CIRCUIT FOR IMPLEMENTING SAID METHOD}
본 발명은 차동 로직에 의해 보호되는 암호화 회로에서 편차들 (anomalies) 을 검출하는 방법 및 회로에 관한 것이다.
본 발명은 특히 오류 주입에 의한 공격에 대한 암호화 회로의 보호 분야에 적용된다.
암호화의 목적은 특히:
- 암호화 및 그에 대한 듀얼 동작인 암호해독에 의한 정보의 비밀성;
- 또는 서명 및 서명 검증의 동작에 의한 무결성을 보호하는 것이다.
암호화는, 공개된 정보의 현재 상태에서, 모든 가능한 키들을 시도하는 것에 대응하는 포괄적 공격 이외에는 더 빠른 공격 방법이 없다는 점에서 보안되는 수학적 방법을 이용한다.
일반적으로, 암호화 방법은 시스템 보안을 위해 필수적인 복잡한 계산에 관련된다. 이 복잡성은 컴퓨터에 임의의 특정한 문제를 부여하지는 않지만, 일반적으로 저비용 마이크로프로세서에 의해 제어되는, 높은 계산 능력을 포함하지 않는 대량 시장용 디바이스들의 경우 결함을 구성한다. 그 결과는 다수의 종류가 있을 수도 있어서, 예를 들어, 은행 카드는 트랜잭션을 서명하기 위해 수 분이 소요될 수도 있고, 페이 퍼 뷰 (pay-per-view) 텔레비젼 디지털 디코더는 관련된 정보의 처리율을 따라가지 못할 수도 있다.
시스템의 가격을 상승시키지 않으면서 이러한 유형의 문제점을 완화하기 위해, 일반적으로 암호화에 전용되는 코프로세서 (coprocessor) 의 형태로 디바이스를 제어하는 중앙 유닛에 대한 지원을 추가하는 것이 관례적이다.
그러나, 중앙 유닛에 의해 구현되든 또는 특수화된 코프로세서에 의해 구현되든, 모든 경우에 암호화 알고리즘은 물리적 전자 디바이스에 의해 구현된다. 전자 디바이스는 전기 법칙의 고유한 특성에 관련된 불가피한 결함을 나타낸다.
따라서, 수학적 관점에서 보안된 암호화 시스템은 그 알고리즘을 구현하는 물리적 시스템의 결함을 이용함으로써 공격될 수도 있다. 계산의 기간은 데이터의 값, 특히 시간-최적화된 소프트웨어 시스템에 의존할 수도 있고, 이것은, 특정한 경우 실행 시간의 간단한 측정값에 기초하여 모든 비밀 키를 검색하는 것을 가능하게 하는 "타이밍 공격" 타입의 공격을 유발할 수도 있다. 또한, 일시적 전기 소모 또한 데이터에 의존할 수도 있고, 이것은 다음과 같은 일련의 공격을 유발할 수도 있다.
- 암호화 동작 동안 측정된 전기 소모의 측정값에 기초하여 중앙 유닛에 의해 실행되는 동작들을 구별하려 시도하는 SPA (Simple Power Analysis);
- 키의 제한된 부분에 행해진 가정을 유효화 또는 무효화하기 위해 랜덤 메시지에 대한 암호화 동작 동안 고정 키 (constant key) 에 의해 수행되는 전기 소모의 다수의 측정값에 대한 통계적 동작을 이용하는 소모의 차동 분석 DPA (Differential Power Analysis);
- 제 1 페이즈에서는, 키의 제한된 부분의 값에 의해 인덱싱된 소모 모델을 구성하기 위해, 임의의 비밀을 포함하지 않는 것을 제외하고는, 공격된 디바이스와 동일한 디바이스를 이용하고, 제 2 페이즈에서는, 가장 근접한 소모량을 갖는 모델을 결정하여 서브-키의 값을 결정하기 위해 그 공격된 디바이스의 소모량의 몇몇 측정값을 이용하는 "템플릿" 타입의 공격.
또한, 도체 내에 흐르는 임의의 전류는 전자기장을 초래하고, 그 측정값은, 특히 DPA 에 의해, 전기 소모와 연관된 공격과 원칙적으로 동일한 공격을 유발할 수 있다.
마지막으로, 소위 능동 공격, 또는 오류 주입 공격은 시스템의 비밀을 검색하기 위해 오류 결과를 이용하도록 시스템의 동작을 방해한다.
암호화 알고리즘을 구현하고, 디바이스의 메모리 내에 유지되는 비밀과 관련된 정보를 누설시키기 쉬운 물리 디바이스의 임의의 결함은 "은닉 채널" 로 지칭된다.
오류 공격들은, David Naccache 에 의한 문헌 "Finding faults", IEEE Security and Privacy, 3(5), pages 61-65, 2005: temperature or voltage variation, strong spurious signal on the power supply or by electromagnetic field, laser firings, etc. 에 특히 설명된 바와 같이 본질적으로 매우 상이할 수도 있는 능동 공격들이다. 발생된 오류의 결과는 공격된 회로의 노드의 값을 변형시키는 것이다. 오류는 실리콘 상의 영향에 따라 단일 또는 다수일 수도 있고, 영속적 또는 일시적일 수도 있다. 일시적 오류 주입의 융통성은 다수의 시도를 행하여 성공의 기회를 증가시킴으로써 더 강력한 공격을 유발한다. 단일 오류에 의한 공격은 공격 과정을 단순화한다. 오류 공격은 에러없이 암호화된 출력과 오류를 갖는 출력 사이의 차동 분석에 기반한다. 예를 들어, Gilles Piret and Jean-Jacques Quisquater 에 의한 문헌 "A Differential Fault Attack Technique against SPN Structures, with Application to the AES and KHAZAD", in CHES, volume 2779 from LNCS, pages 77-88, Springer, 2003 on AES 에 제공된 공격은, 오류가 펜울티메이트 (penultimate) 또는 안티펜울티메이트 (antepenultimate) 에 도달하는 경우 극단적으로 효과적인 것으로 판명된다.
지금까지 매우 역설적으로, 오류 주입 공격들은 고가인 것으로 고려되었고, 따라서, 재정적으로 강하게 의심스러운 조직에 대해서만 실제로 액세스 가능하다. 이제, 인터넷 상에서 디캡슐레이션 스테이션 및 턴키 조정가능 레이저 벤치에 명령할 수 있다. 이로부터, 오류 주입에 의한 공격의 가능성이 현저하게 증가된다. 따라서, 예를 들어, FPGA 와 같은 집적 회로에 내장된 암호화 프로세서는, 특히 DPA 또는 EMA 타입의 관찰 공격 및 오류 주입 타입의 공격에 대한 보호를 동시에 구현하는 경우에만 보안된 것으로 고려될 수 있다. 또한, 관찰 및 오류를 결합한 공격은 Bruno Robisson 및 Pascal Manet 에 의한 문헌 "Differential Behavioral Analysis", in CHES, volume 4727 from LNCS, pages 413-426, Springer, 2007 에 개시되어 있다.
이 타입의 공격에 대항하기 위한 효과적인 역탐지 (countermeasure) 는 리던던시를 이용하는 것에 의존한다. 예를 들어, 계산 블록은 3 회 재생성될 수도 있고, 따라서 대부분의 기능은 오류가 주입된 블록을 제거할 수 있게 한다. 이 솔루션의 결점 중 하나는 상수의 검증에 기초한 일관성 체크 모듈의 삽입에 대해 계산 블록 또는 블록들의 재생성에 기인한 추가적 비용에 관련된다는 것이다.
또 다른 역탐지는 오류 주입을 검출하는 것이다. 이 경우, 사용자에게 경보되고, 사용자는, 예를 들어, 시스템을 재초기화함으로써 자신을 보호하기 위해 행동할 수 있다.
본 발명의 목적은 특히 전술한 결점을 완화하는 것이다.
이를 위해, 본 발명의 청구물은, 컴포넌트의 쌍에 의해 표현되는 로직 변수들을 프로세싱하는 차동 로직에 의해 보호되는 회로에서 편차를 검출하는 방법이고, 셀의 제 1 네트워크가 상기 쌍의 제 1 컴포넌트에 대한 로직 펑션을 수행하고, 듀얼 셀의 제 2 네트워크가 제 2 컴포넌트에 대해 상보적 로직에서 동작하고, 이 로직 펑션들은 변수들을 셀들에 대한 입력 상에 공지된 상태로 배치하는 프리차지 페이즈에서 셀들 각각의 쌍에 의해 수행되고, 셀에 의해 계산이 수행되는 평가 페이즈가 프리차지 페이즈에 후속한다. 편차는 프리차지 페이즈 동안 또는 평가 페이즈 동안 발생하는 적어도 하나의 비일치 상태에 의해 검출된다.
차동 로직에 의해 보호되는 회로는, 예를 들어, 암호화 회로이다.
본 발명의 일 양태에 따르면, 로직 게이트는 프리차지 페이즈 동안 발생하는 비일치 상태의 검출에 이용되고, 이 로직 게이트는, 일치 상태가 (0,0) 이면 "OR" 게이트이고, 일치 상태가 (1,1) 이면 "AND" 게이트이다.
평가 페이즈 동안 발생하는 비일치 상태의 검출에 이용되는 로직 게이트는 "XNOR" 게이트일 수도 있다.
멀티플렉서는, 예를 들어, 비일치 상태의 검출로부터 얻어진 신호를 선택할 수 있게 하고, 프리차지 페이즈에서 비일치 상태를 검출하기 위한 게이트의 출력은 프리차지 페이즈 동안 선택되고, 평가 페이즈에서 비일치 상태를 검출하기 위한 게이트의 출력은 평가 페이즈 동안 선택되고, 이 선택은 구성 (configuration) 신호에 의해 제어된다.
본 발명의 청구물은 또한, 컴포넌트의 쌍에 의해 표현되는 로직 변수들을 프로세싱하는 차동 로직에 의해 보호되는 회로이고, 셀의 제 1 네트워크가 상기 쌍의 제 1 컴포넌트에 대한 로직 펑션을 수행하고, 듀얼 셀의 제 2 네트워크가 제 2 컴포넌트에 대한 상보적 로직에서 동작하고, 이 로직 펑션들은 변수들을 셀들에 대한 입력 상에 공지된 상태로 배치하는 프리차지 페이즈에서 셀들 각각의 쌍에 의해 수행되고, 셀에 의해 계산이 수행되는 평가 페이즈가 프리차지 페이즈에 후속하고, 상기 회로는, 선행 청구항들 중 하나에서 청구된 방법을 구현하는 적어도 하나의 검출 모듈을 포함하고, 회로의 모니터링된 노드들에서 프리차지 또는 평가 페이즈 동안 로직 변수들의 2 개의 컴포넌트들 사이의 일치를 테스트하는 수단을 포함하는 것을 특징으로 한다.
이 회로는, 예를 들어, FPGA 타입의 프로그래머블 회로 또는 ASIC 타입의 회로이다.
검출 모듈들 중 적어도 하나는, 예를 들어, 모니터링되는 셀로부터의 출력 상에서 프리차지 페이즈 동안 비일치 상태들을 검출하는 수단을 포함한다.
검출 모듈들 중 적어도 하나는, 예를 들어, 모니터링되는 셀로부터의 출력 상에서 평가 페이즈 동안 비일치 상태들을 검출하는 수단을 포함한다.
검출 모듈의 출력은 체인화 (chaining) 에 의해 수집될 수도 있고, 그 결과는 "OR" 게이트에 의해 적어도 하나의 등전위면 상에 집중된다.
각각의 검출 체인의 출력은, 체인의 검출 모듈들 중 하나에 의해 적어도 하나의 비일치 상태가 검출되는 경우 클럭 신호에 의해 트리거링되고 1 의 값을 갖는 글로벌 출력을 발생시키는 플립-플롭에 접속될 수도 있다.
예를 들어, 회로 검출 모듈의 적어도 일부는 트리로서 조직화될 수도 있고, 최종 검출 모듈은, 상기 모듈들에 의해 모니터링되는 회로 노드 중 하나에서 적어도 하나의 비일치 상태가 검출되었는지 여부를 나타내는 글로벌 신호를 발생시킨다.
예를 들어, 모니터링되는 컴포넌트의 쌍은 벡터에 의해 함께 그룹화될 수 있고, 검출 모듈은, 1 의 값인 낮은 순위 비트가 상기 벡터 각각에 첨부된 후 그 벡터들 사이에서 승산-누산 연산을 수행하는 2 개의 승산기-누산기로 구성되고, 2 개의 연산의 결과 사이의 차가 계산되고, 프리차지 또는 평가 페이즈에서 비일치 상태가 검출되는 경우 제로의 값을 취하는 출력을 갖는 제로 비교기에 의해 프로세싱된다.
검출 회로의 제로 비교기의 출력은, 예를 들어, 플립-플롭에 접속되어, 비일치 상태의 검출의 결과로서 안정된 출력을 발생시킨다.
본 발명은 특히, 다른 타입의 공격 또는 방해를 검출하기 위해, 은닉 채널의 관찰에 의한 공격에 대항하도록 초기에 설계되는 차동 로직에 기초한 역탐지에 의해 보호되는 회로의 특성들에 의존하는 이점을 갖는다.
본 발명의 다른 특성 및 이점은, 첨부된 도면과 관련하여 비제한적인 설명의 방식으로 제공되는 다음의 설명을 보조로 명백해질 것이다.
도 1 은 차동 로직에서의 "AND" 게이트를 나타낸다.
도 2 는 차동 로직에서 계산 단계의 페이즈를 도시한다.
도 3 은 차동 로직에 의해 보호되는 아키텍쳐에 의존하는 편차의 검출의 동작 원리를 도시한다.
도 4 는 편차를 검출하는 방법을 이용하는 예시적인 회로를 제공한다.
도 5 는 편자를 검출하는 제 1 의 예시적인 체인을 제공한다.
도 6 은 편차를 검출하는 제 2 의 예시적인 체인을 제공한다.
도 7 은 편차의 검출을 위한 예시적인 트리 구조를 제공한다.
도 8 은 승산-누산 블록을 이용하는 회로에서 이 방법의 예시적인 이용을 제공한다.
도 1 은 차동 로직의 원리의 예시적인 설명으로서 WDDL 로직 (Wave Dynamic Differential Logic) 에서 "AND" 게이트 (1, 2) 를 제공한다. 차동 로직은 상보적 로직 하에서 동작하는 2 개의 듀얼 로직 네트워크 1, 2 로 구성된다. 후속 설명에서 WDDL 로직의 예가 이용되지만, 본 발명의 원리는, 예를 들어, MDPL 로직 (Masked Dual-rail Pre-charge Logic) 과 같은 다른 타입의 차동 로직에도 적용된다. 계산 네트워크의 이중성 (duality) 에 부가하여, 2 개의 별개의 페이즈, 즉, 프리차지 페이즈 및 평가 페이즈에서 제시되는 바와 같이 차동-로직 계산이 수행된다.
이 데이터는 듀얼 레일로 표현되고, 각각의 로직 변수 a 는 다음의 방식으로 코딩된 신호의 쌍 (at, af) 의 형태이다:
- 프리차지 페이즈 동안의 정지 상태에 대한 (0, 0): a 의 값이 정의되지 않고, Ω 로 표시됨;
- (1, 0) 은 평가 페이즈 동안 a = 1 인 능동 상태;
- (0, 1) 은 평가 페이즈 동안 a = 0 인 다른 능동 상태.
로직 게이트 H 는 2 개의 입력 a 및 b 를 갖고, 출력 s 는, 다음과 같은 로직 펑션 T(at, bt) 및 F(af, bf) 를 각각 갖는 2 개의 게이트 (1, 2) 에 의해 물리적으로 표현된다.
st = T(at, bt) (1)
sf = F(af, bf) (2)
"참"인 로직 네트워크는, 신호 st 를 전달하는 펑션 T 에 대응한다. "거짓"인 듀얼 로직 네트워크는 듀얼 신호 sf 를 전달하는 펑션 F 에 대응한다. 도 1 은, 펑션 T 를 수행하는 "참"인 네트워크가 2 개의 비상보적 입력 at 및 bt 를 수신하는 "AND" 게이트를 도시한다. 듀얼 "OR" 펑션은 펑션 F 를 수행한다. 변수 x 의 벡터에 대해 다음의 관계가 충족된다.
Figure 112011010092110-pct00001
(3)
Figure 112011010092110-pct00002
(4)
도 2 는, 예를 들어, WDDL 타입의 차동 로직을 이용하는 계산 단계의 페이즈들을 제공한다. 이 단계는 연속적인 프리차지 (21) 및 평가 (22) 페이즈들을 포함한다. 입력 변수 at,bt,af,bf 및 대응하는 출력 변수 st, sf 의 상태들의 예가 반대되는 프리차지 및 평가 페이즈들로 제공된다. 도 2 의 타임차트는, 프리차지 페이즈로부터 평가 페이즈로 스위칭할 경우 및 그 역의 경우에 전이의 횟수가 이 예에서는 3 번으로 동일함을 나타낸다. 소모량은 특히 CMOS 타입의 전자 기술에서 전이의 수와 직접 관련되기 때문에, 소모량이 밸런싱된다.
도 3 은 차동 로직에 의해 보호되는 아키텍쳐에 의존하는 편차의 검출에 대한 동작 원리를 도시한다.
차동 로직 더빙된 듀얼 레일은 본질적으로 과도하다. 실제로, 로직 상태에서의 변수는, 평가 동안 "거짓"인 신호에 상보적이고 프리차지 동안 동일한 값을 갖는 "참"인 신호와 관련된다. 그 결과, 비일치 상태, 즉, 존재하는 것으로 가정되지 않는 상태가 발생하는 경우, 편차가 검출될 수도 있다. 예를 들어, WDDL 로직에서, 편차는, 비일치 상태가 검출되는 경우, 즉:
- 듀얼 신호의 쌍이 상태 (Qt, Qf) = (0, 0) 과 상이한 프리차지 페이즈 동안;
- 신호의 쌍이 상태 (Qt, Qf) = (0, 1) 또는 (Qt, Qf) = (1, 0) 과 상이한 평가 페이즈 동안
검출된다.
또한, 차동 로직 내의 단일 오류는, 변수의 2 개의 컴포넌트로부터 단일 신호만을 고려하여 듀얼 레일로부터 단일 레일 로직으로의 스위칭이 행해지기 때문에, 영향을 줄 1/2 의 확률을 갖는다.
다수의 오류의 경우, 제안된 보호 메커니즘은, 평가 페이즈 동안 (1, 0) 으로 변환될 수도 있는, 예를 들어, (0, 1) 과 같은 상태의 콘주게이트 변화를 검출하지 못할 수도 있다. 그러나, 이러한 전형적인 경우는 다음 이유때문에 매우 드물다:
- 프리차지 상태는 영향받는 현저한 변화를 갖는다.
- 다수의 오류의 경우, 다른 변수들이 변경되고 검출될 수도 있다.
- 대부분의 공격은 2 개의 신호 모두에 공존하는 비트 반전을 행할 수 없다. 예를 들어, 온도, 전압 또는 주파수를 이용함으로써 이전의 포지셔닝 시간의 위반에 기초한 공격.
도 3 의 예는, 편차를 검출하는 메커니즘을 갖는 WDDL 차동 게이트의 원리를 도시한다.
이 검출 펑션을 수행하기 위해, 논리 합 연산을 수행하는 "OR" 게이트 (34) 는 프리차지 페이즈 동안 네트워크 T (31) 및 F (32) 의 출력에서 비일치 상태들을 검출할 수 있다. 따라서, 상태 (0,1), (1,0) 또는 (1,1) 이 나타나는 경우, "OR" 게이트 (34) 의 출력은 1 과 동일하다.
동일한 방식으로, 반전된 배타적 or 연산을 수행하는 "XNOR" 게이트 (33) 는 평가 페이즈 동안 네트워크 T (31) 및 F (32) 의 출력에서 비일치 상태들을 검출할 수 있다. 따라서, 상태 (0,0) 또는 (1,1) 이 나타나는 경우, "XNOR" 게이트 (33) 의 출력은 1 과 동일하다.
그 후, 멀티플렉서 (35) 는 "OR" 게이트 (34) 또는 "XNOR" 게이트 (33) 의 출력을 선택할 수 있다. 상기 멀티플렉서는 입력 신호 PRE/EVAL 에 의해 구성된다. 예를 들어, 다음의 관례가 이용될 수도 있다:
- 프리차지 페이즈 동안, PRE/EVAL 은 0 의 값을 취하고, "OR" 게이트 (34) 의 출력이 멀티플렉서 (35) 로부터의 출력으로서 전송된다.
- 평가 페이즈 동안, PRE/EVAL 은 1 의 값을 취하고, "XNOR" 플립-플롭 (33) 으로부터의 출력이 멀티플렉서 (35) 로부터의 출력으로서 전송된다.
그 결과, 멀티플렉서 (35) 의 출력에서 사용가능한 FAULT 신호는, 비일치 상태가 검출되는 경우 1 의 값을 취하고, 그 외의 경우 0 으로 유지된다.
본 발명의 구현을 단순화하기 위해, 평가 페이즈 동안에만 검출이 발생할 수도 있어서, 오직 하나의 "XNOR" 게이트를 요구함으로써 복잡성을 감소시킬 수 있다. 또한, 프리차지 페이즈 동안에만 검출이 발생되어, 오직 하나의 "OR" 게이트를 요구함으로써 복잡성을 감소시킬 수도 있다. 둘 모두의 경우, 멀티플렉서 (35) 의 이용은 요구되지 않는다. 이러한 복잡성을 감소시키는 것의 결점은 침입을 검출할 기회가 감소된다는 것이다.
도 4 는 오류 검출의 방법의 예시적인 이용을 제공한다. 오류 검출은, 예를 들어, 암호화 회로의 네트워크 T (41) 및 네트워크 F (42) 로 구성되는 각각의 듀얼 게이트의 출력에 배치된 검출 모듈들 내에 구현될 수도 있다. 상기 모듈들을 포함하는 암호화 회로는, 예를 들어, ASIC 회로 또는 FPGA 타입의 프로그래머블 회로에서 구현된다.
검출 모듈들을 각각의 듀얼 게이트의 출력에 배치하는 것 대신에, 회로의 복잡성을 감소시키기 위해, 상기 모듈들을 회로의 중요 노드들에 단독으로 구현하는 것 또한 가능하다. 회로의 소위 "중요" 노드는, 예를 들어, 검출 모듈에 의해 모니터링되는 신호들의 안정성을 보장하기 위해, D 플립-플롭 (43, 45) 과 같은 레지스터의 출력에 위치되는 노드이다. 따라서, 도 4 의 예에서, 검출은 셀 T (41) 의 네트워크 및 셀 F (42) 의 네트워크의 출력에서 수행된다. 검출 모듈 (47) 은 D 플립-플롭으로 구성된 2 쌍의 레지스터들 (43, 45 및 44, 46) 사이에 위치된다. 각각의 계산 페이즈는 클럭 주기에 대응한다. 차동 로직을 이용하는 암호화 회로는 다수의 노드들을 포함한다. 신호 PRE/EVAL 은 프리차지 페이즈 또는 평가 페이즈 동안의 오류 검출을 위해 회로의 각각의 모듈을 구성할 수 있다. 각각의 모듈 (47) 의 출력에서의 FAULT 신호는, 각각의 모니터링된 노드의 레벨에서 편차, 즉, 비일치 상태가 검출되었는지 여부를 인지할 수 있다.
도 5 는 편차를 검출하는 예시적인 체인을 제공한다. 전술한 바와 같이, 검출 모듈들은 차동 로직 아키텍쳐를 이용하는 암호화 회로에 배치되어, 모니터링될 노드들 각각의 레벨에서 검출할 수도 있다. 편차를 수집하는 일 방법은 검출기들을 함께 체인화하는 것이다. 이 기술은, 검출이 행해지는 게이트들 사이에 오직 하나의 등전위면 (56) 만을 갖는 이점을 나타내므로, ASIC 또는 FPGA 에서의 라우팅을 용이하게 한다. 따라서, 검출 모듈들 (51, 52) 의 FAULT 신호들은 "OR" 게이트 (53, 54) 를 이용하여 함께 체인화된다.
검출 모듈들의 출력 신호는, 플립-플롭 (55) 이 시스템의 글로벌 상태를 수집할 때까지 체인화되어, 글로벌 출력 신호 GLOBAL_FAULT 의 신뢰도를 향상시킨다. 상기 신호는, 체인에 존재하는 검출 모듈들 중 하나에 의해 적어도 하나의 오류가 검출된 경우 1 의 값을 취한다.
체인이, 보호되는 프로세서의 글로벌 동작 속도를 제한하는 결정적 (critical) 경로를 나타내는 것으로 판명되면, 파이프라인 레지스터가 삽입될 수도 있다. 그럼에도 불구하고, 검출의 레이턴시는, 공격자가 편차 검출 이전에 계산 결과를 복원하지 못하는 것을 보장할 필요가 있다.
도 6 은 오류 검출을 위한 제 2 의 예시적인 체인을 제공한다. 복잡성을 감소시키기 위해, 단일 체인이 이용될 수도 있다. 예를 들어, 검출 모듈은 도 5 의 모듈에 비해 단순화될 수도 있고 "XNOR" 게이트 (61, 62) 로 감소될 수도 있다. 이 경우, 비일치 상태의 검출은 오직 평가 페이즈 동안에만 유효하다. 프리차지 페이즈 동안의 검출 모듈의 결과를 무시하기 위해, "AND" 게이트 (66) 는,
Figure 112011013054076-pct00003
이 1 인 경우에만 체인의 검출 모듈 각각의 오류 검출 결과를 고려할 수 있다. 검출 모듈 (61, 62) 의 FAULT 신호는 "OR" 게이트 (63, 64) 를 이용하여 함께 체인화된다. 체인화된 검출 모듈들에 의해 검출된 편차는, 플립-플롭 (65) 이 시스템의 글로벌 상태를 수집할 때까지 등전위면 (67) 상으로 전송되어, 글로벌 출력 신호 GLOBAL_FAULT 의 신뢰도를 향상시킨다. 상기 신호는, 체인의 노드들 중 하나에서 적어도 하나의 오류가 검출된 경우 1 의 값을 취한다.
동일한 원리로 제시되는 바와 같이, 검출 모듈들은 평가 페이즈 동안에만 비일치 상태들을 검출하도록 단순화될 수도 있다. 이 경우, 도 6 의 "XNOR" 게이트 (61, 62) 대신에 "OR" 게이트들이 이용되고, "AND" 게이트 (66) 에 대한 입력으로서 이용된 신호
Figure 112011013054076-pct00004
가 신호 PRE/EVAL 로 대체되어, 평가 페이즈 동안에만, 즉, 신호 PRE/EVAL 가 1 의 값을 취하는 경우에만 글로벌 검출의 결과를 고려한다.
또한, 2 개의 독립적 체인, 즉, 프리차지 페이즈에서 비일치 상태를 검출하기 위한 하나의 체인, 및 평가 페이즈에서 비일치 상태를 검출하기 위한 다른 하나의 체인을 이용할 수 있어서, 멀티플렉서의 이용을 우회할 수 있다.
도 7 은 오류의 검출을 위한 예시적인 트리 구조를 제공한다. 실제로, 검출 경로를 가속화하기 위해, 검출 모듈들은 트리로서 구조화될 수도 있다. 도 7 의 예는, 차동 로직에 의해 보호되는 회로의 8 개의 노드들 상에서 비일치 상태의 검출이 수행되는 예를 제공한다. 쌍 (Q1t, Q1f), (Q2t, Q2f), ...,(Q8t, Q8f) 의 상태는, 도 3 및 도 4 를 참조로 설명되고 상기 노드들 각각의 레벨에 위치된 것과 같은 검출 모듈들 (71) 에 의해 모니터링된다. 그 후, 각각의 모듈에 의한 검출 결과는 검출 모듈 (72) 의 제 2 뱅크에 전송되고, 검출 모듈 (72) 의 출력은 검출 모듈 (73) 의 제 3 뱅크에 전송된다. 궁극적으로, 최종 검출기 (74) 는 모니터링된 8 개의 노드들에 대한 비일치 상태들의 글로벌 검출에 대한 결과 신호를 발생시킨다. 플립-플롭 (75) 은 시스템의 글로벌 상태를 수집하여, GLOBAL_FAULT 출력 신호의 신뢰도를 향상시킨다.
도 8 은 승산-누산 블록을 이용하는 회로에서 본 방법의 예시적인 이용을 제공한다. 실제로, 일반적으로 "승산 및 누산 (multiplication and accumulation)" 을 나타내는 두음자인 MAC 블록들로 지칭되는 승산-누산 블록들을 이용함으로써 검출이 단순화될 수도 있다. 이 블록들은, 예를 들어, 특정한 FPGA 회로에서 이용가능하다. 입력 신호들은 이 경우, N 비트의 워드의 2 개의 쌍 A = (At, Af) 및 B = (Bt, Bf) 에 의해 형성된다. Af 및 Bf 는 At 및 Bt 의 듀얼이고, 따라서, 부호표시 정수의 2 개의 보수 표현에서 제시되는 다음과 같은 방식으로 표현된다:
Af = -At - 1 (5)
Bf = -Bt - 1 (6)
곱 At×Bt 는 상대 정수 (relative integer) 의 세트로 계산되고, 곱 (Af + 1)×(Bf + 1) 에 대응해야 한다. 따라서, 2 개의 곱 사이에 일치가 존재하지 않으면 단일 오류가 검출될 수 있다.
다수의 오류의 경우, A 및 B 내의 오류들이 서로 보상하여, 동일한 곱을 제공하는 경우가 존재할 수도 있지만, 이러한 경우는 매우 낮은 확률로 발생한다. 그럼에도 불구하고, 대수 상수에 기초한 이러한 정수 승산 계산은 상당한 커버리지를 보장하여, 오류 주입에 대한 효과적인 역탐지를 구성한다.
이 원리를 이용하기 위해, Af 및 Bf 가 아닌 Af + 1 및 Bf + 1 를 고려할 필요가 있을 뿐만 아니라, 2 개 모두의 페이즈, 즉, 프리차지 및 평가 동안 검출을 수행하도록 이 변수들은 제로가 아니어야 할 필요가 있다. 이 조건들을 충족시키는 단순한 방법은 4 개의 워드 At, Bt, Af 및 Bf 에 1 의 값인 낮은 순위 비트를 첨부하는 것이다.
2 개의 MAC 블록 (81, 82) 이 이용된다. 제 1 블록 (81) 은, 1 과 동일한 낮은 순위 비트가 첨부된 N 비트 At 의 2 진 워드 및 1 과 동일한 낮은 순위 비트가 첨부된 N 비트 Bt 의 2 진 워드를 입력으로서 취한다. 제 2 MAC 블록 (82) 은, 1 과 동일한 낮은 순위 비트가 첨부된 N 비트 Af 의 2 진 워드 및 1 과 동일한 낮은 순위 비트가 첨부된 N 비트 Bf 의 2 진 워드를 입력으로서 취한다. 각각의 블록 (81, 82) 에 의해 출력된 결과는 상기 결과들 (83) 사이의 차를 취함으로써 비교된다. 이 차는, 편차가 검출되지 않는 경우 제로이다. 제로 비교기 (84) 는 오류가 존재하는지 여부를 검출하도록 결과적으로 부가된다. 그 후, 비교기 (84) 의 결과는 입력으로서 플립-플롭 (85) 에 전송되어, 출력 신호의 신뢰도를 향상시킨다. 플립-플롭에 의해 출력된 신호 FAULT 는, 편차가 검출되지 않는 경우 1 이고, 그 반대의 경우 0 의 값을 취한다.

Claims (15)

  1. 컴포넌트들의 쌍들 (at, af)(bt, bf) 에 의해 표현되는 로직 변수들을 프로세싱하는, 차동 로직에 의해 보호되는 회로로서,
    셀 (T) 의 제 1 네트워크가 상기 쌍들의 제 1 컴포넌트에 대한 로직 펑션들을 수행하고, 듀얼 셀 (F) 의 제 2 네트워크가 상기 쌍들의 제 2 컴포넌트에 대해 상보적 로직에서 동작하고,
    상기 쌍들의 컴포넌트들은 벡터 (At, Af, Bt, Bf) 로 함께 그룹화되고, 상기 차동 로직에 의해 보호되는 회로는, 1 의 값인 낮은 순위 비트가 상기 벡터들 각각에 첨부된 후 한편으로는 상기 쌍들의 상기 제 1 컴포넌트를 함께 그룹화하는 벡터들 (At, Bt) 및 다른 한편으로는 상기 쌍들의 상기 제 2 컴포넌트를 함께 그룹화하는 벡터들 (Af, Bf) 사이에서 승산-누산 연산을 수행하는 2 개의 승산기-누산기 (81, 82) 로 구성되는 검출 모듈들을 포함하고, 2 개의 연산의 결과 사이의 차가 계산되고 (83), 그 후, 프리차지 페이즈 또는 평가 페이즈에서 비일치 상태가 검출되는 경우 제로의 값을 취하는 출력을 갖는 제로 비교기 (84) 에 의해 프로세싱되는 것을 특징으로 하는, 차동 로직에 의해 보호되는 회로.
  2. 제 1 항에 있어서,
    상기 검출 모듈들의 제로 비교기 (84) 의 출력은 플립-플롭 (85) 에 접속되어, 비일치 상태의 검출의 결과인 안정된 출력 (FAULT) 을 발생시키는 것을 특징으로 하는, 차동 로직에 의해 보호되는 회로.
  3. 제 1 항에 있어서,
    상기 로직 펑션들은, 상기 로직 변수들을 상기 셀들의 상기 제 1 네트워크 및 상기 제 2 네트워크에 대한 입력 상에 공지된 상태로 배치하는 상기 프리차지 페이즈에서 상기 셀들의 각각의 쌍에 의해 수행되고, 상기 셀들의 상기 제 1 네트워크 및 상기 제 2 네트워크에 의해 계산이 수행되는 상기 평가 페이즈가 상기 프리차지 페이즈에 후속하고,
    상기 검출 모듈들 (47) 은 상기 차동 로직에 의해 보호되는 회로의 다양한 노드들에 배치되고,
    상기 검출 모듈들 중 하나의 검출 모듈은, 검출 모듈이 연관된 노드의 레벨에서 편차가 검출된 것을 나타내는 출력 신호 (FAULT) 를 생성하고, 상기 편차는 상기 프리차지 페이즈 동안 또는 상기 평가 페이즈 동안 발생하는 비일치 상태에 대응하고,
    상기 회로는, 상기 검출 모듈들 중 적어도 하나에 의해 오류가 검출된 것을 나타내는 상태를 갖는 글로벌 출력 신호 (GLOBAL_FAULT) 을 발생시키도록 출력 신호를 결합하는 수단을 포함하는, 차동 로직에 의해 보호되는 회로.
  4. 제 3 항에 있어서,
    상기 검출 모듈들의 출력들 (FAULT) 은 체인화 (chaining) 에 의해 수집되고, 수집의 결과는 "OR" 게이트들 (53, 54, 63, 64) 을 통해 적어도 하나의 등전위면 (56, 67) 상에 집중되는 것을 특징으로 하는, 차동 로직에 의해 보호되는 회로.
  5. 제 4 항에 있어서,
    각각의 검출 체인의 출력은, 상기 검출 체인의 검출 모듈들 (51, 52, 61, 62) 중 하나에 의해 적어도 하나의 비일치 상태가 검출되는 경우, 상기 차동 로직에 의해 보호되는 회로의 클럭 신호 (CLK) 에 의해 트리거링되고 1 의 값을 갖는 글로벌 출력 신호 (GLOBAL_FAULT) 를 발생시키는 플립-플롭에 접속되는 것을 특징으로 하는, 차동 로직에 의해 보호되는 회로.
  6. 제 3 항에 있어서,
    상기 차동 로직에 의해 보호되는 회로의 편차 검출 모듈들의 적어도 일부는 트리 (71, 72, 73, 74) 로서 조직화되고, 최종 검출 모듈 (74) 은, 상기 검출 모듈들에 의해 모니터링되는 회로 노드들 중 하나에서 적어도 하나의 비일치 상태가 검출되었는지 여부를 나타내는 글로벌 신호를 발생시키는 것을 특징으로 하는, 차동 로직에 의해 보호되는 회로.
  7. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 검출 모듈들 중 적어도 하나는, 상기 프리차지 페이즈 동안 발생하는 비일치 상태들의 검출을 위해 이용되는 로직 게이트를 포함하고, 상기 로직 게이트는, 일치 상태가 (0, 0) 이면 "OR" 게이트이고, 상기 일치 상태가 (1, 1) 이면 "AND" 게이트인 것을 특징으로 하는, 차동 로직에 의해 보호되는 회로.
  8. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 검출 모듈들 중 적어도 하나는, 상기 평가 페이즈 동안 발생하는 비일치 상태들의 검출을 위해 "XNOR" 로직 게이트를 포함하는 것을 특징으로 하는, 차동 로직에 의해 보호되는 회로.
  9. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 검출 모듈들 중 적어도 하나는, 비일치 상태들의 검출로부터 얻어진 신호 (FAULT) 를 선택할 수 있는 멀티플렉서 (35) 를 포함하고,
    프리차지 페이즈 (34) 에서의 비일치 상태들을 검출하기 위한 게이트의 출력은 상기 프리차지 페이즈 동안 선택되고, 평가 페이즈 (33) 에서의 비일치 상태들을 검출하기 위한 게이트의 출력은 상기 평가 페이즈 동안 선택되고, 상기 선택은 구성 (configuration) 신호 (PRE/EVAL) 에 의해 제어되는 것을 특징으로 하는, 차동 로직에 의해 보호되는 회로.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 차동 로직에 의해 보호되는 회로는 암호화 회로인 것을 특징으로 하는, 차동 로직에 의해 보호되는 회로.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 차동 로직에 의해 보호되는 회로는 FPGA 타입의 프로그래머블 회로인 것을 특징으로 하는, 차동 로직에 의해 보호되는 회로.
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 차동 로직에 의해 보호되는 회로는 ASIC 타입의 회로인 것을 특징으로 하는, 차동 로직에 의해 보호되는 회로.
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