KR101708290B1 - Method for fabricating semiconductor device - Google Patents

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Abstract

본 발명은 매립게이트를 형성하는 과정에서 언에치 발생을 방지함과 동시에 게이트절연막이 손상되는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 하드마스크패턴을 식각장벽으로 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막을 포함한 구조물 표면을 따라 제1도전막을 형성하는 단계; 상기 제1도전막 상에 상기 트렌치를 매립하도록 제2도전막을 형성하는 단계; 상기 하드마스크패턴이 노출될때까지 평탄화공정을 실시하는 단계; 전면식각공정을 실시하여 상기 제2도전막을 소정 두께 식각하는 단계; 1차 세정을 실시하여 상기 전면식각공정시 노출된 상기 제1도전막의 두께를 감소시키는 단계; 및 2차 세정을 실시하여 상기 제1도전막 및 상기 제2도전막을 일부 식각하는 단계를 포함하는 반도체 장치 제조방법을 제공한다. The present invention provides a method of fabricating a semiconductor device capable of preventing generation of frost and damaging a gate insulating film in the process of forming a buried gate, Etching the substrate with a barrier to form a trench; Forming a gate insulating film on the trench surface; Forming a first conductive film along a surface of the structure including the gate insulating film; Forming a second conductive film to fill the trenches on the first conductive film; Performing a planarization process until the hard mask pattern is exposed; Etching the second conductive film to a predetermined thickness by performing a front etching process; Performing a first cleaning to reduce a thickness of the first conductive layer exposed in the front etching process; And performing a second cleaning to partially etch the first conductive film and the second conductive film.

Description

반도체 장치 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}[0001] METHOD FOR FABRICATING SEMICONDUCTOR DEVICE [0002]

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate)를 구비한 반도체 장치의 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a method of manufacturing a semiconductor device having a buried gate.

반도체 장치의 디자인 룰이 축소됨에 따라 디램(DRAM) 공정에서 셀트랜지스터의 집적도를 증가시키고, 공정단순화 및 누설특성과 같은 장치 특성을 향상시키기 위하여 매립게이트(Buried Gate)를 형성하는 것이 필수적이다. As the design rule of a semiconductor device is reduced, it is necessary to form a buried gate in order to increase the integration degree of a cell transistor in a DRAM (DRAM) process and improve device characteristics such as process simplification and leakage characteristics.

매립게이트 제조방법은 기판에 트렌치(Ternch)를 형성하고, 트렌치 내부에 게이트를 매립하는 방식으로 진행하므로써, 비트라인과 게이트간의 간섭을 최소화하고 적층되는 막(Film Stack)의 수를 감소시킬 수 있으며, 또한 전체 셀의 캐패시턴스(Capacitance)를 감소시켜 리프레시(Refresh) 특성을 향상시킬 수 있다는 장점이 있다. The buried gate fabrication method can minimize the interference between the bit lines and the gate and reduce the number of film stacks by forming a ternch on the substrate and embedding the gate in the trench , And the capacitance of the entire cell is reduced to improve the refresh characteristic.

도 1a 및 도 1b는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 1A and 1B are process cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to the prior art.

도 1a에 도시된 바와 같이, 기판(11) 상에 하드마스크패턴(12)을 형성하고, 하드마스크패턴(12)을 식각장벽으로 기판(11)을 식각하여 트렌치(13)를 형성한다. 이어서, 트렌치(13) 표면 상에 게이트절연막(14)을 형성하고, 게이트절연막(14)을 포함한 구조물 표면을 따라 제1도전막(15)을 형성한다. 이어서, 제1도전막(15) 상에 트렌치(13)를 매립하도록 제2도전막(16)을 형성한다. As shown in FIG. 1A, a hard mask pattern 12 is formed on a substrate 11, and a hard mask pattern 12 is etched to form a trench 13 by etching the substrate 11 with an etching barrier. Next, a gate insulating film 14 is formed on the surface of the trench 13, and a first conductive film 15 is formed along the surface of the structure including the gate insulating film 14. Subsequently, a second conductive film 16 is formed to fill the trench 13 on the first conductive film 15.

도 1b에 도시된 바와 같이, 에치백(etchback, 101)을 실시하여 제2도전막(16) 및 제1도전막(14)이 트렌치(13)를 일부 매립하는 구조를 갖도록 형성한다. 이때, 에치백(101) 공정이 완료된 시점에서 잔류하는 제1 및 제2도전막(15, 16)이 매립게이트의 게이트전극으로 작용한다. The etch back 101 is performed to form a structure in which the second conductive film 16 and the first conductive film 14 partially fill the trench 13, as shown in FIG. 1B. At this time, the remaining first and second conductive films 15 and 16 function as the gate electrode of the embedding gate when the etch-back 101 process is completed.

하지만, 종래기술에서는 하드마스크패턴(12) 형성공정시 발생된 하드마스크패턴(12)의 보잉(Bowing) 프로파일로 인하여 에치백(101) 공정시 제1 및 제2도전막(15, 16)이 정상적으로 식각되지 않는 언에치(Unetch)가 발생하는 문제점이 있다(도 1b의 도면부호 'B' 참조).However, in the prior art, due to the bowing profile of the hard mask pattern 12 generated in the process of forming the hard mask pattern 12, the first and second conductive films 15 and 16 There is a problem that unetch which is not normally etched occurs (refer to the reference character 'B' in FIG. 1B).

또한, 한번의 에치백(101) 공정을 통하여 원하는 높이까지 제1 및 제2도전막(15, 16)을 식각하기 때문에 에치백(101) 공정간 노출되는 게이트절연막(14)이 손상되는 문제점이 발생한다(도 1b의 도면부호 'A' 참조). In addition, since the first and second conductive films 15 and 16 are etched to a desired height through a single etch-back 101 process, the problem of damaging the gate insulating film 14 exposed between the etch-back 101 processes (Refer to 'A' in FIG. 1B).

상술한 언에치 및 게이트절연막(14)의 손상을 방지하기 위하여 최근에 세정공정을 이용하여 매립게이트를 형성하는 방법이 제안되었다. 이하, 도 2a 내지 도 2e를 참조하여 이를 자세히 설명한다. Recently, a method of forming a buried gate using a cleaning process has been proposed to prevent damage to the un-etched and gate insulating film 14 described above. Hereinafter, this will be described in detail with reference to FIGS. 2A to 2E.

도 2a 내지 도 2e는 개선된 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 2A to 2E are process cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to an improved prior art.

도 2a에 도시된 바와 같이, 기판(21) 상에 하드마스크패턴(22)을 형성하고, 하드마스크패턴(22)을 식각장벽으로 기판(21)을 식각하여 트렌치(23)를 형성한다. 이어서, 트렌치(23) 표면 상에 게이트절연막(24)을 형성하고, 게이트절연막(24)을 포함한 구조물 표면을 따라 제1도전막(25)을 형성한다. 제1도전막(25)은 금속질화막으로 형성한다. 이어서, 제1도전막(25) 상에 트렌치(23)를 매립하도록 제2도전막(26)을 형성한다. 제2도전막(26)은 금속막으로 형성한다. A hard mask pattern 22 is formed on a substrate 21 and a hard mask pattern 22 is etched to form a trench 23 by etching the substrate 21 as shown in FIG. Next, a gate insulating film 24 is formed on the surface of the trench 23, and a first conductive film 25 is formed along the surface of the structure including the gate insulating film 24. The first conductive film 25 is formed of a metal nitride film. Then, a second conductive film 26 is formed so as to fill the trench 23 on the first conductive film 25. The second conductive film 26 is formed of a metal film.

도 2b에 도시된 바와 같이, 언에치가 발생하는 것을 방지하기 위하여 하드마스크패턴(22)이 노출되도록 제2도전막(26) 및 제1도전막(25)을 화학적기계적연마(CMP, 201)한다. The second conductive film 26 and the first conductive film 25 are subjected to chemical mechanical polishing (CMP) 201 so as to expose the hard mask pattern 22, as shown in FIG. 2B, do.

도 2c에 도시된 바와 같이, 언에치가 발생하는 것을 방지하기 위하여 하드마스크패턴(22)의 측벽이 모두 노출될때까지 제2도전막(26) 및 제1도전막(25)을 에치백(202)한다. 이때, 제2도전막(26)과 제1도전막(25) 사이의 식각선택비 부족으로 제1도전막(25)이 정상적으로 식각되지 않고 하드마스크패턴(22) 측벽에 잔류하는 문제점이 발생한다(도면부호 'A' 참조). The second conductive film 26 and the first conductive film 25 are etched back until the sidewalls of the hard mask pattern 22 are exposed to prevent the generation of free etch, )do. At this time, the first conductive film 25 remains on the side wall of the hard mask pattern 22 without being properly etched due to insufficient etching selectivity between the second conductive film 26 and the first conductive film 25 (Refer to the reference symbol 'A').

도 2d에 도시된 바와 같이, 하드마스크패턴(22) 측벽에 잔류하는 제1도전막(25)을 제거하기 위하여 1차 세정공정(203)을 실시한다. 이때, 1차 세정공정은 금속막으로 이루어진 제2도전막(26)의 손실없이 금속질화막으로 이루어진 제1도전막(25)만을 선택적으로 제거하기 위하여 불화암모늄(ammonium fluoride, NH4F)과 불화수소(hydrogen fluoride, HF)가 혼합된 혼합용액을 사용하여 실시한다. A first cleaning step 203 is performed to remove the first conductive film 25 remaining on the sidewall of the hard mask pattern 22, as shown in FIG. 2D. In this case, the first washing step is to selectively remove only the first conductive film 25 made of a metal nitride film without any loss of the second conductive film 26 made of a metal film ammonium fluoride to (ammonium fluoride, NH 4 F) and hydrofluoric And hydrogen fluoride (HF).

도 2e에 도시된 바와 같이, 2차 세정공정을 실시하여 제2도전막(26) 및 제1도전막(25)을 원하는 높이까지 낮춘다. As shown in FIG. 2E, the second cleaning process is performed to lower the second conductive film 26 and the first conductive film 25 to a desired height.

상술한 개선된 종래기술에 따르면, 언에치가 발생하는 것을 방지할 수 있으나, 하드마스크패턴(22) 측벽에 잔류하는 제1도전막(25)을 제거하기 위한 1차 세정공정시 게이트절연막(24)이 손상되는 문제점이 발생한다(도 2d의 도면부호 'B' 참조). 이는, 통상 게이트절연막(24)이 산화막으로 구성되는데, 1차 세정공정시 사용되는 세정용액이 불화수소를 포함하기 때문이다. According to the above-described improved prior art, it is possible to prevent the generation of frost attack. However, in the first cleaning process for removing the first conductive film 25 remaining on the sidewall of the hard mask pattern 22, (Refer to the reference character 'B' in FIG. 2D). This is because the gate insulating film 24 is usually composed of an oxide film because the cleaning solution used in the first cleaning step contains hydrogen fluoride.

따라서, 매립게이트를 형성함에 있어서, 언에치 발생을 방지함과 동시에 게이트절연막의 손상을 방지할 수 있는 방법에 대한 연구가 절실히 필요하다.
Therefore, in forming the buried gate, it is urgently required to study a method for preventing the generation of free etch and preventing damage to the gate insulating film.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 매립게이트를 형성하는 과정에서 언에치 발생을 방지함과 동시에 게이트절연막이 손상되는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
The present invention has been proposed in order to solve the problems of the prior art described above, and it is an object of the present invention to provide a method of manufacturing a semiconductor device capable of preventing generation of frost during formation of a buried gate, It has its purpose.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 하드마스크패턴을 식각장벽으로 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막을 포함한 구조물 표면을 따라 제1도전막을 형성하는 단계; 상기 제1도전막 상에 상기 트렌치를 매립하도록 제2도전막을 형성하는 단계; 상기 하드마스크패턴이 노출될때까지 평탄화공정을 실시하는 단계; 전면식각공정을 실시하여 상기 제2도전막을 소정 두께 식각하는 단계; 1차 세정을 실시하여 상기 전면식각공정시 노출된 상기 제1도전막의 두께를 감소시키는 단계; 및 2차 세정을 실시하여 상기 제1도전막 및 상기 제2도전막을 일부 식각하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
According to one aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a trench by etching a substrate with a hard mask pattern as an etching barrier; Forming a gate insulating film on the trench surface; Forming a first conductive film along a surface of the structure including the gate insulating film; Forming a second conductive film to fill the trenches on the first conductive film; Performing a planarization process until the hard mask pattern is exposed; Etching the second conductive film to a predetermined thickness by performing a front etching process; Performing a first cleaning to reduce a thickness of the first conductive layer exposed in the front etching process; And performing a second cleaning to partially etch the first conductive film and the second conductive film.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 평탄화공정 및 전면식각공정을 통해 매립게이트를 형성하는 과정에서 언에치가 발생하는 것을 방지할 수 있는 효과가 있다. The present invention based on the above-mentioned problem solving means has an effect of preventing occurrence of frost attack in the process of forming the buried gate through the planarization process and the frontal etching process.

또한, 본 발명은 전면식각공정시 노출된 제1도전막의 두께를 감소시키도록 1차 세정을 실시함으로써, 매립게이트를 형성하는 과정에서 게이트절연막이 손실되는 것을 방지할 수 있다. In addition, the present invention can prevent the gate insulating film from being lost in the process of forming the buried gate by performing the first cleaning to reduce the thickness of the exposed first conductive film in the front etching process.

결과적으로, 본 발명은 평탄화공정, 전면식각공정, 1차 세정 및 2차 세정을 순차적으로 진행함으로써, 매립게이트를 형성함에 있어 언에치를 방지함과 동시에 게이트절연막이 손실되는 것을 방지할 수 있는 효과가 있다.
As a result, in the present invention, by sequentially performing the planarization process, the front etching process, the first cleaning process and the second cleaning process, it is possible to prevent the free etching and the loss of the gate insulating film in forming the buried gate .

도 1a 및 도 1b는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2a 내지 도 2e는 개선된 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도. 1A and 1B are process sectional views showing a method of manufacturing a semiconductor device having a buried gate according to the related art.
FIGS. 2A to 2E are process sectional views showing a method of manufacturing a semiconductor device having a buried gate according to an improved prior art.
FIGS. 3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to an embodiment of the present invention.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술할 본 발명은 매립게이트(Buried Gate)를 형성하는 과정에서 언에치(Unetch) 발생을 방지함과 동시에 게이트절연막이 손상되는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공한다.The present invention to be described later provides a method of manufacturing a semiconductor device capable of preventing the occurrence of unetch and preventing the damage of the gate insulating film in the process of forming buried gates.

도 3a 내지 도 3e는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도이다. 3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 기판(31) 상에 하드마스크패턴(32)을 형성한다. 이때, 하드마스크패턴(32)은 도전막 또는 절연막으로 형성할 수 있다. 하드마스크패턴(32)을 도전막으로 형성하는 경우에 후속 공정을 통해 잔류하는 하드마스크패턴(32)이 랜딩플러그로 작용한다. As shown in FIG. 3A, a hard mask pattern 32 is formed on the substrate 31. The hard mask pattern 32 shown in FIG. At this time, the hard mask pattern 32 may be formed of a conductive film or an insulating film. In the case where the hard mask pattern 32 is formed of a conductive film, the remaining hard mask pattern 32 through the subsequent process acts as a landing plug.

다음으로, 하드마스크패턴(32)을 식각장벽으로 기판(31)을 식각하여 트렌치(33)를 형성한다. Next, the trench 33 is formed by etching the substrate 31 with the hard mask pattern 32 as an etching barrier.

다음으로, 트렌치(33) 표면 상에 게이트절연막(34)을 형성한다. 게이트절연막(34)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있다. Next, a gate insulating film 34 is formed on the surface of the trench 33. The gate insulating film 34 may be formed of an oxide film, for example, a silicon oxide film (SiO 2 ).

다음으로, 게이트절연막(34)을 포함한 구조물 표면을 따라 제1도전막(35)을 형성한다. 제1도전막(35)은 베리어막(Barrier layer)으로 작용하며, 도전성 금속질화막으로 형성할 수 있다. 예컨대, 제1도전막(35)은 티타늄질화막(TiN)으로 형성할 수 있다. Next, the first conductive film 35 is formed along the surface of the structure including the gate insulating film 34. The first conductive film 35 serves as a barrier layer, and may be formed of a conductive metal nitride film. For example, the first conductive film 35 may be formed of a titanium nitride film (TiN).

다음으로, 제1도전막(35) 상에 트렌치(33)를 매립하도록 제2도전막(36)을 형성한다. 제2도전막(36)은 금속막으로 형성할 수 있다. 예컨대, 제2도전막(36)은 텅스텐막으로 형성할 수 있다. Next, the second conductive film 36 is formed so as to fill the trench 33 on the first conductive film 35. The second conductive film 36 may be formed of a metal film. For example, the second conductive film 36 may be formed of a tungsten film.

도 3b에 도시된 바와 같이, 언에치 발생을 방지하기 위하여 하드마스크패턴(32)이 노출될때까지 제2도전막(36) 및 제1도전막(35)에 대한 평탄화공정을 실시한다. 평탄화공정은 화학적기계적연마법(CMP, 301)을 사용하여 실시할 수 있다. As shown in FIG. 3B, the second conductive layer 36 and the first conductive layer 35 are planarized until the hard mask pattern 32 is exposed to prevent the generation of free etch. The planarization process can be performed using chemical mechanical coupling (CMP, 301).

이하, 화학적기계적연마(301)가 완료된 제2도전막(36) 및 제1도전막(35)의 도면부호를 '36A' 및 '35A'로 변경하여 표기한다.Reference numerals 36A and 35A of the second conductive film 36 and the first conductive film 35 on which the chemical mechanical polishing 301 is completed are denoted by the same reference numerals.

도 3c에 도시된 바와 같이, 전면식각공정 예컨대, 에치백(etchback, 302)을 실시하여 제2도전막(36A)의 높이를 감소시킨다. 이는 화학적기계적연마(301)와 더불어서 언에치 발생을 보다 효과적으로 방지하기 위함이다. 이하, 에치백(302) 공정이 완료된 시점에서의 제2도전막(36A) 도면부호를 '36B'로 변경하여 표기한다. As shown in FIG. 3C, a front etching process, such as etch back 302, is performed to reduce the height of the second conductive film 36A. This is in order to more effectively prevent the generation of frost attack together with the chemical mechanical polishing (301). Hereinafter, the reference numeral of the second conductive film 36A at the point in time when the etch-back 302 process is completed is changed to '36B'.

에치백(302) 공정은 제2도전막(36B)의 상부면이 기판(31) 상부면과 동일한 평면상에 위치하거나, 또는 더 낮은 평면상에 위치하도록 형성할 수 있다. 즉, 에치백(302) 공정시 적어도 하드마스크패턴(32)의 두께만큼의 제2도전막(36B)이 식각되도록 진행한다. The etch back 302 process can be performed such that the upper surface of the second conductive film 36B is located on the same plane as the upper surface of the substrate 31 or on the lower plane. That is, at least the second conductive film 36B of the thickness of the hard mask pattern 32 is etched during the etch back 302 process.

도 3d에 도시된 바와 같이, 1차 세정(303)을 실시하여 에치백(302)시 노출된 제1도전막(35A)의 두께를 감소시킨다. 즉, 1차 세정(303)을 통해 하드마스크패턴(32) 측벽에 잔류하는 제1도전막(35A)의 두께를 감소시킨다. 이하, 1차 세정(303)이 완료된 시점에서의 제1도전막(35A) 도면부호를 '35B'로 변경하여 표기한다. As shown in FIG. 3D, the first cleaning 303 is performed to reduce the thickness of the first conductive film 35A exposed in the etch-back 302. [ That is, the thickness of the first conductive film 35A remaining on the sidewall of the hard mask pattern 32 is reduced through the primary cleaning 303. Hereinafter, the reference numeral of the first conductive film 35A at the time when the first cleaning 303 is completed is changed to " 35B "

1차 세정(303)은 기형성된 구조물에 손상이 발생하는 것을 방지하기 위하여 습식세정법을 사용하여 실시한다. 그리고, 금속질화막으로 이루어진 제1도전막(35B)의 두께를 감소시키기 위하여 1차 세정(303)은 불화암모늄(ammonium fluoride, NH4F)과 불화수소(hydrogen fluoride, HF)가 혼합된 혼합용액을 사용하여 실시한다. 이때, 노출된 제1도전막(35B)을 모두 제거하지 않고 일부 잔류시키는 것을 1차 세정(303) 시간을 조절하는 것으로 구현이 가능하다. The primary cleaning 303 is performed using a wet cleaning process to prevent damage to the preformed structure. In order to reduce the thickness of the first conductive film 35B made of a metal nitride film, the first cleaning 303 is a mixed solution in which ammonium fluoride (NH 4 F) and hydrogen fluoride (HF) are mixed . At this time, it is possible to adjust the time of the first cleaning 303 so as to partially leave the exposed first conductive film 35B without removing it.

여기서, 1차 세정(303)시 노출된 제1도전막(35B)을 모두 제거하지 않고, 소정 두께 잔류시키는 이유는 1차 세정(303)시 게이트절연막(34)이 손실되는 것을 방지하기 위함이다. 구체적으로, 1차 세정(303)시 사용되는 세정용액이 불화수소를 포함하고 있기 때문이다. The reason why the first conductive film 35B exposed in the first cleaning 303 is not removed but remains at a predetermined thickness is to prevent the gate insulating film 34 from being lost in the first cleaning 303 . Specifically, the cleaning solution used in the primary cleaning 303 contains hydrogen fluoride.

도 3e에 도시된 바와 같이, 2차 세정(304)을 실시하여 제1도전막(35B) 및 제2도전막(36B)을 원하는 높이까지 감소시킨다. 이하, 2차 세정(304)이 완료된 시점에서 잔류하는 제1도전막(35B) 및 제2도전막(36B)의 도면부호를 각각 '35C' 및 '36C'로 변경하여 표기한다.As shown in FIG. 3E, the second cleaning 304 is performed to reduce the first conductive film 35B and the second conductive film 36B to a desired height. Hereinafter, the reference numerals of the first conductive film 35B and the second conductive film 36B remaining at the time of completion of the secondary cleaning 304 are changed to '35C' and '36C', respectively.

2차 세정(304)은 기형성된 구조물에 손상이 발생하는 것을 방지하기 위하여 습식세정법을 사용하여 실시한다. 그리고, 2차 세정(304)은 제1도전막(35C) 및 제2도전막(36C)을 동시에 식각하되, 제1도전막(35C)에 대한 식각속도보다 제2도전막(36C)에 대한 식각속도가 더 빠른 세정용액을 사용하여 실시한다. 구체적으로, 2차 세정(304)은 황산(H2SO4)과 과산화수소(H2O2)가 혼합된 혼합용액을 사용하여 실시할 수 있다. The secondary cleaning 304 is performed using a wet cleaning process to prevent damage to the preformed structure. The second cleaning 304 is performed by simultaneously etching the first conductive film 35C and the second conductive film 36C so that the etching rate for the second conductive film 36C is lower than the etching rate for the first conductive film 35C. Use a cleaning solution with a faster etch rate. Specifically, the secondary cleaning 304 can be performed using a mixed solution of sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ).

2차 세정(304)과 완료된 시점에서 잔류하는 제1도전막(35C) 및 제2도전막(36C)은 매립게이트의 게이트전극으로 작용한다. The second cleaning 304 and the remaining first conductive film 35C and the second conductive film 36C at the time of completion serve as the gate electrode of the embedding gate.

상술한 본 발명의 일실시예에 따르면, 화학적기계적연마(301), 에치백(302), 1차 세정(303) 및 2차 세정(304)을 순차적으로 실시함으로써, 매립게이트를 형성함에 있어 언에치를 방지함과 동시에 게이트절연막(34)이 손실되는 것을 방지할 수 있다.
According to one embodiment of the present invention described above, the chemical mechanical polishing 301, the etch-back 302, the primary cleaning 303, and the secondary cleaning 304 are sequentially performed to form the buried gate, And it is possible to prevent the gate insulating film 34 from being lost.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

31 : 기판 32 : 하드마스크패턴
33 : 트렌치 34 : 게이트절연막
35, 35A, 35B, 35C : 제1도전막 36, 36A, 36B, 36C : 제2도전막
301 : 화학적기계적연마 302 : 에치백
303 : 1차 세정 304 : 2차 세정31: substrate 32: hard mask pattern
33: Trench 34: Gate insulating film
35, 35A, 35B, 35C: first conductive films 36, 36A, 36B, 36C:
301: Chemical mechanical polishing 302: Etchback
303: Primary cleaning 304: Second cleaning

Claims (9)

하드마스크패턴을 식각장벽으로 기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치 표면 상에 게이트절연막을 형성하는 단계;
상기 게이트절연막을 포함한 구조물 표면을 따라 제1도전막을 형성하는 단계;
상기 제1도전막 상에 상기 트렌치를 매립하도록 제2도전막을 형성하는 단계;
상기 하드마스크패턴이 노출될때까지 평탄화공정을 실시하는 단계;
전면식각공정을 실시하여 상기 제2도전막을 소정 두께 식각하는 단계;
상기 게이트절연막이 노출되지 않도록 1차 습식세정을 실시하여 상기 전면식각공정시 노출된 상기 제1도전막의 두께를 감소시키는 단계; 및
2차 습식세정을 실시하여 상기 제1도전막 및 상기 제2도전막을 일부 식각하는 단계
를 포함하는 반도체 장치 제조방법.
Etching the substrate with an etch barrier to form a trench;
Forming a gate insulating film on the trench surface;
Forming a first conductive film along a surface of the structure including the gate insulating film;
Forming a second conductive film to fill the trenches on the first conductive film;
Performing a planarization process until the hard mask pattern is exposed;
Etching the second conductive film to a predetermined thickness by performing a front etching process;
Performing a first wet scrubbing so that the gate insulating layer is not exposed, thereby reducing a thickness of the first conductive layer exposed in the front etching process; And
Performing a secondary wet cleaning to partially etch the first conductive film and the second conductive film
≪ / RTI >
청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 하드마스크패턴은 도전막을 포함하는 반도체 장치 제조방법.
The method according to claim 1,
Wherein the hard mask pattern comprises a conductive film.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 제1도전막은 금속질화막을 포함하고, 상기 제2도전막은 금속막을 포함하는 반도체 장치 제조방법.
The method according to claim 1,
Wherein the first conductive film comprises a metal nitride film, and the second conductive film comprises a metal film.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제3항에 있어서,
상기 제1도전막은 티타늄질화막을 포함하고, 상기 제2도전막은 텅스텐막을 포함하는 반도체 장치 제조방법.
The method of claim 3,
Wherein the first conductive film comprises a titanium nitride film, and the second conductive film comprises a tungsten film.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 평탄화공정은 화학적기계적연마법을 사용하여 실시하는 반도체 장치 제조방법.
The method according to claim 1,
Wherein the planarization process is performed using chemical mechanical coupling.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 전면식각공정은 상기 하드마스크패턴의 두께와 동일한 두께 또는 더 두꺼운 두께만큼 상기 제2도전막을 식각하는 반도체 장치 제조방법.
The method according to claim 1,
Wherein the front etching process etches the second conductive film by a thickness equal to or greater than a thickness of the hard mask pattern.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 1차 습식세정은 불화암모늄(NH4F)과 불화수소(HF)가 혼합된 혼합용액을 사용하여 실시하는 반도체 장치 제조방법.
The method according to claim 1,
Wherein the primary wet cleaning is performed using a mixed solution of ammonium fluoride (NH 4 F) and hydrogen fluoride (HF).
청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 2차 습식세정은 상기 제2도전막 및 상기 제1도전막을 동시에 식각하되, 상기 제2도전막에 대한 식각속도가 상기 제1도전막에 대한 식각속도보다 빠른 세정용액을 사용하여 실시하는 반도체 장치 제조방법.
The method according to claim 1,
Wherein the second wet cleaning is performed by using a cleaning solution that simultaneously etches the second conductive film and the first conductive film, wherein the etching rate for the second conductive film is faster than the etching rate for the first conductive film. Device manufacturing method.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제8항에 있어서,
상기 2차 습식세정은 황산(H2SO4)과 과산화수소(H2O2)가 혼합된 혼합용액을 사용하여 실시하는 반도체 장치 제조방법. 9. The method of claim 8,
Wherein the secondary wet cleaning is performed using a mixed solution of sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ).
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