KR101145386B1 - Method for fabricating buried gate in semiconductor device - Google Patents

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KR101145386B1
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Abstract

PURPOSE: A method for manufacturing a buried gate of a semiconductor device is provided to easily form a trench having a high aspect ratio by etching a substrate after etching a first sacrificing layer by using a hard mask pattern as an etching barrier wall. CONSTITUTION: An element isolation trench(34) is formed by selectively etching a substrate(31). A first sacrificing layer is formed in order to cover a top area of the substrate. A hard mask pattern(101) is formed on the first sacrificing layer. The first hard mask pattern comprises a first film(32) and a second film(33). The first sacrificing layer is etched by using the hard mask pattern as an etching barrier wall. A trench is formed by continuously etching the substrate. A second sacrificing layer which buries the trench is formed. The element isolation trench is exposed by eliminating the first sacrificing layer.

Description

반도체 장치의 매립게이트 제조방법{METHOD FOR FABRICATING BURIED GATE IN SEMICONDUCTOR DEVICE}METHODS FOR FABRICATING BURIED GATE IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 반도체 장치의 매립게이트(Buried Gate, BG) 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a method of manufacturing a buried gate (BG) of a semiconductor device.

현재 반도체 제조공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 원하는 소자특성을 확보하는데 어려움이 있다. 이에 따라 최근에는 게이트를 기판에 매립하여 형성하는 매립게이트(Buried Gate, BG)가 도입되었다. As the miniaturization progresses in the semiconductor manufacturing process, various device characteristics and processes are becoming difficult. In particular, the formation of the gate structure, the bit line structure, the contact structure, and the like shows a limit toward 40 nm or less, and even if the structure is formed, it is difficult to secure desired device characteristics. Accordingly, recently, buried gates (BGs), which are formed by embedding a gate in a substrate, have been introduced.

도 1a 내지 도 1c는 종래기술에 따른 반도체 장치의 매립게이트 제조방법을 도시한 공정단면도이다. 1A to 1C are cross-sectional views illustrating a method of manufacturing a buried gate in a semiconductor device according to the related art.

도 1a에 도시된 바와 같이, 기판(11) 상에 제1하드마스크패턴(12)을 형성한 후에 제1하드마스크패턴(12)을 이용하여 활성영역(14)을 정의하는 소자분리막(13)을 형성한다. As shown in FIG. 1A, after forming the first hard mask pattern 12 on the substrate 11, the device isolation layer 13 defining the active region 14 using the first hard mask pattern 12. To form.

도 1b에 도시된 바와 같이, 소자분리막(13)이 형성된 기판(11) 상에 매립게이트를 형성하기 위한 제2하드마스크패턴(15)을 형성한 후에 제2하드마스크패턴(15)을 식각장벽으로 소자분리막(13), 제1하드마스크패턴(12) 및 기판(11)을 식각하여 트렌치(16)를 형성한다. As shown in FIG. 1B, the second hard mask pattern 15 is etched after the second hard mask pattern 15 is formed on the substrate 11 on which the device isolation layer 13 is formed. The isolation layer 13, the first hard mask pattern 12, and the substrate 11 are etched to form the trench 16.

도 1c에 도시된 바와 같이, 트렌치(16) 표면상에 게이트절연막(미도시)을 형성하고, 게이트절연막 상에 트렌치(16)을 일부 매립하는 게이트전극(17)을 형성한다. 이어서, 나머지 트렌치(16)를 매립하도록 기판(11) 전면에 실링막(18)을 형성한 다음, 제1하드마스크패턴(12)이 노출될때까지 평탄화공정을 실시하여 매립게이트를 형성한다. As shown in FIG. 1C, a gate insulating film (not shown) is formed on the surface of the trench 16, and a gate electrode 17 partially filling the trench 16 is formed on the gate insulating film. Subsequently, the sealing film 18 is formed on the entire surface of the substrate 11 to fill the remaining trench 16, and then the planarization process is performed until the first hard mask pattern 12 is exposed to form a buried gate.

상술한 종래기술에서는 반도체 장치의 집적도가 증가함에 따라 매립게이트가 형성되는 트렌치(16)의 선폭이 감소하기 때문에 매립게이트의 신호전달특성을 확보하기 위해 트렌치(16)의 깊이를 증가시켜야 한다. 즉, 고종횡비(high aspect ratio)를 갖는 트렌치(16)를 형성해야한다. 여기서, 종래기술은 서로 다른 물질로 이루어진 소자분리막(13), 제1하드마스크패턴(12) 및 기판(11)을 동시에 식각하여 트렌치(16)를 형성하기 때문에 고종횡비를 갖는 트렌치(16)를 형성하기 위해서는 제2하드마스크패턴(15)의 두께를 증가시켜야 한다. Since the line width of the trench 16 in which the buried gate is formed decreases as the degree of integration of the semiconductor device increases, the depth of the trench 16 must be increased in order to secure signal transmission characteristics of the buried gate. That is, the trench 16 must be formed with a high aspect ratio. Here, since the trench 16 is formed by simultaneously etching the device isolation layer 13, the first hard mask pattern 12, and the substrate 11 made of different materials, the trench 16 having a high aspect ratio is formed. In order to form, the thickness of the second hard mask pattern 15 must be increased.

하지만, 제2하드마스크패턴(15)의 두께를 증가시키면 기형성된 구조물과 제2하드마스크패턴(15) 사이의 응력(stress)이 증가하여 제2하드마스크패턴(15)이 리프팅(Lifting)되는 문제점이 발생한다. 아울러, 제2하드마스크패턴(15)의 두께가 증가할수록 제2하드마스크패턴(15)을 형성하기 위한 식각공정에 대한 부담이 증가하는 문제점이 발생한다. 따라서, 제2하드마스크패턴(15)의 두께를 증가시키는 방법으로는 고종횡비를 갖는 트렌치(16)를 형성하는데 한계가 있다.
However, when the thickness of the second hard mask pattern 15 is increased, the stress between the previously formed structure and the second hard mask pattern 15 is increased to lift the second hard mask pattern 15. A problem occurs. In addition, as the thickness of the second hard mask pattern 15 increases, a problem arises in that the burden on the etching process for forming the second hard mask pattern 15 increases. Therefore, the method of increasing the thickness of the second hard mask pattern 15 has a limitation in forming the trench 16 having a high aspect ratio.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 매립게이트가 형성될 트렌치가 고종횡비를 갖도록 형성할 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device in which a trench in which a buried gate is to be formed has a high aspect ratio.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판을 선택적으로 식각하여 소자분리트렌치를 형성하는 단계; 상기 기판 전면을 덮도록 제1희생막을 형성하는 단계; 상기 제1희생막 상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 제1희생막을 식각하고, 연속해서 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하는 제2희생막을 형성하는 단계; 상기 제1희생막을 제거하여 상기 소자분리트렌치를 노출시키는 단계; 상기 소자분리트렌치를 매립하는 소자분리막을 형성하는 단계; 및 상기 제2희생막을 제거하여 상기 트렌치를 노출시키는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
According to an aspect of the present invention, there is provided a device isolation trench formed by selectively etching a substrate; Forming a first sacrificial layer to cover the entire surface of the substrate; Forming a hard mask pattern on the first sacrificial layer; Etching the first sacrificial layer using the hard mask pattern as an etch barrier, and subsequently etching the substrate to form a trench; Forming a second sacrificial layer filling the trench; Removing the first sacrificial layer to expose the device isolation trench; Forming a device isolation film to fill the device isolation trench; And exposing the trench by removing the second sacrificial layer.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 하드마스크패턴을 식각장벽으로 제1희생막을 식각하고, 연속해서 기판을 식각하여 매립게이트를 위한 트렌치를 형성함으로써, 하드마스크패턴의 두께를 증가시키지 않더라도 고종횡비를 갖는 트렌치를 형성할 수 있는 효과가 있다.
The present invention based on the above-described problem solving means, by etching the first sacrificial film using the hard mask pattern as an etch barrier, and subsequently etching the substrate to form a trench for the buried gate, thereby increasing the thickness of the hard mask pattern Even if not, there is an effect that can form a trench having a high aspect ratio.

도 1a 내지 도 1c는 종래기술에 따른 반도체 장치의 매립게이트 제조방법을 도시한 공정단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 장치의 매립게이트 제조방법을 도시한 공정단면도.1A to 1C are cross-sectional views illustrating a method of manufacturing a buried gate in a semiconductor device according to the related art.
2A to 2F are cross-sectional views illustrating a method of manufacturing a buried gate in a semiconductor device according to an embodiment of the present invention.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 구체적으로, 후술할 본 발명은 매립게이트(Buried Gate, BG)를 구비한 반도체 장치에서 매립게이트가 형성되는 트렌치가 고종횡비(high aspect ratio)를 갖도록 형성할 수 있는 반도체 장치의 제조방법을 제공한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. Specifically, the present invention to be described later provides a method of manufacturing a semiconductor device that can be formed in the semiconductor device having a buried gate (BG) so that the trench in which the buried gate is formed has a high aspect ratio. .

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 장치의 매립게이트 제조방법을 도시한 공정단면도이다. 2A through 2F are cross-sectional views illustrating a method of manufacturing a buried gate in a semiconductor device according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(31) 상에 제1하드마스크패턴(101)을 형성한다. 제1하드마스크패턴(101)은 제1막(32)과 제2막(33)이 순차적으로 적층된 적층패턴으로 형성할 수 있다. 이때, 제1막(32) 도전막으로 형성할 수 있고, 제2막(33)은 절연막으로 형성할 수 있다. 일례로, 제1막(32)은 후속 공정을 통해 랜딩플러그로 작용하도록 폴리실리콘막으로 형성할 수 있고, 제2막(33)은 후속 매립게이트를 위한 트렌치 형성공정시 식각마진을 제공함과 동시에 공정간 랜딩플러그로 작용하는 제1막(32)을 보호하기 위해 질화막으로 형성할 수 있다. As shown in FIG. 2A, the first hard mask pattern 101 is formed on the substrate 31. The first hard mask pattern 101 may be formed as a stacked pattern in which the first film 32 and the second film 33 are sequentially stacked. In this case, the first film 32 may be formed of a conductive film, and the second film 33 may be formed of an insulating film. For example, the first layer 32 may be formed of a polysilicon layer to act as a landing plug through a subsequent process, and the second layer 33 may provide an etching margin during the trench formation process for the subsequent buried gate. It may be formed of a nitride film to protect the first film 32 that acts as a landing plug between processes.

다음으로, 제1하드마스크패턴(101)을 식각장벽으로 기판(31)을 식각하여 소자분리를 위한 트렌치(34)를 형성한다. 이하, 설명의 편의를 위해 소자분리를 위한 트렌치(34)를 '소자분리트렌치(34)'라고 약칭하며, 소자분리트렌치(34)에 의하여 활성영역(35)이 정의된다. Next, the substrate 31 is etched using the first hard mask pattern 101 as an etch barrier to form a trench 34 for device isolation. Hereinafter, for convenience of description, the trench 34 for device isolation is referred to as an 'device isolation trench 34', and the active region 35 is defined by the device isolation trench 34.

도 2b에 도시된 바와 같이, 소자분리트렌치(34)를 매립하고 기판(31) 전면을 덮는 제1희생막(36)을 형성한다. 이때, 제1희생막(36)은 갭필특성이 우수하고 제거가 용이한 유동성절연막으로 형성하는 것이 바람직하다. 일례로, 제1희생막(36)은 스핀온카본막(Spin On Carbon, SOC)으로 형성할 수 있다. As shown in FIG. 2B, a first sacrificial layer 36 is formed to fill the device isolation trench 34 and cover the entire surface of the substrate 31. In this case, the first sacrificial film 36 is preferably formed of a flowable insulating film having excellent gap fill characteristics and easy removal. For example, the first sacrificial layer 36 may be formed of a spin on carbon (SOC).

다음으로, 제1희생막(36) 상에 매립게이트를 형성하기 위한 제2하드마스크패턴(102)을 형성한다. Next, a second hard mask pattern 102 for forming a buried gate is formed on the first sacrificial layer 36.

도 2c에 도시된 바와 같이, 제2하드마스크패턴(102)을 식각장벽으로 제1희생막(36)을 식각하여 매립게이트를 위한 트렌치(38)를 일부 형성한 다음, 연속해서 제2하드마스크패턴(102)을 식각장벽으로 제1하드마스크패턴(101) 및 기판(31)을 식각하여 나머지 트렌치(38)를 형성한다. 이후, 잔류하는 제1하드마스크패턴(101)의 제1막(32)이 랜딩플러그로 작용한다. As shown in FIG. 2C, the first sacrificial layer 36 is etched using the second hard mask pattern 102 as an etch barrier to form a portion of the trench 38 for the buried gate, and then the second hard mask is continuously formed. The first hard mask pattern 101 and the substrate 31 are etched using the pattern 102 as an etch barrier to form the remaining trenches 38. Thereafter, the first film 32 of the remaining first hard mask pattern 101 serves as a landing plug.

여기서, 소자분리트렌치(34)에 매립된 제1희생막(36) 예컨대, 스핀온카본막은 일반적으로 소자분리막을 구성하는 절연막 예컨대, 산화막보다 식각이 용이하기 때문에 제2하드마스크패턴(102)의 두께를 증가시키지 않더라도 고종횡비를 갖는 트렌치(38)를 형성할 수 있다. Here, the first sacrificial film 36 embedded in the device isolation trench 34, for example, a spin-on carbon film, is generally easier to etch than an insulating film, eg, an oxide film, that constitutes the device isolation film. Trench 38 having a high aspect ratio can be formed without increasing the thickness.

또한, 활성영역(35)의 기판(31)에 형성되는 트렌치(38)는 제2하드마스크패턴(102), 제1희생막(36) 및 제1하드마스크패턴(101)을 식각장벽으로 기판(31)을 식각하여 형성하기 때문에 제2하드마스크패턴(102)의 두께를 증가시키지 않더라도 고종횡비를 갖는 트렌치(38)를 형성할 수 있다. 특히, 제1하드마스크패턴(101)과 제2하드마스크패턴(102) 사이에 개재된 제1희생막(36)에 의하여 제2하드마스크패턴(102)의 두께를 종래기술보다 감소시킬 수도 있다. In addition, the trench 38 formed in the substrate 31 of the active region 35 may form the second hard mask pattern 102, the first sacrificial layer 36, and the first hard mask pattern 101 as an etch barrier. Since 31 is formed by etching, the trench 38 having a high aspect ratio can be formed without increasing the thickness of the second hard mask pattern 102. In particular, the thickness of the second hard mask pattern 102 may be reduced by the first sacrificial layer 36 interposed between the first hard mask pattern 101 and the second hard mask pattern 102. .

다음으로, 제2하드마스크패턴(102)을 제거한다. Next, the second hard mask pattern 102 is removed.

도 2d에 도시된 바와 같이, 매립게이트를 위한 트렌치(38)를 매립하는 제2희생막(39)을 형성한다. 제2희생막(39)은 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 제1희생막(36)과 식각선택비를 갖는 물질로 형성한다. 일례로, 제2희생막(39)은 산화막으로 형성할 수 있다. As shown in FIG. 2D, a second sacrificial film 39 filling the trench 38 for the buried gate is formed. The second sacrificial film 39 may be formed of any one selected from the group consisting of an oxide film, a nitride film, an oxynitride film, and a carbon-containing film, and may be formed of a material having an etching selectivity with the first sacrificial film 36. For example, the second sacrificial layer 39 may be formed of an oxide layer.

다음으로, 제1희생막(36)을 제거한다. 일례로, 제1희생막(36)을 스핀온카본막으로 형성한 경우에는 애싱(Ashing)공정을 통해 제거할 수 있다. Next, the first sacrificial film 36 is removed. For example, when the first sacrificial layer 36 is formed of a spin-on carbon layer, the first sacrificial layer 36 may be removed through an ashing process.

도 2e에 도시된 바와 같이, 제1희생막(36)이 제거됨에 따라 노출된 소자분리트렌치(34)를 절연물질로 매립하여 소자분리막(40)을 형성한다. 소자분리막(40)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 제2희생막(39)과 식각선택비를 갖는 물질로 형성한다. 일례로, 소자분리막(40)은 질화막으로 형성할 수 있다. As shown in FIG. 2E, as the first sacrificial layer 36 is removed, the exposed device isolation trench 34 is filled with an insulating material to form the device isolation layer 40. The device isolation layer 40 may be formed of any one selected from the group consisting of an oxide film, a nitride film, and an oxynitride film, and may be formed of a material having an etching selectivity with the second sacrificial film 39. For example, the device isolation layer 40 may be formed of a nitride film.

다음으로, 제1하드마스크패턴(101)이 노출될때까지 평탄화공정을 실시한 다음, 제2희생막(39)을 제거한다. 일례로, 제2희생막(39)을 산화막으로 형성한 경우에는 BOE(Buffered Oxide Etchant)용액 또는 불산용액(HF)을 사용하여 제거할 수 있고, 질화막으로 형성한 경우에는 인산용액을 사용하여 제거할 수 있다. 이처럼, 제2희생막(39)을 제거함에 따라 매립게이트가 형성될 트렌치(38)가 노출된다.Next, the planarization process is performed until the first hard mask pattern 101 is exposed, and then the second sacrificial film 39 is removed. For example, when the second sacrificial layer 39 is formed of an oxide layer, the second sacrificial layer 39 may be removed using a BOE (Buffered Oxide Etchant) solution or a hydrofluoric acid solution (HF). If the second sacrificial layer 39 is formed of an nitride layer, the second sacrificial layer 39 may be removed using a phosphoric acid solution. can do. As such, as the second sacrificial layer 39 is removed, the trench 38 in which the buried gate is to be formed is exposed.

도 2f에 도시된 바와 같이, 트렌치(38) 표면상에 게이트절연막(미도시)을 형성한 다음, 트렌치(38)를 일부 매립하는 게이트전극(41)을 형성한다. 게이트전극(41)은 금속성막으로 형성할 수 있다. 게이트전극(41)은 트렌치(38)를 매립하도록 금속성막을 형성한 다음에 전면식각공정(예컨대, 에치백)을 실시하는 일련의 공정과정을 통해 형성할 수 있다. As shown in FIG. 2F, a gate insulating film (not shown) is formed on the surface of the trench 38, and then a gate electrode 41 which partially fills the trench 38 is formed. The gate electrode 41 may be formed of a metallic film. The gate electrode 41 may be formed through a series of processes in which a metal film is formed to fill the trench 38 and then an entire surface etching process (eg, an etch back) is performed.

다음으로, 나머지 트렌치(38)를 매립하도록 실링막(42)을 형성한 다음, 제1하드마스크패턴(101)이 노출될때까지 평탄화공정을 실시한다. 일례로, 제1하드마스크패턴(101)의 제1막(32)을 도전막으로 형성한 경우에 평탄화공정은 제1막(32)이 노출되도록 실시할 수 있으며, 평탄화공정은 화학적기계적연마법을 사용하여 실시할 수 있다.Next, the sealing film 42 is formed to fill the remaining trench 38, and then the planarization process is performed until the first hard mask pattern 101 is exposed. For example, when the first film 32 of the first hard mask pattern 101 is formed as a conductive film, the planarization process may be performed to expose the first film 32, and the planarization process may be performed by chemical mechanical polishing. This can be done using.

상술한 본 발명의 일실시예에 따르면, 매립게이트를 위한 제2하드마스크패턴(102)의 두께를 증가시키지 않도록 고종횡비를 갖는 트렌치(38)를 형성할 수 있다. 따라서, 고종횡비를 갖는 트렌치(38)를 형성하기 위하여 제2하드마스크패턴(102)의 두께를 증가시킴에 따른 문제점을 원천적으로 방지할 수 있다.
According to one embodiment of the present invention described above, a trench 38 having a high aspect ratio may be formed so as not to increase the thickness of the second hard mask pattern 102 for the buried gate. Therefore, it is possible to fundamentally prevent the problem of increasing the thickness of the second hard mask pattern 102 to form the trench 38 having a high aspect ratio.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

31 : 기판 32 : 제1막
33 : 제2막 34 : 소자분리트렌치
35 : 활성영역 36 : 제1희생막
38 : 트렌치 39 : 제2희생막
40 : 소자분리막 41 : 게이트전극
42 : 실링막 101 : 제1하드마스크패턴
102 : 제2하드마스크패턴31 substrate 32 first film
33: second film 34: device isolation trench
35 active region 36 first sacrificial membrane
38: trench 39: second sacrificial film
40: device isolation layer 41: gate electrode
42: sealing film 101: the first hard mask pattern
102: second hard mask pattern

Claims (8)

기판을 선택적으로 식각하여 소자분리트렌치를 형성하는 단계;
상기 기판 전면을 덮도록 제1희생절연막을 형성하는 단계;
상기 제1희생절연막 상에 하드마스크패턴을 형성하는 단계;
상기 하드마스크패턴을 식각장벽으로 상기 제1희생절연막을 식각하고, 연속해서 상기 기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치를 매립하는 제2희생절연막을 형성하는 단계;
상기 제1희생절연막을 제거하여 상기 소자분리트렌치를 노출시키는 단계;
상기 소자분리트렌치를 매립하는 소자분리막을 형성하는 단계; 및
상기 제2희생절연막을 제거하여 상기 트렌치를 노출시키는 단계
를 포함하는 반도체 장치 제조방법.
Selectively etching the substrate to form a device isolation trench;
Forming a first sacrificial insulating film to cover the entire surface of the substrate;
Forming a hard mask pattern on the first sacrificial insulating film;
Etching the first sacrificial insulating layer using the hard mask pattern as an etch barrier, and subsequently etching the substrate to form a trench;
Forming a second sacrificial insulating film filling the trench;
Removing the first sacrificial insulating film to expose the device isolation trench;
Forming a device isolation film to fill the device isolation trench; And
Removing the second sacrificial insulating film to expose the trench
Semiconductor device manufacturing method comprising a.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
The method of claim 1,
And forming a gate electrode partially filling the trench.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서,
상기 소자분리트렌치를 형성하는 단계는,
상기 기판상에 도전막과 절연막이 적층된 적층패턴을 형성하는 단계; 및
상기 적층패턴을 식각장벽으로 상기 기판을 식각하는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 1,
Forming the device isolation trench,
Forming a stacked pattern in which a conductive film and an insulating film are stacked on the substrate; And
Etching the substrate using the stacked pattern as an etch barrier
Semiconductor device manufacturing method comprising a.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서,
상기 제1희생절연막은 유동성절연막으로 형성하는 반도체 장치 제조방법.
The method of claim 1,
And the first sacrificial insulating film is formed of a fluid insulating film.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 제1희생절연막은 스핀온카본막을 포함하는 반도체 장치 제조방법.
The method of claim 1,
The first sacrificial insulating film includes a spin-on carbon film.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제5항에 있어서,
상기 제1희생절연막을 제거하는 단계는,
애싱공정으로 실시하는 반도체 장치 제조방법.
The method of claim 5,
Removing the first sacrificial insulating film,
A semiconductor device manufacturing method performed by an ashing process.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 제2희생절연막은 상기 제1희생절연막과 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
The method of claim 1,
The second sacrificial insulating film is formed of a material having an etching selectivity with the first sacrificial insulating film.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제1항에 있어서,
상기 소자분리막은 상기 제2희생절연막과 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법. The method of claim 1,
The device isolation layer is formed of a material having an etching selectivity with the second sacrificial insulating film.
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Citations (2)

* Cited by examiner, † Cited by third party
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JP2002208629A (en) * 2000-11-09 2002-07-26 Toshiba Corp Semiconductor device and method for manufacturing the same
KR20060038022A (en) * 2004-10-29 2006-05-03 에스티마이크로일렉트로닉스 엔.브이. Method of forming field oxide layer in semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208629A (en) * 2000-11-09 2002-07-26 Toshiba Corp Semiconductor device and method for manufacturing the same
KR20060038022A (en) * 2004-10-29 2006-05-03 에스티마이크로일렉트로닉스 엔.브이. Method of forming field oxide layer in semiconductor device

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