JP2013098272A

JP2013098272A - Semiconductor device and method of manufacturing the same

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Publication number: JP2013098272A
Application number: JP2011238298A
Authority: JP
Inventors: Daiki Yamawaki; 大樹山脇
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2011-10-31
Filing date: 2011-10-31
Publication date: 2013-05-20

Abstract

PROBLEM TO BE SOLVED: To prevent the occurrence of degradation in a liner film constituting an STI structure when a mask nitride film is removed by etching.SOLUTION: A method of manufacturing a semiconductor device includes the step of forming an element isolation structure in a trench formed in a semiconductor substrate. The formation step of the element isolation structure includes the steps of: forming a pad oxide film on the semiconductor substrate in the trench; forming a liner film on the pad oxide film by the ALD method; and forming an SOD film on the liner film. The liner film is preferably a hafnium oxide film.

Description

本発明は半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

ＤＲＡＭ等の半導体装置の高集積化に伴い、素子構造の微細化に加えて素子分離構造についても微細化が要求されている。微細な素子分離構造を実現する手法としてＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法が提案されている。 With the high integration of semiconductor devices such as DRAMs, in addition to miniaturization of element structures, miniaturization of element isolation structures is required. An STI (Shallow Trench Isolation) method has been proposed as a technique for realizing a fine element isolation structure.

ＳＴＩ法では、通常、シリコン基板を素子間の分離に必要な深さまでエッチングしてトレンチ（素子分離溝）を形成し、このトレンチを埋設（あるいは充填）するように絶縁膜を形成した後、平坦化処理を行ないトレンチ内以外の絶縁膜を除去する（特許文献１、２）。 In the STI method, a silicon substrate is usually etched to a depth necessary for isolation between elements to form a trench (element isolation groove), an insulating film is formed so as to fill (or fill) the trench, and then flattened. Insulating films other than those in the trenches are removed (Patent Documents 1 and 2).

特開２００２−２８９６８３JP 2002-289683 A 特開２００７−２８８１３７JP2007-288137

ところで、トレンチの埋設にスピン塗布膜（ＳＯＤ：ＳｐｉｎＯｎＤｉｅｌｅｃｔｒｉｃｓ）を用いることが提案されている。ＳＯＤによるトレンチの埋設の前に、活性領域となるシリコン基板表面にマスク窒化膜が形成され、このマスク窒化膜と残りのシリコン基板表面上に酸化膜／窒化膜の積層膜を形成することが行なわれる。窒化膜はライナー膜とも呼ばれている。 Incidentally, it has been proposed to use a spin coating film (SOD: Spin On Dielectrics) for embedding the trench. Before the trench is buried by SOD, a mask nitride film is formed on the surface of the silicon substrate to be an active region, and an oxide film / nitride film laminated film is formed on the mask nitride film and the remaining silicon substrate surface. It is. The nitride film is also called a liner film.

なお、ＳＴＩ構造形成後にはマスク窒化膜を除去する必要がある。マスク窒化膜の除去は、プラズマによるドライエッチングあるいはウエットエッチングで行なわれる。しかし、ドライエッチングではプラズマによりシリコン基板がダメージを受ける問題点がある。一方、ウエットエッチングではＳＴＩ構造の肩の部分（シリコン基板と隣接したＳＴＩ構造の上端部）におけるライナー膜が過剰エッチングにより劣化するという問題がある。このような過剰エッチングに起因するライナー膜の劣化は、ライナーやられとも呼ばれている。 Note that the mask nitride film needs to be removed after the STI structure is formed. The removal of the mask nitride film is performed by dry etching or wet etching using plasma. However, dry etching has a problem that the silicon substrate is damaged by plasma. On the other hand, in the wet etching, there is a problem that the liner film at the shoulder portion of the STI structure (the upper end portion of the STI structure adjacent to the silicon substrate) deteriorates due to excessive etching. Such deterioration of the liner film due to excessive etching is also called liner burning.

このようなライナーやられは、マスク窒化膜除去後の活性領域に形成される拡散層への不純物混入の原因となったり、ポリシリコンやエピタキシャル成長により、ショートが発生する原因となったりする。 Such a liner may cause impurities to enter the diffusion layer formed in the active region after removal of the mask nitride film, or may cause a short circuit due to polysilicon or epitaxial growth.

本発明の課題は、エッチングによるマスク窒化膜除去時に、ＳＴＩ構造を構成しているライナー膜に劣化が発生することを防止することにある。 An object of the present invention is to prevent the liner film constituting the STI structure from deteriorating when the mask nitride film is removed by etching.

本発明の態様によれば、トレンチを有する半導体基板と前記トレンチ内に形成された素子分離構造とを含み、前記素子分離構造が、パッド酸化膜を介して原子層堆積法により前記トレンチ内に形成されたライナー膜と、前記ライナー上に形成されたスピン塗布膜と、を有する半導体装置が提供される。 According to an aspect of the present invention, a semiconductor substrate having a trench and an element isolation structure formed in the trench are formed, and the element isolation structure is formed in the trench by an atomic layer deposition method through a pad oxide film. Provided is a semiconductor device having a liner film and a spin coating film formed on the liner.

本発明の別の態様によれば、半導体基板にトレンチを形成する工程と、前記トレンチ内に素子分離構造を形成する工程と、を含み、前記素子分離構造を形成する工程が、前記トレンチ内の前記半導体基板上にパッド酸化膜を形成する工程と、前記パッド酸化膜上に原子層堆積法によりライナー膜を形成する工程と、前記ライナー膜上にスピン塗布膜を形成する工程と、を含む半導体装置の製造方法が提供される。 According to another aspect of the present invention, the method includes: forming a trench in a semiconductor substrate; and forming an element isolation structure in the trench. A semiconductor comprising: a step of forming a pad oxide film on the semiconductor substrate; a step of forming a liner film on the pad oxide film by an atomic layer deposition method; and a step of forming a spin coating film on the liner film. A method of manufacturing a device is provided.

上記のいずれの態様においても、ライナー膜の好ましい例として酸化ハフニウム膜が挙げられる。 In any of the above embodiments, a preferred example of the liner film is a hafnium oxide film.

本発明によれば、ウエットエッチングによるマスク窒化膜除去時に、ＳＴＩ構造を構成しているライナー膜に、過剰エッチングに起因する劣化が発生することを防止することができる。それゆえ、マスク窒化膜除去後に形成される拡散層においてライナー膜の劣化に起因する異常が発生することを防止することができる。これにより、ライナーやられに起因する欠陥の無い半導体装置を提供することができる。 According to the present invention, when the mask nitride film is removed by wet etching, the liner film constituting the STI structure can be prevented from being deteriorated due to excessive etching. Therefore, it is possible to prevent the occurrence of abnormality due to the deterioration of the liner film in the diffusion layer formed after removing the mask nitride film. Thereby, it is possible to provide a semiconductor device free from defects due to liner burning.

本発明による半導体装置の第１の実施形態として、半導体メモリについて、活性領域と分離部となるべき領域を含むセル領域の一部を示した平面図である。1 is a plan view showing a part of a cell region including a region to be an active region and a separation portion in a semiconductor memory as a first embodiment of a semiconductor device according to the present invention; 本発明に係る半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 3 is a cross-sectional view showing the manufacturing process of the semiconductor memory according to the present invention along the A-A ′ line (FIG. A) in FIG. 1 and the B-B ′ line (FIG. B) in FIG. 1. 図２に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 3 is a cross-sectional view showing the manufacturing process of the semiconductor memory subsequent to FIG. 2 along the line A-A ′ (FIG. A) in FIG. 1 and the line B-B ′ in FIG. 1 (FIG. B). 図３に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 4 is a cross-sectional view illustrating the manufacturing process of the semiconductor memory subsequent to FIG. 3, taken along line A-A ′ (FIG. A) in FIG. 1 and line B-B ′ (FIG. B) in FIG. 1. 図４に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 5 is a cross-sectional view illustrating the manufacturing process of the semiconductor memory subsequent to FIG. 4, taken along line A-A ′ (FIG. A) in FIG. 1 and line B-B ′ (FIG. B) in FIG. 1. 図５に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 6 is a cross-sectional view illustrating the manufacturing process of the semiconductor memory subsequent to FIG. 5, taken along line A-A ′ (FIG. A) in FIG. 1 and line B-B ′ (FIG. B) in FIG. 1. 図６に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。7 is a cross-sectional view showing the manufacturing process of the semiconductor memory subsequent to FIG. 6, taken along line A-A ′ in FIG. 1 (FIG. A) and line B-B ′ in FIG. 1 (FIG. B). 図７に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 8 is a cross-sectional view showing the manufacturing process of the semiconductor memory subsequent to FIG. 7, taken along line A-A ′ in FIG. 1 (FIG. A) and line B-B ′ in FIG. 1 (FIG. B). 図８に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 9 is a cross-sectional view illustrating the manufacturing process of the semiconductor memory subsequent to FIG. 8, taken along line A-A ′ in FIG. 1 (FIG. A) and line B-B ′ in FIG. 1 (FIG. B). 図１に示したセル領域と同じ部分に、埋め込みゲートとなるべき部分が形成されることを想定した平面図である。FIG. 2 is a plan view assuming that a portion to be a buried gate is formed in the same portion as the cell region shown in FIG. 1. 図９に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 10 is a cross-sectional view showing the manufacturing process of the semiconductor memory subsequent to FIG. 9, taken along line A-A ′ in FIG. 1 (FIG. A) and line B-B ′ in FIG. 1 (FIG. B). 図１１に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 12 is a cross-sectional view illustrating the manufacturing process of the semiconductor memory subsequent to FIG. 11, taken along line A-A ′ in FIG. 1 (FIG. A) and line B-B ′ in FIG. 1 (FIG. B). 図１２に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 13 is a cross-sectional view showing the manufacturing process of the semiconductor memory subsequent to FIG. 12, taken along line A-A ′ in FIG. 1 (FIG. A) and line B-B ′ in FIG. 1 (FIG. B). 図１３に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 14 is a cross-sectional view showing the manufacturing process of the semiconductor memory subsequent to FIG. 13, taken along line A-A ′ in FIG. 1 (FIG. A) and line B-B ′ in FIG. 1 (FIG. B). 図１４に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 15 is a cross-sectional view illustrating the manufacturing process of the semiconductor memory subsequent to FIG. 14, taken along line A-A ′ in FIG. 1 (FIG. A) and line B-B ′ in FIG. 1 (FIG. B). 図１５に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 16 is a cross-sectional view illustrating the manufacturing process of the semiconductor memory subsequent to FIG. 15, taken along line A-A ′ in FIG. 1 (FIG. A) and line B-B ′ in FIG. 1 (FIG. B). 図１０に示したセル領域と同じ部分に、ビットコンタクト開口となるべき部分が形成されることを想定した平面図である。FIG. 11 is a plan view assuming that a portion to be a bit contact opening is formed in the same portion as the cell region shown in FIG. 10. 図１６に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 17 is a cross-sectional view illustrating the manufacturing process of the semiconductor memory subsequent to FIG. 16, taken along line A-A ′ in FIG. 1 (FIG. A) and line B-B ′ in FIG. 1 (FIG. B). 図１８に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 19 is a cross-sectional view showing the manufacturing process of the semiconductor memory subsequent to FIG. 18, taken along line A-A ′ in FIG. 1 (FIG. A) and line B-B ′ in FIG. 1 (FIG. B). 図１９に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。FIG. 20 is a cross-sectional view showing the manufacturing process of the semiconductor memory subsequent to FIG. 19, taken along line A-A ′ in FIG. 1 (FIG. A) and line B-B ′ in FIG. 1 (FIG. B). 図２０の工程終了後のセル領域表面を、図１７に示したセル領域と同じ領域について平面図で示す。The cell region surface after the process of FIG. 20 is shown in plan view with respect to the same region as the cell region shown in FIG.

以下、本発明の第１の実施形態について図面を参照しながら説明する。 Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.

図１は、本発明による半導体装置の第１の実施形態として、ＤＲＡＭ等の半導体メモリについて、活性領域と分離部となるべき領域を含むセル領域の一部を平面図で示している。セル領域は、互いに平行に延在する複数の活性領域１０１を含み、分離部１０２で分離される。 FIG. 1 is a plan view showing a part of a cell region including a region to be an isolation region and an active region in a semiconductor memory such as a DRAM as a first embodiment of a semiconductor device according to the present invention. The cell region includes a plurality of active regions 101 extending in parallel with each other, and is separated by a separation unit 102.

図２以降では、本発明の第１の実施形態に係る半導体装置（半導体メモリ）の製造方法を、図１のＡ−Ａ’線断面（図ａ）及びＢ−Ｂ’線断面（図ｂ）について説明するものとする。 2 and the subsequent drawings, the method for manufacturing the semiconductor device (semiconductor memory) according to the first embodiment of the present invention is illustrated in the AA ′ line cross section (FIG. A) and the BB ′ line cross section (FIG. B) in FIG. Shall be described.

まず、マスク層として、シリコン基板（Ｓｉ基板）１上にシリコン酸化膜（ＳｉＯ_２膜）２及びマスク窒化膜（ＳｉＮ）３を順に形成する。次に、トレンチ（素子分離溝）Ｔを形成しようとする領域（図１の分離部１０２）上のマスク窒化膜３が露出するようにレジストパターン（不図示）を形成する。このレジストパターンをマスクとして分離部１０２領域のシリコン基板１表面が露出するまでマスク窒化膜３及びシリコン酸化膜２を順にエッチングする。レジストパターンを除去した後、マスク窒化膜３をマスクとして、露出しているシリコン基板１表面をドライエッチングして基板平面から所定深さのトレンチ（素子分離溝）Ｔを形成する（図２（ａ））。 First, as a mask layer, a silicon oxide film (SiO ₂ film) 2 and a mask nitride film (SiN) 3 are sequentially formed on a silicon substrate (Si substrate) 1. Next, a resist pattern (not shown) is formed so that the mask nitride film 3 on the region (isolation portion 102 in FIG. 1) where the trench (element isolation trench) T is to be formed is exposed. Using this resist pattern as a mask, the mask nitride film 3 and the silicon oxide film 2 are sequentially etched until the surface of the silicon substrate 1 in the region of the separation portion 102 is exposed. After removing the resist pattern, the exposed surface of the silicon substrate 1 is dry-etched using the mask nitride film 3 as a mask to form a trench (element isolation groove) T having a predetermined depth from the substrate plane (FIG. 2A). )).

次に、図３を参照して、マスク窒化膜３を含む基板主面の全体にパッド酸化膜４を形成する。このパッド酸化膜４としてはシリコン酸化膜（ＳｉＯ_２）を用いることができる。続いて、基板主面の全体、すなわちパッド酸化膜４上に、酸化ハフニウム膜５をライナー膜として形成する。酸化ハフニウム膜５は、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により堆積、形成することで、後述するマスク窒化膜３除去時のウエットエッチングに起因するライナー膜やられを防止することができる。 Next, referring to FIG. 3, pad oxide film 4 is formed on the entire substrate main surface including mask nitride film 3. As the pad oxide film 4, a silicon oxide film (SiO ₂ ) can be used. Subsequently, a hafnium oxide film 5 is formed as a liner film on the entire main surface of the substrate, that is, on the pad oxide film 4. By depositing and forming the hafnium oxide film 5 by atomic layer deposition (ALD) method, it is possible to prevent the liner film from being damaged due to wet etching when removing the mask nitride film 3 described later.

次に、図４を参照して、基板主面の全体、すなわち酸化ハフニウム膜５上に、トレンチ（素子分離溝）Ｔが充填されるように、絶縁膜としてＳＯＤ膜６を形成する。 Next, referring to FIG. 4, SOD film 6 is formed as an insulating film so as to fill trench (element isolation trench) T over the entire main surface of the substrate, that is, hafnium oxide film 5.

次に、図５を参照して、マスク窒化膜３をストッパーとして、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法により、マスク窒化膜３上に形成されているＳＯＤ膜６、酸化ハフニウム膜５、パッド酸化膜４を研磨除去してマスク窒化膜３が露出するまで、基板主面の平坦化を行う。 Next, referring to FIG. 5, SOD film 6 and hafnium oxide film formed on mask nitride film 3 by chemical mechanical polishing (CMP) method using mask nitride film 3 as a stopper. 5. The main surface of the substrate is flattened until the pad oxide film 4 is removed by polishing and the mask nitride film 3 is exposed.

次に、図６を参照して、ウエットエッチングにより、上面が露出したＳＯＤ膜６とパッド酸化膜４をシリコン基板１の表面位置まで除去する。ウエットエッチングにより、ＳＯＤ膜６に加えて、マスク窒化膜３と酸化ハフニウム膜５との間のパッド酸化膜４の一部も露出端からエッチングされる。 Next, referring to FIG. 6, the SOD film 6 and the pad oxide film 4 whose upper surfaces are exposed are removed to the surface position of the silicon substrate 1 by wet etching. In addition to the SOD film 6, part of the pad oxide film 4 between the mask nitride film 3 and the hafnium oxide film 5 is also etched from the exposed end by wet etching.

次に、図７を参照して、シリコン基板１の表面から上方に突き出している酸化ハフニウム膜５を、塩素含有プラズマを用いた等方性エッチングにより除去してシリコン基板１の表面の位置と概略同等になるようにする。これにより、トレンチ分離（ＳＴＩ）構造が実現される。トレンチ内に形成された、パッド酸化膜４、酸化ハフニウム膜５、ＳＯＤ膜６からなるＳＴＩ構造は、素子分離構造とも呼ばれる。 Next, referring to FIG. 7, the hafnium oxide film 5 protruding upward from the surface of the silicon substrate 1 is removed by isotropic etching using chlorine-containing plasma, and the position and outline of the surface of the silicon substrate 1 are schematically shown. Try to be equivalent. Thereby, a trench isolation (STI) structure is realized. The STI structure made of the pad oxide film 4, the hafnium oxide film 5, and the SOD film 6 formed in the trench is also called an element isolation structure.

続いて、図８を参照して、ウエットエッチングにより、マスク窒化膜３とその下側のシリコン酸化膜２を除去し、ＳＴＩ構造の表面をシリコン基板１の表面の高さ位置と概略同等になるようにする。ウエットエッチング液は燐酸が好ましい。なお、マスク窒化膜３のウエットエッチング時、酸化ハフニウム膜５はエッチングされない。すなわち、前述したように、酸化ハフニウム膜５は、ＡＬＤ法によって堆積、形成されていることにより、マスク窒化膜３のウエットエッチング時の過剰エッチング耐性が強く、ウエットエッチングに起因する劣化、つまりライナー膜やられを防止することができる。 Subsequently, referring to FIG. 8, the mask nitride film 3 and the silicon oxide film 2 below the mask nitride film 3 are removed by wet etching, so that the surface of the STI structure becomes substantially equal to the height position of the surface of the silicon substrate 1. Like that. The wet etchant is preferably phosphoric acid. Note that the hafnium oxide film 5 is not etched during the wet etching of the mask nitride film 3. That is, as described above, since the hafnium oxide film 5 is deposited and formed by the ALD method, the mask nitride film 3 has high resistance to excessive etching at the time of wet etching. It is possible to prevent being beaten.

次に、図９を参照して、シリコン基板１の表面が露出した後に熱酸化を行い、シリコン基板１表面にシリコン酸化膜９を形成する。そして、活性領域には、リン注入によりソース、ドレイン用の低濃度Ｎ型不純物拡散層１０を形成する。 Next, referring to FIG. 9, thermal oxidation is performed after the surface of silicon substrate 1 is exposed to form silicon oxide film 9 on the surface of silicon substrate 1. In the active region, a low concentration N-type impurity diffusion layer 10 for source and drain is formed by phosphorus implantation.

図１０は、図１に示したセル領域と同じ部分に、埋め込みゲートとなるべき部分が形成されることを想定した平面図である。つまり、このセル領域は、図１に示したセル領域と同じ領域である。 FIG. 10 is a plan view assuming that a portion to be a buried gate is formed in the same portion as the cell region shown in FIG. That is, this cell region is the same region as the cell region shown in FIG.

図１１以降でも、本発明の第１の実施形態に係る半導体装置（半導体メモリ）の製造方法を、図１０のＡ−Ａ’線断面（図ａ）及びＢ−Ｂ’線断面（図ｂ）について説明するものとする。 11 and the subsequent drawings, the method for manufacturing the semiconductor device (semiconductor memory) according to the first embodiment of the present invention is taken along the line AA ′ (FIG. A) and the line BB ′ (FIG. B) in FIG. Shall be described.

図１１において、図９のシリコン酸化膜９上にマスク用のシリコン窒化膜１１及びカーボン膜（あるいはアモルファス・カーボン膜）１２を順次成膜した後、ゲート電極溝（トレンチ）のパターンにパターンニングする（図１１（ｂ））。 In FIG. 11, a mask silicon nitride film 11 and a carbon film (or amorphous carbon film) 12 are sequentially formed on the silicon oxide film 9 of FIG. 9, and then patterned into a gate electrode trench (trench) pattern. (FIG. 11 (b)).

次に、図１２では、ドライエッチングによってシリコン基板１をエッチングし、ゲート電極溝（トレンチ）１３を形成する。図１２（ａ）に示されるように、シリコン基板１表面をＳＴＩ部よりも深くエッチングする。 Next, in FIG. 12, the silicon substrate 1 is etched by dry etching to form a gate electrode groove (trench) 13. As shown in FIG. 12A, the surface of the silicon substrate 1 is etched deeper than the STI portion.

次に、図１３を参照して、図１２に示される基板主面全体にゲート絶縁膜１４を形成し、続いて、窒化チタン（ＴｉＮ）膜１５とタングステン（Ｗ）膜１６を順次堆積、形成する。 Next, referring to FIG. 13, a gate insulating film 14 is formed on the entire main surface of the substrate shown in FIG. 12, and then a titanium nitride (TiN) film 15 and a tungsten (W) film 16 are sequentially deposited and formed. To do.

図１４では、エッチバックを行い、ゲート電極溝１３の底部となる部分に窒化チタン膜１５とタングステン膜１６を残存させる。これにより、ゲート電極（埋込みワード線）が形成される。 In FIG. 14, etch back is performed to leave the titanium nitride film 15 and the tungsten film 16 at the bottom portion of the gate electrode trench 13. Thereby, a gate electrode (buried word line) is formed.

図１５では、図１４の工程で残存したタングステン膜１６及びゲート電極溝１３の内壁を覆うようにライナー窒化膜１７を形成した後、全域にＳＯＤ膜１８を堆積させる。次の図１６で説明するように、ゲート電極溝１３内のＳＯＤ膜１８は埋込み絶縁膜となる。 In FIG. 15, a liner nitride film 17 is formed so as to cover the tungsten film 16 remaining in the step of FIG. 14 and the inner wall of the gate electrode trench 13, and then an SOD film 18 is deposited over the entire area. As will be described with reference to FIG. 16, the SOD film 18 in the gate electrode trench 13 becomes a buried insulating film.

図１５の素子表面にＣＭＰを行なってライナー窒化膜１７が露出するまで表面を平坦化した後、エッチングによりマスク用のシリコン窒化膜１１及びＳＯＤ膜（以降では埋込み絶縁膜と呼ぶ）１８’とライナー窒化膜１７の一部を除去し、埋込み絶縁膜１８’の表面がシリコン基板１の表面と概略同程度の高さになるようにする。 15, the surface of the device is flattened until the liner nitride film 17 is exposed. Then, the silicon nitride film 11 for mask and the SOD film (hereinafter referred to as a buried insulating film) 18 ′ and the liner are etched. A part of the nitride film 17 is removed so that the surface of the buried insulating film 18 ′ is approximately as high as the surface of the silicon substrate 1.

図１７は、図１０に示したセル領域と同じ部分に、ビットコンタクト開口となるべき部分が形成されることを想定した平面図である。つまり、このセル領域は、図１０に示したセル領域と同じ領域である。 FIG. 17 is a plan view assuming that a portion to be a bit contact opening is formed in the same portion as the cell region shown in FIG. That is, this cell region is the same region as the cell region shown in FIG.

図１６の工程に続いて、図１８（ａ）に示すように、図１６の基板主面上に第１層間絶縁膜２０を形成した後、パターニング、エッチングを経て、図１８（ｂ）に示すように、第１層間絶縁膜２０の一部を除去しビットコンタクト開口２１を形成する。そして、このビットコンタクト開口２１に対応するシリコン基板１表面は、Ｎ型不純物拡散層とされる。 Following the step of FIG. 16, as shown in FIG. 18A, the first interlayer insulating film 20 is formed on the main surface of the substrate of FIG. 16, followed by patterning and etching, as shown in FIG. 18B. As described above, a part of the first interlayer insulating film 20 is removed to form the bit contact opening 21. The surface of the silicon substrate 1 corresponding to the bit contact opening 21 is an N-type impurity diffusion layer.

続いて、図１９に移行し、基板主面全体にＮ型の不純物（リン等）を含有したポリシリコン膜２２、タングステン膜２３、シリコン窒化膜２４を順次堆積、形成する。 Subsequently, proceeding to FIG. 19, a polysilicon film 22, a tungsten film 23, and a silicon nitride film 24 containing an N-type impurity (such as phosphorus) are sequentially deposited and formed on the entire main surface of the substrate.

図２０では、図１９で形成したポリシリコン膜２２、タングステン膜２３、シリコン窒化膜２４の積層膜をライン形状にパターニングし、エッチングしてビット線２５を形成する。 In FIG. 20, the laminated film of the polysilicon film 22, the tungsten film 23, and the silicon nitride film 24 formed in FIG. 19 is patterned into a line shape and etched to form the bit line 25.

図２１は、図２０の工程終了後のセル領域表面を平面図で示す。このセル領域は、図１７に示したセル領域と同じ領域である。 FIG. 21 is a plan view showing the surface of the cell region after the process of FIG. This cell region is the same region as the cell region shown in FIG.

以上のようにして、半導体メモリのセル部分が作製される。 As described above, the cell portion of the semiconductor memory is manufactured.

上記実施形態によれば、ＳＴＩ構造を構成しているライナー膜を、ＡＬＤ法により形成した酸化ハフニウム膜としたことにより、ウエットエッチングによるマスク窒化膜除去時に、酸化ハフニウム膜に、過剰エッチングに起因する劣化が発生することを防止することができる。それゆえ、マスク窒化膜除去後に活性領域に形成される拡散層においてライナー膜の劣化に起因する異常が発生することを防止することができる。これにより、ライナーやられに起因する欠陥の無い半導体装置を提供することができる。 According to the above embodiment, the liner film constituting the STI structure is the hafnium oxide film formed by the ALD method, so that the hafnium oxide film is caused by excessive etching when the mask nitride film is removed by wet etching. Deterioration can be prevented from occurring. Therefore, it is possible to prevent the occurrence of abnormality due to the deterioration of the liner film in the diffusion layer formed in the active region after removing the mask nitride film. Thereby, it is possible to provide a semiconductor device free from defects due to liner burning.

以上、本発明をその好ましい実施形態について説明したが、本発明は上記実施形態に限定されるものではない。例えば、トレンチ内に形成されるライナー膜としての酸化ハフニウム膜に代えて、酸化アルミニウムあるいは酸化ジルコニウムをＡＬＤ法により形成しても良い。 As mentioned above, although this invention was demonstrated about the preferable embodiment, this invention is not limited to the said embodiment. For example, instead of a hafnium oxide film as a liner film formed in a trench, aluminum oxide or zirconium oxide may be formed by the ALD method.

本発明は、ＳＴＩ構造を備えた半導体装置全般に適用可能であるが、特に６０ｎｍ世代以降の半導体装置においてその効果を発揮する。 The present invention can be applied to all semiconductor devices having an STI structure, but the effect is exhibited particularly in a semiconductor device of the 60 nm generation or later.

１シリコン基板
４パッド酸化膜
５酸化ハフニウム膜
６ＳＯＤ膜
９シリコン酸化膜
１１シリコン窒化膜
１２カーボン膜
１３ゲート電極溝
１４ゲート絶縁膜
１５窒化チタン膜
１６タングステン膜
１７ライナー窒化膜
１８ＳＯＤ膜
２０第１層間絶縁膜
２１ビットコンタクト開口
２２ポリシリコン膜
２３タングステン膜
２４シリコン窒化膜 DESCRIPTION OF SYMBOLS 1 Silicon substrate 4 Pad oxide film 5 Hafnium oxide film 6 SOD film 9 Silicon oxide film 11 Silicon nitride film 12 Carbon film 13 Gate electrode groove 14 Gate insulating film 15 Titanium nitride film 16 Tungsten film 17 Liner nitride film 18 SOD film 20 1st Interlayer insulating film 21 Bit contact opening 22 Polysilicon film 23 Tungsten film 24 Silicon nitride film

Claims

A semiconductor substrate having a trench;
An element isolation structure formed in the trench;
Including
The element isolation structure includes a liner film formed in the trench by an atomic layer deposition method through a pad oxide film,
A spin coating film formed on the liner;
A semiconductor device comprising:

The semiconductor device according to claim 1, wherein the liner film is one of hafnium oxide, aluminum oxide, and zirconium oxide.

Forming a trench in a semiconductor substrate;
Forming an element isolation structure in the trench;
Including
The step of forming the element isolation structure includes:
Forming a pad oxide film on the semiconductor substrate in the trench;
Forming a liner film by atomic layer deposition on the pad oxide film;
Forming a spin coating film on the liner film;
A method for manufacturing a semiconductor device, comprising:

4. The method of manufacturing a semiconductor device according to claim 3, wherein the liner film is one of hafnium oxide, aluminum oxide, and zirconium oxide.

Before forming the trench in the semiconductor substrate, including a step of sequentially laminating a silicon oxide film and a mask nitride film on the main surface of the semiconductor substrate,
After the step of forming the element isolation structure, the step of removing the silicon oxide film formed on the semiconductor substrate other than the element isolation structure portion, the nitride film for the mask by wet etching,
5. The method of manufacturing a semiconductor device according to claim 3, wherein phosphoric acid is used for the wet etching.