KR101672053B1 - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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KR101672053B1
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야스끼 다까따
가오리 스미또모
히로시 호리베
히데유끼 아라까와
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

와이어 본딩의 스티치 본딩에서 그 접합 강도를 확보하여 접합 신뢰성의 향상을 도모한다. 와이어 본딩의 스티치 본딩(2nd 본딩)에서 캐필러리(6e)의 높이 제어를 행함으로써, 스티치부(5a)에서 그 두께 제어를 행하는 것이 가능하게 되어, 그 접합 강도를 확보하여 접합 신뢰성의 향상을 도모할 수 있다. 또한, 스티치부(5a)에서, 두께 부분(5e)을 갖고 있음과 함께, 이 두께 부분(5e)의 하부에 와이어(5)와 이너 리드(2a)의 접합 영역(5b)의 일부(α부)가 형성된 것에 의해, 스티치부(5a)의 두께와 접합 영역(5b)을 충분히 확보할 수 있다.

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 기술 및 반도체 장치에 관한 것으로, 특히,와이어 본딩 공정에서의 와이어의 접합 강도의 향상화에 적용하기에 유효한 기술에 관한 것이다.
와이어 본딩에서, 와이어를 리드의 표면에 웨지 본딩할 때에, 선단의 엣지의 주위에 곡면 형상의 제1 압하면과 그 주위에 고리 형상으로 형성된 제2 압하면을 구비한 캐필러리를 이용하여, 더욱 압하량을 크게 하여 캐필러리에 편평부를 형성하여 리드 표면에의 접합력을 강하게 하는 기술이, 예를 들면, 일본 특허 공개 제2000-91372호 공보(특허 문헌 1)에 기재되어 있다.
[특허 문헌 1] 일본 특허 공개 제2000-91372호 공보
반도체 칩의 전극 패드와 리드 프레임의 이너 리드를 금속제의 와이어에 의해 전기적으로 접속하는 와이어 본딩에서, 그 와이어의 재료로서는, 주로 금이 이용되고 있다. 그러나, 최근 금의 가격 급등에 의해, 금을 대신하는 재료가 요구되고 있어, 금보다 저가격인 와이어의 재료로서, 구리가 알려져 있다.
와이어 본딩에서의 동선의 적용에 대해서는, 코스트의 저감화뿐만 아니라, 금선보다 전기 전도율이 높고 전기 특성면에서도 우수한 것이 이유이다.
와이어 본딩의 리드측(2nd측)의 본딩인 스티치 본딩에서는, 온도, 하중, 초음파에 의해 접합이 행해지지만, 그 때, 도 16의 비교예에 도시한 바와 같이, 접합과 병용하여 기계적인 진폭 동작 S를 부여하여 스티치 접합을 보완하고 있다.
본원 발명자는 상기 스티치 본딩에 대해서 검토를 행하였다.
스티치 본딩에서는, 와이어가 리드에 착지한 후, 그 장소에서 와이어에의 하중의 부여(이 동작을 이후, 하중 제어라고도 함)만을 행하고 있다. 즉, 스티치 본딩에서는, 캐필러리의 안내에 의해서 와이어가 리드에 착지한 후, 캐필러리는 그 장소에 멈추고, 와이어에 대해 미리 설정된 소정의 하중과 초음파를 부여하여 접합을 행하고 있다.
따라서, 와이어가 금 등의 유연한 재료의 경우에는, 스티치 본딩에서의 접합 마진을 크게 취할 수 있어, 접합 강도를 충분히 확보하는 것이 가능하지만, 금은, 코스트가 높다고 하는 문제가 있다.
한편, 동선을 이용한 경우에는, 동선은 금선보다 산화되기 쉬워, 표면의 산화 피막을 파괴해야만 하므로, 동선에 비교적 큰 하중이나 초음파를 부여할 필요가 있다. 또한, 금선에 비해 딱딱한 재질의 동선은, 금선에 비해 접합력이 약하여, 원래 접합 마진이 적다. 따라서, 충분한 접합 강도를 얻기 위해, 비교적 큰 하중이나 초음파와 상기 기계적인 진폭 동작 S를 부여하면, 도 16에 도시한 바와 같이, 스티치부(20)의 두께가 지나치게 얇아져 와이어 끊김이 발생한다고 하는 문제가 일어난다.
또한, 상기 특허 문헌 1(일본 특허 공개 제2000-91372호 공보)에는, 스티치 본딩 시의 와이어 접합부의 와이어의 높이 제어(두께 제어)에 대한 기재는 없고, 상기 특허 문헌 1에 기재된 와이어 본딩 기술을 이용하여도, 스티치 본딩 시의 와이어 접합부의 와이어의 높이 제어(두께 제어)를 행할 수는 없다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 그 목적은, 스티치 본딩의 접합 강도를 확보하여 그 접합 신뢰성의 향상을 도모할 수 있는 기술을 제공하는 데에 있다.
또한, 본 발명의 다른 목적은, 와이어 본딩의 코스트의 저감화를 도모할 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
대표적인 실시 형태에 따른 반도체 장치의 제조 방법은, (a) 반도체 칩이 탑재되는 칩 탑재부와 상기 칩 탑재부의 주위에 배치된 복수의 리드를 구비한 리드 프레임을 준비하는 공정과, (b) 상기 리드 프레임의 상기 칩 탑재부에 상기 반도체 칩을 탑재하는 공정과, (c) 상기 반도체 칩의 전극 패드와 상기 전극 패드에 대응하는 상기 리드를, 캐필러리의 안내에 의해서 와이어로 접속하는 공정을 갖고, 상기 (c) 공정은, 상기 와이어를 상기 리드에 접속할 때에, 상기 와이어가 상기 리드에 접촉하는 제1 지점으로부터 상기 캐필러리가 상기 리드에 접촉하는 제2 지점까지의 사이, 상기 캐필러리가 상기 와이어를 단계적으로 압압하도록 상기 캐필러리의 높이를 제어하는 높이 제어 공정을 포함하는 것이다.
또한, 대표적인 실시 형태에 따른 다른 반도체 장치의 제조 방법은, (a) 반도체 칩이 탑재되는 칩 탑재부와 상기 칩 탑재부의 주위에 배치된 복수의 본딩 리드를 구비한 배선 기판을 준비하는 공정과, (b) 상기 배선 기판의 상기 칩 탑재부에 상기 반도체 칩을 탑재하는 공정과, (c) 상기 반도체 칩의 전극 패드와 상기 전극 패드에 대응하는 상기 본딩 리드를, 캐필러리의 안내에 의해서 와이어로 접속하는 공정을 갖고, 상기 (c) 공정은, 상기 와이어를 상기 본딩 리드에 접속할 때에, 상기 와이어가 상기 본딩 리드에 접촉하는 제1 지점으로부터 상기 캐필러리가 상기 본딩 리드에 접촉하는 제2 지점까지의 사이, 상기 캐필러리가 상기 와이어를 단계적으로 압압하도록 상기 캐필러리의 높이를 제어하는 높이 제어 공정을 포함하는 것이다.
또한, 대표적인 실시 형태에 따른 다른 반도체 장치의 제조 방법은, (a) 반도체 칩이 탑재되는 칩 탑재부와 상기 칩 탑재부의 주위에 배치된 복수의 리드를 구비한 리드 프레임을 준비하는 공정과, (b) 상기 리드 프레임의 상기 칩 탑재부에 상기 반도체 칩을 탑재하는 공정과, (c) 상기 반도체 칩의 전극 패드와 상기 전극 패드에 대응하는 상기 리드를, 캐필러리의 안내에 의해서 와이어로 접속하는 공정을 갖고, 상기 (c) 공정은, 상기 와이어를 상기 리드에 접속할 때에, 상기 와이어가 상기 리드에 접촉하는 제1 지점으로부터 상기 캐필러리가 상기 리드에 접촉하는 제2 지점까지의 사이, 상기 캐필러리가 상기 와이어를 단계적으로 압압하도록 상기 캐필러리의 높이를 제어하는 높이 제어 공정과, 상기 높이 제어 공정 후, 상기 캐필러리로부터 상기 와이어에 하중을 부여하는 하중 제어 공정을 포함하고, 상기 높이 제어 공정에서는 상기 와이어에 대해 제1 초음파를 인가하고, 상기 하중 제어 공정에서는 상기 와이어에 대해 상기 제1 초음파보다 큰 제2 초음파를 인가하는 것이다.
또한, 대표적인 실시 형태에 따른 반도체 장치는, 캐필러리를 이용하여 와이어 본딩이 행해져 조립된 반도체 장치이며, 반도체 칩이 탑재된 칩 탑재부와, 상기 칩 탑재부의 주위에 배치된 복수의 리드와, 상기 반도체 칩에 형성된 복수의 전극 패드와 상기 복수의 전극 패드 각각에 대응하는 상기 복수의 리드를 전기적으로 접속하는 복수의 와이어를 갖고, 상기 복수의 와이어의 상기 복수의 리드 각각과의 와이어 접합부에서, 상기 캐필러리의 페이스면과 네크 측면의 각각의 연장선의 교점의 수직 방향의 높이보다도 두께가 두꺼운 두께 부분을 갖고 있고, 상기 두께 부분의 하부에 상기 와이어와 상기 리드와의 접합 영역이 형성되어 있는 것이다.
또한, 대표적인 실시 형태에 따른 다른 반도체 장치는, 캐필러리를 이용하여 와이어 본딩이 행해져 조립된 반도체 장치이며, 반도체 칩이 탑재된 칩 탑재부와, 상기 칩 탑재부의 주위에 배치된 복수의 리드와, 상기 반도체 칩에 형성된 복수의 전극 패드와 상기 복수의 전극 패드 각각에 대응하는 상기 복수의 리드를 전기적으로 접속하는 복수의 와이어를 갖고, 상기 복수의 와이어의 상기 복수의 리드 각각과의 와이어 접합부에서, 제1 크기의 제1 초음파가 인가되어 형성된 제1 접합 영역과, 상기 제1 크기보다 큰 제2 크기의 제2 초음파가 인가되어 형성된 제2 접합 영역을 갖는 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
와이어 본딩의 스티치 본딩에서 충분한 접합 강도를 확보하여 스티치 본딩의 접합 신뢰성의 향상을 도모할 수 있다.
와이어 본딩에서 동선을 채용하는 것이 가능하게 되므로, 와이어 본딩의 코스트의 저감화를 도모할 수 있다.
도 1은 본 발명의 실시 형태 1의 반도체 장치의 구조의 일례를 나타내는 평면도.
도 2는 도 1에 도시한 A-A선을 따라서 절단한 구조를 도시하는 단면도.
도 3은 도 1에 도시한 반도체 장치의 조립 수순의 일례를 나타내는 제조 플로우도.
도 4는 도 1에 도시한 반도체 장치의 조립에 이용되는 리드 프레임의 구조의 일례를 나타내는 확대 부분 평면도.
도 5는 도 1에 도시한 반도체 장치의 조립의 다이 본딩 후의 구조의 일례를 나타내는 부분 단면도.
도 6은 도 1에 도시한 반도체 장치의 조립의 와이어 본딩 후의 구조의 일례를 나타내는 부분 단면도.
도 7은 도 1에 도시한 반도체 장치의 조립의 와이어 본딩 공정에 의해 이용되는 와이어 본더의 주요부의 구조의 일례를 나타내는 구성 블록도.
도 8은 도 7에 도시한 와이어 본더를 이용한 와이어 본딩에서의 루핑까지의 수순의 일례를 나타내는 사시도.
도 9는 도 7에 도시한 와이어 본더를 이용한 와이어 본딩에서의 스티치 본딩 이후의 수순의 일례를 나타내는 사시도.
도 10은 도 7에 도시한 와이어 본더를 이용한 와이어 본딩에서의 1st 본드로부터 2nd 본드까지의 캐필러리의 궤적의 일례를 나타내는 동작도.
도 11은 도 7에 도시한 와이어 본더에 의한 와이어 본딩에서의 캐필러리의 높이 위치와 하중과 초음파의 제어 상황의 일례를 나타내는 제어도.
도 12는 도 7에 도시한 와이어 본더에 의한 스티치 본딩 시의 착지 검지 시와 높이 제어 시의 구조의 일례를 나타내는 확대 부분 단면도.
도 13은 도 7에 도시한 와이어 본더에 의한 스티치 본딩 시의 하중 제어 개시와 시 종료 시의 구조의 일례를 나타내는 확대 부분 단면도.
도 14는 도 7에 도시한 와이어 본더에 의한 스티치 본딩 시의 이상의 캐필러리의 이동량의 일례를 나타내는 확대 부분 단면도.
도 15는 도 7에 도시한 와이어 본더에 의해 스티치 본딩을 행하였을 때의 스티치 형상의 일례를 나타내는 확대 부분 단면도.
도 16은 비교예의 스티치 형상을 나타내는 확대 부분 단면도.
도 17은 도 15에 도시한 실시 형태 1의 스티치 형상과 도 16에 도시한 비교예의 스티치 형상으로 인장 파단 강도의 평가를 행하였을 때의 평가 결과의 일례를 나타내는 결과도.
도 18은 도 17의 인장 파단 강도의 평가 결과의 수치예를 나타내는 결과도.
도 19는 도 1에 도시한 반도체 장치의 조립의 수지 몰딩 후의 구조의 일례를 나타내는 부분 단면도.
도 20은 도 1에 도시한 반도체 장치의 조립의 절단ㆍ성형 후의 구조의 일례를 나타내는 부분 단면도.
도 21은 본 발명의 변형예의 반도체 장치(BGA)의 구조의 일례를 나타내는 단면도.
도 22는 도 21에 도시한 반도체 장치의 조립에 이용되는 배선 기판의 구조의 일례를 나타내는 평면도.
도 23은 본 발명의 실시 형태 2의 반도체 장치의 구조의 일례를 나타내는 단면도.
도 24는 도 23에 도시한 반도체 장치의 조립의 A부의 와이어 본딩에서의 1st 본드 후에서 2nd 본드까지의 캐필러리의 궤적의 일례를 나타내는 동작도.
도 25는 도 24에 도시한 와이어 본딩에서의 캐필러리의 높이, 본딩 하중 및 초음파의 일례를 나타내는 타임차트.
도 26은 도 23에 도시한 반도체 장치의 조립의 와이어 본딩에 의해 이용되는 캐필러리의 선단부의 구조의 일례를 나타내는 부분 단면도.
도 27은 도 26에 도시한 A부의 구조의 일례를 나타내는 확대 부분 단면도.
도 28은 도 26에 도시한 캐필러리에 의한 접합 시의 와이어의 상태의 일례를 나타내는 부분 단면도.
도 29는 도 28에 도시한 와이어 접합 시의 스티치 형상의 일례를 나타내는 부분 단면도.
도 30은 도 29에 도시한 와이어 접합부의 스티치 형상의 일례를 나타내는 부분 평면도.
도 31은 비교예의 와이어 접합 시의 스티치 형상을 나타내는 부분 단면도.
도 32는 도 31에 도시한 스티치 형상을 나타내는 부분 평면도.
이하의 실시 형태에서는 특별히 필요할 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙으로 하여 반복하지 않는다.
또한, 이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상 또는 이하이어도 되는 것으로 한다.
또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적인 것으로 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
또한, 이하의 실시 형태에서, 구성 요소 등에 대해서, 「A로 이루어짐」, 「A로부터 이루어짐」, 「A를 가짐」, 「A를 포함함」이라고 할 때는, 특히 그 요소만인 취지를 명시한 경우 등을 제외하고, 그 이외의 요소를 배제하는 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복된 설명은 생략한다.
<실시 형태 1>
도 1은 본 발명의 실시 형태 1의 반도체 장치의 구조의 일례를 나타내는 평면도, 도 2는 도 1에 도시한 A-A선을 따라서 절단한 구조를 도시하는 단면도이다.
본 실시 형태 1의 반도체 장치는, 리드 프레임을 이용하여 조립되는 다(多)핀이고, 또한 수지 밀봉형의 반도체 패키지이며, 본 실시 형태 1에서는 상기 반도체 장치의 일례로서, 도 1에 도시한 바와 같은 다핀의 QFP(Quad Flat Package)(1)를 예로 들어 설명한다.
도 1, 도 2에 도시한 QFP(1)의 구성에 대해서 설명하면, 반도체 집적 회로가 형성된 반도체 칩(4)과, 반도체 칩(4)의 주위에 방사상으로 배치된 복수의 이너 리드(리드)(2a)와, 이너 리드(2a)와 일체로 형성된 복수의 아우터 리드(2b)와, 반도체 칩(4)의 주면(4a)에 형성된 표면 전극인 전극 패드(4c)와 이에 대응하는 이너 리드(2a)를 전기적으로 접속하는 와이어(5)를 갖고 있다.
또한, QFP(1)는, 은 페이스트 등의 다이 본딩재를 개재하여 반도체 칩(4)이 고정된 칩 탑재부인 태브(다이 패드라고도 함)(2c)와, 수지 몰딩에 의해 밀봉용 수지 등으로 형성되고, 또한 반도체 칩(4)과 태브(2c)와 복수의 와이어(5)와 복수의 이너 리드(2a)를 밀봉하는 밀봉체(3)를 갖고 있다. QFP(1)이기 때문에, 복수의 이너 리드(2a) 각각과 일체로 형성된 복수의 아우터 리드(2b)는, 밀봉체(3)의 4변 각각으로부터 외부를 향하여 돌출되어 있고, 각 아우터 리드(2b)는, 걸윙 형상으로 굽힘 성형되어 있다.
여기서, QFP(1)에 탑재된 반도체 칩(4)은, 그 주면(4a)에 형성된 복수의 전극 패드(4c)가, 협 패드 피치로 설치되어 있고, 이에 의해, 다핀화가 도모되어 있다.
또한, 반도체 칩(4)의 복수의 전극 패드(4c)와 각각에 대응하는 복수의 이너 리드(2a)를 각각 전기적으로 접속하는 복수의 와이어(5)는, 구리로 이루어지는 동선이다. 즉, 본 실시 형태 1의 QFP(1)는, 와이어(5)에 동선을 채용하고 있고, 저코스트화가 도모되어 있다.
또한, QFP(1)에서는 그 조립의 와이어 본딩에서의 스티치 본딩 시(2nd 본드 시)에, 와이어(5)의 접합부의 높이 제어(스티치부(5a)(도 15 참조)의 두께 제어)가 행해져 조립된 것이다.
즉, 이너 리드(2a)와의 와이어 본딩 시에, 도 15에 도시한 바와 같이 와이어(5)의 스티치부(5a)의 두께의 제어를 행하여 동선(와이어(5))의 접합 강도가 충분히 확보된 것이다.
또한, 이너 리드(2a), 아우터 리드(2b) 및 태브(2c)는, 예를 들면, 동합금 등의 박판 형상의 부재에 의해 형성되고, 또한, 밀봉체(3)는, 예를 들면, 열 경화성의 에폭시계 수지 등으로 이루어지고, 수지 몰딩에 의해 형성된 것이다.
다음으로, 본 실시 형태 1의 반도체 장치(QFP(1))의 제조 방법을, 도 3에 도시한 플로우도를 따라서 설명한다.
도 3은 도 1에 도시한 반도체 장치의 조립 수순의 일례를 나타내는 제조 플로우도, 도 4는 도 1에 도시한 반도체 장치의 조립에 이용되는 리드 프레임의 구조의 일례를 나타내는 확대 부분 평면도, 도 5는 도 1에 도시한 반도체 장치의 조립의 다이 본딩 후의 구조의 일례를 나타내는 부분 단면도, 도 6은 도 1에 도시한 반도체 장치의 조립의 와이어 본딩 후의 구조의 일례를 나타내는 부분 단면도이다. 또한, 도 7은 도 1에 도시한 반도체 장치의 조립의 와이어 본딩 공정에 의해 이용되는 와이어 본더의 주요부의 구조의 일례를 나타내는 구성 블록도, 도 8은 도 7에 도시한 와이어 본더를 이용한 와이어 본딩에서의 루핑까지의 수순의 일례를 나타내는 사시도, 도 9는 도 7에 도시한 와이어 본더를 이용한 와이어 본딩에서의 스티치 본딩 이후의 수순의 일례를 나타내는 사시도이다. 또한, 도 10은 도 7에 도시한 와이어 본더를 이용한 와이어 본딩에서의 1st 본드로부터 2nd 본드까지의 캐필러리의 궤적의 일례를 나타내는 동작도, 도 11은 도 7에 도시한 와이어 본더에 의한 와이어 본딩에서의 캐필러리의 높이 위치와 하중과 초음파의 제어 상황의 일례를 나타내는 제어도, 도 12는 도 7에 도시한 와이어 본더에 의한 스티치 본딩 시의 착지 검지 시와 높이 제어 시의 구조의 일례를 나타내는 확대 부분 단면도, 도 13은 도 7에 도시한 와이어 본더에 의한 스티치 본딩 시의 하중 제어 개시 시와 종료 시의 구조의 일례를 나타내는 확대 부분 단면도이다. 또한, 도 14는 도 7에 도시한 와이어 본더에 의한 스티치 본딩 시의 이상의 캐필러리의 이동량의 일례를 나타내는 확대 부분 단면도, 도 15는 도 7에 도시한 와이어 본더에 의해 스티치 본딩을 행하였을 때의 스티치 형상의 일례를 나타내는 확대 부분 단면도, 도 16은 비교예의 스티치 형상을 나타내는 확대 부분 단면도이다. 또한, 도 17은 도 15에 도시한 실시 형태 1의 스티치 형상과 도 16에 도시한 비교예의 스티치 형상으로 인장 파단 강도의 평가를 행하였을 때의 평가 결과의 일례를 나타내는 결과도, 도 18은 도 17의 인장 파단 강도의 평가 결과의 수치예를 나타내는 결과도, 도 19는 도 1에 도시한 반도체 장치의 조립의 수지 몰딩 후의 구조의 일례를 나타내는 부분 단면도, 도 20은 도 1에 도시한 반도체 장치의 조립의 절단ㆍ성형 후의 구조의 일례를 나타내는 부분 단면도이다.
우선, 도 3의 스텝 S1에 나타내는 리드 프레임 준비를 행한다. 여기서는, 도 4에 도시한 리드 프레임의 일례인 매트릭스 프레임(2)을 준비한다. 매트릭스 프레임(2)에는, 반도체 칩(4)이 탑재되는 디바이스 영역(2d)이 복수개 늘어 형성되어 있음과 함께, 각각의 디바이스 영역(2d)에 복수의 이너 리드(리드)(2a)나 아우터 리드(2b)가 설치되어 있다.
본 실시 형태 1에서 이용되는 도 4에 도시한 매트릭스 프레임(2)에는, 1개의 QFP(1)를 형성하기 위한 영역인 디바이스 영역(2d)이 복수행×복수열(예를 들면, 도 4에서는 2행×2열)에 걸쳐서 매트릭스 배치로 복수개 형성되어 있고, 각 디바이스 영역(2d)에, 1개의 태브(다이 패드)(2c), 복수의 이너 리드(2a)와 복수의 아우터 리드(2b) 등이 형성되어 있다.
또한, 매트릭스 프레임(2)은, 예를 들면, 동합금 등에 의해 형성된 직사각형의 박판재이며, 태브(2c), 복수의 이너 리드(2a) 및 아우터 리드(2b)가 일체로 형성되어 있다. 도 4에 도시한 매트릭스 프레임(2)에서는, X 방향이 직사각형의 길이 방향이며, Y 방향이 직사각형의 폭 방향이다.
또한, 매트릭스 프레임(2)의 폭 방향의 양단부의 틀부(2e)에는, 처리 시의 위치 결정용의 긴 구멍(2g)이나 가이드용의 스프로킷 홀(2f)이 복수개 형성되어 있다.
또한, 도 4에 도시한 매트릭스 프레임(2)에서의 1개의 디바이스 영역(2d)의 이너 리드(2a)의 개수는, 도 1에 도시한 QFP(1)에서의 아우터 리드(2b)의 개수와 다르지만, 이것은 매트릭스 프레임(2)의 리드 부분의 형상을 알기 쉽게 나타내기 위한 것이고, QFP(1)를 조립하기 위해 이용되는 매트릭스 프레임(2)의 1개의 디바이스 영역(2d)의 이너 리드(2a)의 개수는, QFP(1)의 아우터 리드(2b)의 개수와 동일한 것은 물론이다.
그 후, 도 3의 스텝 S2에 나타내는 다이 본딩을 행한다. 여기서는, 매트릭스 프레임(2)의 복수의 디바이스 영역(2d)의 태브(칩 탑재부)(2c)에, 도 5에 도시한 바와 같이 다이 본딩재를 통하여 반도체 칩(4)을 탑재한다. 즉, 반도체 칩(4)의 이면(4b)과 태브(2c)를 상기 다이 본딩재에 의해 접합한다.
그 후, 도 3의 스텝 S3에 나타내는 와이어 본딩을 행한다. 즉, 도 6에 도시한 바와 같이, 반도체 칩(4)의 주면(4a)의 전극 패드(4c)와, 이에 대응하는 이너 리드(2a)를 도 7에 도시한 본딩 툴인 캐필러리(6e)의 안내에 의해서 와이어(5)로 전기적으로 접속한다. 또한, 와이어(5)는, 동선이다.
여기서, 스텝 S3의 와이어 본딩 공정에서 사용되는 도 7에 도시한 와이어 본더(6)에 대해서 설명한다.
와이어 본더(6)는, 그 주요부에, 와이어 본딩을 행하는 본딩 헤드부(6b)와, 본딩 헤드부(6b)를 지지하고, 또한 본딩 헤드부(6b)를 XY 방향으로 이동시키는 XY 테이블(6a)과, 본딩 헤드부(6b)의 높이 제어를 행하는 높이 제어부(6c)를 구비하고 있다.
또한, 본딩 헤드부(6b)에는, 와이어 본딩 시에 와이어(5)를 안내하는 캐필러리(6e)와, 높이 제어부(6c)와 연동하고, 또한 캐필러리(6e)가 부착된 혼(6d)과, 와이어(5)에 텐션을 가하는 텐셔너(6h), 와이어(5)를 컷트할 때에 와이어(5)를 사이에 끼우는 클램퍼(6g) 등이 설치되어 있다.
여기서, 도 8 및 도 9를 이용하여 본 실시 형태 1의 QFP(1)의 조립에서의 와이어 본딩의 수순에 대해서 설명한다. 또한, 본 실시 형태 1에서 설명하는 와이어 본딩은, 볼 본딩이다.
우선, 도 8의 스텝 S3-1에 나타내는 볼 형성을 행한다. 여기서는, 히트 스테이지(6j) 상에 매트릭스 프레임(2)을 배치한 후, 캐필러리(6e)에 의해서 안내된 와이어(5)의 선단을 토치(6i)로 방전하여 볼 형상으로 한다.
그 후, 스텝 S3-2에 나타내는 볼 본드를 칩측에 행한다. 여기서는, 초음파나 열 등을 부여하여 볼 형상의 와이어(5)의 선단을 반도체 칩(4)의 전극 패드(4c)에 접합하는 1st 본드를 실시한다.
그 후, 스텝 S3-3에 나타내는 루핑을 행한다. 여기서는, 캐필러리(6e)의 안내에 의해서 와이어(5)의 루프 형상을 형성한 후, 와이어(5)를 이너 리드(2a) 상에 배치한다.
그 후, 도 9의 스텝 S3-4에 나타내는 스티치 본딩을 이너 리드측에 행한다. 여기서는, 초음파나 열 등을 부여하여 캐필러리(6e)의 안내에 의해서 와이어(5)를 이너 리드(2a)에 접합하는 2nd 본드를 실시한다.
그 후, 스텝 S3-5에 나타내는 테일 컷트를 행한다. 여기서는, 클램퍼(6g)에 의해 와이어(5)를 사이에 끼운 상태로 캐필러리(6e)에 의해 와이어(5)를 인장하여 와이어(5)를 잡아당긴다.
그 후, 스텝 S3-1∼스텝 S3-5의 동작을 다른 전극 패드(4c)에 대해서도 마찬가지로 행하고, 스텝 S3-6의 공정 완료로 된다.
다음으로, 본 실시 형태 1의 와이어 본딩에서의 스티치 본딩에 대해서 설명한다.
본 실시 형태 1에서의 스티치 본딩은, 반도체 칩(4)의 전극 패드(4c)에 대해여 1st 본드를 행한 후의 이너 리드(2a)에의 2nd 본드에 관한 것이다. 도 10은 1st 본드로부터 2nd 본드까지의 캐필러리(6e)의 선단의 궤적을 나타내고 있고, 스티치 본딩부, 즉 2nd 본드의 개소에서 와이어(5)가 이너 리드(2a)에 접촉한 후, 캐필러리(6e)가 서서히 강하하여 이너 리드(2a)에 접촉하고 있는 것을 알 수 있다.
또한, 도 11은, 1st 본드로부터 2nd 본드에 이르는 시간(t)에 대한 캐필러리(6e)의 높이 위치, 와이어 본드 하중 및 와이어 본드 초음파의 각각의 관계를 나타내는 것이다. 즉, 스티치 본딩부(2nd 본드부)에서의 시간(t)에 대한 캐필러리(6e)의 높이 위치와 하중과 초음파의 관계를 알 수 있는 도면으로 되어 있다.
도 11에 도시한 바와 같이, 본 실시 형태 1의 스티치 본딩은, 와이어(5)를 이너 리드(2a)에 접속할 때에, 와이어(5)가 이너 리드(2a)에 접촉하는 제1 지점 V로부터 캐필러리(6e)가 이너 리드(2a)에 접촉하는 제2 지점 W까지의 사이, 캐필러리(6e)가 와이어(5)를 단계적으로 압압하도록 캐필러리(6e)의 높이를 제어하는 높이 제어 공정을 포함하고 있다.
즉, 1st 본드 종료 후, 루핑을 행하고, 그 후 캐필러리(6e)의 안내로 와이어(5)를 강하시켜, 이너 리드(2a)에 대해 2nd 본드를 행할 때에, 캐필러리(6e)의 높이 제어를 행하는 것이다.
그 때, 2nd 본드인 스티치 본딩에서, 와이어(5)가 이너 리드(2a)에 접촉하는 지점을 제1 지점 V로 하고, 또한 캐필러리(6e)를 강하시켜 캐필러리(6e)가 이너 리드(2a)에 접촉하는 지점을 제2 지점 W로 하고, 이 제1 지점 V로부터 제2 지점 W까지의 사이에서 캐필러리(6e)의 높이 제어를 행한다.
캐필러리(6e)의 높이 제어에서는, 캐필러리(6e)의 높이 방향의 위치를 모니터링하면서, 캐필러리(6e)로부터 와이어(5)에 대해 하중이나 초음파를 인가하여 와이어(5)를 압압하여 캐필러리(6e)가 강하해 가는 그 캐필러리(6e)의 높이 방향의 위치를 제어하는 것이다.
또한, 캐필러리(6e)의 높이 제어의 구체적인 일례로서, 캐필러리(6e)의 선단부의 높이를 모니터링하고, 캐필러리(6e)의 강하 속도가 미리 설정된 설정값보다 커졌을 때에는, 캐필러리(6e)로부터 와이어(5)에 부여하는 하중의 크기를 작게 하고, 캐필러리(6e)의 강하 속도가 상기 설정값보다 작아졌을 때에는, 캐필러리(6e)로부터 와이어(5)에 부여하는 하중의 크기를 크게 한다.
즉, 캐필러리(6e)의 높이 제어 공정에서는, 캐필러리(6e)의 하강 속도(도 11에서의 높이 제어에서의 그래프의 기울기)의 설정값을, 미리 평가나 시뮬레이션 등으로 산출해 두고, 이 설정값을 기준으로 하여 캐필러리(6e)의 하강 속도가 상기 설정값보다 큰지, 또는 작은지를 검출하고, 가능한 한 상기 설정값에 근접하도록 피드백을 가하면서 스티치 본딩을 행한다.
또한, 캐필러리(6e)의 높이 제어에서는, 도 11에 도시한 바와 같이, 와이어(5)에 대해 하중을 부여하는 것과 동시에 초음파도 인가하고, 제1 지점 V로부터 제2 지점 W의 사이에서, 캐필러리(6e)가 단계적으로 와이어(5)를 압압하도록 캐필러리(6e)의 높이를 제어한다. 혹은, 와이어(5)에서의 2nd 본드부의 와이어 접합부(도 15에 도시한 와이어(5)의 스티치부(5a))의 두께가 원하는 두께로 되도록 캐필러리(6e)의 높이 위치를 제어한다.
또한, 도 11에 도시한 바와 같이 높이 제어 후(제2 지점 W 도달 후)는, 하중 제어를 행한다. 여기서는, 제2 지점 W 도달 후, 캐필러리(6e)로부터 와이어(5)에 하중을 부여함과 함께 초음파를 인가한다. 그 때, 하중 제어 공정에서는 캐필러리(6e)는 수평 방향으로 이동하지 않고, 제2 지점 W에서 와이어(5)에 하중과 초음파를 부여하여 와이어(5)와 이너 리드(2a)의 접합의 강도를 높인다.
여기서, 도 12 및 도 13을 이용하여 높이 제어와 하중 제어에서의 캐필러리(6e)의 상세 동작에 대해서 설명한다. 그 때, 일례로서 와이어(5)의 직경이 30㎛의 경우를 예로 들어 설명한다.
도 12의 높이 제어 개시에 도시한 바와 같이 와이어(5)가 이너 리드(2a)에 접촉하여 착지를 검지한 시점(제1 지점 V)으로부터 캐필러리(6e)의 높이 제어를 개시한다. 여기서는, 상술한 바와 같이, 미리 산출된 캐필러리(6e)의 하강 속도의 설정값을, 이 설정값을 기준으로 하여 캐필러리(6e)의 하강 속도가 상기 설정값보다 큰지, 또는 작은지를 검출하고, 가능한 한 상기 설정값에 근접하도록 피드백을 가하면서 스티치 본딩한다.
즉, 도 12의 높이 제어 도중에 도시한 바와 같이, 피드백을 가하면서 캐필러리(6e)의 높이 제어을 행하여, 단계적으로(조금씩) 캐필러리(6e)를 와이어(5)에 압입해 간다. 그 때, 높이 제어부(6c)에 의해 혼(6d)의 높이 방향 및 XY 방향(수평 방향)의 구동을 행한다.
여기서, 높이 제어에서의 캐필러리(6e)의 높이 방향의 강하량(이동량)은, 와이어(5)의 직경과 동일한 것이 바람직하고, 또한 캐필러리(6e)의 XY 방향(수평 방향)의 이동량도 와이어(5)의 직경과 동일한 것이 바람직하다.
그 후, 도 13의 높이 제어 종료/하중 제어 개시를 행한다. 즉, 하강하고 있었던 캐필러리(6e)의 선단이 이너 리드(2a)에 접촉한 시점(제2 지점 W)에서 높이 제어를 종료함과 함께, 이번은 하중 제어를 개시한다. 또한, 높이 제어 종료 시점(하중 제어 개시 시점)에서의 와이어(5)의 스티치부(5a)의 두께는, 대략 제로(0)이다.
그리고, 하중 제어에서는, 상술한 바와 같이 캐필러리(6e)를 이동시키지 않고 제2 지점 W에 멈춘 상태에서 캐필러리(6e)로부터 와이어(5)에 하중과 초음파를 인가한다. 즉, 캐필러리(6e)의 엣지부(6f)에서 와이어(5)에 하중과 초음파를 인가한다.
그 후, 도 13의 하중 제어 종료에 도시한 바와 같이, 캐필러리(6e)로부터 와이어(5)에 하중과 초음파를 소정 시간 인가하여 접합 종료로 된다.
여기서, 도 14는 캐필러리(6e)의 이상적인 높이 제어의 상태의 일례를 나타내는 것이며, 예를 들면, 와이어(5)의 직경(E)이 30㎛인 경우, 높이 제어에서의 캐필러리(6e)의 선단의 수평 방향의 이동량(F)은, 30㎛이며 , 또한, 높이 제어에서의 캐필러리(6e)의 선단의 높이 방향의 이동량(G)도, 30㎛이다. 그 때, 높이 제어에서의 캐필러리(6e)의 상기 이동 시간은, 약 0.1초이다.
또한, 캐필러리(6e)의 높이 제어 후에 하중 제어를 행하고 있는 시간은, 약 0.02초이다.
다음으로, 도 17 및 도 18은 본 실시 형태 1의 캐필러리(6e)의 높이 제어에 의해 형성된 스티치부(5a)(도 15, 스티치부의 두께가 두꺼움)와, 비교예의 스티치부(20)(도 16, 스티치부의 두께가 얇음)에서 인장 파단 강도를 비교한 것이며, 복수개의 동선의 와이어(5)에 대해 평가를 행한 것이다. 도 17 및 도 18에 따르면, MAX(최대), AVE(평균), MIN(최소)의 모두에서 도 15에 도시한 본 실시 형태 1의 스티치부(5a)의 쪽이 인장 파단 강도의 값이 높아, 스티치 본드에서도 그 접합 강도가 높은 것이 나타내어져 있다.
이상과 같이 하여 순차적으로 와이어 본딩을 행하고, 도 3의 스텝 S3에 나타내는 와이어 본딩 공정의 완료로 된다.
와이어 본딩 공정 완료 후, 도 3의 스텝 S4에 나타내는 수지 몰딩을 행한다. 여기서는, 도시하지 않은 수지 성형 금형을 이용하여 매트릭스 프레임(2)의 디바이스 영역(2d)에서의 도 19에 도시한 태브(2c), 반도체 칩(4), 복수의 이너 리드(2a) 및 와이어(5)를 밀봉용 수지를 이용하여 수지 밀봉하고, 밀봉체(3)를 형성한다. 또한, 상기 밀봉용 수지는, 예를 들면, 열 경화성의 에폭시 수지 등이다.
그 후, 도 3의 스텝 S5에 나타내는 절단ㆍ성형을 행한다. 여기서는, 매트릭스 프레임(2)을 절단하여 각 패키지 단위로 개편화한다. 그 때, 도 20에 도시한 바와 같이, 밀봉체(3)로부터 돌출되는 복수의 아우터 리드(2b)의 각각을 걸윙 형상으로 굽힘 성형하여 QFP(1)의 조립 완료로 된다.
본 실시 형태 1의 반도체 장치의 제조 방법에 따르면, 와이어 본딩의 2nd 본딩인 스티치 본딩에서 캐필러리(6e)의 선단의 높이를 제어함으로써, 와이어 접합부의 높이 제어(스티치부(5a)의 두께의 제어)를 행하는 것이 가능하게 되어, 스티치부(5a)의 두께를 충분히 확보할 수 있음과 함께, 스티치부(5a)에서 응력 집중점이 없는 원활한 형상을 형성할 수 있다.
그 결과, 와이어 접합부(스티치부(5a))에서 충분한 접합 강도를 확보하여 스티치 본딩에서의 와이어(5)의 접합 신뢰성의 향상을 도모할 수 있다.
또한, 스티치 본딩에서 스티치부(5a)의 두께를 확보할 수 있기 때문에, 와이어 본딩에서 동선을 채용하는 것이 가능하게 되어, 와이어 본딩의 코스트의 저감화를 도모할 수 있다. 또한, 동선을 채용하는 것이 가능하게 되기 때문에, 와이어(5)의 전기 전도율을 높일 수 있다.
또한, 스티치부(5a)의 두께의 제어를 행하는 것이 가능하게 되기 때문에, 와이어 접합부(스티치부(5a))의 두께를 원하는 두께로 할 수 있다. 즉, 스티치부(5a)의 두께를 보다 두껍게 할 수도 있거나, 혹은, 보다 얇게 하는 것도 가능하게 된다.
또한, 와이어 본딩의 2nd 본딩에서의 스티치부(5a)의 두께의 제어를 행하는 것이 가능하게 되기 때문에, 와이어(5)로서, 예를 들면 금선을 채용하였을 때에, 금선이 더 가늘어진 경우라도, 그 와이어 접합부에서의 접합 강도를 높일 수 있다.
다음으로, 본 실시 형태 1의 변형예에 대해서 설명한다.
도 21은 본 발명의 변형예의 반도체 장치(BGA)의 구조의 일례를 나타내는 단면도, 도 22는 도 21에 도시한 반도체 장치의 조립에 이용되는 배선 기판의 구조의 일례를 나타내는 평면도이다.
도 21에 도시한 반도체 장치인 BGA(Ball Grid Array)(7)는, BGA 기판(배선 기판)(8)의 주면(8a) 상에 수지 페이스트재(10) 등의 다이 본딩재를 통하여 탑재된 반도체 칩(4)을 갖는 것이며, 반도체 칩(4)의 표면 전극과 BGA 기판(8)의 주면(8a)의 본딩 리드(8c)가 복수의 와이어(5)에 의해 전기적으로 접속되어 있다. 또한, 반도체 칩(4)과 복수의 와이어(5)가 BGA 기판(8)의 주면(8a) 상에서 밀봉용 수지로 이루어지는 밀봉체(3)에 의해 수지 밀봉되어 있다.
또한, BGA 기판(8)의 이면(8b)측에는, 외부 접속 단자로 되는 복수의 땜납 볼(11)이 그리드 형상(격자 형상)으로 나열하여 설치되어 있다.
도 22는, 이와 같은 구조의 BGA(7)의 조립에 이용되는 다면취 기판(배선 기판)(9)의 구조를 나타내는 것이며, 그 주면(9d) 상에는, 1개의 BGA(7)가 조립되는 영역인 디바이스 영역(9a)이 복수개 매트릭스 배열로 형성되어 있다. 각각의 디바이스 영역(9a)은, 다이싱 라인(9b)에 의해 구획되어 있고, 각 디바이스 영역(9a)에는 반도체 칩(4)을 탑재하는 영역인 칩 탑재부(9e)가 형성되어 있다. 또한, 다면취 기판(9)의 주면(9d)의 외주부에는, 기판의 반송 등으로 위치 결정이나 가이드용으로서 이용되는 복수의 관통 구멍(9c)이 형성되어 있다.
이와 같은 다면취 기판(9)을 이용하고, 또한 와이어 본딩이 행해져 조립되는 BGA(7)에서도, 와이어 본딩의 2nd 본딩인 스티치 본딩에서 캐필러리(6e)의 선단의 높이를 제어함으로써, 와이어 접합부의 높이 제어(스티치부(5a)의 두께가 두꺼운 제어)를 행하는 것이 가능하게 되고, 스티치부(5a)의 두께를 충분히 확보할 수 있음과 함께, 스티치부(5a)에서 응력 집중점이 없는 원활한 형상을 형성할 수 있다.
그 결과, 와이어 접합부(스티치부(5a))에서 충분한 접합 강도를 확보하여 스티치 본딩에서의 와이어(5)의 접합 신뢰성의 향상을 도모할 수 있다.
또한, 도 21에 도시한 BGA(7)의 그 밖의 제조 방법에 대해서는, 도 1에 도시한 QFP(1)의 제조 방법과 마찬가지이므로, 그 중복 설명은 생략한다.
또한, 도 21에 도시한 BGA(7)의 제조 방법에 의해 얻어지는 그 밖의 효과에 대해서는, 도 1에 도시한 QFP(1)의 제조 방법에 의해 얻어지는 그 밖의 효과와 마찬가지이므로, 그 중복 설명은 생략한다.
<실시 형태 2>
도 23은 본 발명의 실시 형태 2의 반도체 장치의 구조의 일례를 나타내는 단면도, 도 24는 도 23에 도시한 반도체 장치의 조립의 A부의 와이어 본딩에서의 1st 본드 후에서 2nd 본드까지의 캐필러리의 궤적의 일례를 나타내는 동작도, 도 25는 도 24에 도시한 와이어 본딩에서의 캐필러리의 높이, 본딩 하중 및 초음파의 일례를 나타내는 타임차트이다. 또한, 도 26은 도 23에 도시한 반도체 장치의 조립의 와이어 본딩에 의해 이용되는 캐필러리의 선단부의 구조의 일례를 나타내는 부분 단면도, 도 27은 도 26에 도시한 A부의 구조의 일례를 나타내는 확대 부분 단면도, 도 28은 도 26에 도시한 캐필러리에 의한 접합 시의 와이어의 상태의 일례를 나타내는 부분 단면도, 도 29는 도 28에 도시한 와이어 접합 시의 스티치 형상의 일례를 나타내는 부분 단면도, 도 30은 도 29에 도시한 와이어 접합부의 스티치 형상의 일례를 나타내는 부분 평면도이다. 또한, 도 31은 비교예의 와이어 접합 시의 스티치 형상을 나타내는 부분 단면도, 도 32는 도 31에 도시한 스티치 형상을 나타내는 부분 평면도이다.
본 실시 형태 2는, 실시 형태 1에서 설명한 와이어 본딩 방법에서의 캐필러리(6e)의 제어(높이 제어+하중 제어)를, 더욱 상세하게 설명함과 함께, 이 캐필러리(6e)의 제어를 채용하여 와이어 본딩이 행해져 조립된 반도체 장치(QFP(1))의 구조의 일례에 대해서 설명하는 것이다.
우선, 도 23에 도시한 본 실시 형태 2의 QFP(1)는, 도 1 및 도 2에 도시한 실시 형태 1의 QFP(1)와 완전히 마찬가지의 구조이며, 반도체 집적 회로가 형성된 반도체 칩(4)과, 반도체 칩(4)의 주위에 방사상으로 배치된 복수의 이너 리드(2a)와, 이너 리드(2a)와 일체로 형성된 복수의 아우터 리드(2b)와, 반도체 칩(4)의 주면(4a)에 형성된 전극 패드(4c)와 이에 대응하는 이너 리드(2a)를 전기적으로 접속하는 복수의 와이어(5)를 갖고 있다.
또한, 반도체 칩(4), 복수의 이너 리드(2a) 및 복수의 와이어(5)가, 밀봉체(3)에 의해 수지 밀봉되어 있다. 또한, 밀봉체(3)로부터 노출되는 복수의 아우터 리드(2b)의 각각은, 걸윙 형상으로 굽힘 성형되어 있다.
또한, 와이어(5)는, 예를 들면, 동선이지만, 금선 등을 이용하여도 된다.
다음으로, 본 실시 형태 2의 반도체 장치의 조립의 와이어 본딩에서의 캐필러리(6e)의 동작과 제어에 대해서 설명한다.
도 24는, 도 23에 도시한 QFP(1)에서의 A부에서의 와이어 본딩 시의 캐필러리(6e)의 이동의 궤적을 나타내고 있고, 주로, 그 1st 본드(칩측 본드) 종료 후에서 2nd 본드(리드측 본드) 지점까지의 궤적을 나타내고 있다. 도 24 중, 캐필러리 궤적(21)이 본 실시 형태 2의 궤적이며, 캐필러리 궤적(22)은, 본 발명자가 비교예로서 검토한 일반적인 캐필러리(6e)의 궤적이다.
또한, 도 24 중, TP(Tip)는, 캐필러리(6e)의 루프 궤적의 정점으로부터 고속으로 캐필러리(6e)가 강하하고, 정속(定速)으로 절환되는 시점의 캐필러리(6e)의 높이를 나타내는 것이며, CA(Contact Angle)는, 2nd 본드의 상기 TP로부터 이너 리드(2a)의 접합면(2h)에 착지할 때의 캐필러리(6e)의 강하 각도를 나타내고 있고, 또한, CO(Contact Offset)는, 캐필러리(6e)가 이너 리드(2a)의 접합면(2h)에 착지한 후, 그대로 미끄러지는 거리를 나타내고 있다.
비교예의 캐필러리 궤적(22)에서는, 2nd 본드에서의 캐필러리(6e)의 강하 각도인 CA가 0°(도)이다. 즉, 2nd 본드 시에는, 캐필러리(6e)는 이너 리드(2a)의 접합면(2h)의 착지점에 대해 대략 바로 위로부터 강하하여 2nd 본드 지점에 착지한다.
이에 대해, 본 실시 형태 2의 캐필러리 궤적(21)에서는, CA가 예를 들면, 9°(도)이며, 그 때의 TP는 0.127㎜(5mils), CO는 0.0381㎜(1.5mils)이다. 즉, 본 실시 형태 2의 캐필러리 궤적(21)에서는, 2nd 본드 시에는, 캐필러리(6e)는 이너 리드(2a)의 접합면(2h)에 대해 9°의 강하 각도를 갖고 비스듬히 정속으로 강하하여 2nd 본드 지점에 착지하고, 그 후, 0.0381㎜ 그대로 미끄러진다. 이것은, 2nd 본드 시에, 실시 형태 1에서 설명한 바와 같이 이너 리드(2a)에의 착지 전에 캐필러리(6e)의 높이 제어가 행해지기 때문이며, 이 높이 제어를 행하기 위해, 와이어(5)가 이너 리드(2a)에 접촉하기 직전에 캐필러리(6e)를 비스듬히 정속으로 강하시켜, 와이어(5)가 이너 리드(2a)에 접촉한 시점으로부터 캐필러리(6e)의 높이 제어를 개시한다. 또한, 캐필러리(6e)의 높이 제어의 제어 방법 그것에 대해서는, 실시 형태 1에서 설명한 제어 방법과 동일하다.
또한, 상기한 CA, TP 및 CO의 수치는, 일례이며, 이들의 수치에 한정되는 것은 아니다.
또한, 본 실시 형태 2의 와이어 본딩에서도, 2nd 본드 시에는, 실시 형태 1에서 설명한 캐필러리(6e)의 하중 제어와 마찬가지의 하중 제어를 행하고 있다.
즉, 도 25의 타임차트에 도시한 바와 같이, 시간 T1에서 캐필러리(6e)의 경사 강하를 개시함과 함께, 착지 전 초음파이며, 또한 제1 크기의 초음파인 제1 초음파의 인가를 개시한다. 그 때, 상기 제1 초음파의 진폭을 제1 진폭(23)으로 하면, 제1 진폭(23)을 형성하기 위한 와이어 본더에서의 입력값은, 예를 들면, 60㎃이다.
그 후, 와이어(5)가 이너 리드(2a)에 접촉한 시점을 T1A로 하면, 시간 T1A에서 실시 형태 1에서 설명한 캐필러리(6e)의 높이 제어를 개시한다. 캐필러리(6e)의 높이 제어는, 캐필러리(6e)가 와이어(5)를 단계적으로 압압하도록 캐필러리(6e)의 높이를 제어하는 것이다.
그 후, 캐필러리(6e)가 이너 리드(2a)의 접합면(2h)에 접촉한 시점을 착지점 T2로 하면, 이 시간 T2에서 캐필러리(6e)의 높이 제어를 종료한다.
즉, 캐필러리(6e)의 높이 제어를 행하고 있을 때는, 와이어(5)에 제1 진폭(23)의 제1 초음파가 인가되어 있다.
그 후, 시간 T3에서 캐필러리(6e)의 하중 제어를 개시한다. 또한, 하중 제어에서는 초음파도 인가한다. 하중 제어에서 인가하는 초음파는, 제1 초음파보다 큰 제2 크기의 제2 초음파이다. 상기 제2 초음파의 진폭을 제2 진폭(24)으로 하면, 제2 진폭(24)을 형성하기 위한 와이어 본더에서의 입력값은, 예를 들면, 75㎃이다. 즉, (제1 진폭(23)의 제1 초음파)<(제2 진폭(24)의 제2 초음파)의 관계로 되어 있다.
따라서, 캐필러리(6e)의 높이 제어 공정에서는 와이어(5)에 대해 제1 진폭(23)의 제1 초음파를 인가하고, 또한 높이 제어 공정 후의 상기 하중 제어 공정에서는, 와이어(5)에 대해 제1 진폭(23)(제1 초음파)보다 큰 제2 진폭(24)의 제2 초음파를 인가한다.
다시 말해서, 캐필러리(6e)의 높이 제어 공정에서는, 하중 제어 공정에서 인가하는 제2 초음파보다 작은 에너지의 제1 초음파를 인가한다.
이것은, 본 실시 형태 2의 높이 제어 공정에서는 와이어(5)에 하중이 부여되지 않기 때문에, 와이어(5)에 하중이 부여되어 있지 않은 상태에서 큰 초음파를 인가하면, 와이어 자신이 구속되어 있지 않으므로 와이어 자신에 초음파의 과도한 에너지가 전해져 와이어 끊김을 일으키기 쉽기 때문에, 이 와이어 끊김을 발생시키지 않도록 하기 위해 비교적 작은 에너지(진폭)의 초음파를 인가하는 것이다.
또한, 본 실시 형태 2에서의 상기 제1 초음파의 크기(제1 크기)는, 예를 들면, 상기 제2 초음파의 크기(제2 크기)의 30∼80％ 정도인 것이 바람직하다. 여기서, 초음파의 에너지의 대소는, 주로 진폭의 크기와 그 인가 시간에 의해 결정된다.
그 후, 시간 T4에서 하중 제어를 종료하고, 와이어(5)와 이너 리드(2a)와의 접합인 2nd 본드를 완료한다.
다음으로, 상술한 본 실시 형태 2의 와이어 본딩의 캐필러리(6e)의 제어 방법을 채용하여 조립된 QFP(1)의 구조의 특징 부분에 대해서 설명한다.
우선, 도 26∼도 28을 이용하여 캐필러리(6e)의 선단부의 형상에 대해서 설명한다. 도 26 및 도 28에 도시한 CD(Chamfer Diameter)는, 캐필러리(6e)의 최선단의 개구 구멍의 직경이며, FA(Face Angle)는, 수평면 Z와 캐필러리(6e)의 페이스면(6k)과의 이루는 각도이다. 또한, OR(0utside Radius)은, 캐필러리(6e)의 페이스면(6k)과 네크 측면(6n)을 연결하는 곡선부(6q)를 형성하는 원의 반경이며, TD(Tip Diameter)는, 도 28에 도시한 수평면 Z와 캐필러리(6e)의 네크 측면(6n)의 연장선(6p)과의 교점 Q로부터 이루어지는 캐필러리외 주위 방향의 가상원의 직경이다.
또한, 도 27에 도시한 높이 H는, 캐필러리(6e)의 페이스면(6k)과 네크 측면(6n)의 각각의 연장선(6m, 6p)의 교점 P의 수직 방향 Y의 높이를 나타내고 있다.
여기서, 2nd 본드에서, 도 26∼도 28에 도시한 형상의 캐필러리(6e)를 이용하여 본 실시 형태 2의 캐필러리(6e)의 제어(도 24 및 도 25에 도시한 캐필러리(6e)의 동작)를 채용하여 와이어 본딩을 행하였을 때의 스티치부(와이어 접합부)(5a)의 구조를, 도 29와 도 30에 도시한다. 또한, 본 발명자가 비교 검토한 도 24의 비교예의 캐필러리 궤적(22)의 동작에 의해 2nd 본드를 행하였을 때의 스티치부(20)의 구조를 도 31과 도 32에 도시한다.
도 31 및 도 32의 비교예의 스티치부(20)에서의 길이 t1은, 2nd 본드 지점에의 착지 시의 캐필러리(6e)의 강하 각도인 CA(Contact Angle)가, CA=0°(도)의 경우의 스티치부(20)의 접합 영역(20a)의 와이어링 방향(25)의 길이를 나타내고 있다. 또한, 그 때의 스티치부(20)의 두께(MAX)를 t2로 하고 있다.
여기서, 스티치부(20)의 길이 t1은, 도 28에 도시한 캐필러리(6e)의 형상에 기초하여, t1=(TD-CD)/2-OR에 의해 나타내고, 또한 스티치부(20)의 두께 t2는, t2=t1×tan(FA)=t1(TD-CD)/2-t1×OR에 의해 나타낸다.
또한, 스티치부(20)의 두께 t2는, 도 27에 도시한 교점 P의 수직 방향 Y의 높이 H와 동일하다.
또한, 도 31의 비교예의 스티치부(20)에서는, 그 태선 실선부가 접합 영역(20a)을 나타내고 있지만, 스티치부(20)에는, 캐필러리(6e)에 의해 상방으로부터 압압되었기 때문에, 외관상 접합하고 있는 바와 같이 보이지만 실제로는 접합되어 있지 않은 비접합 영역(20b)이 존재하고 있다.
한편, 본 실시 형태 2의 캐필러리(6e)의 제어를 채용하여 와이어 본딩을 행하였을 때의 도 29의 스티치부(와이어 접합부)(5a)의 접합 영역(5b)(태선 실선부)의 길이는, CO(Contact Offset)+t1+α로 나타낼 수 있다. 즉, 스티치부(5a)는, (CO+t1+α)와 두께 부분(5e)을 포함하는 와이어 접합 부분이다. 여기서, 상기 α에 의해 나타내는 영역은, 캐필러리(6e)의 착지 전에 초음파(제1 크기의 제1 초음파)에 의해 접합된 영역이다. 다시 말해서, 상기 α에 의해 나타내는 영역은, 캐필러리(6e)가 착지 전에 높이 제어되어 수평 방향으로 접합이 증가된 영역이다.
또한, 스티치부(5a)의 두께(MAX)는, β+t2로 나타낼 수 있다. 여기서, 상기 β에 의해 나타내는 영역은, 캐필러리(6e)의 착지 전에 초음파(제1 크기의 제1 초음파)에 의해 두께 방향에서 두께가 증가된 영역이다. 다시 말해서, 상기 β에 의해 나타내는 영역은, 캐필러리(6e)가 착지 전에 높이 제어되어 두께 방향으로 접합이 증가된 영역이며, 도 29의 스티치부(5a)의 사선부에 나타내는 두께 부분(5e)이다.
따라서, 본 실시 형태 2의 캐필러리(6e)의 제어를 채용하여 와이어 본딩이 행해져 조립된 도 23에 도시한 QFP(1)의 와이어(5)의 2nd 본드부(도 29의 스티치부(5a))는, 도 28의 캐필러리(6e)의 페이스면(6k)과 네크 측면(6n)의 각각의 연장선(6m, 6p)의 교점 P의 수직 방향 Y의 높이 H보다도 두께가 두꺼운 도 29에 도시한 두께 부분(5e)을 갖고 있음과 함께, 두께 부분(5e)의 하부에 와이어(5)와 이너 리드(2a)와의 접합 영역(5b)의 일부(α부)가 형성되어 있다.
또한, 도 29에 도시한 스티치부(5a)에서, 캐필러리(6e)의 높이 제어 공정에서 제1 크기의 제1 초음파가 인가되어 접합된 영역을 도 30에 도시한 제1 접합 영역(5c)으로 하고, 하중 제어 공정에서 제1 크기보다 큰 제2 크기의 제2 초음파가 인가되어 접합된 영역을 제2 접합 영역(5d)으로 하면, 스티치부(5a)는, 제1 초음파가 인가되어 형성된 제1 접합 영역(5c)과, 제2 초음파가 인가되어 형성된 제2 접합 영역(5d)을 갖고 있다.
이에 의해, 도 29 및 도 30에 도시한 본 실시 형태 2의 스티치부(5a)와, 도 31 및 도 32에 도시한 비교예의 스티치부(20)에서는, 스티치부(5a)의 접합 영역(5b)의 쪽이 스티치부(20)의 접합 영역(20a)(태선 실선부)보다 접합 면적이 크고, 또한 두께(MAX)도 스티치부(5a)의 쪽이 스티치부(20)보다 두껍다.
즉, 본 실시 형태 2의 QFP(1)에서는, 와이어(5)의 2nd 본드부의 스티치부(와이어 접합부)(5a)에서, 두께 부분(5e)을 갖고 있음과 함께, 이 두께 부분(5e)의 하부에 와이어(5)와 이너 리드(2a)의 접합 영역(5b)의 일부(α부)가 형성되어 있음으로써, 스티치부(5a)의 두께를 충분히 확보할 수 있음과 함께, 스티치부(5a)의 접합 영역(5b)의 면적을 늘릴 수 있다.
이에 의해, 스티치부(5a)에서 충분한 접합 강도를 확보하여 와이어 끊김을 저감할 수 있어, 그 결과, 스티치 본딩에서의 와이어(5)의 접합 신뢰성의 향상을 도모할 수 있다.
또한, 본 실시 형태 2의 와이어 본딩의 2nd 본드에서의 캐필러리(6e)의 높이 제어 공정에서는, 하중 제어 공정에서 인가하는 제2 초음파보다 작은 에너지의 제1 초음파를 인가한다.
이에 의해, 와이어 자신에 초음파의 과도한 에너지가 전해져 와이어 끊김이 발생하는 것을 저감할 수 있다.
즉, 캐필러리(6e)의 높이 제어 공정에서는 와이어(5)에 하중이 부여되지 않기 때문에, 와이어(5)에 하중이 부여되어 있지 않은 상태에서 큰 초음파를 인가하면, 와이어 자신이 구속되어 있지 않으므로 와이어 자신에 초음파의 과도한 에너지가 전해져 와이어 끊김을 일으키기 쉬워진다.
따라서, 본 실시 형태 2에서는, 캐필러리(6e)의 높이 제어 공정에서, 하중 제어 공정에서 인가하는 제2 초음파보다 작은 에너지(진폭)의 초음파(제1 초음파)를 인가함으로써, 와이어 끊김의 발생을 저감할 수 있다.
그 결과, 스티치 본딩에서의 와이어(5)의 접합 신뢰성의 향상을 도모할 수 있다.
또한, 스티치 본딩에서 스티치부(5a)의 두께를 확보할 수 있기 때문에, 와이어 본딩에서 동선을 채용하는 것이 가능하게 되어, 와이어 본딩의 코스트의 저감화를 도모할 수 있다. 또한, 동선을 채용하는 것이 가능하게 되기 때문에, 와이어(5)의 전기 전도율을 높일 수 있다.
또한, 본 실시 형태 2의 반도체 장치의 그 밖의 구조와, 그 밖의 제조 방법에 대해서는, 실시 형태 1에서 설명한 반도체 장치의 구조 및 제조 방법과 마찬가지이므로, 그 중복 설명은 생략한다.
또한, 본 실시 형태 2의 반도체 장치의 제조 방법 및 반도체 장치에 의해 얻어지는 그 밖의 효과에 대해서도, 실시 형태 1에서 설명한 효과와 마찬가지이므로, 그 중복 설명은 생략한다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 실시 형태 1의 QFP(1)의 제조 방법에서는, 리드 프레임이 매트릭스 프레임(2)인 경우에 대해서 설명하였지만, 상기 리드 프레임은, 복수의 QFP(1)를 형성 가능한 단열(單列)의 리드 프레임이어도 된다. 또한, BGA(7)의 제조 방법에서도 단열의 다면취 기판(9)이어도 된다.
또한, 상기 반도체 장치는, 와이어 본딩이 행해져 조립되는 반도체 패키지이면, QFP(1)나 BGA(7) 이외의 QFN(Quad Flat Non-leaded Package)이나 SOP(Small 0utline Package), 나아가서는 LGA(Land Grid Array) 등이어도 되고, 와이어 본딩이 행해져 조립되는 모든 반도체 패키지에 적용 가능하다.
또한, 실시 형태 2에서는, 캐필러리(6e)의 높이 제어 공정에서 캐필러리(6e)에 하중을 부여하지 않는 경우를 설명하였지만, 실시 형태 1에서 설명한 바와 같이 높이 제어 공정에서도 캐필러리(6e)에 하중을 부여하여도 된다.
또한, 실시 형태 1과 실시 형태 2에 대해서는, 각각 단독의 기술이어도 되고, 또는 양자를 조합한 기술이어도 된다.
또한, 실시 형태 1 및 2의 리드(이너 리드(2a) 또는 본딩 리드(8c))와 와이어(5)의 접합부인 스티치부(5a)에서는, 그 접합 영역(5b)에, 와이어(5)와 리드 상의 도금과의 접합층이 형성되어 있다.
예를 들면, 와이어(5)가 동선이고, 리드 상의 도금이 Pd 도금의 경우에는, 상기 접합층은, Pd-Cu이며, 동선과 은도금의 조합의 경우에는 Ag-Cu이며, 금선과 은도금의 조합의 경우에는 Ag-Au이며, 또한, 기판을 이용한 반도체 패키지의 경우에도, 금선과 금도금의 조합의 경우 등에는 Au-Au가 형성된다.
본 발명은, 와이어 본딩이 행해지는 전자 장치의 조립에 바람직하다.
1 : QFP(반도체 장치)
2 : 매트릭스 프레임(리드 프레임)
2a : 이너 리드(리드)
2b : 아우터 리드
2c : 태브(칩 탑재부)
2d : 디바이스 영역
2e : 틀부
2f : 스프로킷 홀
2g : 긴 구멍
2h : 접합면
3 : 밀봉체
4 : 반도체 칩
4a : 주면
4b : 이면
4c : 전극 패드
5 : 와이어
5a : 스티치부(와이어 접합부)
5b : 접합 영역
5c : 제1 접합 영역
5d : 제2 접합 영역
5e : 두께 부분
6 : 와이어 본더
6a : XY 테이블
6b : 본딩 헤드부
6c : 높이 제어부
6d : 혼
6e : 캐필러리
6f : 엣지부
6g : 클램퍼
6h : 텐셔너
6i : 토치
6j : 히트 스테이지
6k : 페이스면
6m : 연장선
6n : 네크 측면
6p : 연장선
6q : 곡선부
7 : BGA(반도체 장치)
8 : BGA 기판(배선 기판)
8a : 주면
8b : 이면
8c : 본딩 리드
9 : 다면취 기판(배선 기판)
9a : 디바이스 영역
9b : 다이싱 라인
9c : 관통 구멍
9d : 주면
9e : 칩 탑재부
10 : 수지 페이스트재
11 : 땜납 볼
20 : 스티치부
20a : 접합 영역
20b : 비접합 영역
21, 22 : 캐필러리 궤적
23 : 제1 진폭
24 : 제2 진폭
25 : 와이어링 방향

Claims (20)

  1. (a) 반도체 칩이 탑재되는 칩 탑재부와 상기 칩 탑재부의 주위에 배치된 복수의 리드를 구비한 리드 프레임을 준비하는 공정과,
    (b) 상기 리드 프레임의 상기 칩 탑재부에 상기 반도체 칩을 탑재하는 공정과,
    (c) 상기 반도체 칩의 전극 패드와 상기 전극 패드에 대응하는 상기 리드를, 캐필러리의 안내에 의해서 와이어로 접속하는 공정을 갖고,
    상기 (c) 공정은, 상기 와이어를 상기 리드에 접속할 때에, 상기 와이어가 상기 리드에 접촉하는 제1 지점으로부터 상기 캐필러리가 상기 와이어의 박막을 통해서 상기 리드에 접촉하는 제2 지점까지의 사이, 상기 캐필러리를 상기 제1 지점으로부터 상기 제2 지점을 향하는 방향으로 비틀면서 상기 리드에 가깝게 상기 와이어를 압압하도록 상기 캐필러리의 높이를 제어하는 높이 제어 공정을 포함하며,
    상기 (c) 공정의 상기 높이 제어 공정에서, 상기 캐필러리의 선단부의 높이를 모니터링하고, 상기 캐필러리의 강하 속도가 설정값보다 커졌을 때에는, 상기 캐필러리로부터 상기 와이어에 부여하는 하중의 크기를 작게 하고, 상기 캐필러리의 강하 속도가 상기 설정값보다 작아졌을 때에는, 상기 캐필러리로부터 상기 와이어에 부여하는 하중의 크기를 크게 하는, 반도체 장치의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 와이어는, 동선인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 (c) 공정은, 상기 높이 제어 공정 후, 상기 캐필러리로부터 상기 와이어에 하중을 부여하는 하중 제어 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 (c) 공정에서는 상기 와이어에 대해 초음파를 인가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 높이 제어 공정에서의 상기 캐필러리의 높이 방향의 이동량은, 상기 와이어의 직경과 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 높이 제어 공정에서의 상기 캐필러리의 수평 방향의 이동량은, 상기 와이어의 직경과 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제4항에 있어서,
    상기 하중 제어 공정에서는, 상기 캐필러리는 수평 방향으로 이동하지 않고 상기 와이어에 하중을 부여하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. (a) 반도체 칩이 탑재되는 칩 탑재부와 상기 칩 탑재부의 주위에 배치된 복수의 본딩 리드를 구비한 배선 기판을 준비하는 공정과,
    (b) 상기 배선 기판의 상기 칩 탑재부에 상기 반도체 칩을 탑재하는 공정과,
    (c) 상기 반도체 칩의 전극 패드와 상기 전극 패드에 대응하는 상기 본딩 리드를, 캐필러리의 안내에 의해서 와이어로 접속하는 공정을 갖고,
    상기 (c) 공정은, 상기 와이어를 상기 본딩 리드에 접속할 때에, 상기 와이어가 상기 본딩 리드에 접촉하는 제1 지점으로부터 상기 캐필러리가 상기 와이어의 박막을 통해서 상기 본딩 리드에 접촉하는 제2 지점까지의 사이, 상기 캐필러리를 상기 제1 지점으로부터 상기 제2 지점을 향하는 방향으로 비틀면서 상기 본딩 리드에 가깝게 상기 와이어를 압압하도록 상기 캐필러리의 높이를 제어하는 높이 제어 공정을 포함하며,
    상기 (c) 공정의 상기 높이 제어 공정에서, 상기 캐필러리의 선단부의 높이를 모니터링하고, 상기 캐필러리의 강하 속도가 설정값보다 커졌을 때에는, 상기 캐필러리로부터 상기 와이어에 부여하는 하중의 크기를 작게 하고, 상기 캐필러리의 강하 속도가 상기 설정값보다 작아졌을 때에는, 상기 캐필러리로부터 상기 와이어에 부여하는 하중의 크기를 크게 하는, 반도체 장치의 제조 방법.
  10. 삭제
  11. 제9항에 있어서,
    상기 와이어는, 동선인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 (c) 공정은, 상기 높이 제어 공정 후, 상기 캐필러리로부터 상기 와이어에 하중을 부여하는 하중 제어 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. (a) 반도체 칩이 탑재되는 칩 탑재부와 상기 칩 탑재부의 주위에 배치된 복수의 리드를 구비한 리드 프레임을 준비하는 공정과,
    (b) 상기 리드 프레임의 상기 칩 탑재부에 상기 반도체 칩을 탑재하는 공정과,
    (c) 상기 반도체 칩의 전극 패드와 상기 전극 패드에 대응하는 상기 리드를, 캐필러리의 안내에 의해서 와이어로 접속하는 공정을 갖고,
    상기 (c) 공정은,
    (c1) 상기 와이어를 상기 리드에 접속할 때에, 상기 와이어가 상기 리드에 접촉하는 제1 지점으로부터 상기 캐필러리가 상기 와이어의 박막을 통해서 상기 리드에 접촉하는 제2 지점까지의 사이, 상기 캐필러리를 상기 제1 지점으로부터 상기 제2 지점을 향하는 방향으로 비틀면서 상기 리드에 가깝게 상기 와이어를 압압하도록 상기 캐필러리의 높이를 제어하는 높이 제어 공정과,
    (c2) 상기 높이 제어 공정 후, 상기 캐필러리로부터 상기 와이어에 하중을 부여하는 하중 제어 공정을 포함하고,
    상기 높이 제어 공정에서는 상기 와이어에 대해 제1 초음파를 인가하고, 상기 하중 제어 공정에서는 상기 와이어에 대해 상기 제1 초음파보다 큰 제2 초음파를 인가하며,
    상기 높이 제어 공정에서, 상기 캐필러리의 선단부의 높이를 모니터링하고, 상기 캐필러리의 강하 속도가 설정값보다 커졌을 때에는, 상기 캐필러리로부터 상기 와이어에 부여하는 하중의 크기를 작게 하고, 상기 캐필러리의 강하 속도가 상기 설정값보다 작아졌을 때에는, 상기 캐필러리로부터 상기 와이어에 부여하는 하중의 크기를 크게 하는, 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 와이어는, 동선인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 초음파의 진폭의 크기는, 상기 제2 초음파의 30∼80％의 진폭의 크기인 것을 특징으로 하는 반도체 장치의 제조 방법.
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