KR101671581B1 - 쿨링 피처를 갖는 저프로파일 센서 패키지와 이를 제조하는 방법 - Google Patents

쿨링 피처를 갖는 저프로파일 센서 패키지와 이를 제조하는 방법 Download PDF

Info

Publication number
KR101671581B1
KR101671581B1 KR1020140127773A KR20140127773A KR101671581B1 KR 101671581 B1 KR101671581 B1 KR 101671581B1 KR 1020140127773 A KR1020140127773 A KR 1020140127773A KR 20140127773 A KR20140127773 A KR 20140127773A KR 101671581 B1 KR101671581 B1 KR 101671581B1
Authority
KR
South Korea
Prior art keywords
substrate
contact pads
cooling channels
trenches
extending
Prior art date
Application number
KR1020140127773A
Other languages
English (en)
Other versions
KR20150033584A (ko
Inventor
베지 오가네시안
젠후아 루
Original Assignee
옵티즈 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 옵티즈 인코포레이티드 filed Critical 옵티즈 인코포레이티드
Publication of KR20150033584A publication Critical patent/KR20150033584A/ko
Application granted granted Critical
Publication of KR101671581B1 publication Critical patent/KR101671581B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/02002—Arrangements for conducting electric current to or from the device in operations
    • H01L31/02005—Arrangements for conducting electric current to or from the device in operations for device characterised by at least one potential jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/024—Arrangements for cooling, heating, ventilating or temperature compensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

센서 장치와 이를 제조하는 방법은 마주보는 제1 표면과 제2 표면을 갖는 실리콘 기판, 상기 제1 표면에 또는 상기 제1 표면 내에 형성되는 센서, 상기 센서에 전기적으로 연결되는 상기 제1 표면에 형성되는 복수의 제1 콘택트 패드들과, 상기 제2 표면으로 이어지지만 상기 제1 표면에 닿지 않는 제1 트렌치(trench)들로 형성되는 복수의 쿨링 채널들을 포함한다. 또는, 상기 쿨링 채널들은, 상기 실리콘 기판을 쿨링하기 위하여, 상기 실리콘 기판에 부착되는 하나 이상의 독립된 기판들로 형성될 수 있다.

Description

쿨링 피처를 갖는 저프로파일 센서 패키지와 이를 제조하는 방법{LOW PROFILE SENSOR PACKAGE WITH COOLING FEATURE AND METHOD OF MAKING SAME}
본 출원은 2013년 9월 24일에 출원된 미국 가출원 61/881,520의 이익을 주장하고, 미국 가출원은 참조로서 본 명세서에 포함될 수 있다.
본 발명은 마이크로 전자공학의 센서 장치들의 패키징에 관한 것으로, 특히 콤팩트한 구조를 유지하면서 센서 장치들을 쿨링(cooling)하는 것에 관한 것이다.
도 1a와 도 1b는 종래의 칩 쿨링 형태(configuration)들을 도시한다. 상기 형태들은 실리콘과 같은 호스트 기판(패키지 기판)(2)에 (그 밑면이) 마운트된 하나 이상의 반도체 장치(칩)(1)를 포함한다. 큰 히트 싱크(3)는 상기 히트 싱크(3)의 핀들(fins)(4)을 통해 공기 중으로 열을 전도하고 방산(放散)시키기 위해서, 상기 칩(1)의 위(top)에 마운트된다. 종래의 칩 쿨링 형태에는 몇 가지 문제점이 존재한다. 첫째로, 패키지된 어셈블리의 두께가 매우 크다. 둘째로, 히트 싱크와 접촉하는 상기 칩의 표면적이 매우 작아, 상기 칩으로부터의 열방산율(heat dissipation rate)이 매우 낮다. 셋째로, 노출될 필요가 있는 액티브 영역들(active areas)을 갖는 칩들(예: 이미지 센서들)에 대해서, 종래의 히트 싱크는 상기 액티브 영역 위로 적용될 수 없다.
노출된 액티브 영역들을 갖는 칩들과 호환될 수 있으면서, 전체 크기에 최소 두께가 더해지는 칩 쿨링 형태가 필요하다.
센서 장치는 마주보는 제1 표면과 제2 표면을 갖는 실리콘 기판과, 상기 제1 표면에 또는 상기 제1 표면 내에 형성된 센서와, 상기 센서에 전기적으로 연결되는, 상기 제1 표면에 형성되는 복수의 제1 콘택트 패드들, 상기 제2 표면 내로 연장되지만 상기 제1 표면에 닿지 않는 제1 트렌치(trench)들로서 형성되는 복수의 쿨링 채널들을 포함한다.
센서 장치는 마주보는 제1 표면과 제2 표면을 갖는 실리콘 기판과, 상기 제1 표면에 또는 상기 제1 표면 내에 형성되는 센서와, 상기 센서에 전기적으로 연결되는, 상기 제1 표면에 형성되는 복수의 제1 콘택트 패드들과, 마주보는 제1 표면과 제2 표면을 갖는 제2 기판-상기 실리콘 기판의 상기 제2 표면은 상기 제2 기판의 상기 제1 표면에 마운트됨-과, 상기 제2 기판의 상기 제1 표면과 상기 제2 표면 중의 하나로 연장되지만 상기 제2 기판의 상기 제1 표면과 상기 제2 표면 중의 다른 하나에 닿지 않는 제1 트렌치들로서 형성되는 복수의 쿨링 채널들을 포함한다.
센서 장치를 형성하는 방법은 마주보는 제1 표면과 제2 표면을 갖는 실리콘 기판을 제공하는 단계, 상기 제1 표면에 또는 상기 제1 표면 내에 센서를 형성하는 단계, 상기 제1 표면에 상기 센서에 전기적으로 연결되는 복수의 제1 콘택트 패드들을 형성하는 단계, 및 상기 제2 표면 내로 연장되지만 상기 제1 표면에 닿지 않는 제1 트렌치들로서 복수의 쿨링 채널들을 형성하는 단계를 포함한다.
센서 장치를 형성하는 방법은 마주보는 제1 표면과 제2 표면을 갖는 실리콘 기판을 제공하는 단계, 상기 제1 표면에 또는 상기 제1 표면 내에 센서를 형성하는 단계, 상기 제1 표면에 상기 센서에 전기적으로 연결되는 복수의 제1 콘택트 패드들을 형성하는 단계, 마주보는 제1 표면과 제2 표면을 갖는 제2 기판을 제공하는 단계, 상기 제2 기판의 상기 제1 표면과 상기 제2 표면 중의 하나로 연장되지만 상기 제2 기판의 상기 제1 표면과 상기 제2 표면 중의 다른 하나에 닿지 않는 제1 트렌치들로서 복수의 쿨링 채널들을 형성하는 단계, 및 상기 실리콘 기판의 상기 제2 표면을 상기 제2 기판의 상기 제1 표면에 마운트하는 단계를 포함한다.
본 발명의 다른 목적들과 특징들은 명세서, 청구항들과 첨부된 도면들의 검토에 의해 명확해질 것이다.
본 발명의 센서 장치와 이를 제조하는 방법에 따르면, 노출된 액티브 영역들을 갖는 칩들과 호환 가능하면서, 전체 크기에 최소 두께가 더해지는 형태로 센서 장치들을 쿨링(cooling)할 수 있다.
도 1a와 도 1b는 종래 기술에서의 칩 쿨링 형태들의 측면 단면도들이다.
도 2a 내지 도 2k는 이미지 센서를 포함하는 기판에서 쿨링 채널들을 형성하는 단계들을 보여주는 측면 단면도들이다.
도 3a 내지 도 3b는 PCB에 이미지 센서 다이(die)를 집적하는 단계들을 보여주는 측면 단면도들이다.
도 4는 열 파이프들을 활용하는 PCB와 집적된 이미지 센서 다이를 보여주는 측면 단면도들이다.
도 5는 집적된 이미지 센서 다이와 PCB를 보여주는 측면 단면도들이다.
도 6은 열 파이프들을 활용하는 PCB와 집적된 이미지 센서 다이를 보여주는 측면 단면도들이다.
도 7은 이미지 센서 기판에 부착된 독립된 쿨링 모듈에 형성된 쿨링 채널들을 보여주는 측면 단면도들이다.
도 8은 열전 펌프에 의해 이미지 센서 기판에 부착된 독립된 쿨링 모듈에 형성된 쿨링 채널들을 보여주는 측면 단면도들이다.
도 9는 이미지 센서 기판에 부착된 복수의 독립된 쿨링 모듈들에 형성된 쿨링 채널들을 보여주는 측면 단면도들이다.
도 10은 이미지 센서 기판에 부착된 독립된 쿨링 모듈의 윗면과 아랫면의 양면에 형성된 쿨링 채널들을 보여주는 측면 단면도들이다.
본 발명은 반도체 칩 장치들에 대한 저프로파일 패키징 쿨링 솔루션(low profile packaging cooling solution)이다.
도 2a 내지 도 2k는 상기 쿨링 패키지 솔루션의 형성 과정(formation)을 도시한다. 상기 형성 과정은, 도 2a에 도시된 바와 같이, 그 위에(예: 기판(10)의 위/앞 표면에(at) 및/또는 내에(in)) 형성된 복수의 센서들(12)을 포함하는 웨이퍼(wafer)(10)(이하, 기판(10))로 시작한다. 도시를 위해서, 패키지된 센서의 형성 과정은 광 센서(optical sensor)에 대해서 설명될 것이나, 어떠한 센서(예: 빛(light), 화학, 지문, MEMS 센서 등)도 사용될 수 있다. 각 이미지 센서(12)는 복수의 포토 디텍터(photo detector) 들(14), 서포팅(supporting) 회로(16), 콘택트 패드(contact pad)들(18)을 포함한다. 센서들(12)은 각 센서(12)의 액티브 영역(active area)(17)에 입사하는 빛을 검출하고 측정하도록 구성된다. 콘택트 패드(18)는 포토 디텍터들(14) 및/또는 오프 칩 신호(off-chip signaling)를 제공하기 위한 그들의 서포팅 회로(16)에 전기적으로 연결된다. 각 포토 디텍터(14)는 들어오는 빛 에너지를 전압 신호로 변환한다. 전압을 증폭하고, 및/또는, 전압을 디지털 데이터로 변환하기 위하여 부가적인 회로가 포함될 수 있다. 컬러 필터들 및/또는 마이크로 렌즈들(20)이 포토 디텍터들(14) 위에 마운트될 수 있다. 이러한 형태의 센서들은 본 기술 분야에서 잘 알려져 있고, 여기에서 더 이상 설명하지 않는다.
필름 형태의 폴리머와 같은 보호 레이어(protective layer)(22)는 기판(10)의 액티브 (위/앞) 표면 위로 위치하거나, 증착(deposit)되거나 마운트된다. 선택적인 실리콘 박막(thinning) 프로세스가, 예를 들면, 기계적 그라인딩(mechanical grinding), 화학적 기계적 폴리싱(CMP, chemical mechanical polishing), 습식 에칭(wet etching), 대기압 다운스트림 플라즈마(ADP, atmospheric downstream plasma), 화학적 건식 에칭(DCE, dry chemical etching), 또는 앞에 언급한 프로세스들 또는 어떤 다른 적절한 실리콘 박막 방법들의 조합이, 기판(10)의 뒤/밑 표면에 적용될 수 있다. 그 결과 구조는 도 2b에 나타난다.
포토레지스트(photoresist)(24)의 레이어(layer)는 기판(10)의 뒷면(back surface)에 증착(deposit)된다. 포토레지스트 증착(deposition)은 스프레이되거나, 스핀 코팅(spin coating)되거나, 어떤 다른 적절한 증착 방법(들)이 될 수 있다. 기판의 뒷면의 선택된 부분들을 노출시키는 개구(opening)들의 패턴을 형성하기 위해서, 기술 분야에서 잘 알려져 있는 포토리소그래피(photolithography) 프로세싱을 이용하여 포토레지스트(24)는 노출되고 선택적으로 에칭된다. 개구들의 패턴은 상기 장치의 필요들을 만족시키는 어떠한 형태 또는 디자인을 취할 수 있다. 예를 들면, 상기 패턴은 일련의 평행한 행들 및/또는 평행한 열들, 크로스 해치(cross hatched) 선들, 동심의 또는 동심이 아닌(non-concentric) 원들, 및/또는 다양한 형태들의 조합이 될 수 있다. 상기 패턴은 균일(uniform)하거나, 불균일하거나(non-uniform), 및/또는 불연속적이고 분리된 패턴들을 포함할 수 있다. 기판(10)의 뒷면의 노출된 부분들은 비등방성(anisotropic) 건식 에칭 또는 다른 적절한 에칭에 의해 에칭되고, 트렌치들(26)(예: 쿨링 채널들)을 기판(10)의 뒷면 내로 형성한다. 실리콘 에칭은 CF4, SF6, NF3, Cl2, CCl2F2, 또는 어떤 다른 적절한 에천트(etchant)를 이용하여 수행될 수 있다. 트렌치들의 바람직한 깊이는 기판의 전체 두께의 5% 내지 50%의 범위 내이다. 트렌치들(26)은 수직인 측벽들 또는 점진적으로 폭이 줄어드는 측벽들을 가질 수 있다. 트렌치 측벽(sidewall)의 바람직한 각도는 기판의 뒷면에 대하여 30도 내지 90도의 범위 내이다. 도 2c는 (폭이 점진적으로 줄어드는(tapered) 트렌치 측벽을 갖는) 그 결과 구조를 보여준다.
(예를 들어, 황산, 아세톤, 옥사이드 플라즈마(oxide plasma) 또는 기술 분야에서 잘 알려진 다른 포토 레지스트 제거 방법을 사용하여) 포토 레지스트가 제거된 후에, 높은 열 전도성 물질 및 디퓨전 배리어(diffusion barrier) 물질의 선택적인 레이어(28)가 기판(10)의 뒷면에 형성될 수 있다. 이 레이어는 복수의 서브 레이어들로 형성될 수 있다. 예를 들면, 하나의 바람직한 레이어(28)는 기판의 뒷면에 형성되는 질화 규소(silicon nitride), 티타늄(titanium), 구리의 순서로 형성되는 서브 레이어들로 형성될 수 있다. 이 서브 레이어들은 물리 기상 증착법(PVD, physical vapor deposition)에 의해 증착될 수 있다. 레이어(28)의 물질 구성은 앞에서 언급한 예로 한정되지 않는다. 센서들(12)의 액티브 영역들 사이에 기판의 앞면의 영역들을 노출 시키기 위해서(콘택트 패드들(18)의 노출을 포함) 보호 레이어(22)는 선택적으로 패터닝되어(예를 들어, 레이터 또는 포토 리소그래피 프로세스를 이용하여), 그것의 부분들을 제거한다. 그 결과 구조는 도 2d에 보여진다.
포토레지스트(30)의 레이어는 보호막(22)과 기판의 앞면의 노출된 부분들(즉, 그 위치에 또는 그 위에 상기 센서 구성 성분들이 형성되는 액티브 측) 위로 증착된다. 기판의 앞면의 부분들(예: 인접한 센서들(12)의 콘택트 패드들 사이의 부분들)을 노출시키기 위해서, 포토레지스트(30)는 노출되고 선택적으로 에칭된다. 그리고 나서, 기판의 앞면의 노출된 부분들은 에칭되고 제거되어(예: 비등방성 건식 에칭에 의해), 제2 트렌치들(32)을 기판(10)의 앞면 내로 형성한다. 상기 에칭은 CF4, SF6, NF3, Cl2, CCl2F2 에천트들, 또는 어떤 다른 적절한 에천트를 이용할 수 있다. 제2 트렌치들(32)의 바람직한 깊이는 기판(10)의 두께의 5% 내지 50%의 범위 내이다. 그 결과 구조는 도 2e에 나타난다.
포토레지스트(30)가 제거된 후에, 패시베이션(passivation) 레이어(34)(예: 이산화 규소(silicon dioxide), 질화 규소(silicon nitride) 등)는 기판(10)의 앞면 위(그곳의 보호 레이어(22)의 위를 포함해서)로 증착된다. 바람직하게, 패시베이션 레이어(34)는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 증착 방법 또는 어떤 다른 적절한 증착 방법(들)을 이용하여 질화 규소(예: 적어도 0.1 ㎛)와 이산화물(예: 적어도 0.5 ㎛)로 구성될 수 있다. 포토레지스트(36)의 레이어는 패시베이션 레이어(34) 위로 증착된다. 콘택트 패드들(18) 위로의 패시베이션 레이어(34)의 그 부분들을 노출시키기 위해서 포토레지스트(36)은 적절한 포토리소그래피 프로세싱을 이용하여 노출되고 선택적으로 에칭된다. 그리고 나서, 컨택트 패드들(18)을 노출 시키기 위해서 패시베이션 레이어(34)의 노출된 부분들은 제거된다(예: 플라즈마 에칭에 의해). 패시베이션이 이산화 규소이면, 에천트는 CF4, SF6, NF3, 또는 어떤 다른 적절한 에천트가 될 수 있다. 패시베이션이 질화 규소이면, 에천트는 CF4, SF6, NF3, CHF3, 또는 어떤 다른 적절한 에천트가 될 수 있다. 그 결과 구조는 도 2f에 보여진다.
포토레지스트(36)가 제거된 후, 티타늄, 구리, 알루미늄, 전도성 폴리머 또는 어떤 다른 적절한 전기 전도성 물질(들)과 같은 전기 전도성 물질의 레이어가 패시베이션 레이어(34) 위로 증착된다. 전도성 레이어는 단일 또는 멀티 레이어가 될 수 있고, 물리 기상 증착법(PVD), 화학 기상 증착법(CVD, chemical vapor deposition), 플레이팅(plating) 또는 어떤 다른 적절한 증착 방법(들)에 의해 증착될 수 있다. 바람직하게, 전기 전도성 물질은 알루미늄이고, 스퍼터링(sputtering)에 의해서 증착된다. 포토레지스트(40)의 레이어는 상기 전도성 레이어 위로 증착되고, 센서들(12)의 액티브 영역들과 제2 트렌치들(32)의 중심 (center)의 위로의 포토레지스트의 그 부분들을 제거하기 위해서 포토리소그래피 프로세싱을 이용하여 선택적으로 노출 또는 에칭된다. 응고된(cured)/경화된 포토레지스트(40)는 콘택트 패드들(18)로부터 제2 트렌치들(32)로 연장되어 내려가는 전도성 레이어의 그 부분들에 대한 마스크를 형성한다. 건식 플라즈마 또는 습식 에칭 방법(들)은 전도성 물질의 복수의 이산(discrete)된 트레이스(trace)들(리드(lead)들)(38)을 남기면서, 전도성 레이어의 노출된 부분들을 제거하기 위해서 사용된다. 이산된 트레이스들(리드들)(38) 각각은 콘택트 패드들(18) 중의 하나로부터 제2 트렌치들(32) 중의 하나의 바닥으로 연장된다. 습식 에칭에 대한 에천트는 인산(phosphoric acid)(H3PO4), 아세트산(acetic acid), 질산(nitric acid)(HNO3,) 또는 어떤 다른 적절한 에천트(들)이 될 수 있다. 건식 에칭을 위한 에천트는 Cl2, CCl4, SiCl4, BCl3, 또는 어떤 다른 적절한 에천트(들)이 될 수 있다. 습식 에칭은 리드(lead) 형성을 위해 바람직한 방법이다. 그 결과 구조는 도 2g에 보여진다.
포토레지스트(40)가 제거된 후에, 선택적인 플레이팅(plating) 프로세스가 부가적인 전도성 물질(들)(예: Ni/Pd/Au)로 리드들(38)을 플레이트(plate)하기 위해서 수행될 수 있다. 인캡슐런트(encapsulant) 레이어(42)는 그 구조 위(전도성 리드들(38) 위를 포함하는)로 증착된다. 인캡슐런트 레이어(42)는 폴리이미드(polyimide), 세라믹스(ceramics), 폴리머, 폴리머 복합재, 파릴렌 (parylene), 금속 산화물, 이산화 규소, 에폭시(epoxy), 실리콘(silicone), 자기(porcelain), 질화물(nitrides), 유리(glass), 이온성 결정(ionic crystals), 수지(resin)와 앞에서 언급한 물질들의 조합 또는 어떤 다른 적절한 유전체(dielectric) 물질(들)이 될 수 있다. 인캡슐런트 레이어는 바람직하게는 두께가 0.1 내지 0.3 ㎛이고, 바람직한 물질은 스프레이 코팅에 의해 증착될 수 있는 솔더(solder) 마스크와 같은 액상 포토리소그래피 폴리머이다. 포토리소그래피 폴리머 인캡슐런트(42)는 센서들(12)의 액티브 영역들과 제2 트렌치들(32)의 바닥에서 각 리드(38)의 재라우팅된(rerouted) 콘택트 영역들(38a)의 위로 인캡슐런트 레이어(42)의 부분들을 제거하는 포토리소그래피와 에칭 프로세스가 작용된다. 인캡슐런트가 이산화 규소와 같은 포토리소그래피 물질이 아닌 물질(non-photolithography material)로 구성되면, 별도의 포토레지스트 증착, 리소그래피와 에칭 프로세스가 동일한 결과를 획득하기 위해서 사용될 수 있다. 그 결과 구조는 도 2h에 보여진다.
결합제(bonding agent)(44)의 레이어는 도 2i에 나타난 바와 같이, 기판(10)의 뒷면에 증착된다. 결합제(44)는 표면 마운팅 프로세스(mounting process) 동안에 다시 활성화될 수 있다. 높은 열 전도성 속성을 갖는 결합제 물질(예를 들어, 폴리머와 은(silver) 또는 주석(tin)의 혼합이 될 수 있다)이 바람직하다. 대안적으로, 볼 그리드 어레이(BGA, ball grid array)가 도 2j에 나타난 바와 같이, 기술 분야에서 잘 알려진 기술들을 이용하여 기판(10)의 뒷면에 적용될 수 있다. BGA와 결합제는 모두 스크린 프린팅(screen printing)을 통해서 또는 디스펜서(dispenser)를 이용하여 선택적으로 적용될 수 있다.
그리고 나서, 도 2k에 나타난 바와 같이(결합제(44)를 이용하는 경우에), 기판(10)을 개별적으로 패키지된 (즉, 각각이 이미지 센서(12)를 갖는) 이미지 센서 다이(die)들(48)로 분리하기 위해서, 예를 들면, 기계적인 블레이드 다이싱(blade dicing) 장치, 레이저 커팅 또는 어떤 다른 적절한 프로세스들에 의해, 기판(10)은, 이미지 센서들(12)과 그것들과 연관된 콘택트 패드들(18) 사이에 선들을 따라(즉, 제2 트렌치들(32)을 따라) 다이싱(diced)되거나, 단일화(singulated)될 수 있다. 콘택트 패드들(18)은 콘택트 영역들(38a)에 이어지는 리드들(38)에 의해서 제2 트렌치들(32)로 재라우팅 된다. 단일화된 다이(48)에 대해서, 제2 트렌치들(32)은 복수의 이산된 트렌치들이 될 수 있거나, 기판의 앞면 아래로 우묵 패여진(recessed) 리드 콘택트 영역들(38a)에 대한 표면을 갖는 숄더부(shoulder)를 본질적으로 형성하는 단일 트렌치가 될 수 있다. 트렌치들(26)은 기판(10)으로부터 열을 전달하는 쿨링 채널들을 형성한다(즉, 기판(10)의 뒷면의 표면적을 넓히고, 바닥 면이 호스트 표면에 마운트될 때조차 열이 전달될 수 있는 채널들을 형성하는 것에 의해).
도 3a 내지 도 3b는 PCB(50)(플렉스(flex) 또는 리지드(rigid))와 이미지 센서 다이 패키지(48)의 집적을 도시한다. PCB(50)는 그 상부 표면에 본드(bond) 패드들(56)로 끝나는 전기적 트레이스들(54)을 포함하는 플렉서블, 세미 리지드(semi-rigid) 또는 리지드(rigid) 기판을 포함한다. 기판의 상부 표면은 그 안에 형성된 캐비티(62)를 포함한다(즉, 상부 표면은 캐비티(62)를 형성하는 우묵 패여진 부분을 갖는다). 캐비티(62)는 또한 이미지 센서 다이(48)에 대한 호스트로 사용될 수 있다. 캐비티(62)의 깊이는 바람직하게는 적어도 이미지 센서 다이(48)의 높이와 동일하고, 도 3a에서 점선으로 나타낸 바와 같이, 기판(10)의 앞면까지 될 수 있다. PCB 본드 패드들(56)은 바람직하게는 캐비티(62)의 내부에 위치된다. 기판(10)의 뒷면 및/또는 그 위에 형성된 어떠한 열 전도성 물질과 접촉하기 위해서 선택적인 열 전도 패드들(60)이 캐비티 표면에 위치될 수 있다. 열 전도 패드들(60)은 바람직하게는 열 라디에이터(heat radiator)로 동작할 PCB 기판(52)을 통해서 연장되는 열 전도 리드들(58)(또는 그러한 리드들의 네트워크)에 연결된다. 열 전도 패드들(60)은 또한 이미지 센서 다이 패키지(48)를 호스트 PCB(50)에 부착시키는 본딩 패드들로써 사용될 수 있다. 높은 열 전도성을 갖는 선택적인 접착 레이어가 본딩 목적으로 캐비티(62)에 적용될 수 있다.
본드 와이어들(64)은 센서들의 재라우팅된 콘택트들(38a)을 PCB 본드 패드들(56)에 연결하는데 사용된다. 오버몰드(overmold) 화합물(compound)(66)은 캐비티(62) 내로 주입된다. 오버몰드 물질은 에폭시, 폴리머, 수지들 또는 기술 분야에서 잘 알려진 어떤 다른 보호 유전체 물질(들)이 될 수 있다. 응고된 오버몰드 물질(66)은 오버몰드 물질(66)의 상부 표면이 PCB 기판(52)의 상부 표면과 대등하거나 거의 대등하도록 바람직하게는 캐비티(62)의 외부 둘레(outer perimeter)를 채운다. 오버몰드 물질(66)은 캐비티(62)의 내부 영역이 채워지지 않도록(즉, 쿨링 채널들(26)은 채워지지 않고, 뒤덮이지 않은 채로 남는다) 바람직하게는 선택적으로 캐비티(62) 내로 분사된다. 그리고 나서, 보호 레이어(22)가 제거되고, 이렇게 하여, 센서(12)의 액티브 영역을 환경에 노출시킨다. 마지막 결과 구조는 도 3b에 보여진다.
PCB(50)는 콤패트 디자인으로 이미지 센서 다이(48)에 대한, 전기 전도성과 열 전도성과 아울러, 기계적인 지원과 보호를 제공한다. 열은 열 전도성 패드들(60)과 리드들(58)을 통한 열 전도에 의해, 그리고, 트렌치들(26) (쿨링 채널들)을 통한 공기 전도에 의해 이미지 센서 다이(48)로부터 밖으로 전달된다. 이미지 센서 다이(48)는 저프로파일 쿨링 솔루션을 제공한다. 센서 칩 기판(10)의 뒷면에 형성된 쿨링 채널들(26)은 열 방산 표면 영역을 증가시키고, 따라서, 구조의 높이를 부가하지 않으면서도 열 방산율을 증가시킨다. 센서의 콘택트 패드들(18)은 더 낮은 레벨로 떨어지도록 리드들(38)에 의해 재라우팅 된다. 본드 와이어들(64)은 본드 와이어들(64)이 캐비티(62) 내부와 떨어져 끼워 넣어져서 패키지 높이를 줄이는 방식으로, 재라우팅된 콘택트 패드들을 호스트 본드 패드들(56)에 연결한다. PCB(50)의 캐비티(62)에 적어도 부분적으로 이미지 센서 다이를 마운트하는 것에 의해, 전체 높이는 더 줄어든다.
도 4는 쿨링 채널들(26) 내에서 연장되는 열 파이프들(70)을 부가적으로 포함하는 다른 제1 실시예를 도시한다. 열 파이프들(70)은 가스, 액체, 또는 둘 다를 포함하는 솔리드한 금속 로드(rod)들 또는 속이 빈 로드들이 될 수 있다. 쿨링 채널들(26)에 위치하는 열 파이프들(70)은 열 파이프들(70)과 기판(10) 사이의 강화된 열 전도를 위하여, 바람직하게는 금속 페이스트(paste)와 같은 열 전도 물질(72)로 덮인다. 외부 라디에이터 또는 펌프, 또는 둘 다는 열 파이프들(70)에 연결될 수 있다. 열 파이프들(70)은 솔더 또는 접착제들로 PCB 기판(52)에 마운트될 수 있고, 그리고 나서, 이미지 센서 다이(48)는 열 파이프들(70) 위로 결합될 수 있다.
도 5는 이전에 기술한 PCB(50) 대신에 PCB 호스트(74)를 사용하는, 다른 제2 실시예를 도시한다. 구성은 PCB 호스트(74)의 상부 표면에 형성된 캐비티가 없는 것을 제외하고, PCB(50)에 대한 것과 동일하다.
도 6은 열 파이프들(70)이 도 5의 PCB(74)의 쿨링 채널들(260)에 부가된 다른 제3 실시예를 도시한다.
도 7은 상기 기술한 쿨링 피처(feature)들이 이미지 센서 기판(10)에 부착되는 독립된 쿨링 모듈(76)에(기판(10)에 내장되도록 형성되는 것과 대조적으로) 형성된 다른 제4 실시예를 도시한다. 쿨링 모듈(76)은 금속성의 또는 결정질의 실리콘 물질로 구성될 수 있는 독립된 기판이고, 그 밑면에 쿨링 채널들(26)을 형성하기 위해서도 도 2c와 도 2d에 대해서 위에 기술한 바와 같이 처리될 수 있다. 쿨링 모듈(76)은 솔더 페이스트 또는 어떤 다른 높은 열 전달 결합체(78)로 기판(10)의 밑에 부착된다. 그리고 나서, 이미지 센서 다이(48)를 완성하기 위해서 구조는 도 2e 내지 도 2i에 대해서 위에 기술한 바와 같이 처리되고, 그리고 나서, 도 3b, 도 4, 도 5, 또는 도 6에 나타난 바와 같이 PCB에 마운트된다.
도 8은 위에 기술된 쿨링 모듈 76이 열전 펌프(thermal electric heat pump)(80)(또한, 펠티에 쿨러(Peltier cooler) 또는 TEC-열전 쿨러(TEC-thermal electric cooler)로도 알려짐)에 의해 기판(10)에 부착되는 다른 제5 실시예를 도시한다. 접착 레이어(82)(예: 높은 열 전달 결합체)는 열전 펌프(80)를 기판(10)과 쿨링 모듈(76)에 부착하기 위해서 사용된다. 열전 펌프(80)는 전기 에너지의 소비를 통해서 열을 기판(10)으로부터 쿨링 모듈(76) 전달한다. 열전 펌프(80)의 방향은 열전 발전기(thermal electric generator)로 바뀌도록 반대(즉, 플립 오버(flipped over))가 될 수 있다. 그리고 나서, 이미지 센서 다이(48)를 완성하기 위해서, 구조는 도 2e 내지 도 2i에 대해서 위에 기술한 바와 같이 처리되고, 그리고 나서, 도 3b, 도 4, 도 5, 또는 도 6에 나타난 바와 같이 PCB에 마운트된다.
도 9는 앞에서 기술한 복수의 쿨링 모듈들(76)이 기판(10)에 부착된(즉, 하나의 제1 쿨링 모듈(76)은 기판(10)에 부착되고, 제2 쿨링 모듈(76)이 제1 쿨링 모듈(76)에 부착된다) 다른 제6 실시를 도시한다. 도 9는 2개의 쿨링 모듈들(76)을 나타내지만, 둘 이상의 쿨링 모듈들(76)이 이와 같은 방식으로 스택(stack)될 수 있다. 그리고 나서, 이미지 센서 다이(48)를 완성하기 위해서, 구조는 도 2e 내지 도 2i에 대해서 위에 기술한 바와 같이 처리되고, 그리고 나서, 도 3b, 도 4, 도 5, 또는 도 6에 나타난 바와 같이 PCB에 마운트된다.
도 10은 부가적인 쿨링 능력(cooling capacity)을 위해서 쿨링 채널들(26)이 쿨링 모듈의 위와 아래 표면들의 양쪽에 형성되는 것을 제외하고 도 7의 실시예와 유사한 제7 실시예를 도시한다. 그리고 나서, 이미지 센서 다이(48)를 완성하기 위해서, 구조는 도 2e 내지 도 2i에 대해서 위에 기술한 바와 같이 처리되고, 그리고 나서, 도 3b, 도 4, 도 5, 또는 도 6에 나타난 바와 같이 PCB에 마운트된다.
본 발명은 위에 기술하고 여기에 설명한 실시예(들)에 한정되지 않고, 첨부된 청구항들의 범위에 들어가는 어떠한 변형 또는 모든 변형들을 포함하는 것을 이해할 수 있다. 예를 들면, 여기에서 본 발명에 언급한 것들은 어떠한 청구항 또는 청구항 용어의 범위를 제한하도록 의도되지 않지만, 대신에 하나 이상의 청구항들에 의해 포함될 수 있는 하나 이상의 특징들을 단순히 참조할 수 있다. 위에서 언급된 물질들, 프로세스들과 수치 예들은 단지 예시적인 것으로, 청구항들을 제한하는 것으로 고려되어서는 안 된다. 또한, 청구항들과 명세서로부터 명백한 것처럼, 모든 방법 단계들이 설명된 또는 청구된 정확한 순서로 수행될 필요가 있는 것은 아니고, 오히려, 패키지된 반도체 장치의 적절한 형성을 허용하는 임의의 순서로 수행된다. 물질의 단일 레이어들은 그의 또는 그와 유사한 물질들의 복수의 레이어들로, 그리고 반대로도, 형성될 수 있다. 마지막으로, 구성요소들의 방향은 바뀔 수 있다. 예를 들면, 쿨링 채널들(26)은 도 7과 도 9에서, 도시된 밑면(들) 대신에, 쿨링 모듈(들)(76)이 윗면(들)에 형성될 수 있다.
여기에서 사용된, 용어 “위”는 “직접적으로 위”(그 사이에 위치한 중개의 물질들, 구성요소들 또는 공간이 없음)와 “간접적으로 위”(그 사이에 위치한 중개의 물질들, 구성요소들 또는 공간이 있음)를 포함함을 알아야 한다. 이와 유사하게, 용어 ”인접한”은 “직접적으로 인접한”(그 사이에 위치한 중개의 물질들, 구성요소들 또는 공간이 없음)과 “간접적으로 인접한”(그 사이에 위치한 중개의 물질들, 구성요소들 또는 공간이 있음)을 포함하고, “마운트된”은 “직접적으로 마운트된”(그 사이에 위치한 중개의 물질들, 구성요소들 또는 공간이 없음)과 “간접적으로 마운트된”(그 사이에 위치한 중개의 물질들, 구성요소들 또는 공간이 있음)을 포함하고, “전기적으로 연결된”은 “직접적으로 전기적으로 연결된”(구성요소들을 같이 전기적으로 연결하는 그 사이의 중개의 물질들 또는 구성요소들이 없음)과 “간접적으로 전기적으로 연결된”(요소들을 같이 전기적으로 연결하는 그 사이의 중개의 물질들 또는 구성요소들이 있음)을 포함한다. 예를 들면, “기판 위로” 구성요소를 형성하는 것은 그 사이에 하나 이상의 중개의 물질들/요소들을 갖는 기판 위에 간접적으로 구성요소를 형성하는 것뿐 아니라, 그 사이에 중개의 물질들/요소들 없이 상기 기판 위에 직접적으로 구성요소를 형성하는 것을 포함할 수 있다.
10: 기판
12: 센서
14: 포토 디텍터들
16: 회로
18: 콘택트 패드
20: 마이크로 렌즈들
22: 보호 레이어
24: 포토레지스트
26: 트렌치들
28: 레이어
30: 포토레지스트
32: 제2 트렌치들
34: 패시베이션 레이어
36: 포토레지스트
38: 리드들
38a: 콘택트 영역들
40: 포토레지스트
42: 인캡슐런트 레이어
44: 결합제
48: 이미지 센서 다이들

Claims (27)

  1. 마주보는 제1 표면과 제2 표면을 갖는 실리콘 기판;
    상기 제1 표면에 또는 상기 제1 표면 내에 형성되는 센서;
    상기 센서에 전기적으로 연결되는, 상기 제1 표면에 형성되는 복수의 제1 콘택트 패드들;
    상기 제2 표면 내로 연장되지만 상기 제1 표면에 닿지 않는 제1 트렌치(trench)들로서 형성되는 복수의 쿨링 채널들; 및
    상기 쿨링 채널들에 위치하는 하나 이상의 열 파이프(heat pipe)들을 포함하는 센서 장치.
  2. 청구항 1에 있어서,
    상기 제1 표면 내로 형성되는 하나 이상의 제2 트렌치들; 및
    각각 상기 제1 콘택트 패드들 중의 하나로부터 상기 하나 이상의 제2 트렌치들로 연장되는 복수의 전도성 트레이스(conductive trace)들을 더 포함하는 센서 장치.
  3. 청구항 1에 있어서,
    상기 센서는 복수의 포토 디텍터들을 포함하는 센서 장치.
  4. 청구항 1에 있어서,
    마주보는 제1 표면과 제2 표면을 갖는 제2 기판 -상기 실리콘 기판의 상기 제2 표면은 상기 제2 기판의 상기 제1 표면에 마운트됨-;
    상기 제2 기판의 상기 제1 표면에 위치하는 복수의 제2 콘택트 패드들;
    상기 제2 기판을 통해 연장되고, 상기 복수의 제2 콘택트 패드들에 전기적으로 연결되는 복수의 전기적 리드(electric lead)들; 및
    각각 상기 제1 콘택트 패드들 중의 하나로부터 상기 제2 콘택트 패드들 중의 하나로 연장되는 복수의 와이어(wire)들을 더 포함하는 센서 장치.
  5. 청구항 4에 있어서,
    상기 실리콘 기판의 상기 제2 표면과 상기 제2 기판의 상기 제1 표면 사이에 위치하는 열 전도성 물질을 더 포함하는 센서 장치.
  6. 청구항 4에 있어서,
    상기 제2 기판의 상기 제1 표면에 위치하는 복수의 열 전도성 패드들; 및
    상기 제2 기판을 통해서 연장되고, 상기 복수의 열 전도성 패드들에 연결되는 복수의 열 전도성 리드들을 더 포함하는 센서 장치.
  7. 청구항 4에 있어서,
    상기 제2 기판의 상기 제1 표면의 일부는 우묵 패여서 캐비티(cavity)를 형성하고, 상기 실리콘 기판은 적어도 부분적으로 상기 캐비티에 위치하는 센서 장치.
  8. 청구항 7에 있어서,
    상기 복수의 제2 콘택트 패드들은 상기 제2 기판의 상기 제1 표면의 우묵한 부분(recessed portion)에 위치하고, 상기 와이어들은 상기 캐비티에 위치하는 센서 장치.
  9. 삭제
  10. 청구항 1에 있어서,
    상기 실리콘 기판과 상기 하나 이상의 열 파이프들 사이 및 상기 쿨링 채널들에 위치하는 열 전도성 물질을 더 포함하는 센서 장치.
  11. 마주보는 제1 표면과 제2 표면을 갖는 실리콘 기판;
    상기 제1 표면에 또는 상기 제1 표면 내에 형성되는 센서;
    상기 센서에 전기적으로 연결되는, 상기 제1 표면에 형성되는 복수의 제1 콘택트 패드들;
    마주보는 제1 표면과 제2 표면을 갖는 제2 기판 -상기 실리콘 기판의 상기 제2 표면은 상기 제2 기판의 상기 제1 표면에 마운트됨-;
    상기 제2 기판의 상기 제1 표면과 상기 제2 표면 중의 하나로 연장되지만 상기 제2 기판의 상기 제1 표면과 상기 제2 표면 중의 다른 하나에 닿지 않는 제1 트렌치들로서 형성되는 복수의 쿨링 채널들; 및
    상기 제2 기판의 상기 제1 표면과 상기 제2 표면 중의 상기 다른 하나로 연장되는 제2 트렌치들로서 형성되는 복수의 제2 쿨링 채널들을 포함하는 센서 장치.
  12. 삭제
  13. 청구항 11에 있어서,
    상기 실리콘 기판의 상기 제2 표면과 상기 제2 기판의 상기 제1 표면 사이에 위치하는 열 전도성 물질을 더 포함하는 센서 장치.
  14. 청구항 11에 있어서,
    상기 실리콘 기판의 상기 제2 표면과 상기 제2 기판의 상기 제1 표면 사이에 위치하는 열전 펌프(thermal electric heat pump)를 더 포함하는 센서 장치.
  15. 청구항 11에 있어서,
    마주보는 제1 표면과 제2 표면을 갖는 제3 기판 -상기 제2 기판의 상기 제2 표면은 상기 제3 기판의 상기 제1 표면에 마운트됨-; 및
    상기 제3 기판의 상기 제1 표면과 상기 제2 표면 중의 하나로 연장되지만 상기 제3 기판의 상기 제1 표면과 상기 제2 표면 중의 다른 하나에 닿지 않는 제2 트렌치들로서 형성되는 복수의 제2 쿨링 채널들을 더 포함하는 센서 장치.
  16. 청구항 11에 있어서,
    마주보는 제1 표면과 제2 표면을 갖는 제3 기판 -상기 제2 기판의 상기 제2 표면은 상기 제3 기판의 상기 제1 표면에 마운트됨-;
    상기 제3 기판의 상기 제1 표면에 위치하는 복수의 제2 콘택트 패드들;
    상기 제3 기판을 통해서 연장되고, 상기 복수의 제2 콘택트 패드들에 전기적으로 연결되는 복수의 전기적 리드들; 및
    각각 상기 제1 콘택트 패드들 중의 하나로부터 상기 제2 콘택트 패드들 중의 하나로 연장되는 복수의 와이어들을 더 포함하는 센서 장치.
  17. 청구항 16에 있어서,
    상기 제3 기판의 상기 제1 표면의 일부는 우묵 패여서 캐비티를 형성하고, 상기 실리콘 기판은 적어도 부분적으로 상기 캐비티에 위치하는 센서 장치.
  18. 청구항 11에 있어서,
    상기 쿨링 채널들에 위치하는 하나 이상의 열 파이프들을 더 포함하는 센서 장치.
  19. 센서 장치를 형성하는 방법에 있어서,
    마주보는 제1 표면과 제2 표면을 갖는 실리콘 기판을 제공하는 단계;
    상기 제1 표면에 또는 상기 제1 표면 내에 센서를 형성하는 단계;
    상기 제1 표면에 상기 센서에 전기적으로 연결되는 복수의 제1 콘택트 패드들을 형성하는 단계;
    상기 제2 표면 내로 연장되지만 상기 제1 표면에 닿지 않는 제1 트렌치들로서 복수의 쿨링 채널들을 형성하는 단계; 및
    상기 쿨링 채널들에 하나 이상의 열 파이프들을 마운트하는 단계를 포함하는 방법.
  20. 청구항 19에 있어서,
    상기 제1 표면 내로 하나 이상의 제2 트렌치들을 형성하는 단계; 및
    각각 상기 제1 콘택트 패드들 중의 하나로부터 상기 하나 이상의 제2 트렌치들로 연장되는 복수의 전도성 트레이스들을 더 포함하는 방법.
  21. 청구항 19에 있어서,
    상기 실리콘 기판에 제2 기판을 마운트하는 단계를 더 포함하고,
    상기 제2 기판은,
    마주보는 제1 표면과 제2 표면;
    상기 제2 기판의 상기 제1 표면에 위치하는 복수의 제2 콘택트 패드들; 및
    상기 제2 기판을 통해 연장되고, 상기 복수의 제2 콘택트 패드들에 전기적으로 연결되는 복수의 전기적 리드들을 포함하고,
    상기 마운트하는 단계는 상기 실리콘 기판의 상기 제2 표면을 상기 제2 기판의 상기 제1 표면에 마운트하는 단계; 및
    복수의 와이어들 각각을 상기 제1 콘택트 패드들 중의 하나와 상기 제2 콘택트 패드들 중의 하나 사이에 연결하는 단계를 포함하는 방법.
  22. 삭제
  23. 센서 장치를 형성하는 방법에 있어서,
    마주보는 제1 표면과 제2 표면을 갖는 실리콘 기판을 제공하는 단계;
    상기 제1 표면에 또는 상기 제1 표면 내에 센서를 형성하는 단계;
    상기 제1 표면에 상기 센서에 전기적으로 연결되는 복수의 제1 콘택트 패드들을 형성하는 단계;
    마주보는 제1 표면과 제2 표면을 갖는 제2 기판을 제공하는 단계;
    상기 제2 기판의 상기 제1 표면과 상기 제2 표면 중의 하나로 연장되지만 상기 제2 기판의 상기 제1 표면과 상기 제2 표면 중의 다른 하나에 닿지 않는 제1 트렌치들로서 복수의 쿨링 채널들을 형성하는 단계;
    상기 실리콘 기판의 상기 제2 표면을 상기 제2 기판의 상기 제1 표면에 마운트하는 단계; 및
    상기 제2 기판의 상기 제1 표면과 상기 제2 표면 중의 상기 다른 하나로 연장되는 제2 트렌치로서 복수의 제2 쿨링 채널들을 형성하는 단계를 포함하는 방법.
  24. 삭제
  25. 청구항 23에 있어서,
    상기 실리콘 기판의 상기 제2 표면과 상기 제2 기판의 상기 제1 표면 사이에 열전 펌프를 마운트하는 단계를 더 포함하는 방법.
  26. 청구항 23에 있어서,
    마주보는 제1 표면과 제2 표면을 갖는 제3 기판을 제공하는 단계;
    상기 제3 기판의 상기 제1 표면과 상기 제2 표면 중의 하나로 연장되지만 상기 제3 기판의 상기 제1 표면과 상기 제2 표면 중의 다른 하나에 닿지 않는 제2 트렌치들로서 복수의 제2 쿨링 채널들을 형성하는 단계; 및
    상기 제2 기판의 상기 제2 표면을 상기 제3 기판의 상기 제1 표면에 마운트하는 단계를 더 포함하는 방법.
  27. 청구항 23에 있어서,
    상기 제2 기판에 제3 기판을 마운트하는 단계를 더 포함하고,
    상기 제3 기판은,
    마주보는 제1 표면과 제2 표면;
    상기 제3 기판의 상기 제1 표면에 위치하는 복수의 제2 콘택트 패드들; 및
    상기 제3 기판을 통해 연장되고, 상기 복수의 제2 콘택트 패드들에 전기적으로 연결되는 복수의 전기적 리드들을 포함하고,
    상기 마운트하는 단계는 상기 제2 기판의 상기 제2 표면을 상기 제3 기판의 상기 제1 표면에 마운트하는 단계; 및
    복수의 와이어들 각각을 상기 제1 콘택트 패드들 중의 하나와 상기 제2 콘택트 패드들 중의 하나 사이에 연결하는 단계를 포함하는 방법.
KR1020140127773A 2013-09-24 2014-09-24 쿨링 피처를 갖는 저프로파일 센서 패키지와 이를 제조하는 방법 KR101671581B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361881520P 2013-09-24 2013-09-24
US61/881,520 2013-09-24
US14/492,219 US9461190B2 (en) 2013-09-24 2014-09-22 Low profile sensor package with cooling feature and method of making same
US14/492,219 2014-09-22

Publications (2)

Publication Number Publication Date
KR20150033584A KR20150033584A (ko) 2015-04-01
KR101671581B1 true KR101671581B1 (ko) 2016-11-16

Family

ID=52690215

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140127773A KR101671581B1 (ko) 2013-09-24 2014-09-24 쿨링 피처를 갖는 저프로파일 센서 패키지와 이를 제조하는 방법

Country Status (5)

Country Link
US (2) US9461190B2 (ko)
KR (1) KR101671581B1 (ko)
CN (1) CN104617060B (ko)
HK (1) HK1209902A1 (ko)
TW (1) TWI628759B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10197519B2 (en) * 2013-03-15 2019-02-05 H2Scan Corporation Gas sensing systems and methods
US9524917B2 (en) * 2014-04-23 2016-12-20 Optiz, Inc. Chip level heat dissipation using silicon
US20160148966A1 (en) * 2014-11-26 2016-05-26 Omnivision Technologies, Inc. Space-Efficient PCB-Mountable Image Sensor, And Method For Fabricating Same
CN104851853A (zh) * 2015-05-19 2015-08-19 苏州晶方半导体科技股份有限公司 指纹识别芯片的封装结构及封装方法
US10020243B2 (en) 2016-03-08 2018-07-10 Toyota Motor Engineering & Manufacturing North America, Inc. Power electronics assemblies having a wide bandgap semiconductor device and an integrated fluid channel system
US10121729B2 (en) * 2016-07-25 2018-11-06 Toyota Motor Engineering & Manufacturing North America, Inc. Power electronics assemblies having a semiconductor device with metallized embedded cooling channels
US20180226515A1 (en) * 2017-02-06 2018-08-09 Semiconductor Components Industries, Llc Semiconductor device and method of forming embedded thermoelectric cooler for heat dissipation of image sensor
KR102027522B1 (ko) * 2017-04-13 2019-10-01 (주)파트론 광학센서 패키지 및 그 제조 방법
US11069729B2 (en) * 2018-05-01 2021-07-20 Canon Kabushiki Kaisha Photoelectric conversion device, and equipment

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5156998A (en) * 1991-09-30 1992-10-20 Hughes Aircraft Company Bonding of integrated circuit chip to carrier using gold/tin eutectic alloy and refractory metal barrier layer to block migration of tin through via holes
US5798556A (en) * 1996-03-25 1998-08-25 Motorola, Inc. Sensor and method of fabrication
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
JPH11346480A (ja) * 1998-06-02 1999-12-14 Hitachi Ltd インバータ装置
US6627864B1 (en) 1999-11-22 2003-09-30 Amkor Technology, Inc. Thin image sensor package
IL133453A0 (en) 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
TW497234B (en) * 2000-03-29 2002-08-01 Omnivision Tech Inc Image sensor integrate circuit package having cooling
US6661084B1 (en) * 2000-05-16 2003-12-09 Sandia Corporation Single level microelectronic device package with an integral window
US20050051859A1 (en) 2001-10-25 2005-03-10 Amkor Technology, Inc. Look down image sensor package
US7033664B2 (en) 2002-10-22 2006-04-25 Tessera Technologies Hungary Kft Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
WO2005004195A2 (en) 2003-07-03 2005-01-13 Shellcase Ltd. Method and apparatus for packaging integrated circuit devices
US20050104186A1 (en) 2003-11-14 2005-05-19 International Semiconductor Technology Ltd. Chip-on-film package for image sensor and method for manufacturing the same
KR100673950B1 (ko) 2004-02-20 2007-01-24 삼성테크윈 주식회사 이미지 센서 모듈과 이를 구비하는 카메라 모듈 패키지
SG115753A1 (en) * 2004-03-15 2005-10-28 Yamaha Corp Semiconductor element and wafer level chip size package therefor
US20070190747A1 (en) 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
US7936062B2 (en) 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
KR100691398B1 (ko) 2006-03-14 2007-03-12 삼성전자주식회사 미소소자 패키지 및 그 제조방법
KR100770690B1 (ko) 2006-03-15 2007-10-29 삼성전기주식회사 카메라모듈 패키지
KR100737162B1 (ko) * 2006-08-11 2007-07-06 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7807508B2 (en) 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US7749886B2 (en) 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
US7569409B2 (en) 2007-01-04 2009-08-04 Visera Technologies Company Limited Isolation structures for CMOS image sensor chip scale packages
CN101548379B (zh) * 2007-01-10 2011-01-12 奥斯兰姆有限公司 电子器件模块及其制造方法
EP2575166A3 (en) 2007-03-05 2014-04-09 Invensas Corporation Chips having rear contacts connected by through vias to front contacts
CN101287347A (zh) * 2007-04-11 2008-10-15 富准精密工业(深圳)有限公司 热管散热装置
CN100546026C (zh) 2007-04-29 2009-09-30 鸿富锦精密工业（深圳）有限公司 影像摄取装置
US8772919B2 (en) 2007-08-08 2014-07-08 Wen-Cheng Chien Image sensor package with trench insulator and fabrication method thereof
EP2213148A4 (en) 2007-10-10 2011-09-07 Tessera Inc ROBUST MULTILAYER WIRING ELEMENTS AND ASSEMBLIES INCLUDING MICROELECTRONIC ELEMENTS INCLUDED
US20090212381A1 (en) 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US20100053407A1 (en) 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
KR20090102208A (ko) 2008-03-25 2009-09-30 서울반도체 주식회사 방열 ｌｅｄ 패키지
US7859033B2 (en) 2008-07-09 2010-12-28 Eastman Kodak Company Wafer level processing for backside illuminated sensors
KR101486420B1 (ko) 2008-07-25 2015-01-26 삼성전자주식회사 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법
US8232633B2 (en) 2008-09-25 2012-07-31 King Dragon International Inc. Image sensor package with dual substrates and the method of the same
JP2010219425A (ja) 2009-03-18 2010-09-30 Toshiba Corp 半導体装置
JP2010239018A (ja) * 2009-03-31 2010-10-21 Panasonic Corp 半導体装置およびこれを用いた半導体装置の製造方法
US8283745B2 (en) 2009-11-06 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating backside-illuminated image sensor
US8183579B2 (en) * 2010-03-02 2012-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. LED flip-chip package structure with dummy bumps
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8697569B2 (en) 2010-07-23 2014-04-15 Tessera, Inc. Non-lithographic formation of three-dimensional conductive elements
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US20120037935A1 (en) * 2010-08-13 2012-02-16 Wen-Kun Yang Substrate Structure of LED (light emitting diode) Packaging and Method of the same
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias
US8685793B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Chip assembly having via interconnects joined by plating
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US9704793B2 (en) * 2011-01-04 2017-07-11 Napra Co., Ltd. Substrate for electronic device and electronic device
US8546900B2 (en) 2011-06-09 2013-10-01 Optiz, Inc. 3D integration microelectronic assembly for integrated circuit devices
US8552518B2 (en) 2011-06-09 2013-10-08 Optiz, Inc. 3D integrated microelectronic assembly with stress reducing interconnects
US8546951B2 (en) 2011-06-09 2013-10-01 Optiz, Inc. 3D integration microelectronic assembly for integrated circuit devices
US8604576B2 (en) 2011-07-19 2013-12-10 Opitz, Inc. Low stress cavity package for back side illuminated image sensor, and method of making same
US9018725B2 (en) 2011-09-02 2015-04-28 Optiz, Inc. Stepped package for image sensor and method of making same
US8796800B2 (en) 2011-11-21 2014-08-05 Optiz, Inc. Interposer package for CMOS image sensor and method of making same
US8432011B1 (en) * 2011-12-06 2013-04-30 Optiz, Inc. Wire bond interposer package for CMOS image sensor and method of making same
US20130168791A1 (en) 2012-01-04 2013-07-04 Vage Oganesian Quantum Efficiency Back Side Illuminated CMOS Image Sensor And Package, And Method Of Making Same
US8570669B2 (en) 2012-01-23 2013-10-29 Optiz, Inc Multi-layer polymer lens and method of making same
US8692344B2 (en) 2012-03-16 2014-04-08 Optiz, Inc Back side illuminated image sensor architecture, and method of making same
US20130249031A1 (en) 2012-03-22 2013-09-26 Vage Oganesian Quantum Efficiency Back Side Illuminated CMOS Image Sensor And Package, And Method Of Making Same
US9233511B2 (en) 2012-05-10 2016-01-12 Optiz, Inc. Method of making stamped multi-layer polymer lens
US8921759B2 (en) 2012-07-26 2014-12-30 Optiz, Inc. Integrated image sensor package with liquid crystal lens
US8759930B2 (en) 2012-09-10 2014-06-24 Optiz, Inc. Low profile image sensor package

Also Published As

Publication number Publication date
KR20150033584A (ko) 2015-04-01
TWI628759B (zh) 2018-07-01
US9666625B2 (en) 2017-05-30
CN104617060A (zh) 2015-05-13
US20160380018A1 (en) 2016-12-29
TW201515169A (zh) 2015-04-16
HK1209902A1 (en) 2016-04-08
US9461190B2 (en) 2016-10-04
US20150084148A1 (en) 2015-03-26
CN104617060B (zh) 2018-03-06

Similar Documents

Publication Publication Date Title
KR101671581B1 (ko) 쿨링 피처를 갖는 저프로파일 센서 패키지와 이를 제조하는 방법
TWI820356B (zh) 半導體裝置及在半導體晶粒周圍形成絕緣層的方法
US10199519B2 (en) Method of making a sensor package with cooling feature
KR101817412B1 (ko) 노출된 센서 어레이를 가지는 센서 패키지 및 이를 제조하는 방법
JP6180567B2 (ja) 応力解放式画像センサパッケージ構造及び方法
KR101420934B1 (ko) Ｃｍｏｓ 이미지 센서를 위한 와이어 본드 인터포저 패키지 및 그 제조 방법
TWI533444B (zh) 無蓋式感測器模組及其製造方法
TWI624039B (zh) 晶片封裝體及其製造方法
US9190443B2 (en) Low profile image sensor
TWI520322B (zh) 低輪廓感測器模組及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191015

Year of fee payment: 4