KR101653696B1

KR101653696B1 - 기저대역 프로세싱 회로

Info

Publication number: KR101653696B1
Application number: KR1020167010533A
Authority: KR
Inventors: 리-청 창; 빈두 굽타; 티모시 도날드 가트만; 이브라힘 라메즈 참스
Original assignee: 퀄컴 인코포레이티드
Priority date: 2013-09-25
Filing date: 2014-09-19
Publication date: 2016-09-02
Also published as: EP3050211B1; CN105580271A; CN105580271B; KR20160049049A; US20150084688A1; WO2015047907A1; EP3050211A1; JP6165973B2; JP2016532333A; US9124246B2

Abstract

라디오 IC들에 대한 기저대역 프로세싱 회로를 설계하기 위한 기술들이 기재된다. 일 양상에서, RF IC들에 대한 핀 수 및 패키지 사이즈를 감소시키기 위한, IC의 기저대역 부분에서 차동형-싱글-엔드형 변환을 위한 기술들이 개시된다. 다른 양상에서, 변환기는, 선택가능한 협대역 및 광대역 증폭기들을 포함하며, 광대역 증폭기들은 협대역 증폭기들의 대응하는 트랜지스터 디바이스들보다 더 작은 영역을 갖는 트랜지스터 디바이스들을 사용하여 구현될 수 있다. 추가로, 하나 또는 그 초과의 엘리먼트들을 우회시키고 그리고 R-C 필터 네트워크를 사용하여 변환기의 저역-통과 필터를 구현하기 위한 기술들이 설명된다.

Description

기저대역 프로세싱 회로{BASEBAND PROCESSING CIRCUITRY}

관련-출원들에 대한 상호-참조

[0001] 본 출원은 2013년 9월 25일자로 출원된 공동 소유의 미국 정규 특허출원 제 14/037,116호를 우선권으로 주장하며, 상기 미국 정규 특허출원의 내용들은 그 전체가 인용에 의해 본원에 명백히 포함된다.

[0002] 본 개시내용은 집적 회로들에 대한 기저대역 프로세싱에 관한 것이다.

[0003] 최신 기술 무선 디바이스들은, 작은 패키지 사이즈에 대한 뛰어난 라디오 성능을 위해 설계된 진보된 집적 회로(IC)들을 포함한다. 그러한 IC들은 기저대역 시그널링 인터페이스, 예컨대 복수의 전기적 인터페이스 핀(pin)들을 통해 하나 또는 그 초과의 기저대역(BB) IC들에 커플링(couple)되는 하나 또는 그 초과의 라디오-주파수(RF)/아날로그 IC들을 포함할 수 있다. 요구되는 인터페이스 핀들의 개수는 시스템 설계의 다양한 양상들에 의존하는데, 예를 들어, 인터페이스 신호들이 차동형(differential)인지 또는 싱글-엔드형(single-ended)인지 여부에 의존한다. 더욱이, 뛰어난 라디오 성능을 달성하는 것은, 특히 기저대역 레벨에서의 효율적이고 유연한 신호 프로세싱 회로의 사용을 요구한다.

[0004] 라디오 IC들에서 기저대역 회로의 성능을 개선시키면서 그들의 핀 수(count) 및 패키지 사이즈를 감소시키기 위한 효과적인 기술들을 제공하는 것이 바람직할 것이다.

[0005] 도 1은 본 개시내용의 기술들이 구현될 수 있는 종래 기술 무선 통신 디바이스의 설계 블록도를 예시한다.
[0006] 도 2는 본 개시내용에 따른 RF 회로의 부분의 예시적인 실시예를 예시한다.
[0007] 도 3은 본 개시내용에 따른 변환기의 예시적인 실시예를 예시한다.
[0008] 도 4는 프로세싱 블록의 예시적인 실시예를 예시한다.
[0009] 도 5는 상세한 표현으로 변환기의 예시적인 실시예를 예시한다.
[0010] 도 6은 트랜스-임피던스(trans-impedance) 증폭기의 대안적인 예시적 실시예를 예시한다.
[0011] 도 6a는, 제 1 스테이지에 대해 대안적인 대역폭 선택 메커니즘을 갖는 트랜스-임피던스 증폭기의 대안적인 예시적 실시예를 예시한다.
[0012] 도 6b는, 제 1 스테이지에 대해 하이브리드(hybrid) 대역폭 선택 메커니즘을 갖는 트랜스-임피던스 증폭기의 대안적인 예시적 실시예를 예시한다.
[0013] 도 7은 본 개시내용에 따른 기술들을 이용하는 수신기의 예시적인 실시예를 예시한다.
[0014] 도 8은 본 개시내용에 따른 기술들을 이용하는, 동위상(in-phase)(I) 및 직교위상(quadrature)(Q) 하향-변환 경로들을 수용하는 트랜시버 IC의 부분의 예시적인 실시예를 예시한다.
[0015] 도 9는 트랜스-임피던스 증폭기의 트랜지스터-레벨 구현의 예시적인 실시예를 예시한다.
[0016] 도 10은 트랜스-임피던스 증폭기의 대안적인 예시적 실시예를 예시한다.
[0017] 도 11은 트랜스-임피던스 증폭기의 추가적인 예시적 실시예를 예시한다.
[0018] 도 12는 본 개시내용에 따른 방법의 예시적인 실시예를 예시한다.
[0019] 도 13은 증폭기를 우회(bypass)시키기 위한 기술들을 포함하는 변환기의 대안적인 예시적 실시예를 예시한다.
[0020] 도 14는 프로세싱 블록의 대안적인 예시적 실시예를 예시한다.
[0021] 도 15 및 도 16은 본 개시내용에 따른 장치들의 대안적인 예시적 실시예들을 예시한다.

[0022] 본 개시내용의 다양한 양상들이 첨부된 도면들을 참조하여 아래에서 더 완전히 설명된다. 그러나 본 개시내용은 많은 상이한 형태들로 구현될 수 있으며, 본 개시내용 전반에 걸쳐 제시된 임의의 특정한 구조 또는 기능으로 제한되는 것으로서 해석되지는 않아야 한다. 오히려, 이들 양상들은, 본 개시내용이 철저하고 완전하며, 당업자들에게 본 개시의 범위를 완전히 전달하기 위해 제공된다. 본원에서의 교시들에 기초하여, 당업자는, 본 개시내용의 임의의 다른 양상과 독립적으로 구현되는지 또는 그 양상과 결합되는지에 관계없이, 본 개시내용의 범위가 본원에 개시된 본 개시내용의 임의의 양상을 커버하도록 의도됨을 인식해야 한다. 예를 들어, 본원에 기재된 임의의 수의 양상들을 사용하여 장치가 구현될 수 있거나 방법이 실시될 수 있다. 부가적으로, 본 개시내용의 범위는, 본원에 기재된 본 개시내용의 다양한 양상들에 부가하여 또는 그 이외에 다른 구조, 기능, 또는 구조 및 기능을 사용하여 실시되는 그러한 장치 또는 방법을 커버하도록 의도된다. 본원에 개시된 본 개시내용의 임의의 양상이 청구항의 하나 또는 그 초과의 엘리먼트들에 의해 구현될 수 있음이 이해되어야 한다.

[0023] 첨부된 도면들과 관련하여 아래에 기재되는 상세한 설명은, 본 발명의 예시적인 양상들의 설명으로서 의도되며, 본 발명이 실시될 수 있는 유일한 예시적인 양상들만을 표현하도록 의도되지 않는다. 본 명세서 전반에 걸쳐 사용된 용어 "예시적인"은 "예, 예시, 또는 예증으로서 기능하는 것"을 의미하고, 다른 예시적인 양상들에 비해 반드시 바람직하거나 유리한 것으로서 해석되지는 않아야 한다. 상세한 설명은 본 발명의 예시적인 양상들의 철저한 이해를 제공하려는 목적을 위해 특정한 세부사항들을 포함한다. 본 발명의 예시적인 양상들이 이들 특정한 세부사항들 없이 실시될 수 있다는 것은 당업자들에게 명백할 것이다. 몇몇 예시들에서, 본원에 제시된 예시적인 양상들의 신규성을 불명료하게 하는 것을 회피하기 위해, 잘-알려진 구조들 및 디바이스들은 블록도 형태로 도시되어 있다. 본 명세서에서 및 청구항들에서, 용어 "모듈" 및 "블록"은 설명된 동작들을 수행하도록 구성된 엔티티를 나타내기 위해 상호교환가능하게 사용될 수 있다.

[0024] 도 1은, 본 개시내용의 기술들이 구현될 수 있는 종래 기술 무선 통신 디바이스(100)의 설계 블록도를 예시한다. 도 1은 예시적인 트랜시버 설계를 도시한다. 일반적으로, 송신기 및 수신기에서 신호들을 컨디셔닝(conditioning)하는 것은, 증폭기, 필터, 상향변환기, 하향변환기 등 중 하나 또는 그 초과의 스테이지들에 의해 수행될 수 있다. 이들 회로 블록들은, 도 1에 도시된 구성과 상이하게 배열될 수 있다. 또한, 도 1에 도시되지 않은 다른 회로 블록들이 또한 송신기 및 수신기에서 신호들을 컨디셔닝하기 위해 사용될 수 있다. 달리 언급되지 않으면, 도 1에서의 임의의 신호 또는 도면들에서의 임의의 다른 도해는, 싱글-엔드형 또는 차동형 중 어느 하나일 수 있다. 또한, 도 1에서의 일부 회로 블록들은 생략될 수 있다.

[0025] 도 1에 도시된 설계에서, 무선 디바이스(100)는 트랜시버(120) 및 데이터 프로세서(110)를 포함한다. 데이터 프로세서(110)는, 데이터 및 프로그램 코드들을 저장하기 위한 메모리(도시되지 않음)를 포함할 수 있다. 트랜시버(120)는, 양-방향 통신을 지원하는 송신기(130) 및 수신기(150)를 포함한다. 일반적으로, 무선 디바이스(100)는, 임의의 개수의 통신 시스템들 및 주파수 대역들에 대한 임의의 개수의 송신기들 및/또는 수신기들을 포함할 수 있다. 트랜시버(120)의 일부 또는 그 전부는, 하나 또는 그 초과의 아날로그 집적 회로(IC)들, RF IC(RFIC)들, 믹싱된-신호 IC들 등 상에 구현될 수 있다.

[0026] 송신기 또는 수신기는, 슈퍼-헤테로다인(super-heterodyne) 아키텍쳐 또는 직접-변환 아키텍쳐로 구현될 수 있다. 슈퍼-헤테로다인 아키텍쳐에서, 신호는 다수의 스테이지들에서 라디오 주파수(RF)와 기저대역 사이에서 주파수-변환되는데, 예를 들어, 수신기의 경우, 하나의 스테이지에서 RF로부터 중간 주파수(IF)로, 그리고 그 후 다른 스테이지에서 IF로부터 기저대역으로 주파수-변환된다. 직접-변환 아키텍쳐에서, 신호는 하나의 스테이지에서 RF와 기저대역 사이에서 주파수 변환된다. 슈퍼-헤테로다인 및 직접-변환 아키텍쳐들은, 상이한 회로 블록들을 사용하고 그리고/또는 상이한 요건들을 가질 수 있다. 도 1에 도시된 설계에서, 송신기(130) 및 수신기(150)는 직접-변환 아키텍쳐를 이용하여 구현된다.

[0027] 송신 경로에서, 데이터 프로세서(110)는 송신될 데이터를 프로세싱하고, I 및 Q 아날로그 출력 신호들을 송신기(130)에 제공한다. 도시된 예시적인 실시예에서, 데이터 프로세서(110)는, 데이터 프로세서(110)에 의해 생성된 디지털 신호들을 I 및 Q 아날로그 출력 신호들, 예컨대, 추가적인 프로세싱을 위한 I 및 Q 출력 전류들로 변환하기 위한 디지털-아날로그-변환기(DAC)들(114a 및 114b)을 포함한다.

[0028] 송신기(130) 내에서, 저역-통과 필터들(132a 및 132b)은 I 및 Q 아날로그 출력 신호들을 각각 필터링(filter)하여 앞선 디지털-아날로그 변환에 의해 야기된 원하지 않은 이미지들을 제거한다. 증폭기(Amp)들(134a 및 134b)은, 각각 저역-통과 필터들(132a 및 132b)로부터의 신호들을 증폭하고, I 및 Q 기저대역 신호들을 제공한다. 상향변환기(140)는, 송신(TX) 로컬 오실레이터(local oscillator)(LO) 신호 생성기(190)로부터의 I 및 Q TX LO 신호들을 이용하여 I 및 Q 기저대역 신호들을 상향변환하고, 상향변환된 신호를 제공한다. 필터(142)는, 상향변환된 신호를 필터링하여, 주파수 상향변환에 의해 야기된 원하지 않은 이미지들 뿐만 아니라 수신 주파수 대역 내의 잡음을 제거한다. 전력 증폭기(PA)(144)는, 필터(142)로부터의 신호를 증폭하여 원하는 출력 전력 레벨을 획득하고, 송신 RF 신호를 제공한다. 송신 RF 신호는, 듀플렉서 또는 스위치(146)를 통해 라우팅되고, 안테나(148)를 통해 송신된다.

[0029] 수신 경로에서, 안테나(148)는 기지국들에 의해 송신되는 신호들을 수신하고, 수신된 RF 신호를 제공하며, 그 신호는 듀플렉서 또는 스위치(146)를 통해 라우팅되어 저 잡음 증폭기(LNA)(152)에 제공된다. 듀플렉서(146)는, RX 신호들이 TX 신호들과 격리되도록, 특정한 RX-TX(RX-to-TX) 듀플렉서 주파수 분리를 이용해 동작하도록 설계된다. 수신된 RF 신호가 LNA(152)에 의해 증폭되고 필터(154)에 의해 필터링되어, 원하는 RF 입력 신호가 획득된다. 하향변환 믹서들(161a 및 161b)은, 필터(154)의 출력을, 수신(RX) LO 신호 생성기(180)로부터의 I 및 Q RX LO 신호들(즉, LO_I 및 LO_Q)과 믹싱하여, I 및 Q 기저대역 신호들을 생성한다. I 및 Q 기저대역 신호들이 증폭기들(162a 및 162b)에 의해 증폭되고 저역-통과 필터들(164a 및 164b)에 의해 추가로 필터링되어 I 및 Q 아날로그 입력 신호들이 획득되며, 이 신호들은 데이터 프로세서(110)에 제공된다. 도시된 예시적인 실시예에서, 데이터 프로세서(110)는, 아날로그 입력 신호들을 데이터 프로세서(110)에 의해 추가로 프로세싱될 디지털 신호들로 변환하기 위한 아날로그-디지털-변환기(ADC)들(116a 및 116b)을 포함한다.

[0030] 도 1에서, TX LO 신호 생성기(190)는 주파수 상향변환에 사용되는 I 및 Q TX LO 신호들을 생성하지만, RX LO 신호 생성기(180)는 주파수 하향변환에 사용되는 I 및 Q RX LO 신호들을 생성한다. 각각의 LO 신호는 특정한 기본 주파수를 갖는 주기적 신호이다. PLL(192)은 데이터 프로세서(110)로부터 타이밍 정보를 수신하고, LO 신호 생성기(190)로부터의 TX LO 신호들의 주파수 및/또는 위상을 조정하는데 사용되는 제어 신호를 생성한다. 유사하게, PLL(182)은 데이터 프로세서(110)로부터 타이밍 정보를 수신하고, LO 신호 생성기(180)로부터의 RX LO 신호들의 주파수 및/또는 위상을 조정하는데 사용되는 제어 신호를 생성한다.

[0031] 도 1에 도시된 종래 기술 회로(100)에서, 트랜시버(120)는 복수의 전기적 인터페이스 핀들(도 1에서 반드시 명시적으로 도시된 것은 아님)을 통해 데이터 프로세서(110)에 커플링될 수 있다. 예를 들어, 특정한 구현들에서 차동형일 수 있는 저역-통과 필터들(164a, 164b)의 출력들은, 복수의 인터페이스 핀들, 예컨대 필터들(164a, 164b) 각각에 대해 2개의 핀들을 통해 ADC들(116a, 116b)의 입력들에 커플링될 수 있다. 최신 기술 무선 디바이스들에서, 비용-효과적인 솔루션들을 제공하기 위해서는 집적 회로들의 패키지 사이즈 뿐만 아니라 보드(board) 사이즈를 감소시키는 것이 바람직할 것이다. 따라서, 특히 단일 다이(die)에서 다수의 수신기 경로들을 지원하는 IC들에 대해, 차동형 출력 신호들보다는 싱글-엔드형 출력 신호들을 갖는 기저대역 저역-통과 필터 설계를 제공하는 것이 바람직할 것이다.

[0032] 도 2는 본 개시내용에 따른 RF 회로의 부분의 예시적인 실시예(200)를 예시한다. 도 2는 단지 예시적인 목적들만을 위해 도시되며, 도시된 임의의 특정한 예시적인 실시예로 본 개시내용의 범위를 제한하도록 의도되지 않음을 유의한다.

[0033] 도 2에서, 회로(200)는 믹서(220) 및 차동형-싱글-엔드형(differential-to-single-ended) 변환기(210)를 포함한다. 변환기(210)는 또한 본원에서 "기저대역 증폭기"로 표시될 수 있다. 믹서(220)는, 차동 라디오-주파수 입력 신호(RFIN)를 차동 로컬 오실레이터 입력 신호(LO)와 믹싱하여 차동 신호(220a)를 생성하고, 이는 변환기(210)의 차동 입력에 제공된다. 믹서(220)는, 예를 들어, 능동(active) 믹서 또는 수동(passive) 믹서일 수 있으며, 이들의 동작 원리들은 당업자에게 명백할 것이다. 믹서(220)는, 예를 들어, 도 1에 도시된 I 믹서(161a) 또는 Q 믹서(161b)에 대응할 수 있음이 인식될 것이다. 변환기(210)는, 차동 신호(220a)에 비례하는 싱글-엔드형 출력 전압 Vout을 생성하고, 이는 도 2에 도시되지 않은 오프-칩(off-chip) 컴포넌트 회로, 예컨대 데이터 프로세서(110)에 추가로 커플링될 수 있다.

[0034] 도 3은 변환기(210)의 예시적인 실시예(210.1)를 예시한다. 도 3은 단지 예시적인 목적들만을 위해 도시되며, 도시된 임의의 특정한 예시적인 실시예로 본 개시내용의 범위를 제한하도록 의도되지 않음을 유의한다.

[0035] 도 3에서, 변환기(210.1)는, 예를 들어, 믹서(220)(도 3에 도시되지 않음)의 출력 전류를 차동 출력 전압(310a)으로 변환할 수 있는 트랜스-임피던스 증폭기(TIA)(310)를 포함한다. TIA(310)는, 예를 들어, 믹서(220)가 출력 전류를 생성하는 것으로 이해되는 회로(200)의 그러한 예시적인 실시예들에서 제공될 수 있다. 전압(310a)은, 저역-통과 필터(LPF)(320) 및 증폭기(Amp)(330)를 포함하는 프로세싱 블록(301)에 추가로 커플링된다. LPF(320)는 대역-외 잼머(jammer) 신호들을 감쇠시킬 수 있으며, 그에 따라, 이를테면 다음의 회로 스테이지들의 선형성 성능을 악화시키도록 신호 강도가 너무 강하지 않게 보장된다. LPF(320)는 추가로, 더 균형 잡힌 임피던스를 TIA(310)에 제시할 수 있으며, 그에 의해, TIA(310)의 2차 입력 인터셉트 포인트(IIP2; second-order input intercept point) 성능이 개선된다. 증폭기(330)는 LPF(320)의 차동 출력 전압(320a)을 증폭하여 싱글-엔드형 전압 Vout을 생성한다. 위의 설명에 기초하여, 프로세싱 블록(301)은 전압-전압(voltage-to-voltage) 증폭기로 고려될 수 있음이 인식될 것이다.

[0036] 변환기(210.1)가 제 1 블록으로서 TIA(310)를 포함하지만, 도 2의 변환기(210)는 일반적으로 제 1 블록 또는 어떠한 블록으로서도 트랜스-임피던스 증폭기를 포함할 필요는 없음을 유의한다. 예를 들어, 도 2에서의 믹서(220)의 대안적인 예시적 실시예들은, 출력 전류가 아니라 출력 전압을 생성할 수 있으며, 어떠한 트랜스-임피던스 증폭기도 변환기(210)의 입력에 제공될 필요가 없다. 대안적으로, LPF(320)의 예시적인 실시예가 (입력 전압이 아니라) 입력 전류를 수용하면, 변환기(210)의 입력에 어떠한 트랜스-임피던스 증폭기도 제공될 필요가 없으며, 차동 신호(220a)는 차동 출력 전류인 것으로 가정된다. 다른 대안적인 예시적 실시예들(도시되지 않음)에서, 도 3의 블록들(310, 320, 330) 중 임의의 블록에 대응하는 기능은, 회로 설계에 대해 당업계에 알려져 있는 원리들에 따라 하나 또는 그 초과의 복합 기능 블록들로 통합될 수 있다. 그러한 대안적인 예시적 실시예들은 본 개시내용의 범위 내에 있는 것으로 고려된다.

[0037] 특정한 예시적인 실시예들에서, LPF(320)는, 저역-통과 필터들을 설계하기 위한 당업계에 알려져 있는 기술들, 예컨대 버터워스(Butterworth) 필터들, 체비셰프(Chebyshev) 필터들 등을 설계하기 위한 기술들을 사용하여 구현될 수 있다. 증폭기(330)는 또한, 트랜지스터 증폭기들, 예컨대 공통-소스(CS) 증폭기들, 캐스코드 증폭기들, 멀티스테이지 증폭기들 등을 설계하기 위한 당업계에 알려져 있는 기술들을 사용하여 구현될 수 있다. 그러한 대안적인 예시적 실시예들은 본 개시내용의 범위 내에 있는 것으로 고려된다.

[0038] 도 4는 프로세싱 블록(301)의 예시적인 실시예(301.1)를 예시한다. 도 4는 단지 예시적인 목적들만을 위해 도시되며, 도시된 저역-통과 필터들 또는 증폭기들의 임의의 특정한 예시적인 실시예들로 본 개시내용의 범위를 제한하도록 의도되지 않음을 유의한다.

[0039] 도 4에서, 프로세싱 블록(301.1)은 LPF(320.1) 및 증폭기(330.1)를 포함한다. LPF(320.1)는, 도시된 방식으로 커플링되는 저항기들 R11, R21, R12, R22, 및 커패시터 C11을 포함하는 R-C 네트워크를 포함한다. LPF(320.1)는 차동 출력 전압(310a)을 필터링하여 차동 출력 전압(320a)을 생성한다. 특정한 예시적인 실시예들에서, LPF(320.1)는, 잼머 주파수들에서 전압(310a)에 대응하는 노드들에 균형 잡힌 임피던스를 제시할 수 있음이 인식될 것이다. 예를 들어, R11, R21, R12, R22의 값들을 적절하게 선택함으로써 프로세싱 블록(301.1)의 전체 이득이 조정될 수 있음이 추가로 인식될 것이다.

[0040] 증폭기(330.1)는, LPF(320.1)의 차동 출력 전압(320a)에 커플링되는 포지티브(+) 및 네거티브(-) 입력 단자들을 갖는 차동 증폭기(430)를 포함한다. 증폭기(330.1)는 증폭기(430)의 포지티브 입력 전압과 네거티브 입력 전압사이의 차이에 비례하는 싱글-엔드형 전압 Vout을 생성한다. 제 1 임피던스 Zf1은 추가로, 포지티브 입력 단자를 바이어스 전압 VB1에 커플링시키는 반면, 제 2 임피던스 Zf2는 네거티브 입력 단자를 Vout에 커플링시킨다. VB1은, 예를 들어, 접지 전압 또는 다른 DC 전압에 대응할 수 있음을 유의한다.

[0041] 당업자는, LPF(320.1)에 대해, 당업계에 알려져 있는 대안적인 R-C 네트워크들(도 4에 도시되지 않음)로 치환될 수 있음을 인식할 것이다. 예를 들어, 부가적인 R-C 회로가 LPF(320.1)에 도시된 R-C 엘리먼트들과 직렬로 연접(concatenate)될 수 있다. 또한, 당업자에 의해 용이하게 도출될 수 있는 바와 같이, 부가적인 저항기들 및 커패시터들이 또한 LPF(320.1)에 도시된 R-C 회로와 병렬로 제공될 수 있다. 예를 들어, 일 대안적인 예시적 실시예(도 4에 도시되지 않음)에서, 추가적인 커패시터들이 C11의 대향하는 노드들을 접지에 커플링시킬 수 있다.

[0042] 일 예시적인 실시예에서, 저항기 값들은 대칭적으로 선택될 수 있는데, 예를 들어, R11은 R12와 동일한 값을 가질 수 있고 그리고/또는 R21은 또한 R22와 동일한 값을 가질 수 있다. 이와 함께, 또는 대안적으로, R11, R21, R12, R22, C11 중 임의의 것 및/또는 LPF(320)에 대응하는 도 4에 도시되지 않은 임의의 다른 R-C 회로는, 프로세싱 블록(301)의 주파수 응답의 동적 튜닝(tuning)을 제공하기 위해 프로그래밍가능하게 이루어질 수 있다. 특히, 저항기들 및 커패시터들을 프로그래밍하는 것은, 다양한 애플리케이션들에 따라, LPF의 감쇠 레벨들 및 폴(pole) 위치들의 조정을 허용할 수 있다. 그러한 대안적인 예시적 실시예들은 본 개시내용의 범위 내에 있는 것으로 고려된다.

[0043] 위에 개시된 원리들의 관점에서, Zf1 및 Zf2를 구현하기 위한 다양한 기술들이 당업자에게 명백할 것임이 인식될 것이다. 예를 들어, Zf1 및 Zf2는, 저항기들, 커패시터들, 인덕터들, 수동 엘리먼트들의 결합들 등과 같은 수동 엘리먼트들, 및/또는 트랜지스터들, 연산 증폭기들, 능동 엘리먼트들의 결합들 등과 같은 능동 엘리먼트들을 포함할 수 있다. 그러한 대안적인 예시적 실시예들은 본 개시내용의 범위 내에 있는 것으로 고려된다.

[0044] 도 5는 변환기(210.1)의 예시적인 실시예(210.1.1)를 예시한다. 도 5는 단지 예시적인 목적들만을 위해 도시되며, 도시된 임의의 특정한 예시적인 실시예로 본 개시내용의 범위를 제한하도록 의도되지 않음을 유의한다.

[0045] 도 5에서, 변환기(210.1.1)는 TIA(310)의 예시적인 실시예(310.1)를 포함한다. TIA(310.1)는, 자신의 차동 출력으로부터 자신의 차동 입력으로 병렬 R-C 회로들(예를 들어, R1/C1 및 R2/C2)을 경유하는 피드백을 포함하는 차동 증폭기(530)를 포함한다. TIA(310.1)의 차동 출력 전압(310a)은 LPF(320.1)에 입력된다.

[0046] 변환기(210.1.1)는 추가로, 증폭기(330.1)의 예시적인 실시예(330.1.1)를 포함한다. 증폭기(330.1.1)는, 도 4의 Zf1을 구현하는 병렬 R-C 회로(예를 들어, R3/C3), 및 도 4의 Zf2를 구현하는 병렬 R-C 회로(예를 들어, R4/C4)를 포함한다.

[0047] 도 6은 TIA(310)의 대안적인 예시적 실시예(310.2)를 예시한다. 도 6은 단지 예시적인 목적들만을 위해 도시되며, 도시된 임의의 특정한 예시적인 실시예로 본 개시내용의 범위를 제한하도록 의도되지 않음을 유의한다.

[0048] 도 6에서, TIA(310.2)는 2개의 직렬 스테이지들(601, 602)로 구현된다. 제 1 스테이지(601)는, 각각 스위치들 SW11 및 SW12를 통해 차동 신호(220a)의 차동 노드들에 커플링되는 포지티브(+) 및 네거티브(-) 입력 단자들을 갖는 협대역(NB; narrowband) 증폭기(610)를 포함한다. NB 증폭기(610)는 또한, 각각 스위치들 SW42 및 SW41을 통해 제 2 스테이지(602)의 차동 입력 전압(601a)에 커플링되는 포지티브(+) 및 네거티브(-) 출력 단자들을 갖는다.

[0049] 제 1 스테이지(601)는 추가로, 스위치들 SW21 및 SW22를 통해 차동 신호(220a)의 차동 노드들에 각각 커플링되는 포지티브(+) 및 네거티브(-) 입력 단자들을 갖는 광대역(WB; wideband) 증폭기(620)를 포함한다. WB 증폭기(620)는 또한, 각각 스위치들 SW32 및 SW31을 통해 제 2 스테이지(602)의 차동 입력 전압(601a)에 커플링되는 포지티브(+) 및 네거티브(-) 출력 단자들을 갖는다. NB 증폭기(610) 및 WB 증폭기(620)는, 도시된 스위치들이 NB 증폭기(610) 또는 WB 증폭기(620) 중 어느 하나를 제 2 스테이지(602)에 선택적으로 커플링시키는데 이용될 수 있도록, 병렬로 커플링됨을 유의한다.

[0050] 협대역(NB) 또는 광대역(WB) 동작 중 어느 하나에 대해 TIA(310.2)를 선택적으로 구성하는 것의 특성은, 설계의 유연성을 유리하게 확장시킨다는 것이 인식될 것이다. 특히, NB 증폭기(610) 또는 WB 증폭기(620)의 선택은, TIA(310.2)가 광범위한 애플리케이션들을 수용하는 것을 허용하는데, 여기서, 예를 들어, 잡음 지수(NF; noise figure) 및 대역폭은 특정한 성능 요건들에 따라 절충(trade off)될 수 있다.

[0051] 2-스테이지 TIA(310.2)의 대안적인 예시적 실시예들은, 협대역 및 광대역 증폭기들 사이에서 선택하기 위해 다른 스위칭 메커니즘들(도시되지 않음), 예컨대 3-웨이(3-way) 또는 다른 멀티-웨이(multi-way) 스위치들 등을 수용할 수 있음을 유의한다. 다른 대안적인 예시적 실시예들(도시되지 않음)은, 협대역 및 광대역 증폭기들 등에 부가하여, 중간-대역(mid-band) 증폭기와 같이, 예를 들어 2개 초과의 주파수 범위들을 커버하는, 병렬로 커플링된 2개 초과의 증폭기들을 제 1 스테이지(601) 내에 포함할 수 있다. 다른 대안적인 예시적 실시예들(도시되지 않음)은 직렬로 연접된 2개 초과의 스테이지들(601, 602)을 용이하게 수용할 수 있다. 그러한 대안적인 예시적 실시예들은 본 개시내용의 범위 내에 있는 것으로 고려된다.

[0052] 제 2 스테이지(602)는, 제 1 스테이지(601)로부터의 차동 입력 전압(601a)을 증폭하여 TIA(310.2)의 차동 출력 전압(310a)에 커플링되는 차동 출력 전압(602a)을 생성하는 증폭기(A1)(630)를 포함한다. TIA(310.2)에 트랜스-임피던스 이득을 제공하기 위해, 피드백 R-C 회로(예를 들어, R5/C5 및 R6/C6)가 제 2 스테이지(602)의 차동 출력 전압(602a)을 다시 제 1 스테이지(601)의 입력에 커플링시킴을 유의한다.

[0053] 일 예시적인 실시예에서, 피드백 회로의 임의의 엘리먼트들(예를 들어, R5, R6, C5, 및 C6)은, TIA(310.2)의 주파수 응답의 동적 튜닝을 제공하기 위해 (도 6에 표시된 바와 같이) 프로그래밍가능하게 이루어질 수 있다. 예를 들어, C5 및 C6은 버랙터(varactor)들 또는 가변 커패시턴스를 갖는 프로그래밍가능한 커패시터 뱅크(bank)들일 수 있다. 대안적 예시적 실시예들(도시되지 않음)은 고정된 저항 및 커패시턴스 값들을 갖는 피드백 회로를 포함할 수 있다. 그러한 대안적인 예시적 실시예들은 본 개시내용의 범위 내에 있는 것으로 고려된다.

[0054] 증폭기들(610, 620, 및 630)은 전압-전압 증폭기들일 수 있지만, 본원에 설명되는 원리들의 관점에서, TIA(310.2)에 대해 도시된 바와 같은 2-스테이지 아키텍쳐를 이용하는 대안적인 예시적 실시예들(도시되지 않음)이 용이하게 도출될 수 있음을 유의한다. 예를 들어, NB 증폭기(610) 및 WB 증폭기(620)는 대안적으로, 예컨대 그들 자신의 피드백 회로를 갖는 독립형(stand-alone) 트랜스-임피던스 증폭기들로서 개별적으로 구성될 수 있다. 또한, 대안적인 예시적 실시예들에서, 증폭기(630)는 독립형 트랜스-임피던스 증폭기로서 구성될 수 있으며, 이러한 경우에서, NB 증폭기(610) 및 WB 증폭기(620)는 대안적으로 전류-전류 증폭기들로서 구성될 수 있다. 그러한 대안적인 예시적 실시예들은 본 개시내용의 범위 내에 있는 것으로 고려된다.

[0055] 도 6a는 제 1 스테이지(601A)에 대해 대안적인 대역폭 선택 메커니즘을 갖는 트랜스-임피던스 증폭기의 대안적인 예시적 실시예(310.2A)를 예시한다. 특히, 제 1 스테이지(601A)는 병렬로 커플링되는 NB 증폭기(610) 및 WB 증폭기(620)를 포함하며, 여기서, 대역폭은, NB 증폭기(610)를 제어하는 온/오프(ON/OFF) 제어 신호(610a) 및 WB 증폭기(620)를 제어하는 온/오프 제어 신호(610b)를 적절하게 셋팅함으로써 선택될 수 있다. 예를 들어, 제 1 스테이지(601A)에 대해 협대역 동작을 선택하기 위해, 신호(610a)는 NB 증폭기(610)를 턴 온(turn on)시킬 수 있는 한편, 신호(620a)는 WB 증폭기(620)를 턴 오프(turn off)시킬 수 있다. 유사하게, 제 1 스테이지(601A)에 대해 광대역 동작을 선택하기 위해, 신호(610a)는 NB 증폭기(610)를 턴 오프시킬 수 있는 한편, 신호(620a)는 WB 증폭기(620)를 턴 온시킬 수 있다.

[0056] 대안적인 예시적 실시예들(도시되지 않음)에서, 스위칭 기술들이 추가로 도 6a에 도시된 제어 신호 셋팅 기술들과 결합될 수 있음이 인식될 것이다. 예를 들어, NB 증폭기(610)를 인에이블링(enable) 또는 디스에이블링(disable)하기 위해 스위치들 SW11/SW12의 세트가 제공될 수 있는 한편, WB 증폭기(620)를 인에이블링 또는 디스에이블링하기 위해 제어 신호(620a)가 제공될 수 있다. 그러한 대안적인 예시적 실시예들은 본 개시내용의 범위 내에 있는 것으로 고려된다.

[0057] 위에 설명된 도 6 및 도 6a의 예시적인 실시예들에서, WB 증폭기(620)는, NB 증폭기(610)의 대응하는 트랜지스터 디바이스들보다 더 작은 영역을 갖는 트랜지스터 디바이스들을 사용하여 구현될 수 있다. 특히, 더 작은 영역을 갖는 트랜지스터들은 일반적으로 더 작은 연관 기생 커패시턴스들을 가질 것이며, 그에 따라, 더 넓은 대역폭을 가질 수 있음이 인식될 것이다. 또한, 더 큰 영역을 갖는 트랜지스터들은 일반적으로 감소된 1/f 잡음 및 더 작은 연관 입력 임피던스들을 가질 것이며, 이는 선형성을 유리하게 개선할 수 있다.

[0058] 예를 들어, 그러한 트랜지스터 디바이스들을 구현하는데 MOS 트랜지스터들이 사용되는 예시적인 실시예에서, NB 증폭기(610)의 트랜지스터들에 대한 W·L 곱(예를 들어, MOS 트랜지스터들의 채널 폭(W) 및 채널 길이(L))은 WB 증폭기(620)의 트랜지스터들에 대한 그러한 곱보다 더 클 수 있다. 반면, NB 증폭기(610)의 트랜지스터들에 대한 W/L 비들이 WB 증폭기(620)의 트랜지스터들에 대한 W/L 비들과 동일할 수 있거나, 또는 대안적으로, 그러한 비들은 동일할 필요는 없다.

[0059] 도 6b는 제 1 스테이지(601B)에 대해 하이브리드 대역폭 선택 메커니즘을 갖는 트랜스-임피던스 증폭기의 대안적인 예시적 실시예(310.2B)를 예시한다. 특히, NB 증폭기(610)는 스위치들 SW11, SW12, SW41, SW42를 사용하여 턴 온 또는 턴 오프될 수 있는 반면, WB 증폭기(620)는 온/오프 제어 신호(620a)를 사용하여 턴 온 또는 턴 오프될 수 있다. 제 1 스테이지(601B)에 대해, 예를 들어, NB 증폭기(610)와 연관된 더 큰 기생 커패시턴스들은 NB 증폭기(610)가 턴 오프되는 경우 회로로부터 유리하게 디커플링(decouple)될 수 있는 반면, WB 증폭기(620)가 턴 오프되는 경우, WB 증폭기(620)와 연관된 더 작은 기생 커패시턴스들은, 제어 신호(620a)를 제공하는 것과 연관된 더 단순한 설계를 위해 용인될 수 있음이 인식될 것이다.

[0060] 도 7은 본 개시내용에 따른 기술들을 이용하는 수신기의 예시적인 실시예(700)를 예시한다. 도 7은 단지 예시적인 목적들만을 위해 도시되며, 도시된 임의의 특정한 예시적인 실시예로 본 개시내용의 범위를 제한하도록 의도되지 않음을 유의한다.

[0061] 도 7에서, 수신기(700)는, 수신되는 RF 신호 입력을 증폭하는 LNA(152)를 포함한다. LNA(152)의 출력은, 예를 들어, 1차 권선 L1으로부터의 신호를 2차 권선 L2에 상호 커플링시키는 변압기를 포함할 수 있는 밸룬(balun)(710)에 커플링된다. 밸룬(710)은, LNA(152)의 싱글-엔드형 출력을, 믹서(220)에 의해 차동 LO 신호와 믹싱하기 위한 차동 RF 신호로 변환한다. 믹서(220)의 차동 출력 신호(220a)는, 스위치들 SW71 및 SW72를 포함하는 R-C 네트워크(예를 들어, RTX1/CTX1 및 RTX2/CTX2)를 통해 변환기(210.1.2)에 커플링된다. 일 예시적인 실시예에서, 스위치들 SW71 및 SW72는 광대역(WB) 동작이 선택된 경우 개방될 수 있다. 변환기(210.1.2)에 적용되는 기술들의 동작 원리들은 도 4-6을 참조하는 위의 설명의 관점에서 명백할 것이며, 그에 따라, 그들의 설명은 아래에서 생략될 것임이 인식될 것이다.

[0062] 도 8은 본 개시내용에 따른 기술들을 이용하는, 동위상(I) 및 직교위상(Q) 하향-변환 경로들을 수용하는 트랜시버 IC의 부분의 예시적인 실시예(800)를 예시한다. 도 8은 단지 예시적인 목적들만을 위해 도시되며, 도시된 임의의 특정한 예시적인 실시예로 본 개시내용의 범위를 제한하도록 의도되지 않음을 유의한다.

[0063] 싱글-엔드형 전압 출력들 VoutI, VoutQ를 각각 생성하기 위해, 차동 기저대역 신호들(801I, 801Q)이 차동형-싱글-엔드형 변환기들(210.1I, 210.1Q)에 각각 제공된다. 예를 들어, 동위상(I) 및 직교위상(Q) 기저대역 신호들(801I, 801Q)을 생성하기 위해 RF 신호를 하향-변환하기 위한 회로는 예시의 용이성을 위해 도 8에서 생략됨을 유의한다. 일 예시적인 실시예에서, 변환기들(210.1I, 210.1Q) 중 어느 하나 또는 둘 모두는, 예를 들어, 그러한 변환기들을 구현하기 위한 도 2 내지 도 7을 참조하여 위에 설명된 기술들 중 임의의 기술을 사용하여 구현될 수 있다. 다른 오프-칩 회로, 예컨대 도 1에 도시된 바와 같은 데이터 프로세서(110)를 포함하는 기저대역 IC와 인터페이싱(interface)하기 위해, 트랜시버 IC(800)는 전압들 VoutI 및 VoutQ 각각에 대해 각각 하나의 출력 핀 BB_I 또는 BB_Q를 제공받을 수 있음을 유의한다. 이러한 방식에서, 트랜시버 IC(800)의 핀 수는 감소될 수 있으며, 그에 따라, 트랜시버 IC(800)와 기저대역 IC(도 8에 도시되지 않음) 사이의 인터페이스가 간소화되고, 둘 모두의 IC들에 대한 패키지 사이즈가 추가로 감소된다.

[0064] 특정한 예시적인 실시예들에서, 본 개시내용의 기술들은 캐리어 어그리게이션(carrier aggregation)을 지원하도록 설계되는 회로에 적용될 수 있다. 예를 들어, 4개의 다운링크 캐리어들의 동시 수신 프로세싱을 수용하기 위해, (동위상 I 단자 및 직교위상 Q 단자를 추가로 포함하는 각각의 출력을 갖는) 4개의 별개의 기저대역 필터 출력들이 RF와 기저대역 IC들 사이의 인터페이스에 제공될 필요가 있을 것이다. 각각의 신호가 차동형이면, 이것은, 총 4(캐리어들)×4(차동 I 및 Q), 또는 16개의 출력 핀들을 초래할 것이다. 본 개시내용의 싱글-엔드형 신호 설계 기술들을 각각의 캐리어에 대한 하향변환 신호 경로에 적용함으로써, 4(캐리어들)×2(싱글-엔드형 I 및 Q), 또는 8개의 출력 핀들만이 요구될 것이다. 출력 핀들의 절반으로의 감소는 패키지 사이즈 및 비용을 유리하게 감소시킨다.

[0065] 도 9는 TIA(310.2)에 대한 트랜지스터-레벨 구현의 예시적인 실시예(310.2.1)를 예시한다. 도 9는 단지 예시적인 목적들만을 위해 도시되며, 도시된 임의의 특정한 예시적인 실시예로 본 개시내용의 범위를 제한하도록 의도되지 않음을 유의한다. 추가로, 예컨대 도 7의 R5, C5, R6, 및 C6에 대응하는 피드백 회로는 예시의 용이성을 위해 아래의 도 9, 도 10, 및 도 11에서 생략됨을 유의한다.

[0066] 도 9에서, 병렬로 커플링되는 제 1 캐스코드 입력 부분(910) 및 제 2 캐스코드 입력 부분(920)을 이용하여, 병렬-커플링된 대역폭-선택가능 증폭기들이 구현된다. 바이어스 전류 소스 IBIAS는 부분들(910, 920) 둘 모두에 커플링되어 그들에 바이어스 전류를 공급한다. 부분들(910, 920) 각각은 추가로, TIA(310.2.1)에 대해 협대역 또는 광대역 기능 중 어느 하나를 선택하기 위한 도 6을 참조하여 위에 설명된 스위치들을 기능적으로 구현하기 위해, 복수의 스위치들(예를 들어, 부분(910)에 대해 SW1, SW2, SW5, SW6, 및 부분(920)에 대해 SW3, SW4, SW7, SW8)을 제공받는다. 위에 설명된 기술들에 따라, 부분들(910, 920)에서의 트랜지스터들의 W 및 L 파라미터들은 각각, 그 부분이 협대역 동작을 위해 설계되는지 또는 광대역 동작을 위해 설계되는지 여부에 의존하여 적절하게 선택될 수 있다. 부분들(910, 920)은 단일 로드(930.1)를 공유하며, 차동 출력 전압 DiffOut은 버퍼 증폭기(630)에 커플링되어 차동 신호(310a)를 생성한다.

[0067] 도 10은 TIA(310.2)의 대안적인 예시적 실시예(310.2.2)를 예시한다. 도 10은 단지 예시적인 목적들만을 위해 도시되며, 도시된 임의의 특정한 예시적인 실시예로 본 개시내용의 범위를 제한하도록 의도되지 않음을 유의한다. 도 10에서, TIA(310.2.2)는 부분들(910, 920)에 각각 커플링되는 2개의 바이어스 전류 소스들 IBIAS1, IBIAS2를 포함한다. 이러한 방식으로 전류 소스들을 분리시키는 것은, WB 및/또는 NB 증폭기들의 공통-모드 리젝션(rejection)을 유리하게 개선할 수 있음이 인식될 것이다.

[0068] 도시된 예시적인 실시예(310.2.2)에서, 온/오프 제어 신호(610a)는 IBIAS1에 커플링되고, 온/오프 제어 신호(620a)는 IBIAS2에 커플링된다. 제어 신호 셋팅들에 따라 각각의 바이어스 전류 소스들을 턴 온 또는 턴 오프시키는 것은 유리하게, 도 6a를 참조하여 위에 설명된 대역폭 제어 신호들(610a, 620a)을 구현하는데 있어 단순한 방식을 제공함이 인식될 것이다. 또한, 특정한 대안적인 예시적 실시예들에서, 그러한 제어 신호들의 바이어스 전류 소스들 IBIAS1, IBIAS2로의 프로비전(provision)은, 예컨대 도 6의 SW11, SW12, SW21, SW22와 같은 스위치들이 대역폭을 선택하기 위해 제공되는 예시적인 실시예들에서, 선택적이라는 것이 인식될 것이다. 그러한 대안적인 예시적 실시예들은 본 개시내용의 범위 내에 있는 것으로 고려된다.

[0069] 도 11은 TIA(310.2)의 추가적인 예시적 실시예(310.2.3)를 예시한다. 도 11은 단지 예시적인 목적들만을 위해 도시되며, 도시된 임의의 특정한 예시적인 실시예로 본 개시내용의 범위를 제한하도록 의도되지 않음을 유의한다. 도 11에서, TIA(310.2.3)는 부분들(910, 920)에 각각 커플링되는 별개의 능동 로드들(1110, 1120)을 갖는 로드(930.2)를 포함한다. 별개의 로드들(1110, 1120)의 프로비전은 유리하게, 동작의 WB 모드와 NB 모드 사이에 더 균형 잡힌 이득 특성들을 제공할 수 있음이 인식될 것이다. 또한, 별개의 능동 로드들(1110, 1120)을 제공하는 것은 유리하게, 각각의 부분에 대한 로드 기생(load parasitic)들을 감소시키고 대역폭을 개선할 수 있다.

[0070] 도 9, 도 10, 및 도 11은 도시된 특정한 트랜지스터-레벨 토폴로지(topology)들로 본 개시내용의 범위를 제한하도록 의도되지 않음을 유의한다. 당업자는, 당업계에 알려져 있는 원리들을 사용하여 TIA(310.2)의 회로를 용이하게 수정할 수 있다. 예를 들어, PMOS가 아니라 NMOS 입력 디바이스들이 선택될 수 있고, 입력 스테이지는 캐스코드 스테이지일 필요는 없지만 간단히 공통-소스 설계에 기초할 수 있으며, 증폭기는 당업계에 알려져 있는 "폴디드-캐스코드(folded-cascode)" 토폴로지를 사용하여 구성될 수 있는 식이다. 그러한 대안적인 예시적 실시예들은 본 개시내용의 범위 내에 있는 것으로 고려된다.

[0071] 도 12는 본 개시내용에 따른 방법의 예시적인 실시예를 예시한다. 도 12는 도시된 임의의 특정한 방법으로 본 개시내용의 범위를 제한하도록 의도되지 않음을 유의한다.

[0072] 도 12의 블록(1210)에서, 기저대역 차동 신호가 싱글-엔드형 출력 전압으로 변환된다.

[0073] 블록(1220)에서, 싱글-엔드형 출력 전압이 출력 핀에 커플링된다.

[0074] 도 13은 증폭기를 우회시키기 위한 기술들을 포함하는 변환기의 대안적인 예시적 실시예(210.1.3)를 예시한다. 도시된 예시적인 실시예에서, 변환기(210.1.3)의 증폭기(330.1.3)는, 예컨대 변환기(210.1.3)의 불필요한 전력 소모를 감소시키기 위해, 필요하지 않은 경우에는 제어 신호에 기초하여 선택적으로 우회될 수 있다. 본원에 설명되는 바와 같은 선택가능한 우회 모드를 제공함으로써, 변환기(210.1.3)는, 증폭기(330.1.3)에 의해 제공되는 부가적인 이득이 요구되지 않는 경우, 더 낮은 전력 소모에 있어 유리하게 최적화될 수 있음이 인식될 것이다.

[0075] 도 13에서, 변환기(210.1.3)는 LPF(320.1)에 커플링되는 TIA(310.3)를 포함하며, LFP(320.1)는 차례로 증폭기(330.1.3)에 커플링된다. TIA(310.3)는, 우회 제어 신호 BP에 커플링되는 증폭기(A1)(630)를 포함한다. 특정한 예시적인 실시예들에서, 우회 제어 신호 BP는 증폭기(630)를 선택적으로 턴 온 또는 턴 오프시킬 수 있다. TIA(310.3)는 추가로, 피드백 회로 R5/C5를 증폭기(630)의 네거티브(-) 출력 단자에 커플링시키는 스위치 SW1311, 및 피드백 회로 R6/C6을 증폭기(630)의 포지티브(+) 출력 단자에 커플링시키는 스위치 SW1312를 포함한다.

[0076] 일 예시적인 실시예에서, 스위치 SW1311은, TIA(310.3)의 차동 신호 경로에 균형을 이루는(balancing) 특성들을 제공하는 상시-온(always-on) 스위치(도 13에서 예시적으로 "ON"으로 표시됨)일 수 있다. 스위치 SW1312는 우회 제어 신호 BP의 인버스(inverse) BP'에 의해 제어된다. 특히, 스위치 SW1312는, BP'가 "참(true)" 또는 "하이(high)"(그리고 BP가 "거짓(false)" 또는 "로우(low)")인 경우 폐쇄되고, BP'가 "거짓" 또는 "로우"(그리고 BP가 "참" 또는 "하이")인 경우 개방될 수 있다.

[0077] 도 13에 추가로 도시된 바와 같이, 변환기(210.1.3)는 추가로, TIA(310.3)의 출력 단자를 변환기(210.1.3)의 출력 전압 Vout에 직접 선택적으로 커플링시키는 스위치 SW1317을 포함한다. 스위치 SW1317은 BP에 의해 제어된다. 특히, 스위치 SW1317은, BP가 참인 경우 폐쇄되고 BP가 로우인 경우 개방될 수 있다. 변환기(210.1.3)는 추가로, 증폭기(330.1.3)의 병렬 RC 회로 R3/C3을 바이어스 전압 VB1에 커플링시키는 스위치 SW1315를 포함한다. 스위치 SW1315는 BP'에 의해 제어된다. 특히, 스위치 SW1315는, BP'가 하이인 경우 폐쇄되고 BP'가 로우인 경우 개방될 수 있다.

[0078] SW1317을 폐쇄시킴으로써(그리고 추가로 위에 설명된 바와 같이 다른 우회 스위치들을 구성함으로써), 완전 차동형인 TIA(310.3)의 단일 출력이 변환기(210.1.3)의 싱글-엔드형 출력 전압에 직접적으로 커플링됨이 인식될 것이다. 이러한 기술을 이용하는 특정한 예시적인 실시예들에서, Vout에서의 공통-모드 잡음을 수용가능한 레벨로 유지하기 위해, 당업계에 알려져 있는 TIA(310.3)의 공통-모드 리젝션을 개선하기 위한 기술들(예를 들어, 개선된 공통-모드 피드백 기술들)이 이용될 수 있다. 대안적으로, 수신기의 공통-모드 리젝션 요건들이 완화된 특정한 예시적인 실시예들에서는, 이후, TIA(310.3)의 공통-모드 리젝션을 개선하기 위한 어떠한 명시적인 기술들도 이용될 필요가 없다. 그러한 대안적인 예시적 실시예들은 본 개시내용의 범위 내에 있는 것으로 고려된다.

[0079] 위에 설명된 기술들에 따라, 변환기(210.1.3)는, 우회 제어 신호 BP 및 그에 따른 BP'를 셋팅함으로써 증폭기(330.1.3.)를 선택적으로 우회시키도록 구성될 수 있다. 예를 들어, 우회 모드가 턴 온됨을 표시하는 "하이"로 BP가 셋팅되는 경우, 증폭기(630)의 네거티브(-) 출력 단자는 변환기(210.1.3)의 출력 전압 Vout에 직접적으로 커플링된다. 이러한 모드를 지원하기 위해, SW1312가 개방되어 피드백 회로 R6/C6을 증폭기(630)로부터 디커플링시키고, R6/C6은 대신 고정 바이어스 전압 VB2에 커플링된다. 또한, SW1315는 병렬 RC 회로 R3/C3을 바이어스 전압 VB1로부터 디커플링시킨다. 대안적으로, 우회 모드가 턴 오프됨을 표시하는 "로우"로 BP가 셋팅되는 경우, 변환기(210.1.3)는, 예컨대 도 7에 도시된 변환기(210.1.2)와 유사하게 기능하도록 구성된다. 일 예시적인 실시예에서, VB1 및 VB2는 동일한 전압에 대응할 수 있다.

[0080] LPF(320.1)의 싱글-엔드형 출력을 변환기(210.1.3)의 싱글-엔드형 출력 전압 Vout에 커플링시키도록 선택적으로 구성될 수 있는 스위치들 SW1318, SW1319가 도 13에 추가로 도시된다. 특히, 우회 모드에서, LPF(320.1)의 출력을 싱글-엔드형 출력 전압 Vout에 커플링시키기 위해 SW1319가 폐쇄될 수 있다(그리고 SW1317은 개방될 수 있음). 또한, LPF(320.1)의 다른 단자를 접지에 선택적으로 접지시키기 위해 SW1318이 폐쇄될 수 있다.

[0081] 모든 우회 스위치들(예를 들어, 도 13에서 우회 제어 신호 "BP"에 의해 제어되는 스위치들)이 모든 예시적인 실시예들에서 동시에 제공될 필요가 있는 것은 아님이 인식될 것이다. 예를 들어, 대안적인 예시적 실시예들은, 그러한 우회 스위치들의 서브세트만을 포함할 수 있는데, 예컨대 전체에서 SW1317이 생략된다. 또한, 대안적인 예시적 실시예들은, 제어 신호 BP에 의해 증폭기 A1(630)을 선택적으로 인에이블링 또는 디스에이블링하도록 구성할 필요는 없다. 그러한 대안적인 예시적 실시예들은 본 개시내용의 범위 내에 있는 것으로 고려된다.

[0082] 추가로, 도 13에 도시된 스위치들에 커플링되는 특정한 우회 제어 신호들(예를 들어, BP 또는 BP')의 표시들은 단지 예시적인 목적들만을 위해 도시되며, 스위치들을 제어하는 것에 대해, 도시된 임의의 특정한 방식으로 본 개시내용의 범위를 제한하도록 의도되지 않음을 유의한다. 대안적인 예시적 실시예들에서, 우회 스위치들은 증폭기(330)가 우회되는 하나 또는 그 초과의 모드들 동안 교번적으로 구성될 수 있다. 예를 들어, 우회 모드의 제 1 대안적인 예시적 실시예에서, SW1316은 폐쇄되고, SW1312는 개방되고, SW1318은 폐쇄되고, SW1315는 개방되며, SW1317 또는 SW1319 중 어느 하나는 폐쇄된다. 우회 모드의 제 2 대안적인 예시적 실시예에서, SW1316은 개방되고, SW1312는 폐쇄되고, SW1318은 개방되고, SW1315는 개방되며, SW1317 또는 SW1319 중 어느 하나는 폐쇄된다. 우회 모드의 그러한 대안적인 예시적 실시예들은 본 개시내용의 범위 내에 있는 것으로 고려된다.

[0083] 일 예시적인 실시예에서, 변환기(210.1.3)는, 변환기(210.1.3)의 입력에서 "전압-모드" 수동 믹서, 예컨대 위에 설명된 전압-모드 수동 버전의 믹서(220)에 커플링되도록 설계될 수 있다. 특히, 예를 들어, 2차 입력 인터셉트 포인트(또는 "IIP2")에 의해 결정되는 바와 같은 수신기 선형성에 대한 요건들이 완화될 수 있는 특정한 애플리케이션들에서는, 이후, 변환기(210.1.3)에 의해 제공되는 우회 모드는, 수용가능한 성능을 유지하면서 수신기에 대해 싱글-엔드형 출력 신호들을 유리하게 제공할 수 있다. 예를 들어, 글로벌 포지셔닝 시스템(또는 "GPS")에 대한 수신기에서, IIP2는 LNA 출력에서 감쇠되는 대역-외 잼머들에 의해 주도(dominate)될 수 있으며, 그에 따라, 전압-모드 믹서들은, 변환기(210.1.3)에 의한 믹서 출력 로딩 불균형으로 인한 수신기 성능에 대한 영향력이 그러한 경우들에서 무시가능할 수도 있으므로, 차동형-싱글-엔드형 변환기(210.1.3)와 결합되어 싱글-엔드형 출력 핀들을 갖는 강건한(robust) 수신기를 산출(yield)할 수 있다.

[0084] 일 예시적인 실시예에서, 본 개시내용의 기술들은 임의의 타입들의 기술들, 예컨대 광역 네트워크(WAN)들, 로컬 영역 네트워크(LAN)들, GPS 등에 대한 무선 규격들을 지원하는 수신기들에 적용될 수 있다.

[0085] 도 14는 프로세싱 블록(301)의 대안적인 예시적 실시예(301.2)를 예시한다. 프로세싱 블록(301.2)은 LPF(320.2) 및 증폭기(330.1)를 포함하며, LPF(320.2)는 추가로, C11의 싱글-엔드형 단자들을 접지에 커플링시키는 커패시터들 C141, C142를 포함한다. 일 예시적인 실시예에서, C141 및 C142의 값들은 서로 동일할 수 있다. 일 대안적인 예시적 실시예(도시되지 않음)에서, C11은 LPF(320.2)로부터 생략될 수 있다.

[0086] 도 15는 본 개시내용에 따른 장치의 대안적인 예시적 실시예(1500)를 예시한다. 도 15에서, 장치(1500)는, 차동 신호(1501)를 싱글-엔드형 출력 전압 Vout으로 변환하도록 구성되는 기저대역 증폭기(210.1), 및 싱글-엔드형 출력 전압에 커플링되는 출력 핀을 포함한다.

[0087] 도 16은 본 개시내용에 따른 장치의 대안적인 예시적 실시예(1600)를 예시한다. 도 16에서, 장치(1600)는, 제 1 차동 전압(320a)을 생성하기 위해 차동 신호(310a)를 필터링하도록 구성되는 저역-통과 필터(320), 제 1 차동 전압(320a)으로부터 싱글-엔드형 출력 전압 Vout을 생성하도록 구성되는 증폭기(Amp)(330)를 포함한다.

[0088] 본 명세서에서 그리고 청구항들에서, 엘리먼트가 다른 엘리먼트 "에 연결된" 또는 "에 커플링된" 것으로서 지칭되는 경우, 그것이 다른 엘리먼트에 직접 연결 또는 커플링될 수 있거나 개재(intervening) 엘리먼트들이 존재할 수 있음이 이해될 것이다. 대조적으로, 엘리먼트가 다른 엘리먼트 "에 직접 연결된" 또는 "에 직접 커플링된" 것으로서 지칭되는 경우, 어느 개재 엘리먼트들도 존재하지 않는다. 또한, 엘리먼트가 다른 엘리먼트에 "전기적으로 커플링된" 것으로서 지칭되는 경우, 그것은 그러한 엘리먼트들 사이에 낮은 저항 경로가 존재한다는 것을 나타내지만, 엘리먼트가 다른 엘리먼트에 단순히 "커플링된" 것으로서 지칭되는 경우, 그러한 엘리먼트들 사이에 낮은 저항 경로가 존재할 수 있거나 존재하지 않을 수 있다.

[0089] 당업자들은, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 기술 및 기법을 사용하여 표현될 수 있음을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 결합에 의해 표현될 수 있다.

[0090] 당업자들은 본 명세서에 기재된 예시적인 양상들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 결합들로서 구현될 수 있음을 추가적으로 인식할 것이다. 하드웨어와 소프트웨어의 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능의 관점들에서 일반적으로 상술되었다. 그러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제한들에 의존한다. 당업자들은 설명된 기능을 각각의 특정한 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그러한 구현 결정들이 본 발명의 예시적인 양상들의 범위를 벗어나게 하는 것으로서 해석되지는 않아야 한다.

[0091] 본 명세서에 기재된 예시적인 양상들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 및 회로들은, 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적회로(ASIC), 필드 프로그래밍가능 게이트 어레이(FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어 DSP와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로서 구현될 수 있다.

[0092] 본 명세서에 기재된 예시적인 양상들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 구현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독 전용 메모리(ROM), 전기적으로 프로그래밍가능 ROM(EPROM), 전기적으로 소거가능한 프로그래밍가능 ROM(EEPROM), 레지스터들, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC은 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말 내의 별개의 컴포넌트들로서 상주할 수 있다.

[0093] 하나 또는 그 초과의 예시적인 양상들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장되거나 이들을 통해 송신될 수 있다. 컴퓨터-판독가능 매체들은, 일 장소에서 다른 장소로의 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함한 통신 매체들 및 컴퓨터 저장 매체들 양자 모두를 포함한다. 저장 매체들은 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체들일 수 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 반송 또는 저장하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속수단(connection)이 컴퓨터-판독가능 매체로 적절히 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선(twisted pair), 디지털 가입자 라인(DSL), 또는 (적외선, 라디오, 및 마이크로파와 같은) 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되면, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 (적외선, 라디오, 및 마이크로파와 같은) 무선 기술들이 매체의 정의에 포함된다. 본 명세서에 사용되는 바와 같이, 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광학 디스크(disc), 디지털 다목적 디스크(digital versatile disc)(DVD), 플로피 디스크(disk) 및 Blu-Ray 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 또한, 상기의 것들의 결합들은 컴퓨터-판독가능 매체들의 범위 내에 포함되어야 한다.

[0094] 기재된 예시적인 양상들의 이전 설명은 임의의 당업자가 본 발명을 사용 또는 실시할 수 있도록 제공된다. 이들 예시적인 양상들에 대한 다양한 변형들은 당업자들에게 용이하게 명백할 것이며, 본 명세서에 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않으면서 다른 예시적인 양상들에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 설명된 예시적인 양상들로 제한되도록 의도되는 것이 아니라, 본 명세서에 기재된 원리들 및 신규한 특성들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims

장치로서,
차동(differential) 전류 신호를 싱글-엔드형(single-ended) 출력 전압으로 변환하도록 구성되는 기저대역 증폭기 ― 상기 기저대역 증폭기는, 상기 차동 전류 신호로부터 제 1 차동 전압을 생성하도록 구성되는 트랜스-임피던스(trans-impedance) 증폭기를 포함하고, 상기 트랜스-임피던스 증폭기는 제 1 대역 및 제 2 대역으로부터 선택가능한 대역폭을 가짐 ―; 및
상기 싱글-엔드형 출력 전압에 커플링되는 출력 핀(pin)을 포함하는, 장치.
제 1 항에 있어서,
상기 기저대역 증폭기는,
제 2 차동 전압을 생성하기 위해 상기 제 1 차동 전압을 필터링(filter)하도록 구성되는 저역-통과(low-pass) 필터; 및
상기 제 2 차동 전압으로부터 상기 싱글-엔드형 출력 전압을 생성하도록 구성되는 증폭기를 더 포함하는, 장치.
제 2 항에 있어서,
상기 트랜스-임피던스 증폭기는, 상기 차동 전류 신호로부터 상기 제 1 차동 전압을 생성하도록 구성되는 차동 증폭기를 더 포함하고; 그리고
상기 저역-통과 필터는, 상기 저역-통과 필터의 싱글-엔드형 단자들을 접지에 커플링시키는 커패시터들을 더 포함하는, 장치.
제 3 항에 있어서,
상기 트랜스-임피던스 증폭기는 협대역(narrowband) 증폭기들 및 광대역(wideband) 증폭기들을 포함하며,
상기 협대역 증폭기들 각각 및 상기 광대역 증폭기들 각각은 트랜지스터 입력 스테이지를 포함하고, 그리고
협대역 증폭기 트랜지스터 입력 스테이지의 영역은 광대역 증폭기 트랜지스터 입력 스테이지의 영역보다 더 큰, 장치.
제 4 항에 있어서,
상기 협대역 증폭기 트랜지스터 입력 스테이지 및 상기 광대역 증폭기 트랜지스터 입력 스테이지에 커플링되는 단일 전류 소스; 및
상기 협대역 증폭기 트랜지스터 입력 스테이지 및 상기 광대역 증폭기 트랜지스터 입력 스테이지에 커플링되는 단일 로드(load)를 더 포함하는, 장치.
제 4 항에 있어서,
상기 협대역 증폭기 트랜지스터 입력 스테이지에 커플링되는 제 1 전류 소스 ― 상기 제 1 전류 소스는, 제 1 제어 신호 셋팅에 대한 응답으로 턴 온(turn on) 또는 턴 오프(turn on)되도록 구성가능함 ―;
상기 광대역 증폭기 트랜지스터 입력 스테이지에 커플링되는 제 2 전류 소스 ― 상기 제 2 전류 소스는, 제 2 제어 신호 셋팅에 대한 응답으로 턴 온 또는 턴 오프되도록 구성가능함 ―;
상기 협대역 증폭기 트랜지스터 입력 스테이지에 커플링되는 제 1 로드; 및
상기 광대역 증폭기 트랜지스터 입력 스테이지에 커플링되는 제 2 로드를 더 포함하는, 장치
제 2 항에 있어서,
상기 제 2 차동 전압으로부터 상기 싱글-엔드형 출력 전압을 생성하도록 구성되는 증폭기를 선택적으로 우회(bypass)시키기 위한 복수의 스위치들을 더 포함하는, 장치.
제 7 항에 있어서,
상기 복수의 스위치들은, 상기 제 1 차동 전압의 싱글-엔드형 전압을 상기 기저대역 증폭기의 상기 싱글-엔드형 출력 전압에 직접 선택적으로 커플링시키는 스위치를 포함하는, 장치.
제 7 항에 있어서,
상기 복수의 스위치들은,
상기 저역-통과 필터의 제 1 싱글-엔드형 전압을 상기 기저대역 증폭기의 상기 싱글-엔드형 출력 전압에 직접 선택적으로 커플링시키는 제 1 스위치;
상기 저역-통과 필터의 제 2 싱글-엔드형 전압을 접지에 선택적으로 커플링시키는 제 2 스위치를 포함하는, 장치.
제 1 항에 있어서,
상기 기저대역 증폭기는 동위상(in-phase) 기저대역 증폭기이고, 상기 싱글-엔드형 출력 전압은 동위상 출력 전압이며,
상기 장치는,
제 2 차동 전류 신호를 싱글-엔드형 직교위상(quadrature) 출력 전압으로 변환하도록 구성되는 직교위상 기저대역 증폭기; 및
상기 싱글-엔드형 직교위상 출력 전압에 커플링되는 직교위상 출력 핀
을 더 포함하는, 장치.
제 1 항에 있어서,
상기 트랜스-임피던스 증폭기는, 선택적으로 구성가능한 저항 또는 선택적으로 구성가능한 커패시턴스를 갖는 피드백 네트워크를 포함하는, 장치.
제 1 항에 있어서,
상기 기저대역 증폭기는 선택적으로 구성가능한 주파수 응답을 갖는, 장치.
제 1 항에 있어서,
상기 기저대역 증폭기의 상기 차동 전류 신호에 커플링되는 출력을 갖는 전류-모드 수동 믹서를 더 포함하는, 장치.
제 1 항에 있어서,
캐리어 어그리게이션(carrier aggregation) 시스템의 각각의 캐리어에 대한 동위상(in-phase) 기저대역 증폭기; 및
상기 캐리어 어그리게이션 시스템의 각각의 캐리어에 대한 직교위상 기저대역 증폭기를 더 포함하며,
상기 기저대역 증폭기는 상기 캐리어 어그리게이션 시스템의 제 1 캐리어와 연관되는, 장치.
제 1 항에 있어서,
상기 제 1 대역은 협대역을 포함하고, 상기 제 2 대역은 광대역을 포함하는, 장치.
장치로서,
제 1 차동 전압을 생성하기 위해 차동 신호를 필터링하도록 구성되는 저역-통과 필터;
상기 제 1 차동 전압으로부터 싱글-엔드형 출력 전압을 생성하도록 구성되는 증폭기; 및
상기 제 1 차동 전압으로부터 상기 싱글-엔드형 출력 전압을 생성하도록 구성되는 상기 증폭기를 선택적으로 우회시키기 위한 복수의 스위치들을 포함하는, 장치.
제 16 항에 있어서,
상기 저역-통과 필터는,
상기 제 1 차동 전압과 상기 차동 신호의 노드들 사이에 직렬로 커플링되는 저항기들; 및
상기 저항기들 중 제 1 저항기를 상기 저항기들 중 제 2 저항기에 커플링시키는 적어도 하나의 커패시터를 포함하는, 장치.
제 17 항에 있어서,
상기 적어도 하나의 커패시터는 제 1 구성가능 임피던스를 갖는 제 1 프로그래밍가능 엘리먼트를 포함하고, 상기 저항기들 중 적어도 하나의 저항기는 제 2 구성가능 임피던스를 갖는 제 2 프로그래밍가능한 엘리먼트를 포함하는, 장치.
제 18 항에 있어서,
상기 저역-통과 필터는 저항성-용량성(resistive-capacitive) 네트워크를 포함하고, 상기 증폭기는 포지티브(positive) 입력 단자 및 네거티브(negative) 입력 단자를 포함하며,
상기 증폭기의 네거티브 입력 단자는 제 1 임피던스에 의해 제 1 바이어스 전압에 커플링되고,
상기 증폭기의 포지티브 입력 단자는 제 2 임피던스에 의해 상기 싱글-엔드형 출력 전압에 커플링되는, 장치.
제 16 항에 있어서,
상기 복수의 스위치들은, 상기 제 1 차동 전압의 싱글-엔드형 전압을 상기 증폭기의 상기 싱글-엔드형 출력 전압에 직접 선택적으로 커플링시키는 스위치를 포함하는, 장치.
제 16 항에 있어서,
상기 복수의 스위치들은,
상기 저역-통과 필터의 제 1 싱글-엔드형 전압을 상기 증폭기의 상기 싱글-엔드형 출력 전압에 직접 선택적으로 커플링시키는 제 1 스위치; 및
상기 저역-통과 필터의 제 2 싱글-엔드형 전압을 접지에 선택적으로 커플링시키는 제 2 스위치를 포함하는, 장치.
장치로서,
기저대역 차동 전류 신호를 싱글-엔드형 출력 전압으로 변환하기 위한 수단 ― 상기 변환하기 위한 수단은, 상기 차동 전류 신호로부터 제 1 차동 전압을 생성하기 위한 수단, 제 1 대역 및 제 2 대역으로부터 선택가능한 대역폭을 갖는 상기 제 1 차동 전압을 생성하기 위한 수단을 포함함 ―; 및
상기 싱글-엔드형 출력 전압을 출력 핀에 커플링시키기 위한 수단을 포함하는, 장치.
제 22 항에 있어서,
상기 변환하기 위한 수단은,
제 2 차동 전압을 생성하기 위해 상기 제 1 차동 전압을 필터링하기 위한 수단; 및
상기 제 2 차동 전압으로부터 상기 싱글-엔드형 출력 전압을 생성하기 위한 수단을 더 포함하는, 장치.
장치로서,
제 1 차동 전압을 생성하기 위해 차동 신호를 필터링하기 위한 수단;
상기 제 1 차동 전압으로부터 싱글-엔드형 출력 전압을 생성하기 위한 수단; 및
상기 싱글-엔드형 출력 전압을 생성하기 위한 수단을 선택적으로 우회시키기 위한 수단을 포함하는, 장치.
제 24 항에 있어서,
상기 필터링하기 위한 수단은 필터링의 대역폭을 선택하기 위한 수단을 포함하는, 장치.