KR101649550B1 - 스위칭가능한 공통 게이트 이득 버퍼를 갖춘 증폭기 - Google Patents

스위칭가능한 공통 게이트 이득 버퍼를 갖춘 증폭기 Download PDF

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Abstract

스위칭가능한 공통 게이트 이득 버퍼를 갖는 증폭기가 기재된다. 일 예시적인 실시예에서, 장치는, 입력 신호를 수신하기 위한 공통 입력부에서 일정한 입력 임피던스를 제공하고, 선택된 이득 및 전류 특성들 중 적어도 하나를 갖는 출력 신호를 생성하는 복수의 선택가능한 이득 채널들을 포함한다. 적어도 2개의 이득 채널들은, 상이한 트랜스컨덕턴스 값들을 갖는 트랜지스터들을 이용한다. 또한, 장치는, 일정한 입력 임피던스를 제공하도록 적어도 하나의 이득 채널에 커플링되는 적어도 하나의 임피던스 네트워크를 포함한다.

Description

스위칭가능한 공통 게이트 이득 버퍼를 갖춘 증폭기{AMPLIFIER WITH SWITCHABLE COMMON GATE GAIN BUFFER}
우선권 주장
[0001] 본 특허 출원은, 발명의 명칭이 "GAIN STAGE SWITCHING IN AN AMPLIFIER"이고, 2013년 1월 17일자로 출원되었고, 본 발명의 양수인에게 양도되었으며, 이로써 본 명세서에 인용에 의해 명백히 포함되는 미국 가특허출원 제 61/753,777호를 우선권으로 주장한다.
[0002] 본 출원은 일반적으로 아날로그 전단(analog front end)들의 동작 및 설계에 관한 것으로, 더 상세하게는, 아날로그 전단들에서 사용하기 위한 증폭기들의 동작 및 설계에 관한 것이다.
[0003] 무선 디바이스들이 점점 더 복잡해지면서 더 큰 회로가 더 작은 칩들 및 회로 기판들 상에 통합되게 되었다. 예를 들어, 무선 디바이스에서 사용되는 종래의 수신기는, 다수의 이득 모드들을 제공하는 버퍼 스테이지(buffer stage)에 커플링되는 증폭기를 포함할 수도 있다.
[0004] 통상적인 공통 게이트 버퍼 스테이지의 선형성은, 버퍼에서의 대기 전류(standing current)에 의해 셋팅된다. 동시에, 전류는 버퍼 스테이지의 입력 임피던스를 또한 셋팅하며, 그에 따라, 몇몇 부가적인 온-칩(on-chip) 매칭 회로들은, "매치없는(matchless) 버퍼"를 제공하기 위해, 버퍼 스테이지의 입력에서 50-옴의 입력 임피던스를 나타내도록 요구될 수도 있다.
[0005] 통상적으로, 버퍼의 이득이 감소되는 경우라도 선형성 요건들이 낮아지지는 않는다. 그러나, 증폭기가 버퍼에 선행(precede)하면, 버퍼에 의해 제공되는 이득이 감소되는 경우 선형성 요건들이 낮아질 수도 있다. 따라서, 더 낮은 버퍼 이득 모드들에 대해, 선형성 요건들이 낮아지기 때문에 버퍼에서의 전류가 감소될 수도 있다. 그러나, 전류에서의 이러한 감소는 버퍼의 입력 임피던스에서의 변화를 초래하며, 그에 따라, 버퍼 입력에서 나타나는 임피던스가 변하게 되는데, 이는 바람직하지 않다.
[0006] 따라서, 수신기 내의 증폭기와 함께 사용하기 위한, 버퍼에서의 대기 전류가 변하는 경우에 일정한 입력 임피던스를 유지하는 공통 게이트 버퍼 스테이지를 가짐으로써, 그에 의해 부가적인 전력 절감 및 감소된 회로를 제공하는 것이 바람직할 것이다.
[0007] 본 명세서에 설명되는 전술한 양상들은 첨부된 도면들과 함께 해석할 때 다음의 설명을 참조함으로써 더 용이하게 명백해질 것이다.
[0008] 도 1은 2개의 전자 시스템들 사이의 무선 통신을 예시한다.
[0009] 도 2는, 스위칭가능한 이득 버퍼를 갖춘 증폭기의 예시적인 실시예를 사용하는 무선 수신기를 도시한다.
[0010] 도 3은, 스위칭가능한 이득 버퍼를 갖춘 증폭기의 예시적인 상세한 실시예를 도시한다.
[0011] 도 4는, 무선 디바이스에서 증폭기 및 스위칭가능한 공통 게이트 이득 버퍼를 이용하는 신호들의 증폭을 위한 방법의 예시적인 실시예를 도시한다.
[0012] 도 5는, 스위칭가능한 이득 버퍼에서 사용하기 위한 이득 채널의 예시적인 실시예를 도시한다.
[0013] 도 6은 스위칭가능한 이득 버퍼 장치의 예시적인 실시예를 도시한다.
[0014] 첨부된 도면들과 관련하여 아래에 기재되는 상세한 설명은, 본 발명의 예시적인 실시예들의 설명으로서 의도되며, 본 발명이 실시될 수 있는 유일한 실시예들을 표현하도록 의도되지 않는다. 본 명세서 전반에 걸쳐 사용된 용어 "예시적인"은 "예, 예시, 또는 예증으로서 기능하는 것"을 의미하고, 다른 예시적인 실시예들에 비해 반드시 바람직하거나 유리한 것으로서 해석되지는 않아야 한다. 상세한 설명은 본 발명의 예시적인 실시예들의 철저한 이해를 제공하려는 목적을 위해 특정한 세부사항들을 포함한다. 본 발명의 예시적인 실시예들이 이들 특정한 세부사항들 없이 실시될 수도 있다는 것은 당업자들에게 명백할 것이다. 몇몇 예시들에서, 본 명세서에 제시된 예시적인 실시예들의 신규성을 불명료하게 하는 것을 회피하기 위해, 잘-알려진 구조들 및 디바이스들은 블록도 형태로 도시되어 있다.
[0015] 도 1은 2개의 전자 시스템들(101 및 102) 사이에서의 무선 통신을 예시한다. 전자 시스템(101)은, 정보를 무선 송신기(103)로부터 무선으로 전송할 수도 있다. 무선 신호들은 통상적으로 라디오 주파수("RF") 신호들로 인코딩된다. 신호들은, 전자 시스템(102)에 커플링되는 무선 수신기(104)의 안테나에 의해 수신된다. 수신된 신호들은, 매우 작을 수도 있으며, 안테나 상의 주변 잡음과 구별하기가 어려울 수도 있다. 다양한 예시적인 실시예들에서, 무선 신호들의 수신을 지원하도록 동작하는 스위칭가능한 이득 버퍼를 갖춘 증폭기(105)가 제공된다. 더 상세히 후술되는 바와 같이, 무선 수신기는, 스위칭가능한 이득 버퍼를 갖춘(105) 증폭기에 의해 제공되는 다수의 이득 채널들 중 하나를 선택하여 원하는 전류 및/또는 이득 특성을 획득할 수도 있다.
[0016] 일 예시적인 실시예에서, 동일한 이득 및 상이한 전류들을 갖는 상이한 이득 채널들로부터 일 이득 채널을 선택하는 것은, 선형성 요건들에 기초하여 수행될 수 있다. 예를 들어, 높은 이득에서, 이득 채널은 다른 이득 채널들보다 더 높은 전류 및 대응하는 더 높은 선형성을 갖도록 선택된다. 더 낮은 이득에서, 선형성 허용한계(tolerance)가 완화될 수도 있고, 더 낮은 전류 소모를 갖는 상이한 이득 채널들이 선택되어 그에 의해 전력을 절감할 수도 있다. 따라서, 이득 채널들은 동일한 이득을 갖지만, 각각의 채널이 상이한 양들의 전류를 소모하므로, 전력 소모는 이득 채널 선택에 기초하여 감소되거나 또는 최적화될 수도 있다.
[0017] 다른 예시적인 실시예에서, 상이한 이득 채널들로부터 이득 채널들을 선택하는 것은, 원하는 이득에 기초하여 수행될 수 있다. 예를 들어, 수신된 신호가 매우 작은 경우(예를 들어, 특정한 임계치 미만), 다른 이득 채널들보다 더 높은 이득을 갖는 이득 채널들 중 하나가 선택될 수도 있고, 수신된 신호를 증폭하도록 구성될 수도 있다. 수신 신호가 더 강한 경우(예를 들어, 특정한 임계치 초과), 더 낮은 이득을 갖는 이득 채널들 중 하나가 선택될 수도 있다. 다양한 예시적인 실시예들에서, 복수의 이득 채널들로부터의 선택은, 수신되는 신호의 수신 및 증폭을 개선하도록 행해진다.
[0018] 도 2는, 스위칭가능한 이득 버퍼(208)를 갖춘 증폭기의 예시적인 실시예를 포함하는 무선 수신기(200)를 도시한다. RF 신호들은 안테나(201)에 의해 수신될 수도 있다. 저잡음 증폭기("LNA")(202)는, RF 신호들을 수신하고 제 1 스테이지 증폭을 제공한다. 일 예시적인 실시예에서, 스위칭가능한 이득 버퍼(203)는, LNA(202)의 출력에 커플링되어 증폭된 RF 신호들을 수신한다. 스위칭가능한 이득 버퍼(203)는 다수의 이득 채널들(210)을 포함한다. 각각의 이득 채널은, 상이한 전류 및/또는 이득 특성들을 가질 수도 있다. 동작 동안, 스위칭가능한 이득 버퍼(203)는, 선택된 이득 채널에 관계없이 일정한 입력 임피던스(Z1)를 LNA(202)에 제공한다. 따라서, 원하는 전류 및/또는 이득에 의존하여 상이한 전류 소모를 갖는 상이한 이득 채널들이 선택될 수 있지만, 일정한 입력 임피던스(Z1)가 계속 유지된다.
[0019] LNA(202) 및 스위칭가능한 이득 버퍼(203)는, 기저대역 프로세서(207)로부터 제어 신호들(209)을 또한 수신한다. 기저대역 프로세서(207)로부터의 제어 신호들(209)은, LNA(202)의 이득을 선택 및/또는 구성하고, 그리고/또는 스위칭가능한 이득 버퍼(203)의 이득 채널들 중 하나를 인에이블링(enable)하는데 사용될 수도 있다. 스위칭가능한 이득 버퍼(203)의 출력은 믹서(204)("복조기" 또는 "하향-변환기"로도 알려져 있음)에 커플링된다. 믹서(204)의 출력은 필터(205)에 입력되고, 필터(205)의 출력은 아날로그-투-디지털(analog-to-digital) 변환기("A/D")(206)에 입력된다. 하향-변환된 신호들을 표현하는 디지털 신호들(N)은, A/D(206)로부터 출력되고, 기저대역 프로세서(207)에 의해 수신 및 프로세싱되며, 기저대역 프로세서(207)는, 디지털화된 신호들 상에서 디지털 신호 프로세싱 동작들을 수행하도록 구성될 수도 있다.
[0020] 일 예시적인 실시예에서, 기저대역 신호 프로세서(207)는, 하향변환된 신호들의 신호 강도를 모니터링하고, 그에 응답하여, 원하는 양의 이득 및 전류 소모를 제공하도록 LNA(202) 및/또는 스위칭가능한 이득 버퍼(203)를 구성한다. 신호 강도가 하락하는 경우, LNA(202) 및/또는 스위칭가능한 이득 버퍼(203)는, 더 높은 전류 및 더 양호한 선형성을 갖는 이득 채널이 선택되도록 재구성될 수도 있다. 신호 강도가 상승하는 경우, LNA의 이득이 감소될 수도 있고 그리고/또는 더 낮은 전류 소모를 갖는 스위칭가능한 이득 버퍼(203)의 상이한 이득 채널이 선택되어 전력 소모를 감소시킬 수도 있다.
[0021] 도 3은, 증폭기(304) 및 스위칭가능한 이득 버퍼(308)의 예시적인 상세한 실시예를 도시한다. 예를 들어, 증폭기(304) 및 스위칭가능한 이득 버퍼(308)는, 도 2에 도시된 증폭기(202) 및 스위칭가능한 이득 버퍼(203)로서 사용하기에 적절하다. 안테나(301)에서 수신되는 RF 신호들은, 필터(302)를 통과하고, 매칭 네트워크(303)에 의해 LNA(304)에 커플링된다. 필터(302)는, 예를 들어, 표면 탄성파("SAW") 필터일 수도 있다. 이러한 예시적인 실시예에서, 매칭 네트워크(303)의 출력은, LNA(304)의 핀(P1)에 접속된다. 본 명세서에 사용된 바와 같이, 용어 "핀"은, 집적 회로("IC") 패키지의 핀, 또는 예컨대 IC의 패드(pad)를 지칭할 수도 있다. 다른 예시적인 실시예들에서, IC 핀들은 회로의 상이한 위치들에 있을 수도 있고, 몇몇 핀들은 제거될 수도 있다. LNA(304)는, P1에 접속되는 게이트 단자를 갖는 트랜지스터 M1을 포함한다. LNA(304)의 이득은, M1의 게이트와 신호 접지 사이에 접속되는 프로그래밍가능한 전압 소스 Vp를 사용하여, M1의 게이트에서의 전압 레벨을 변경함으로써 조정될 수도 있다. 일 예시적인 실시예에서, 기저대역 프로세서는, 프로그래밍가능한 전압 소스 Vp를 제어하여 LNA(304)의 이득을 셋팅하는 이득 제어 신호(309)를 출력한다.
[0022] M1의 소스 단자는 인덕터 L1의 제 1 단자에 접속된다. 인덕터 L1의 제 2 단자는 제 1 기준 전압(예를 들어, 신호 접지)에 접속된다. M1의 드레인 단자는 트랜지스터 M2의 소스 단자에 접속된다. M2의 게이트 단자는 바이어스 전압(V1)에 접속된다. M2의 드레인 단자는, 변압기(X1)의 제 1 유도성 코일의 제 1 단자에 접속된다. 변압기 X1의 제 1 유도성 코일의 제 2 단자는, 제 1 기준 전압보다 큰 제 2 기준 전압(예를 들어, Vdd)에 접속된다. 변압기 X1의 제 2 유도성 코일은, 신호 접지에 접속되는 제 1 단자 및 출력 핀(P2)에 접속되는 제 2 단자를 갖는다. LNA(304)는, 캐스코드 증폭기로서 구성된다. P1에서 수신되는 입력 신호는, Vp에 의해 제공되는 이득 셋팅에 따라 LNA(304)에 의해 증폭되며, 증폭된 신호는 P2 상에 생성된다.
[0023] 이러한 예시적인 실시예에서, 송신 라인(T1)은, P2와 스위칭가능한 이득 버퍼(308)의 핀(P3) 사이에 접속된다. 스위칭가능한 이득 버퍼(308)는, 3개의 이득 채널들(예를 들어, 채널 1, 채널 2, 채널 3)을 포함한다. 다양한 예시적인 실시예들에서, 이득 채널들(채널 1, 채널 2, 채널3)은 동일하거나 또는 상이한 이득들 및/또는 전류 소모를 가질 수도 있다. 임의의 개수의 이득 채널들이 이용될 수도 있음이 또한 유의되어야 한다.
[0024] 핀(P3)은 모든 이득 채널들에 대한 공통 입력 단자로서 동작하며, 따라서, P3에서의 증폭된 신호 입력은 모든 이득 채널들에 접속된다. 각각의 이득 채널의 출력은, 변압기 X2의 제 1 코일의 제 1 단자(310)에 커플링된다. 변압기 X2의 제 1 코일의 제 2 단자는 공급 전압 Vdd에 접속된다. 변압기 X2의 출력은, 제 2 코일의 제 1 및 제 2 단자들에 걸쳐 있다. 변압기 X2의 제 2 코일의 제 1 및 제 2 단자들은, 믹서(306)의 입력에 커플링되는 차동(differential) 신호를 생성한다. 믹서(306)의 다른 입력은, 로컬 오실레이터(local oscillator)(LO) 신호를 수신한다. LO 신호는 싱글 엔드형(single ended) 신호 또는 차동 신호일 수도 있다. 믹서(306)의 출력은 저역 통과 필터(307)에 커플링되며, 저역 통과 필터(307)는, 기저대역 프로세서("BB")에 의해 프로세싱될 기저대역 신호들을 생성한다. 또한, 상이한 실시예들에서, LPF(307)가 대역 통과 필터(BPF)로서 또한 구성될 수 있음이 유의되어야 한다.
[0025] 동작 동안, LNA(304)의 이득은, 원하는 이득을 갖는 신호를 LNA(304)가 P3에 생성하도록 (이득 제어 신호(309)를 사용하여) Vp를 제어함으로써 변경된다. 이득 채널들(채널 1, 채널 2, 및 채널 3)은, 원하는 이득 및/또는 전류 소모에 기초하여 구성된다. 동작 동안, 이용가능한 이득 채널들 중 하나는, P3에서의 신호를 변압기 X2의 단자(310)에 커플링시키도록 선택될 수도 있다. 선택된 이득 채널은, 다른 이득 채널들보다 더 낮은 전류 소모를 제공하여 전력을 절약할 수도 있다. 대안적으로, 선택된 이득 채널이 다른 이득 채널들에 비해 원하는 이득 레벨을 제공할 수도 있다. 예를 들어, 상이한 채널들이 상이한 양들의 이득을 제공하도록, 채널 1은 채널 2보다 더 높은 이득을 가질 수도 있고, 채널 2는 채널 3보다 더 높은 이득을 가질 수도 있다. 따라서, 원하는 이득 또는 전류의 양에 기초하여 적절한 이득 채널이 선택될 수 있다. 이득 채널들은 임의의 원하는 이득 및/또는 전류 특성들을 제공하도록 구성될 수 있음이 유의되어야 한다.
[0026] 버퍼(308)는, 선택된 이득 채널에 관계 없이, LNA(304)에 의해 관측되는 입력 임피던스(Z1)가 일정하게 유지되거나 또는 실질적으로 동일하도록 구성된다. 예를 들어, 입력 임피던스(Z1)는, 50 옴 또는 다른 적절한 값으로 셋팅될 수도 있다. 도 3에 예시된 바와 같이, 이득 채널들은 공통 게이트 증폭기 스테이지들을 포함한다. 예를 들면, 채널 1은, 공통 게이트 증폭기로서 구성되는 NMOS 트랜지스터 M3을 포함한다. M3의 소스는, 저항기 R1을 포함하는 임피던스 네트워크(N1)를 통해 P3에 접속된다. M3의 드레인은, NMOS 트랜지스터 M4의 소스에 접속된다. M3의 게이트는, 스위치 S1을 통해 바이어스 전압 VB1에 접속된다. M4는 M3과 캐스코드 구성으로 접속된다. M4의 게이트는 다른 스위치 S2를 통해 바이어스 전압 VC1에 접속되고, M4의 드레인은 변압기 X2의 단자(310)에 접속되며, 이는, 공통 게이트 증폭기 스테이지 상의 로드로서 동작한다.
[0027] 채널 1과 유사하게, 채널 2는, 공통 게이트 증폭기로서 구성되는 NMOS 트랜지스터 M5, 및 변압기 X2의 단자(310)에 접속되는 출력과 캐스코드로 구성되는 M6을 포함한다. 더 상세히 후술되는 매칭 목적들을 위해, M5의 소스는 P3에 직접 접속된다. M5의 게이트는 스위치 S3을 통해 바이어스 전압 VB2에 접속되고, M6의 게이트는 스위치 S4를 통해 바이어스 전압 VC2에 접속된다.
[0028] 채널 3은, 공통 게이트 증폭기로서 구성되는 NMOS 트랜지스터 M7, 및
변압기 X2의 단자(310)에 접속되는 출력과 캐스코드로 구성되는 M8을 포함한다. 트랜지스터 M7의 소스 단자는 핀 P3에 직접 접속된다. 매칭 목적들을 위해, 채널 3은, 채널 3이 활성인 경우 저항기 R3을 접지에 선택적으로 접속시키기 위한 스위치 S7과 직렬로 접속되는 R3을 포함하는 임피던스 네트워크(N3)를 포함한다. 트랜지스터 M7의 게이트는 스위치 S5를 통해 바이어스 전압 VB3에 접속되고, 트랜지스터 M8의 게이트는 스위치 S6을 통해 바이어스 전압 VC3에 접속된다.
[0029] 이러한 예시적인 실시예에서, 트랜지스터들 M3, M5, 및 M7은 바이어스 전압들(VBx)에 선택적으로 접속되고, 트랜지스터들 M4, M6, 및 M8은 바이어스 전압들(VCx)에 선택적으로 접속된다. 다양한 예시적인 실시예들에서, 바이어스 전압들 (VBx) 및 (VCx)는 임의의 원하는 값들을 갖도록 구성될 수 있다. 예를 들어, 동일하거나 또는 상이한 이득 채널들과 연관된 바이어스 전압들은 원하는 바와 같이 동일하거나 또는 상이할 수도 있다.
[0030] 바이어스 생성기(312)는, 기저대역 프로세서로부터의 바이어스 제어 신호(313)에 기초하여 바이어스 전압들 V1, VCx, 및 VBx를 생성하도록 구성된다. 예를 들어, 일 예시적인 실시예에서, 바이어스 생성기는, 수신된 디지털 신호들을 적절한 바이어스 전압으로 변환하는 하나 또는 그 초과의 디지털 투 아날로그 변환기들을 포함한다. 예를 들어, 도 2에 도시된 기저대역 프로세서(207)는, 바이어스 생성기(312)에 의해 사용될 바이어스 제어 신호(313)를 출력한다. 따라서, 기저대역 프로세서(207)는, 바이어스 전압들 중 임의의 바이어스 전압들의 레벨들을 구성할 수도 있다.
[0031] 동작 동안, 스위치 제어 신호들(305)(c1-c7)은, 기저대역 프로세서 또는 디바이스에서의 동일한 다른 엔티티(entity)로부터 수신된다. 스위치 제어 신호들(305)(c1-c7)은, 스위치들(S1-S7)을 개방 및 폐쇄하여 임의의 원하는 이득 채널 구성을 인에이블링하도록 동작한다. 예를 들어, 채널 1은, 스위치들 S1 및 S2를 폐쇄하고 스위치들 S3-S7을 개방함으로써 선택(또는 인에이블링)된다. 채널 2는, 스위치들 S3 및 S4를 폐쇄하고 스위치들 S1-S2, 및 S5-S7을 개방함으로써 선택된다. 채널 3은, 스위치들 S5-S7을 폐쇄하고 스위치들 S1-S4를 개방함으로써 선택된다. 다양한 예시적인 실시예들에서, 스위치들(S1-S7)은, 선택된 이득 채널들을 인에이블링 또는 디스에이블링(disable)하도록 그룹들로 또는 개별적으로 제어될 수 있다. 예를 들어, 동일하거나 또는 상이한 채널들과 연관된 스위치들은, 원하는 바와 같이 함께 그리고/또는 개별적으로 제어될 수도 있다. 따라서, 다수의 이득 채널들을 동시에 인에이블링하는 것이 가능하다.
입력 임피던스를 유지하도록 사이징(size)된 트랜지스터들
[0032] 공통 게이트 스테이지의 선형성은 스테이지에서의 대기 전류에 의해 셋팅되며, 여기서, 더 높은 전류는 더 높은 선형성을 초래하고 더 낮은 전류는 더 낮은 선형성을 초래한다. 동시에, 전류는 공통 게이트 스테이지의 입력 임피던스를 또한 셋팅한다. 따라서, 각각의 이득 채널에서의 대기 전류는, 각각의 이득 채널의 입력에서의 매칭에 영향을 줄 수도 있다. 도 3에서, 송신 라인 T1은 50 옴의 특성 임피던스를 가질 수도 있다. 송신 라인 T1은, IC들 사이의 회로 기판 상의 트레이스(trace), 또는 IC 상의 컴포넌트들 사이의 금속배선(metallization line)일 수도 있다.
[0033] 다양한 예시적인 실시예들에서, 채널 1, 채널 2, 및 채널 3은, 송신 라인 T1에 매칭하기 위한 일정한 입력 임피던스(Z1)를 제공하도록 구성된다. 일 예시적인 실시예에서, 디바이스들 M3, M5, 및 M7은, 일정한 입력 임피던스를 제공하도록 임피던스 네트워크들 N1 및 N3(즉, 저항기 R1 및 R3)을 이용하여 사이징 및 구성된다. 예를 들어, 일 예시적인 실시예에서, M3은 M5보다 더 크게 사이징되고, M5는 M7보다 더 크게 사이징된다. 특정한 예시적인 실시예에서, M3은 25 옴 디바이스이고, M5는 50 옴 디바이스이며, M7은 100 옴 디바이스이다. 예를 들어, 트랜지스터의 입력 저항은 트랜지스터의 트랜스컨덕턴스(transconductance)(GM)에 반비례하고, 따라서, 트랜지스터들의 트랜스컨덕턴스들은, 원하는 저항들 및 결과적인 입력 임피던스를 획득하도록 셋팅된다. 따라서, (T1) 송신 라인의 50 옴 임피던스에 매칭하기 위해, M3(25 옴)은, 25 옴 저항기(R1)를 포함하는 임피던스 네트워크 N1과 직렬로 구성된다. 따라서, 채널 1이 선택되는 경우, 스위칭가능한 이득 스테이지(308)는, 송신 라인 T1의 50 옴 임피던스에 매칭하는 50 옴 입력 임피던스를 생성한다. 전류 소모는, 더 작은 트랜지스터를 그에 대응하는 더 낮은 전류 소모로 사용하는 채널 2를 선택함으로써 감소될 수도 있다. 채널 2가 선택되는 경우, M5(50 옴)는, 송신 라인 T1에 매칭하기 위해 어떠한 보충적인 임피던스 네트워크도 요구하지 않는다. 공통 게이트 트랜지스터 M5의 사이즈는, 송신 라인에 매칭하도록 구성된다. 전류의 추가적인 감소들을 위해, 채널 3이 선택될 수도 있다. 이러한 경우에서, M7(100 옴은, 100 옴 저항기(R3)를 포함하는 임피던스 네트워크(N3)와 병렬로 구성되어 50 옴 입력 임피던스를 생성한다.
[0034] 따라서, 다양한 예시적인 실시예들에서, 각각의 이득 채널은, 일정한 입력 임피던스를 유지하면서 상이한 전류들 및/또는 상이한 이득들을 생성하기 위해, 상이한 트랜지스터 디바이스 사이즈들(또는 상이한 트랜스컨덕턴스)을 갖는 상이한 스테이지들을 갖춘 공통 게이트 스테이지를 포함한다. 부가적으로, 이득 채널들 중 하나 또는 그 초과는, 송신 라인 T1에 매칭하기 위한 일정한 매칭 입력 임피던스를 생성하기 위해, 자신의 대응하는 트랜지스터의 사이즈에 기초하여 구성된 임피던스 네트워크(예를 들어, 저항기, 인덕터, 커패시터, 또는 이들의 결합)를 포함할 수도 있다. 예를 들어, 각각의 이득 채널은, 다른 이득 채널들과 실질적으로 동일한 입력 임피던스를 제공하여 전체적으로 일정한 입력 임피던스를 제공한다.
[0035] 도 4는, 무선 디바이스에서 증폭기 및 스위칭가능한 공통 게이트 이득 버퍼를 이용하는 신호들의 증폭을 위한 방법(400)의 예시적인 실시예를 도시한다. 예를 들어, 방법(400)은, 도 3에 도시된 증폭기(304) 및 스위칭가능한 이득 버퍼(308)를 이용하여 사용하기에 적절하다.
[0036] 블록(402)에서, 전류 이득 채널 상의 신호 강도의 측정이 수행된다. 일 예시적인 실시예에서, 기저대역 프로세서(207)는, 도 3에 도시된 증폭기(304) 및 스위칭가능한 이득 버퍼(308)에 의해 프로세싱되는 수신된 RF 신호로부터 결정되는 기저대역 신호를 수신하도록 동작한다. 스위칭가능한 이득 버퍼(308)는 이득 채널들(채널 1, 채널 2, 또는 채널3) 중 하나가 인에이블링되도록 셋팅된다고 가정된다.
[0037] 블록(404)에서, 수신된 신호들을 상이한 이득 채널을 이용하여 프로세싱하도록 이득 버퍼를 변경할 것인지에 관한 결정이 이루어진다. 예를 들어, 기저대역 프로세서(207)는, 신호 이득 또는 전류 소모에서의 변경이 요구된다고 결정할 수도 있으며, 상이한 이득 채널이 인에이블링되어야 한다고 결정할 수도 있다. 상이한 이득 채널이 요구되면, 방법은 블록(406)으로 진행한다. 상이한 이득 채널이 요구되지 않으면 방법은 종료된다.
[0038] 블록(406)에서, 필요한 경우 LNA 이득이 조정된다. 일 예시적인 실시예에서, LNA 이득에서의 변경이 필요하면, LNA(304)의 이득은, M1의 게이트와 신호 접지 사이에 접속되는 프로그래밍가능한 전압 소스 Vp를 사용하여 M1의 게이트에서의 전압 레벨을 변경함으로써 조정된다. 일 예시적인 실시예에서, 기저대역 프로세서(207)는, 프로그래밍가능한 전압 소스 Vp를 제어하여 LNA(304)의 이득을 셋팅하는 이득 제어 신호(309)를 출력한다.
[0039] 블록(408)에서, 원하는 이득 채널을 인에이블링하기 위한 적절한 스위치 제어 신호들이 출력된다. 일 예시적인 실시예에서, 기저대역 프로세서(207)는, 제어 신호들(c1-c7)을 출력하여 적절한 스위치들(S1-S7)을 개방 및 폐쇄하며, 그에 의해 원하는 이득 채널을 인에이블링한다.
[0040] 블록(410)에서, 원하는 이득 채널이 인에이블링된다. 일 예시적인 실시예에서, 제어 신호들(c1-c7)은 스위칭가능한 이득 버퍼에 의해 수신되고, 이들 신호들은, 적절한 스위치들을 개방 및 폐쇄하여 원하는 이득 채널을 인에이블링하도록 동작한다. 또한, 기저대역 프로세서(207)는, 바이어스 제어 신호(313)를 출력하여 적절한 바이어스 신호들을 생성함으로써 적절한 이득 채널들을 인에이블링 및/또는 디스에이블링한다.
[0041] 블록(412)에서, 원하는 이득 채널이 인에이블링된 이후 일정한 입력 임피던스가 유지된다. 일 예시적인 실시예에서, 이득 채널들은, 선택가능한 이득 및/또는 전류 소모를 제공하면서 일정한 입력 임피던스를 제공하도록 사이징된 트랜지스터 디바이스들로 구성된다. 일 예시적인 실시예에서, 일정한 입력 임피던스를 유지하기 위해 선택된 이득 채널과 연관된 임피던스 네트워크가 사용된다. 예를 들어, 채널 3 이득 채널은, 100 옴에 대해 사이징된 디바이스를 포함하고, 원하는 50 옴 입력 임피던스를 초래하기 위한 병렬의 100 옴 저항기를 포함하는 부가적인 임피던스 네트워크 N3을 포함한다.
[0042] 따라서, 방법(400)은, 무선 디바이스에서 증폭기 및 스위칭가능한 공통 게이트 이득 버퍼를 이용하는 신호들의 증폭을 제공한다. 방법(400)의 동작들은, 다른 등가의 방법들이 가능하도록 당업자에 의해 재배열되거나, 변형되거나, 또는 변경될 수도 있음이 유의되어야 한다.
[0043] 도 5는, 스위칭가능한 이득 버퍼에서 사용하기 위한 이득 채널(500)의 예시적인 실시예를 도시한다. 예를 들어, 이득 채널(500)은, 도 3에 도시된 스위칭가능한 이득 버퍼(308)에서 사용하기에 적절하다. 이득 채널(500)은, 4개의 스위치들(SA-SD)을 통해 각각 4개의 바이어스 신호들(VA-VD)을 수신하도록 커플링되는 4개의 트랜지스터 디바이스들(MA-MD)을 포함한다. 4개의 스위치들(SA-SD)은, 4개의 스위치 제어 신호들(CA-CD)에 의해 제어된다. 예를 들어, 일 예시적인 실시예에서, 스위치 제어 신호들(CA-CD)은 도 2에 도시된 기저대역 프로세서(207)에 의해 생성되고, 바이어스 신호들(VA-VD)은 도 3에 도시된 바이어스 생성기(312)에 의해 생성된다.
[0044] 트랜지스터들 MB 및 MD는, 핀 P3에서 입력 신호를 수신하도록 커플링된다. 대안적인 예시적인 실시예에서, 입력 신호는 선택적 임피던스 네트워크 Z2를통해 트랜지스터 MD로 흐른다. 임피던스 네트워크 Z2는, 트랜지스터 MD와 결합되도록 구성되는 저항 값을 갖는 저항기를 포함한다. 임피던스 네트워크 Z2가, 원하는 임피던스 값을 제공하기 위해 인덕터들, 커패시터들, 또는 임의의 다른 컴포넌트들을 또한 포함할 수도 있음이 유의되어야 한다. 트랜지스터들 MA 및 MC는 출력 단자(310)에 커플링된다. 트랜지스터들 MA 및 MB는, 활성화되는 경우 전류 I1이 표시된 바와 같이 흐르도록 함께 접속된다. 트랜지스터들 MC 및 MD는, 활성화되는 경우 전류 I2가 표시된 바와 같이 흐르도록 함께 접속된다.
[0045] 트랜지스터들(MA-MD)은, 각각 사이즈들(SzA-SzD)을 갖도록 사이징된다. 예를 들어, 트랜지스터들의 사이즈들은, 그들의 연관된 트랜스컨덕턴스로부터 결정된다. 일 예시적인 실시예에서, 이득 채널(500)에 대한 원하는 입력 임피던스(Z1)를 유지하기 위해, 트랜지스터들(MA-MD)의 사이즈들은 원하는 입력 임피던스 Z1을 생성하도록 결합한다. 다른 예시적인 실시예에서, 트랜지스터들(MA-MD)의 사이즈들 및 임피던스 네트워크 Z2는 원하는 입력 임피던스 Z1을 생성하도록 결합한다. 다른 예시적인 실시예에서, 바이어스 신호들(VA-VD)은 전류들 I1 및 I2를 셋팅하도록 조정되며, 그에 의해, 트랜지스터들(MA-MD)의 결합으로부터 초래하는 임피던스 및 선택적으로 Z2를 셋팅한다. 예를 들어, 전류들 I1 및 I2가 1/4만큼 감소되면, 트랜지스터 디바이스들에 의해 제공되는 임피던스는 1/2만큼 감소된다. 따라서, 트랜지스터들(MA-MD)의 사이즈를 조절함으로써, 그리고/또는 트랜지스터들(MA-MD)의 사이즈 및 바이어스 전압들(전류들 I1 및 I2를 셋팅함)을 조절하고, 임피던스 Z2를 선택적으로 사용함으로써 이득 채널(500)의 입력 임피던스 Z1이 원하는 값으로 셋팅될 수 있다.
[0046] 도 6은 스위칭가능한 이득 버퍼 장치(600)의 예시적인 실시예를 도시한다. 예를 들어, 장치(600)는, 도 3에 도시된 스위칭가능한 이득 버퍼(308)로서 사용하기에 적절하다. 일 양상에서, 장치(600)는, 본 명세서에 설명된 바와 같은 기능들을 제공하도록 구성되는 하나 또는 그 초과의 모듈들에 의해 구현된다. 예를 들어, 일 양상에서, 각각의 모듈은 하드웨어 및/또는 소프트웨어를 실행하는 하드웨어를 포함한다.
[0047] 장치(600)는, 입력 신호를 수신하기 위한 공통 입력부에서 일정한 입력 임피던스를 제공하고, 선택된 이득 및 전류 특성들 중 적어도 하나를 갖는 출력 신호를 생성하는 복수의 선택가능한 이득 채널들을 제공하기 위한 수단(602)을 포함하는 제 1 모듈을 포함하고, 여기서, 적어도 2개의 이득 채널들은 상이한 트랜스컨덕턴스 값들을 갖는 트랜지스터들을 이용하며, 일 양상에서, 제 1 모듈은 스위칭가능한 이득 버퍼(308)를 포함한다.
[0048] 장치(600)는, 일정한 입력 임피던스를 제공하도록 적어도 하나의 이득 채널에 커플링되는 적어도 하나의 임피던스 네트워크를 제공하기 위한 수단(604)을 포함하는 제 2 모듈을 포함하며, 일 양상에서, 제 2 모듈은 임피던스 네트워크들 N1 및 N3을 포함한다.
[0049] 당업자들은, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 기술 및 기법을 사용하여 표현되거나 프로세싱될 수도 있음을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 결합에 의해 표현될 수도 있다. 트랜지스터 타입들 및 기술들은 동일한 결과들을 달성하기 위해 치환, 재배열 또는 달리 변형될 수도 있음을 추가적으로 유의한다. 예를 들어, PMOS 트랜지스터들을 이용하는 것으로 도시된 회로들은 NMOS 트랜지스터들을 사용하도록 변형될 수도 있고, 그 역으로 될 수도 있다. 따라서, 본 명세서에 기재된 증폭기들은 다양한 트랜지스터 타입들 및 기술들을 사용하여 실현될 수도 있으며, 도면들에 예시된 이들 트랜지스터 타입들 및 기술들로 제한되는 것은 아니다. 예를 들어, BJT, GaAs, MOSFET 또는 임의의 다른 트랜지스터 기술과 같은 트랜지스터 타입들이 사용될 수도 있다.
[0050] 당업자들은 본 명세서에 기재된 예시적인 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 결합들로서 구현될 수도 있음을 추가적으로 인식할 것이다. 하드웨어와 소프트웨어의 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능의 관점들에서 일반적으로 상술되었다. 그러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제한들에 의존한다. 당업자들은 설명된 기능을 각각의 특정한 애플리케이션에 대해 다양한 방식들로 구현할 수도 있지만, 그러한 구현 결정들이 발명의 예시적인 실시예들의 범위를 벗어나게 하는 것으로서 해석되지는 않아야 한다.
[0051] 본 명세서에 기재된 예시적인 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적회로(ASIC), 필드 프로그래밍가능 게이트 어레이(FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합으로 구현되거나 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어 DSP와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로서 구현될 수도 있다.
[0052] 본 명세서에 기재된 예시적인 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 구현될 수도 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독 전용 메모리(ROM), 전기적으로 프로그래밍가능 ROM(EPROM), 전기적으로 소거가능한 프로그래밍가능 ROM(EEPROM), 레지스터들, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수도 있다. ASIC은 사용자 단말에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말 내의 별개의 컴포넌트들로서 상주할 수도 있다.
[0053] 하나 또는 그 초과의 예시적인 실시예들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장되거나 이들을 통해 송신될 수도 있다. 컴퓨터-판독가능 매체들은, 일 장소에서 다른 장소로의 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함한 통신 매체들 및 비-일시적인 컴퓨터 저장 매체들 양자를 포함한다. 비-일시적인 저장 매체들은 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체들일 수도 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 반송 또는 저장하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속수단(connection)이 컴퓨터-판독가능 매체로 적절히 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선(twisted pair), 디지털 가입자 라인(DSL), 또는 (적외선, 라디오, 및 마이크로파와 같은) 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되면, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 (적외선, 라디오, 및 마이크로파와 같은) 무선 기술들이 매체의 정의에 포함된다. 본 명세서에 사용되는 바와 같이, 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광 디스크(disc), 디지털 다목적 디스크(digital versatile disc)(DVD), 플로피 디스크(disk) 및 blu-Ray 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 또한, 상기의 것들의 결합들은 컴퓨터-판독가능 매체들의 범위 내에 포함되어야 한다.
[0054] 기재된 예시적인 실시예들의 설명은 임의의 당업자가 본 발명을 사용 또는 실시할 수 있도록 제공된다. 이들 예시적인 실시예들에 대한 다양한 변형들은 당업자들에게 용이하게 명백할 것이며, 본 명세서에 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않으면서 다른 예시적인 실시예들에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 설명된 예시적인 실시예들로 제한되도록 의도되는 것이 아니라, 본 명세서에 기재된 원리들 및 신규한 특성들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims (18)

  1. 장치로서,
    선택된 이득에 응답하여 버퍼(buffer) 입력 신호를 생성하기 위해 입력 신호를 증폭하도록 구성되는 저잡음 증폭기;
    상기 저잡음 증폭기의 출력에 커플링되는 입력을 갖는 이득 버퍼-상기 이득 버퍼는 상기 버퍼 입력 신호를 수신하기 위한 공통 입력에서 일정한 입력 임피던스를 제공하고 선택된 이득 및 전류 특성들 중 적어도 하나를 갖는 출력 신호를 생성하는 복수의 선택가능한 이득 채널들을 포함하고, 적어도 2개의 이득 채널들은, 상이한 트랜스컨덕턴스(transconductance) 값들을 갖고, 공통-게이트 구성을 갖는 트랜지스터들을 이용하고, 상기 이득 버퍼는 선택된 이득 채널의 이득 및 상기 버퍼 입력 신호에 응답하여 상기 출력 신호를 생성하도록 구성됨―; 및
    상기 일정한 입력 임피던스를 제공하도록 적어도 하나의 이득 채널에 커플링되는 적어도 하나의 임피던스 네트워크를 포함하는, 장치.
  2. 제 1 항에 있어서,
    상기 선택가능한 이득 채널들 중 적어도 하나를 선택하여 상기 출력 신호를 생성하고, 상기 저잡음 증폭기의 이득을 선택하도록 구성되는 복수의 제어 신호들을 더 포함하는, 장치.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 임피던스 네트워크는, 저항기, 커패시터, 및 인덕터 중 적어도 하나를 포함하는, 장치.
  4. 제 1 항에 있어서,
    각각의 이득 채널은, 스위칭가능한 바이어스 전압들에 의해 인에이블링(enable)되는 적어도 하나의 캐스코드(cascode) 트랜지스터 쌍을 포함하는, 장치.
  5. 제 1 항에 있어서,
    상기 입력 임피던스는 50 옴을 위해 구성되는, 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서,
    상기 적어도 하나의 이득 채널은, 더 적은 전류를 소모하면서 다른 이득 채널들과 동일하거나 또는 더 낮은 이득을 제공하도록 구성되는, 장치.
  10. 장치로서,
    선택된 이득에 응답하여 버퍼 입력 신호를 생성하기 위해 입력 신호를 증폭하기 위한 수단;
    상기 버퍼 입력 신호를 수신하기 위한 공통 입력에서 일정한 입력 임피던스를 제공하고 선택된 이득 및 전류 특성들 중 적어도 하나를 갖는 출력 신호를 생성하는 복수의 선택가능한 이득 채널들을 제공하기 위한 수단― 적어도 2개의 이득 채널들은, 상이한 트랜스컨덕턴스 값들을 갖고, 공통-게이트 구성을 갖는 트랜지스터들을 이용하고, 상기 복수의 선택가능한 이득 채널들을 제공하기 위한 수단은 선택된 이득 채널의 이득 및 상기 버퍼 입력 신호에 응답하여 상기 출력 신호를 생성하도록 구성됨―; 및
    상기 일정한 입력 임피던스를 제공하도록 적어도 하나의 이득 채널에 커플링되는 적어도 하나의 임피던스 네트워크를 제공하기 위한 수단을 포함하는, 장치.
  11. 제 10 항에 있어서,
    상기 선택가능한 이득 채널들 중 적어도 하나를 선택하여 상기 출력 신호를 생성하고, 증폭된 버퍼 입력 신호를 생성하기 위한 수단의 이득을 선택하도록 구성되는 복수의 제어 신호들을 제공하기 위한 수단을 더 포함하는, 장치.
  12. 제 10 항에 있어서,
    상기 적어도 하나의 임피던스 네트워크를 제공하기 위한 수단은, 저항기, 커패시터, 및 인덕터 중 적어도 하나를 포함하는, 장치.
  13. 제 10 항에 있어서,
    각각의 이득 채널은, 스위칭가능한 바이어스 전압들에 의해 인에이블링되는 적어도 하나의 캐스코드 트랜지스터 쌍을 포함하는, 장치.
  14. 제 10 항에 있어서,
    상기 입력 임피던스는 50 옴을 위해 구성되는, 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제 10 항에 있어서,
    상기 적어도 하나의 이득 채널은, 더 적은 전류를 소모하면서 다른 이득 채널들과 동일하거나 또는 더 낮은 이득을 제공하도록 구성되는, 장치.
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