KR101604211B1 - 반도체 발광 소자 - Google Patents

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Abstract

반도체 발광 소자는 금속층, 제1 도전형의 제1 반도체층, 발광층, 제2 도전형의 제2 반도체층, 제1 전극, 제2 전극, 및 절연층을 포함한다. 제1 반도체층은 제1 방향에서 금속층으로부터 이격된다. 제1 반도체층은 제1 영역, 제2 영역, 및 제3 영역을 포함한다. 발광층은 제2 방향과 교차하는 제1 측면을 포함한다. 제2 반도체층은 제2 방향과 교차하는 제2 측면을 포함한다. 제1 전극은 제1 영역 및 금속층에 전기적으로 접속된다. 제2 전극은 제1 부분, 및 제1 부분과 연속하는 제2 부분을 포함한다. 절연층은 제1 절연 부분, 및 제2 절연 부분을 포함한다.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT EMITTING ELEMENT}
본 출원은 2014년 7월 7일자로 출원된 일본특허출원 제2014-139421호를 기초로 하며 우선권의 이익을 주장하고, 해당 출원의 개시 내용 전체가 본 명세서에 참고로 포함된다.
본 명세서에 설명된 실시예들은 일반적으로 반도체 발광 소자에 관한 것이다.
발광 다이오드(LED: Light Emitting Diode) 등과 같은 반도체 발광 소자에서 고 효율이 요구된다.
도 1은 제1 실시예에 따른 반도체 발광 소자를 도시하는 개요 단면도이다.
도 2는 제2 실시예에 따른 반도체 발광 소자를 도시하는 개요 단면도이다.
도 3은 제3 실시예에 따른 반도체 발광 소자를 도시하는 개요 단면도이다.
도 4는 제4 실시예에 따른 반도체 발광 소자를 도시하는 개요 단면도이다.
도 5는 제5 실시예에 따른 반도체 발광 소자를 도시하는 개요 단면도이다.
도 6은 제5 실시예에 따른 반도체 발광 소자의 제조 방법을 도시하는 공정순서별 개요 단면도이다.
도 7은 제3 실시예에 따른 반도체 발광 소자의 제조 방법을 도시하는 공정순서별 개요 단면도이다.
일 실시예에 따르면, 반도체 발광 소자는 금속층, 제1 도전형의 제1 반도체층, 발광층, 제2 도전형의 제2 반도체층, 제1 전극, 제2 전극, 및 절연층을 포함한다. 제1 반도체층은 금속층으로부터 제1 방향으로 이격된다. 제1 반도체층은 제1 영역, 제1 방향과 교차하는 제2 방향에서 제1 영역으로부터 이격된 제2 영역, 및 제1 영역과 제2 영역 사이에 제공된 제3 영역을 포함한다. 발광층은 제2 영역과 금속층 사이에 제공된다. 발광층은 제2 방향과 교차하는 제1 측면을 포함한다. 제2 반도체층은 발광층과 금속층 사이에 제공된다. 제2 반도체층은 제2 방향과 교차하는 제2 측면을 포함한다. 제1 전극은 제1 영역과 금속층 사이에 제공되어 제1 영역 및 금속층에 전기적으로 접속된다. 제2 전극은 제2 반도체층에 전기적으로 접속된다. 제2 전극은 제3 영역과 금속층 사이에 제공된 제1 부분, 및 제2 영역과 금속층 사이에 제공된 제2 부분을 포함한다. 제2 부분은 제1 부분과 연속한다. 제2 반도체층은 발광층과 제2 부분 사이에 제공된다. 절연층은 제1 부분과 제3 영역 사이 및 제2 전극과 제1 측면 사이에 제공된 제1 절연 부분, 및 제2 전극과 금속층 사이 및 제2 전극과 제1 전극 사이에 제공된 제2 절연 부분을 포함한다.
이하에, 본 발명의 다양한 실시예들이 첨부 도면을 참조로 설명될 것이다.
도면은 개요적 또는 개념적이며, 부분들의 두께와 폭 간의 관계, 부분들 간의 크기의 비율 등은 반드시 이들의 실제 값과 동일하지는 않다. 더욱이 동일한 부분을 나타내는 경우에도, 도면들 간에 치수 및/또는 비율이 상이하게 표현될 수 있다.
본 출원의 명세서 및 도면에서, 전술한 도면에 관해 설명된 것과 유사한 구성요소에는 유사한 부호를 부여하고 그 상세한 설명은 적절히 생략한다.
제1 실시예
도 1은 제1 실시예에 따른 반도체 발광 소자를 도시하는 개요 단면도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체 발광 소자(110)는 적층체(100), 제1 전극(40), 제2 전극(50), 금속층(60), 및 절연층(80)을 포함한다. 적층체(100)는 제1 반도체층(10), 제2 반도체층(20), 및 발광층(30)을 포함한다.
제1 반도체층(10)은 제1 방향(D1)에서 금속층(60)으로부터 이격된다.
제1 방향(D1)을 Z축 방향으로 한다. Z축 방향에 수직인 하나의 축을 X축 방향으로 한다. Z축 방향 및 X축 방향에 수직인 축을 Y축 방향으로 한다.
제1 반도체층(10)은 제1 영역(r1), 제2 영역(r2), 및 제3 영역(r3)을 포함한다. 제2 영역(r2)은 제2 방향(D2)에서 제1 영역(r1)으로부터 이격된다. 제2 방향(D2)은 제1 방향과 교차한다. 제2 방향(D2)은 예를 들어 X축 방향일 수 있다. 제2 방향(D2)은 X축 방향으로부터 약간 경사질 수 있다. 제3 영역(r3)은 제1 영역(r1)과 제2 영역(r2) 사이에 제공된다.
제1 반도체층(10)은 제1 도전형을 가진다. 한편 제2 반도체층(20)은 제2 도전형을 가진다. 예를 들어 제1 도전형은 n형이며, 제2 도전형은 p형이다. 제1 도전형이 p형이며, 제2 도전형이 n형일 수 있다. 이하의 예에서는, 제1 도전형이 n형이며, 제2 도전형이 p형이다.
발광층(30)은 광(발광 광)을 방출한다. 발광층(30)은 제2 영역(r2)과 금속층(60) 사이에 제공된다. 발광층(30)은 제2 방향(D2)과 교차하는 제1 측면(31)을 포함한다.
제2 반도체층(20)은 발광층(30)과 금속층(60) 사이에 제공된다. 제2 반도체층(20)은 제2 방향(D2)과 교차하는 제2 측면(21)을 포함한다.
제1 반도체층(10), 제2 반도체층(20) 및 발광층(30)은 예를 들어 질화물 반도체들을 포함한다.
제1 반도체층(10)으로서, 예를 들어 n형 불순물을 포함하는 질화갈륨(GaN) 재료가 사용된다. n형 불순물로서, Si, Ge, Te 및 Sn 중 적어도 하나가 사용된다. 제2 반도체층(20)으로서, 예를 들어 p형 불순물을 포함하는 GaN계 재료가 사용된다. p형 불순물로서, Mg, Zn 및 C 중 적어도 하나가 사용된다.
제1 반도체층(10), 제2 반도체층(20), 및 발광층(30)을 포함하는 적층체(100)는 예를 들어 에피택셜 성장(epitaxial growth)에 의해 형성된다. 성장용 기판은, 예를 들어 실리콘 기판을 포함한다. 성장용 기판은 SiO2, 석영, 사파이어, GaN, SiC 및 GaAs 중 하나를 포함할 수 있다. 성장용 기판의 면 방위는 임의적이다.
제1 전극(40)은 제1 영역(r1)과 금속층(60) 사이에 제공된다. 제1 전극(40)은 제1 영역(r1) 및 금속층(60)에 전기적으로 접속된다. 제1 전극(40)은 예를 들어 알루미늄(Al)을 포함한다. 제1 전극(40)의 적어도 제1 영역(r1)에 대향하는 면(40a)은 광 반사성이다.
제2 전극(50)은 제2 반도체층(20)에 전기적으로 접속된다. 제2 전극(50)은 제3 영역(r3)과 금속층(60) 사이에 제공된 제1 부분(51), 및 제2 영역(r2)과 금속층(60) 사이에 제공되며 제1 부분(51)과 연속하는 제2 부분(52)을 포함한다. 제2 전극(50)은 예를 들어 은(Ag)을 포함한다. 제2 전극의 적어도 제2 반도체층(20)에 대향하는 면(50a)은 광 반사성이다.
제2 전극(50)은 예를 들어 리프트 오프(lift-off)를 사용하여 형성된다. 제2 전극(50)으로서, 예를 들어 약 200nm 두께를 갖는 Ag 또는 Ag 합금의 막이 증착법을 사용하여 형성된다. 리프트 오프 후, 제2 전극(50)과 제2 반도체층(20) 사이의 콘택트 저항은 약 300℃의 질소 분위기하에서 1분간 또는 약 300℃의 산소 질소 혼합 분위기하에서 1분간 제2 전극(50)에 열 처리를 수행함으로써 감소된다.
제1 전극(40)은 제1 영역(r1)에 전기적으로 접속되는 제1 도전 부분(41)을 포함한다. 제1 전극(40)은 제1 도전 부분(41)과 금속층(60) 사이에 제공된 제2 도전 부분(42)을 포함한다. 제2 도전 부분(42)은 금속층(60)에 전기적으로 접속된다. 본 예에서, 제1 도전 부분(41)이 제1 방향(D1)에 수직인 평면(예를 들어, XY 평면)에 투영될 때의 투영 이미지의 외부 에지는 제2 도전 부분(42)이 XY 평면에 투영될 때의 투영 이미지의 외부 에지와 중첩된다. 제1 도전 부분(41) 및 제2 도전 부분(42)은 일체로 형성될 수 있다.
구체적으로, 제2 반도체층(20) 및 발광층(30)의 일부를 예를 들어 건식 에칭법을 사용하여 제거하여 제1 반도체층(10)을 노출한다. 예를 들어 리프트 오프법을 사용해서, 제1 전극(40)의 제1 도전 부분(41)은 제1 반도체층(10)이 노출된 영역(제1 영역(r1))에 형성된다. 제1 도전 부분(41)으로서, 예를 들어 약 300nm의 두께를 갖는 Al/Ta/Ti/Al/Ti의 적층막이 증착법을 사용하여 형성된다. 리프트 오프 후, 예를 들어 제1 도전 부분(41)과 제1 반도체층(10) 사이의 콘택트 저항은 약 400℃의 질소 분위기하에서 1분간 제1 도전 부분(41)에 열 처리를 수행함으로써 감소된다.
제2 도전 부분(42)은 예를 들어 리프트 오프법을 사용하여 제1 도전 부분(41)과 연속해서 형성된다. 제2 도전 부분(42)으로서, 예를 들어 약 700nm의 두께를 갖는 Ti/Al의 적층막이 증착법을 사용하여 형성된다.
절연층(80)은 제1 부분(51)과 제3 영역(r3) 사이, 및 제2 전극(50)과 제1 측면(31) 사이에 제공된 제1 절연 부분(81)을 포함한다. 절연층(80)은 제2 전극(50)과 금속층(60) 사이, 및 제2 전극(50)과 제1 전극(40) 사이에 제공된 제2 절연 부분(82)을 포함한다. 절연층(80)은 예를 들어 산화 실리콘(SiO2 등)을 포함한다.
제1 절연 부분(81)으로서, 예를 들어 약 400nm의 두께를 갖는 SiO2의 막이 열 CVD(Chemical Vapor Deposition)법을 사용하여 형성된다. 제2 절연 부분(82)으로서, 예를 들어 약 600nm의 두께를 갖는 SiO2의 막이 플라즈마 CVD법을 사용하여 형성된다.
제2 반도체층(20)은 제2 전극(50)에 전기적으로 접속되는 접속 부분(22), 및 접속 부분(22)과 제2 방향(D2)으로 배열되는 비접속 부분(23)을 포함한다. 비접속 부분(23)은 제1 방향(D1)에 수직인 평면(예를 들어, XY 평면)에 투영될 때, 접속 부분(22)과 제3 영역(r3) 사이에 제공된다. 도 1에 도시된 바와 같이, 제1 절연 부분(81)은 제2 전극(50)과 비접속 부분(23) 사이에서 연장될 수 있다.
상술한 설명에서, 제1 영역(r1)과 제3 영역(r3)은 인접해 있다. 제1 전극(40)은 제1 영역(r1)에 배치된다. 제2 전극(50)의 제1 부분(51)은 제3 영역(r3)에 배치된다. 제2 전극(50)은 도 1의 ZX 단면에서 볼 때, 제1 전극(40)의 측면 근방으로 연장된다.
금속층(60)은 접합 금속층이다. 금속층(60)으로서 예를 들어 금-주석(Au-Su) 땜납이 사용된다.
도 1의 예에서, 메사형의 오목부(11)가 적층체(100)에 형성된다. 오목부(11)는 제2 반도체층(20)으로부터 제1 반도체층(10)을 향해 형성된다. 제1 전극(40)은 오목부(11)에서 노출된 제1 반도체층(10)의 영역에 전기적으로 접속된다. 제2 전극(50)은 오목부(11)에 형성된 제1 반도체층(10)의 측면을 따라 제1 전극(40)의 측면 근방으로 연장된다.
여기서, 제1 전극(40)의 제1 영역(r1)에 대향하는 면(40a)의 광 반사율은 제2 전극(50)의 제2 반도체층(20)에 대향하는 면(50a)의 광 반사율보다 낮다. 광 반사율은 예를 들어 발광층(30)으로부터 방출되는 광의 피크 파장에 대한 광 반사율이다. 면(40a)을 포함하는 부분은 예를 들어 Al 또는 Al 합금이다. 면(50a)을 포함하는 부분은 예를 들어 Ag 또는 Ag 합금이다. 일반적으로, Al의 광 반사율은 Ag의 광 반사율보다 낮다. 면(50a)을 포함하는 부분과 마찬가지로, 제2 전극(50)의 제1 절연 부분(81)에 대향하는 면을 포함하는 부분도, Ag 또는 Ag 합금인 것이 바람직하다. 이와 같이, 발광층(30)으로부터 방출되는 광에 대하여 비교적 고 반사의 Ag 면들이 많이 배치된다. 이에 의해, 고 효율이 가능하게 된다.
반도체 발광 소자(110)는 금속막(90)을 더 포함할 수 있다. 금속막(90)은 제2 전극(50)과 제2 절연 부분(82) 사이에 제공된다. 예컨대, 금속막(90)은 보호 금속층(배리어 메탈(barrier metal))이라고도 한다. 금속막(90)은 제2 절연 부분(82)을 형성할 때 제2 전극(50)의 반사 특성이 손실되지 않도록 형성된다. 금속막(90)은 제2 전극(50)과 제2 반도체층(20) 사이의 오믹 속성(ohmic property)들이 손실되지 않도록 형성된다. 금속막(90)은 예를 들어 티타늄(Ti) 및 텅스텐(W) 중 적어도 하나를 포함한다.
발광층(30)으로부터 방출되는 광의 피크 파장에 대한 금속막(90)의 광 반사율은 피크 파장에 대한 제2 전극(50)의 광 반사율보다 낮다. 피크 파장은 발광 광의 에너지가 최대일 때의 파장이다. 금속막(90)은 예를 들어 리프트 오프법을 사용하여 형성된다. 금속막(90)으로서, 예를 들어 약 300nm의 두께를 갖는 TiW/Pt/TiW/Pt의 적층막이 예를 들어 스퍼터링법을 사용하여 형성될 수 있다.
반도체 발광 소자(110)는 기체(base unit)(70)를 더 포함할 수 있다. 금속층(60)은 제1 반도체층(10)과 기체(70) 사이에 배치된다. 기체(70)는 예를 들어 도전성이다. 기체(70)는 절연성일 수도 있다. 기체(70)로서 예를 들어 625㎛의 두께를 갖는 실리콘(Si) 기판이 사용된다.
본 명세서에서, 전기적으로 접속된 상태는 다수의 도체가 직접 접촉하는 상태를 포함한다. 전기적으로 접속된 상태는 다수의 도체 사이에 다른 도체가 배치되어 그 다수의 도체 사이에 전류가 흐르는 상태를 포함한다.
예컨대, 제1 참고 예는 제1 부분(51)이 제2 전극(50)에 제공되지 않는 구조를 가진다. 반사성 제2 전극(50)은 제2 반도체층(20)과 금속층(60) 사이에만 제공된다. 이 경우, 제1 전극(40)과 제2 전극(50) 사이에 위치하는 영역에 반사층이 존재하지 않는다. 이로 인해, 발광층(30)으로부터 방출된 광에 대한 광 추출 효율은 낮다.
제2 참고 예는 제1 전극(40)이 절연층(80)을 개재하여 제2 전극(50)의 측면까지 연장되는 구조를 가진다. 이 경우, 반도체층과의 콘택트 저항을 고려하고, 제1 전극(40)으로서 Al을 사용하고, 제2 전극(50)으로서 Ag를 사용한다. Al의 반사율이 Ag의 반사율보다 낮기 때문에, 제2 참고 예의 광 추출 효율은 불충분하다.
본 실시예에서, 제1 전극(40)보다 고 반사의 제2 전극(50)은 제1 전극(40)의 측면 근방까지 연장된다. 이에 의해, 광 반사율이 높은 Ag의 면적을 확대할 수 있다. 본 실시예에 따르면, 고 효율의 반도체 발광 소자가 제공될 수 있다.
제2 실시예
도 2는 제2 실시예에 따른 반도체 발광 소자를 도시하는 개요 단면도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 발광 소자(111)는 적층체(100), 제1 전극(43), 제2 전극(50), 금속층(60), 절연층(80), 및 금속막(90)을 포함한다. 적층체(100)는 제1 도전형의 제1 반도체층(10), 제2 도전형의 제2 반도체층(20), 및 발광층(30)을 포함한다.
제1 전극(43)의 적어도 제1 영역(r1)에 대향하는 면(43a)은 광 반사성이다. 제1 전극(43)은 제1 도전 부분(44)을 포함한다. 제1 전극(43)은 제1 도전 부분(44)과 금속층(60) 사이에 제공된 제2 도전 부분(45)을 포함한다. 제1 도전 부분(44)이 제1 방향(D1)에 수직인 평면(예를 들어, XY 평면)에 투영될 때의 외부 에지는 제2 도전 부분(45)이 XY 평면에 투영될 때의 외부 에지 밖에 위치한다. 보다 구체적으로, 제1 전극(43)은 도 2의 ZX 단면이 T자 형상이 되고, 제1 도전 부분(44)이 제1 영역(r1) 및 제3 영역(r3)에 전기적으로 접속되는 구성을 갖는다.
제1 실시예와 마찬가지로, 제1 전극(43)의 제1 영역(r1)에 대향하는 면(43a)의 광 반사율은 제2 전극(50)의 제2 반도체층(20)에 대향하는 면(50a)의 광 반사율보다 낮다. 면(43a)을 포함하는 부분은 예를 들어 Al 또는 Al 합금이다. 면(50a)을 포함하는 부분은 예를 들어 Ag 또는 Ag 합금이다. 면(50a)을 포함하는 부분과 마찬가지로, 제2 전극(50)의 제1 절연 부분(81)에 대향하는 면을 포함하는 부분도 Ag 또는 Ag 합금인 것이 바람직하다. 이와 같이, 발광층(30)으로부터 방출되는 광에 대하여 비교적 고 반사의 Ag 면들이 많이 배치된다. 이에 의해, 고 효율이 가능하게 된다.
전술한 참고예 1 및 2에서, 제2 전극(50)의 단부(측면)을 덮는 금속막(배리어 메탈)(90)은 소자 표면 측에 노출된다. 이로 인해, 노출된 금속막(90)은 바람직하지 않게 발광층(30)으로부터 방출되는 광을 흡수하고, 광 반사율을 저감할 수 있다.
본 실시예에서, 제2 전극(50)은 제1 부분(51)과 연속하는 제3 부분(53)을 더 포함한다. 제1 부분(51)은 제3 부분(53)과 제2 부분(52) 사이에 배치된다. 제3 부분(53)은 제1 도전 부분(44)과 금속층(60) 사이에 연장된다. 도 2에 도시된 바와 같이, 제1 도전 부분(44)이 XY 평면에 투영될 때의 투영 이미지는 제2 전극(50)의 제3 부분(53)이 XY 평면에 투영될 때의 투영 이미지와 중첩된다. 즉, 본 실시예에서, 제1 전극(43)의 제1 도전 부분(44)은 제2 전극(50)의 제3 부분(53)을 덮는 금속막(90)이 노출되지 않도록 제1 방향(D1)에서 제2 전극(50)의 제3 부분(53)에 중첩되도록 형성된다.
이와 같이, 본 실시예에 따르면, 비교적 고 반사의 제2 전극은 제1 전극의 측면 근방까지 연장되고, 또한, 금속막(배리어 메탈)의 노출은 제1 전극에 의해 방지될 수 있다. 이에 의해, 광 반사율이 증가될 수 있고, 또한 광흡수가 억제될 수 있다. 이에 의해, 보다 고 효율을 갖는 반도체 발광 소자가 제공될 수 있다.
제3 실시예
도 3은 제3 실시예에 따른 반도체 발광 소자를 도시하는 개요 단면도이다.
본 실시예에 따른 반도체 발광 소자(111a)는 제1 전극(46) 및 금속층(60)을 포함한다. 금속층(60)은 면 형상 부분(61)을 포함한다. 금속층(60)은 면 형상 부분(61)으로부터 연장되어 제1 전극(46)에 전기적으로 접속되는 중간 부분(62)을 포함한다. 면 형상 부분(61)은 제1 방향(D1)에 수직인 면(예를 들어, XY 평면)에 따라 배치된다. 중간 부분(62)은 면 형상 부분(61)과 제1 전극(46) 사이에 제공되고, 제1 방향(D1)을 포함하는 평면에 투영될 때 제1 반도체층(10)의 일부와 중첩된다.
도 2의 예에서, 제1 전극(43)은 제1 도전 부분(44) 및 제2 도전 부분(45)을 포함한다. 제1 전극(43)은 T자형 단면을 갖는 구성을 가진다. 본 예에서, 제1 전극(46)은 평판 구성을 갖는다. 제1 전극(46)의 재료 및 형상은 예를 들어 제1 도전 부분(44)의 재료 및 형상과 동일할 수 있다. 제1 전극(46)은 예를 들어 Al을 포함하고, 적어도 제1 영역(r1)에 대향하는 면(46a)은 반사성으로 된다.
제1 전극(46)은 중간 부분(62)에 전기적으로 접속된다. 중간 부분(62) 및 면 형상 부분(61)은 일체로 제공될 수 있다. 면 형상 부분(61) 및 중간 부분(62)이 동일한 재료, 또는 실질적으로 동일한 특성을 갖는 재료들을 포함하는 것이 바람직하다. 제1 전극(46)의 재료와 중간 부분(62)의 재료가 상이한 경우, 제1 전극(46)을 보호하기 위해서 배리어 메탈층(도시 안됨)을 제공하는 것이 바람직하다.
제4 실시예
도 4는 제4 실시예에 따른 반도체 발광 소자를 도시하는 개요 단면도이다.
도 4는 제2 실시예의 기체(70)가 절연성인 경우의 구조를 도시한다.
본 실시예에 따른 반도체 발광 소자(112)는 제1 전극(43)에 전기적으로 접속되는 제1 패드(63)를 더 포함한다. 제1 패드(63)가 제1 방향(D1)에 수직인 평면(예를 들어, XY 평면)에 투영될 때의 제1 패드(63)의 투영 이미지는 금속층(60)이 XY 평면에 투영될 때의 투영 이미지와 중첩되지만, 제1 반도체층(10)이 XY 평면에 투영될 때의 투영 이미지와는 중첩되지 않는다. 즉, 제1 패드(63)는 적층체(100)의 외측에 배치되고, 금속층(60)을 통해 제1 전극(43)에 전기적으로 접속된다.
구체적으로, 절연층(80)의 일부를 제거하여 금속층(60)을 노출한다. 제1 패드(63)는 노출된 금속층(60)에 예를 들어 리프트 오프법을 사용해서 형성된다. 제1 패드(63)로서 예를 들어 약 500nm 두께를 갖는 Ti/Pt/Au의 적층체가 증착법을 사용하여 형성된다.
반도체 발광 소자(112)는 제2 전극(50)에 전기적으로 접속되는 제2 패드(91)를 더 포함한다. 제2 패드(91)가 제1 방향(D1)에 수직인 평면(예를 들어, XY 평면)에 투영될 때의 제2 패드(91)의 투영 이미지는 금속층(60)이 XY 평면에 투영될 때의 투영 이미지와 중첩되지만, 제1 반도체층(10)이 XY 평면에 투영될 때의 투영 이미지와는 중첩되지 않는다. 즉, 제2 패드(91)는 적층체(100)의 외측에 배치되고, 금속막(90)을 통해 제2 전극(50)에 접속된다.
구체적으로, 절연층(80)의 일부를 제거하여 금속막(90)을 노출한다. 노출된 금속막(90)에 제2 패드(91)가 예를 들어 리프트 오프법을 사용해서 형성된다. 제2 패드(91)로서, 예를 들어 약 500nm의 두께를 갖는 Ti/Pt/Au의 적층체가 증착법을 사용하여 형성된다.
제2 패드(91)의 형상은 예를 들어 다각형(사각형 이상), 원형 또는 편평 원 등이 있다. 예를 들어, 본딩와이어가 제2 패드(91)에 접속된다.
제1 반도체층(10)은 발광층(30) 측의 제1 면(13), 제1 면(13)과 반대 측의 제2 면(14), 및 제2 면(14)에 제공된 요철(12)을 포함할 수 있다. 요철(12)의 볼록부의 제2 방향(D2)의 폭(W)은 발광층(30)으로부터 방출되는 광의 피크 파장 이상이다. 발광 광의 피크 파장은 예를 들어 400nm 이상 650nm 이하이다. 단, 본 실시예에서, 피크 파장은 임의적이다.
보호막인 측벽 절연층(83)이 적층체(100)의 측벽(15)에 형성된다. 측벽 절연층(83)으로서 예를 들어 산화 실리콘(SiO2 등)의 막이 스퍼터링법을 사용하여 형성된다.
제5 실시예
도 5는 제5 실시예에 따른 반도체 발광 소자를 도시하는 개요 단면도이다.
도 5는 제2 실시예의 기체(70)가 도전성인 경우의 구조를 도시한다.
본 실시예에 따른 반도체 발광 소자(113)는 제3 전극(71)을 더 포함한다. 기체(70)는 금속층(60)과 제3 전극(71) 사이에 배치된다. 제1 전극(43)(도 2)은 금속층(60) 및 도전성의 기체(70)를 통해 제3 전극(71)에 전기적으로 접속된다.
반도체 발광 소자(113)는 제2 전극(50)에 전기적으로 접속되는 제2 패드(91)를 더 포함한다. 제2 패드(91)가 제1 방향(D1)에 수직인 평면(예를 들어, XY 평면)에 투영될 때의 제2 패드(91)의 투영 이미지는 금속층(60)이 XY 평면에 투영될 때의 투영 이미지와 중첩되지만, 제1 반도체층(10)이 XY 평면에 투영될 때의 투영 이미지와는 중첩되지 않는다. 즉, 제2 패드(91)는 적층체(100)의 외측에 배치되고, 금속막(90)을 통해 제2 전극(50)에 접속된다.
구체적으로, 절연층(80)의 일부를 제거하여 금속막(90)을 노출한다. 제2 패드(91)는 노출된 금속막(90)에 예를 들어 리프트 오프법을 사용해서 형성된다. 제2 패드(91)로서 예를 들어 약 500nm의 두께를 갖는 Ti/Pt/Au의 적층체가 증착법을 사용하여 형성된다.
기체(70)는 예를 들어 약 200㎛의 두께를 갖도록 연삭된다. 기체(70)의 연삭면에 제3 전극(71)이 형성된다. 제3 전극(71)으로서, 예를 들어 약 500nm의 두께를 갖는 Ti/Pt/Au의 적층막이 증착법을 사용하여 형성된다.
제1 반도체층(10)은 발광층(30) 측의 제1 면(13), 제1 면(13)과 반대 측의 제2 면(14), 및 제2 면(14)에 제공된 요철(12)을 포함할 수 있다. 요철(12)의 볼록부의 제2 방향(D2)의 폭(W)은 발광층(30)으로부터 방출되는 광의 피크 파장 이상이다.
보호막인 측벽 절연층(83)이 적층체(100)의 측벽(15)에 형성된다. 측벽 절연층(83)으로서, 예를 들어 산화 실리콘(SiO2 등)의 막이 스퍼터링법을 사용하여 형성된다.
여기서, 도 4 및 도 5에서 제1 반도체층(10)은 제2 방향(D2)에서 제1 영역(r1)으로부터 이격된 제4 영역(r4), 및 제1 영역(r1)과 제4 영역(r4) 사이에 제공된 제5 영역(r5)을 더 포함할 수 있다. 제1 영역(r1)은 제3 영역(r3)과 제5 영역(r5) 사이에 제공된다. 즉, 제1 반도체층(10)은 제2 방향(D2)으로 배열되는 제4 영역(r4) 및 제5 영역(r5)를 더 포함한다. 제1 영역(r1)은 제3 영역(r3)과 제5 영역(r5) 사이에 제공된다. 제5 영역(r5)은 제1 영역(r1)과 제4 영역(r4) 사이에 제공된다.
발광층(30)은 제4 영역(r4)와 금속층(60) 사이에 제공되어 제2 방향(D2)과 교차하는 제3 측면(32)을 포함한다. 제2 반도체층(20)은 발광층(30)과 금속층(60) 사이에 제공되어 제2 방향(D2)과 교차하는 제4 측면(24)을 포함한다.
제2 전극(50)은 제5 영역(r5)과 금속층(60) 사이에 제공된 제4 부분(54), 및 제4 영역(r4)과 금속층(60) 사이에 제공되어 제4 부분(54)과 연속하는 제5 부분(55)을 포함한다.
절연층(80)은 제4 부분(54)과 제5 영역(r5) 사이, 및 제2 전극(50)과 제3 측면(32) 사이에 제공된 제3 절연 부분(84), 및 제2 전극(50)과 금속층(60) 사이, 및 제2 전극(50)과 제1 전극(40) 사이에 제공된 제4 절연 부분(85)을 포함한다.
즉, 제2 영역(r2) 및 제3 영역(r3)을 포함하는 적층 구조와, 제4 영역(r4) 및 제5 영역(r5)을 포함하는 적층 구조가 제1 영역(r1)을 중심으로 대칭되게 배치된다.
제3 영역(r3)은 제2 방향(D2)에 대하여 경사진 제5 측면(100a)을 포함한다. 제5 영역(r5)은 제2 방향(D2)에 대하여 경사진 제6 측면(100b)을 포함한다. 즉, 메사형의 오목부(11)가 적층체(100)에 형성되고, 절연층(80), 제1 전극(43), 제2 전극(50), 금속막(90), 금속층(60) 및 기체(70)가 오목부(11)에 대해 형성된다.
이하, 본 실시예에 따른 반도체 발광 소자의 제조 방법의 일례가 후술된다.
도 6은 제5 실시예에 따른 반도체 발광 소자의 제조 방법을 도시하는 공정순서별 개요 단면도다.
성장용 기판(101)에 버퍼층(도시 안됨)이 형성되고, 이 버퍼층에 제1 반도체층(10), 발광층(30) 및 제2 반도체층(20)이 이 순서로 순차적으로 형성된다(단계 S1). 이들 층의 형성은 예를 들어 유기 금속 화학 증착(MOCVD: Metal-Organic Chemical Vapor Deposition)법, 유기 금속 기상 성장(MOVPE: Metal-Organic Vapor Phase Epitaxy)법, 분자선 에피택시(MBE: molecular beam epitaxy)법 및 수소화물 기상 에피택시(HVPE: hydride vapor phase epitaxy)법 등을 포함할 수 있다. 이들 층은 에피택셜 성장된다. 성장용 기판(101)은 예를 들어 실리콘, 사파이어, 스피넬(spinel), GaAs, InP, ZnO, Ge, SiGe, SiC 등의 기판을 포함한다. 이하의 단계에서는 성장용 기판(101)의 기재가 생략된다.
제1 반도체층(10)의 일부, 발광층(30)의 일부, 및 제2 반도체층(20)의 일부를 제거하여 메사형으로 오목부(11)가 형성된다. 이에 의해, 메사형의 오목부(11)가 제공된 적층체(100)가 형성된다. 이 제거의 패터닝은 예를 들어 건식 에칭의 일종인 RIE(Reactive Ion Etching)를 포함한다. 이 RIE에서는 예를 들어 염소를 포함하는 가스가 사용된다. 제1 반도체층(10)이 노출된 일부 영역에 예를 들어 리프트 오프법을 사용하여 제1 전극(43)의 제1 도전 부분(44)이 형성된다(단계 S2). 제1 도전 부분(44)으로서 예를 들어 약 300nm의 두께를 갖는 Al/Ta/Ti/Al/Ti의 적층막이 증착법을 사용하여 형성된다. 리프트 오프 후, 제1 도전 부분(44)과 제1 반도체층(10) 사이의 콘택트 저항은 예를 들어 약 400℃의 질소 분위기하에서 1분간 제1 도전 부분(44)에 열 처리를 수행함으로써 감소된다.
제1 도전 부분(44)이 형성된 적층체(100)에 절연층(80)의 제1 절연 부분(81)이 형성된다(단계 S3). 제1 절연 부분(81)은 예를 들어 열 CVD법, 스퍼터링법 또는 SOG(Spin On Glass)법 등을 사용하여 오목부(11)를 포함하는 전체면에 형성된다. 제1 절연 부분(81)은 예를 들어 SiO2 막으로 형성된다. 막의 두께는 예를 들어 약 400nm이다. 제1 절연 부분(81)의 일부(81a)를 제거하여 제2 반도체층(20)의 일부 영역을 노출한다.
제1 절연 부분(81)에 제2 전극(50)이 형성된다(단계 S4). 이때, 제2 전극(50)은 제2 반도체층(20)이 노출된 일부 영역에 전기적으로 접속된다. 제2 전극(50)은 예를 들어 리프트 오프법에 의해 형성된다. 제2 전극(50)으로서 예를 들어 약 200nm의 두께를 갖는 Ag 또는 Ag 합금의 막이 증착법을 사용하여 형성된다. 리프트 오프 후, 제2 전극(50)과 제2 반도체층(20) 사이의 콘택트 저항은 약 300℃의 질소 분위기하에서 1분간 또는 약 300℃의 산소 질소 혼합 분위기하에서 1분간 제2 전극(50)에 열 처리를 수행함으로써 감소된다.
제2 전극(50)에 금속막(90)이 형성된다(단계 S5). 금속막(90)은 예를 들어 리프트 오프법을 사용하여 형성된다. 금속막(90)으로서 예를 들어 약 300nm의 두께를 갖는 TiW/Pt/TiW/Pt의 적층막이 스퍼터링법을 사용하여 형성된다.
금속막(90)에 절연층(80)의 제2 절연 부분(82)이 형성된다(단계 S6). 제2 절연 부분(82)은 예를 들어 플라즈마 CVD법 등을 사용하여 오목부(11)를 포함하는 전체면에 형성된다. 제2 절연 부분(82)은 예를 들어 SiO2 막으로 형성된다. 막의 두께는 예를 들어 약 600nm이다. 제2 절연 부분(82)의 일부 및 제1 절연 부분(81)의 일부를 포함하는 부분(82a)을 제거하여 제1 도전 부분(44)의 일부 영역을 노출한다.
제1 도전 부분(44)의 노출된 일부 영역에 제1 전극(43)의 제2 도전 부분(45)이 형성된다(단계 S7). 제2 도전 부분(45)은 예를 들어 리프트 오프법에 의해 형성된다. 제2 도전 부분(45)로서 예를 들어 약 700nm의 두께를 갖는 Ti/Al의 적층막이 증착법을 사용하여 형성된다. 이때, 도시하지 않은 제1 중간 금속층으로서 예를 들어 약 150nm의 두께를 갖는 Ti/Au의 적층막이 증착법을 사용하여 제2 도전 부분(45)과 제2 절연 부분(82)을 포함하는 전체면에 형성되어, 가공체(102)가 형성된다.
이 가공체(102)에 도시 안된 제2 중간 금속층이 제공된 기체(70)가 접합된다(단계 S8). 제1 중간 금속층과 제2 중간 금속층이 서로 접합되어 금속층(60)이 형성된다. 기체(70)는 예를 들어 약 625㎛의 두께를 갖는 Si 기판을 포함한다. 제2 중간 금속층은 예를 들어 Au-Sn 땜납을 포함한다. 가공체(102)의 제1 중간 금속층과 기체(70)의 제2 중간 금속층을 서로 대향시키고, 기체(70)와 가공체(102)를 중간 금속층들에 의해 서로 접합한다. 접합은 예를 들어 열 압착 접합에 의해 수행된다.
성장용 기판(101)(도시 안됨)이 제거되고, 소자들은 분리된다(단계 S9). 사파이어 기판이 성장용 기판(101)으로서 사용되는 경우, 예를 들어 레이저 리프트 오프법이 사용된다. 성장용 기판(101)으로서 Si 기판이 사용되는 경우 제거는 예를 들어 연삭 및 건식 에칭에 의해 수행된다. 이들 방법은 조합하여 구현될 수 있다. 예를 들어, 레이저 리프트 오프법이 사용되는 경우, 성장용 기판(101)과 반도체층(소자)은 레이저광을 조사해서 반도체층의 GaN의 일부를 분해하여 분리된다.
제1 반도체층(10)의 제2 면(14)에 예를 들어 건식 에칭법을 사용하여 요철(12)이 형성된다(단계 S10).
단계 S10에서, 적층체(100)의 제2 면(14) 및 측벽(15)에 예를 들어 스퍼터링법을 사용하여 측벽 보호층인 측벽 절연층(83)이 형성된다. 측벽 절연층(83)의 일부를 제거하여 제1 반도체층(10)의 제2 면(14)을 노출한다. 노출된 제2 면(14)에 요철(12)이 형성된다.
측벽 절연층(83)의 일부 및 절연층(80)(제1 절연 부분(81))의 일부를 제거하여 금속막(90)을 노출한다. 노출된 금속막(90)에 예를 들어 리프트 오프법을 사용하여 제2 패드(91)가 형성된다. 제2 패드(91)로서 예를 들어 약 500nm의 두께를 갖는 Ti/Pt/Au의 적층체가 증착법을 사용하여 형성된다.
기체(70)는 예를 들어 약 200㎛의 두께로 연삭된다. 기체(70)의 연삭면에 제3 전극(71)이 형성된다. 제3 전극(71)으로서 예를 들어 약 500nm의 두께를 갖는 Ti/Pt/Au의 적층막이 증착법을 사용하여 형성된다.
따라서, 제5 실시예(도 5)에 따르는 반도체 발광 소자(113)가 제조된다. 제4 실시예에 따르는 반도체 발광 소자(112)의 제조 방법에 대해서도 기본적인 흐름은 마찬가지이다.
도 7은 제3 실시예에 따른 반도체 발광 소자의 제조 방법을 도시하는 공정순서별 개요 단면도이다.
본 실시예에서는, 도 3에 도시된 제1 전극(46) 및 금속층(60)의 구조를 채용한다. 본 실시예에서, 도 6의 단계 S1 내지 단계 S5까지는 동일한 공정이기 때문에, 기재를 생략한다. 제1 전극(46)은 도 3에 도시된 바와 같이, 예를 들어 평판 형상이다. 제1 전극(46)은 예를 들어 Al을 포함하고, 적어도 제1 반도체층(10)에 대향하는 면(46a)은 반사성으로 된다.
절연층(80)의 제2 절연 부분(82)이 금속막(90)에 형성된다(단계 S11). 제2 절연 부분(82)은 예를 들어 플라즈마 CVD법 등을 사용하여 오목부(11)를 포함하는 전체면에 형성된다. 제2 절연 부분(82)은 예를 들어 SiO2 막으로 형성된다. 막의 두께는 예를 들어 약 600nm이다.
제2 절연 부분(82)의 일부 및 제1 절연 부분(81)의 일부를 포함하는 부분(82a)을 제거하여 제1 전극(46)의 일부 영역을 노출한다(단계 S12).
제1 전극(46)의 노출된 일부 영역을 포함하는 제2 절연 부분(82)에 금속층(60)이 형성된다(단계 S13). 금속층(60)은 도 3에 도시된 바와 같이 면 형상 부분(61) 및 중간 부분(62)을 포함한다. 제1 전극(46)은 중간 부분(62)에 전기적으로 접속된다.
후속 공정들은 도 6의 예의 공정들과 유사하지만, 성장용 기판(101)(도시 안됨)은 제거되고, 소자들은 분리된다(단계 S14). 예를 들어, 레이저 리프트 오프법이 사용되는 경우, 성장용 기판(101) 및 반도체층(소자)은 레이저광을 조사해서 반도체층의 GaN의 일부를 분해하여 분리된다.
제1 반도체층(10)의 제2 면(전면)(14)에 예를 들어 건식 에칭법을 사용하여 요철(12)이 형성된다(단계 S15).
단계 S15에서, 적층체(100)의 제2 면(14) 및 측벽(15)에 예를 들어 스퍼터링법을 사용하여 측벽 보호층인 측벽 절연층(83)이 형성된다. 측벽 절연층(83)의 일부를 제거하여 제1 반도체층(10)의 제2 면(14)을 노출한다. 노출된 제2 면(14)에 요철(12)이 형성된다.
측벽 절연층(83)의 일부 및 절연층(80)(제1 절연 부분(81))의 일부를 제거하여 금속막(90)을 노출한다. 노출된 금속막(90)에 예를 들어 리프트 오프법을 사용하여 제2 패드(91)가 형성된다. 제2 패드(91)로서 약 500nm의 두께를 갖는 Ti/Pt/Au의 적층체가 증착법을 사용하여 형성된다.
기체(70)는 예를 들어 약 200㎛의 두께로 연삭된다. 기체(70)의 연삭면에 제3 전극(71)이 형성된다. 제3 전극(71)으로서 예를 들어 약 500nm의 두께를 갖는 Ti/Pt/Au의 적층막이 증착법을 사용하여 형성된다.
본 실시예에 따르면, 고 효율을 갖는 반도체 발광 소자가 제공될 수 있다.
본 명세서에서 "질화물 반도체"는 화학식 BxInyAlzGa1 -x-y- zN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z≤1)에서 조성비 x, y 및 z가 각각의 범위 내에서 변경되는 모든 조성의 반도체를 포함함다. "질화물 반도체"는 상술한 화학식에서 N(질소) 이외의 V족 원소들, 도전형 등의 각종의 물성을 제어하기 위해 첨가되는 각종 원소들, 및 의도하지 않게 포함되는 각종 원소들을 더 포함한다.
위에서 본 발명의 실시예는 구체예를 참조하여 설명되었다. 그러나 본 발명은 이런 구체예에 제한되지 않는다. 예를 들어, 통상의 기술자는 제1 반도체층, 발광층, 제2 반도체층, 제1 전극, 제2 전극 및 절연층 등과 같은 구성요소의 구체적인 구성을 종래 기술로부터 적절히 선택함으로써 본 발명을 유사하게 실시할 수 있고, 이런 실시는 유사한 효과가 얻어질 수 있는 한 본 발명의 범위 내에 있다.
더욱이, 구체예들의 임의의 2개 이상의 구성요소들이 기술적으로 가능한 범위에서 조합될 수 있으며, 본 발명의 요지를 포함하는 한 본 발명의 범위 내에 포함된다.
더욱이, 통상의 기술자가 본 발명의 실시예로서 상술한 반도체 발광 소자들을 기초로 적절히 설계변경하여 실시할 수 있는 모든 반도체 발광 소자도, 본 발명의 요지를 포함하는 한 본 발명의 범위 내에 속한다.
본 발명의 요지 내에서 통상의 기술자가 각종 변경 및 수정을 생각해낼 수 있으며, 이런 변경 및 수정도 본 발명의 범위 내에 속하는 것을 이해할 것이다.
소정의 실시예들이 설명되었지만, 이들 실시예는 예로서 제시된 것으로, 본 발명의 범위를 제한하고자 의도되지 않는다. 사실 본 명세서에 설명된 신규한 실시예들은 다양한 형태로 실시될 수 있으며, 본 발명의 요지를 벗어남이 없이 다양한 형태로 생략, 치환, 및 변경이 행해질 수 있다. 첨부된 청구항들 및 이들의 균등물들은 본 발명의 범위 및 요지에 포함되는 이러한 형태들 또는 수정들을 커버하는 것으로 의도된다.

Claims (20)

  1. 반도체 발광 소자로서,
    금속층;
    상기 금속층으로부터 제1 방향으로 이격된 제1 도전형의 제1 반도체층 - 상기 제1 반도체 층은, 제1 영역, 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 영역으로부터 이격된 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 제공된 제3 영역을 포함함 -;
    상기 제2 영역과 상기 금속층 사이에 제공된 발광층 - 상기 발광층은 상기 제2 방향과 교차하는 제1 측면을 포함함 -;
    상기 발광층과 상기 금속층 사이에 제공된 제2 도전형의 제2 반도체층 - 상기 제2 반도체 층은 상기 제2 방향과 교차하는 제2 측면을 포함함 -;
    상기 제1 영역과 상기 금속층 사이에 제공되어 상기 제1 영역 및 상기 금속층에 전기적으로 접속된 제1 전극;
    상기 제2 반도체층에 전기적으로 접속된 제2 전극 - 상기 제2 전극은, 상기 제3 영역과 상기 금속층 사이에 제공된 제1 부분, 및 상기 제2 영역과 상기 금속층 사이에 제공되어 상기 제1 부분과 연속하는 제2 부분을 포함하며, 상기 제2 반도체 층은 상기 발광층과 상기 제2 부분 사이에 제공됨 -; 및
    절연층
    을 포함하며, 상기 절연층은,
    상기 제1 부분과 상기 제3 영역 사이, 및 상기 제2 전극과 상기 제1 측면 사이에 제공된 제1 절연 부분, 및
    상기 제2 전극과 상기 금속층 사이, 및 상기 제2 전극과 상기 제1 전극 사이에 제공된 제2 절연 부분을 포함하는 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 제1 전극은 상기 제1 영역에 대향하는 면을 가지며,
    상기 제2 전극은 상기 제2 반도체층에 대향하는 면을 가지고,
    상기 제2 전극의 상기 면의 상기 발광층으로부터 방출된 광의 피크 파장에 대한 광 반사율은 상기 제1 전극의 상기 면의 상기 피크 파장에 대한 광 반사율보다 높은, 반도체 발광 소자.
  3. 제2항에 있어서,
    상기 제1 전극의 상기 면을 포함하는 상기 제1 전극의 부분은 알루미늄을 포함하고,
    상기 제2 전극의 상기 면을 포함하는 상기 제2 전극의 부분은 은을 포함하는 반도체 발광 소자.
  4. 제1항에 있어서, 상기 제2 전극과 상기 제2 절연 부분 사이에 제공된 금속막을 더 포함하는 반도체 발광 소자.
  5. 제4항에 있어서, 상기 발광층으로부터 방출된 광의 피크 파장에 대한 상기 제2 전극의 광 반사율은 상기 피크 파장에 대한 상기 금속막의 광 반사율보다 높은, 반도체 발광 소자.
  6. 제4항에 있어서, 상기 금속막은 티타늄 및 텅스텐 중 적어도 하나를 포함하는 반도체 발광 소자.
  7. 제1항에 있어서, 상기 제2 반도체층은,
    접속 부분; 및
    상기 제1 방향에 수직인 평면에 투영될 때 상기 접속 부분과 상기 제3 영역 사이에 제공되는 비접속 부분을 포함하고,
    상기 제1 절연 부분은 상기 제2 전극과 상기 비접속 부분 사이에 연장되는, 반도체 발광 소자.
  8. 제1항에 있어서, 상기 제1 전극은,
    제1 도전 부분; 및
    상기 제1 도전 부분과 상기 금속층 사이에 제공된 제2 도전 부분을 포함하고,
    상기 제1 방향에 수직인 평면에 투영될 때의 상기 제1 도전 부분의 외부 에지는 상기 평면에 투영될 때의 상기 제2 도전 부분의 외부 에지와 중첩되는, 반도체 발광 소자.
  9. 제1항에 있어서, 상기 제1 전극은,
    제1 도전 부분; 및
    상기 제1 도전 부분과 상기 금속층 사이에 제공된 제2 도전 부분을 포함하고,
    상기 제1 방향에 수직인 평면에 투영될 때의 상기 제1 도전 부분의 외부 에지는 상기 평면에 투영될 때의 상기 제2 도전 부분의 외부 에지 밖에 위치하는, 반도체 발광 소자.
  10. 제9항에 있어서,
    상기 제2 전극은 상기 제1 부분과 연속하는 제3 부분을 더 포함하고,
    상기 제1 부분은 상기 제3 부분과 상기 제2 부분 사이에 배치되고,
    상기 제3 부분은 상기 제1 도전 부분과 상기 금속층 사이에 연장되는, 반도체 발광 소자.
  11. 제1항에 있어서, 상기 금속층은,
    상기 제1 방향에 수직인 면에 따라 제공된 면 형상 부분; 및
    상기 면 형상 부분과 상기 제1 전극 사이에 제공되어, 상기 제1 방향을 포함하는 평면에 투영될 때 상기 제1 반도체층의 일부와 중첩하는 중간 부분을 포함하는 반도체 발광 소자.
  12. 제1항에 있어서,
    기체(base unit)를 더 포함하고,
    상기 금속층은 상기 제1 반도체층과 상기 기체 사이에 배치되는, 반도체 발광 소자.
  13. 제12항에 있어서,
    상기 제1 전극에 전기적으로 접속되는 제1 패드를 더 포함하고,
    상기 제1 방향에 수직인 평면에 투영될 때 상기 제1 패드는 상기 금속층과 중첩되지만 상기 제1 반도체층과 중첩되지 않는, 반도체 발광 소자.
  14. 제13항에 있어서,
    상기 제2 전극에 전기적으로 접속되는 제2 패드를 더 포함하고,
    상기 평면에 투영될 때 상기 제2 패드는 상기 금속층과 중첩되지만 상기 제1 반도체층과 중첩되지 않는, 반도체 발광 소자.
  15. 제12항에 있어서,
    제3 전극을 더 포함하고,
    상기 기체는 상기 금속층과 상기 제3 전극 사이에 배치되고,
    상기 기체는 도전성이며,
    상기 제1 전극은 상기 금속층 및 상기 기체를 통해 상기 제3 전극에 전기적으로 접속되는, 반도체 발광 소자.
  16. 제15항에 있어서,
    상기 제2 전극에 전기적으로 접속되는 제2 패드를 더 포함하고,
    상기 제1 방향에 수직인 평면에 투영될 때 상기 제2 패드는 상기 금속층과 중첩되지만 상기 제1 반도체층과 중첩되지 않는, 반도체 발광 소자.
  17. 제1항에 있어서, 상기 제1 반도체층은,
    상기 제2 방향에서 상기 제1 영역으로부터 이격된 제4 영역; 및
    상기 제1 영역과 상기 제4 영역 사이에 제공된 제5 영역을 더 포함하고,
    상기 제1 영역은 상기 제3 영역과 상기 제5 영역 사이에 제공되고,
    상기 발광층은, 상기 제4 영역과 상기 금속층 사이에 제공되어 상기 제2 방향과 교차하는 제3 측면을 포함하고,
    상기 제2 반도체층은, 상기 발광층과 상기 금속층 사이에 제공되어 상기 제2 방향과 교차하는 제4 측면을 포함하고,
    상기 제2 전극은,
    상기 제5 영역과 상기 금속층 사이에 제공된 제4 부분; 및
    상기 제4 영역과 상기 금속층 사이에 제공되어 상기 제4 부분과 연속하는 제5 부분을 포함하고,
    상기 절연층은,
    상기 제4 부분과 상기 제5 영역 사이, 및 상기 제2 전극과 상기 제3 측면 사이에 제공된 제3 절연 부분; 및
    상기 제2 전극과 상기 금속층 사이, 및 상기 제2 전극과 상기 제1 전극 사이에 제공된 제4 절연 부분을 포함하는 반도체 발광 소자.
  18. 제17항에 있어서,
    상기 제3 영역은 상기 제1 방향에 대해 경사진 제5 측면을 포함하고,
    상기 제5 영역은 상기 제1 방향에 대해 경사진 제6 측면을 포함하는 반도체 발광 소자.
  19. 제1항에 있어서, 상기 제1 반도체층은,
    상기 발광층에 대향하는 제1 면;
    상기 제1 면과 반대측의 제2 면; 및
    상기 제2 면에 제공된 요철을 포함하고,
    상기 요철의 볼록부의 상기 제2 방향의 폭은 상기 발광층으로부터 방출된 광의 피크 파장 이상인, 반도체 발광 소자.
  20. 제1항에 있어서, 상기 절연층은 산화 실리콘을 포함하는 반도체 발광 소자.
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