KR101599022B1 - 집적회로 소자의 제조 방법 - Google Patents

집적회로 소자의 제조 방법 Download PDF

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KR101599022B1
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광운대학교 산학협력단
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Abstract

포토레지스트막을 감압 처리하여 얻어지는 포토레지스트 패턴 형성 방법 및 집적회로 소자의 제조 방법을 제공한다. 포토레지스트 패턴 형성 방법에서, 포토레지스트막을 감압 처리하여 포토레지스트막으로부터 기포를 배출시킨다. 집적회로 소자의 제조 방법에서, 적어도 하나의 전자 구성품을 포함하는 기판상에 포토레지스트막을 형성하고, 포토레지스트막을 감압 처리하여 포토레지스트막으로부터 기포를 배출시킨다. 포토레지스트막을 노광 및 현상하여 전자 구성품을 덮는 포토레지스트 패턴을 형성한다.

Description

집적회로 소자의 제조 방법 {Method of manufacturing integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자의 제조 방법에 관한 것으로, 특히 포토레지스트 패턴 형성 방법 및 포토레지스트 패턴을 포함하는 집적회로 소자의 제조 방법에 관한 것이다.
반도체, MEMS (microelectromechanical systems), 마이크로머신 어플리케이션에서 다양한 포토레지스트 재료가 광범위하게 이용되고 있다. 특히, MEMS (microelectromechanical systems) 부품, MEMS 패키지, 반도체 패키지, 발광 소자, 반도체 소자 등과 같은 집적회로 소자를 제조하는 데 있어서 사용되는 각종 재료의 물성은 디바이스의 신뢰성에 영향을 준다. 따라서, 포토레지스트 재료를 집적회로 소자에 적용하는 데 있어서 디바이스의 특성을 저하시키지 않고, 안정적인 동작 특성 및 높은 신뢰성을 제공할 수 있는 기술이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 포토레지스트 재료를 사용하여 집적회로 소자를 제조하는 데 있어서, 포토레지스트 재료의 기포 발생(bubbling)으로 인한 불량을 억제할 수 있는 포토레지스트 패턴 형성 방법을 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 포토레지스트 재료의 기포 발생으로 인한 불량을 억제할 수 있는 포토레지스트 패턴 형성 방법을 이용하여, 디바이스의 안정적인 동작 특성 및 높은 신뢰성을 제공할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 포토레지스트 패턴 형성 방법에서는, 기판상에 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성한다. 상기 포토레지스트막을 감압 처리하여 상기 포토레지스트막으로부터 기포를 배출시킨다. 상기 포토레지스트막을 열처리하는 소프트 베이크 (soft bake)한다. 상기 소프트 베이크된 포토레지스트막의 일부를 노광한다. 상기 노광된 포토레지스트막을 열처리하는 노광 후 베이크 (post exposure bake)한다. 상기 노광 후 베이크 단계를 거친 포토레지스트막을 현상하여 포토레지스트 패턴을 형성한다.
상기 포토레지스트막으로부터 기포를 배출시키는 단계는 상온으로 유지되는 진공 오븐 (vacuum oven) 내에서 수행될 수 있다.
상기 포토레지스트막으로부터 기포를 배출시키는 단계는 5 분 내지 3 시간 동안 수행될 수 있다.
상기 포토레지스트막을 형성하는 단계 전에, 상기 포토레지스트 조성물을 상온보다 높은 제1 온도로 가열하여 상기 포토레지스트 조성물의 점도(viscosity)를 감소시키는 단계를 더 포함할 수 있다. 상기 제1 온도는 40 ∼ 80 ℃의 온도 범위 내에서 선택될 수 있다. 상기 포토레지스트 조성물의 점도를 감소시키는 단계는 상기 포토레지스트 조성물을 중탕 가열하는 단계를 포함할 수 있다. 상기 포토레지스트 조성물의 점도를 감소시키는 단계는 5 분 내지 60 분의 범위 내에서 선택되는 시간 동안 수행될 수 있다.
상기 포토레지스트막을 형성하는 단계 후, 상기 포토레지스트막을 감압 처리하여 상기 포토레지스트막으로부터 기포를 배출시키는 단계 전에, 열을 이용하여 상기 포토레지스트막으로부터 기포를 제거하는 단계를 더 포함할 수 있다. 상기 열을 이용하여 상기 포토레지스트막으로부터 기포를 제거하는 단계는 40 ∼ 80 ℃의 범위 내에서 선택되는 온도 하에서 수행될 수 있다.
상기 열을 이용하여 상기 포토레지스트막으로부터 기포를 제거하는 단계 후, 상기 포토레지스트막을 감압 처리하여 상기 포토레지스트막으로부터 기포를 배출시키는 단계 전에, 상기 포토레지스트막의 온도를 상온으로 냉각시키는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서는, 적어도 하나의 전자 구성품 (electronic component)을 포함하는 기판상에 상기 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성한다. 상기 포토레지스트막을 감압 처리하여 상기 포토레지스트막으로부터 기포를 배출시킨다. 상기 포토레지스트막을 노광 및 현상하여 상기 적어도 하나의 전자 구성품을 덮는 포토레지스트 패턴을 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 전자 구성품은 적어도 하나의 수동 소자를 포함할 수 있으며, 상기 포토레지스트 패턴은 상기 적어도 하나의 수동 소자를 보호하기 위한 패시베이션막을 구성할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 전자 구성품은 복수의 그라운드 금속 패드를 포함할 수 있으며, 상기 포토레지스트 패턴은 상기 복수의 그라운드 금속 패드를 보호하기 위하여 상기 복수의 그라운드 금속 패드의 적어도 일부를 덮는 패시베이션 패턴을 구성할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법은, 상기 포토레지스트 패턴을 형성하는 단계 후, 상기 복수의 그라운드 금속 패드 및 상기 포토레지스트 패턴 위에 리플렉터를 형성하는 단계와, 상기 리플렉터 위에 LED (light-emitting diode) 칩을 실장하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 전자 구성품은 그라운드 금속 패드를 포함할 수 있으며, 상기 포토레지스트 패턴은 상기 그라운드 금속 패드를 덮는 유전막을 구성할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법은, 상기 포토레지스트 패턴을 형성하는 단계 후, 상기 포토레지스트 패턴 위에 도전층을 형성하여, 상기 그라운드 금속 패드, 상기 포토레지스트 패턴, 및 상기 도전층을 포함하는 커패시터를 형성하는 단계를 더 포함할 수 있다. 상기 커패시터는 전력 증폭기 (power amplifier)의 입력/출력 매칭 회로를 구성하는 DC 블록킹 커패시터일 수 있다.
또한, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법은, 상기 도전층을 형성하는 단계 후, 상기 도전층과 상기 그라운드 금속 패드와의 사이에 에어 스페이스 (air space)를 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 전자 구성품은 HEMT 소자를 구성하는 복수의 게이트, 복수의 소스 패드층, 및 복수의 드레인 패드층을 포함할 수 있다. 그리고, 상기 포토레지스트 패턴은 상기 복수의 소스 패드층 중 서로 이웃하는 2 개의 소스 패드층 사이의 공간을 채우면서 상기 서로 이웃하는 2 개의 소스 패드층을 덮도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법은 상기 포토레지스트 패턴을 형성하는 단계 후, 상기 포토레지스트 패턴을 소잉 희생 패턴으로 이용하여, 상기 기판의 백사이드로부터 상기 서로 이웃하는 2 개의 소스 패드층이 오픈될 때까지 상기 기판을 다이싱(dicing)하는 단계와, 상기 기판의 백사이드로부터 상기 기판 위에 상기 2 개의 소스 패드층에 연결되는 금속층을 형성하는 단계와, 상기 포토레지스트 패턴을 따라 상기 금속층을 다이싱하여 상기 기판을 복수의 다이(die)로 분리하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 전자 구성품은 대역통과 여파기(band pass filter), 전력 분리기 (power divider), 방향성 결합기 (directional coupler), 또는 발룬 (balun)의 일부를 구성할 수 있다.
본 발명의 기술적 사상에 의한 포토레지스트 패턴 형성 방법에 의하면, 포토레지스트 조성물 및/또는 포토레지스트막으로부터 기포들을 충분히 제거할 수 있다. 따라서, 본 발명의 기술적 사상에 의한 방법에 의해 얻어진 포토레지스트 패턴을 집적회로 소자의 제조 공정에 사용할 때, 집적회로 소자의 산화 및 습기로 인한 열화를 방지함으로써 집적회로 소자의 신뢰도를 향상시킬 수 있다. 또한, 본 발명의 기술적 사상에 의한 방법에 의해 얻어진 포토레지스트 패턴은 저렴하고 용이한 공정에 의해 비교적 큰 두께로 형성할 수 있으며, 비교적 낮은 유전 상수를 가지는 유전막을 제공할 수 있다. 따라서, 집적회로 소자의 패시베이션층 또는 유전막을 구성하는 기존의 절연 재료, 예를 들면 실리콘 산화물 또는 실리콘 질화물을 대체할 수 있는 우수한 특성을 제공하는 포토레지스트 패턴을 얻을 수 있다.
또한, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 본 발명의 기술적 사상에 의한 방법에 의해 형성된 포토레지스트 패턴을 집적회로 소자를 구성하는 전자 구성품을 보호하기 위한 패시베이션층, 커패시터를 구성하는 유전막, 기판의 다이싱 공정에서 이용되는 소잉 희생 패턴 등 다양한 응용 분야에 채용함으로써, 비교적 낮은 공정 단가로 전기적 특성 및 신뢰도가 향상된 집적회로 소자를 구현할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 포토레지스트 패턴 형성 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2f는 도 1에서 예시한 포토레지스트 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 포토레지스트 패턴 형성 방법을 설명하기 위한 플로차트이다.
도 4는 도 3에서 예시한 포토레지스트 패턴 형성 방법의 일부를 설명하기 위한 도면이다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 포토레지스트 패턴 형성 방법을 설명하기 위한 플로차트이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 포토레지스트 패턴 형성 방법을 설명하기 위한 플로차트이다.
도 7a 내지 도 7j는 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 내지 도 8f는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9a 내지 도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 9a, 도 10a, 도 11a 및 도 12a는 각각 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이고, 도 9b, 도 10b, 도 11b 및 도 12b는 각각 도 9a, 도 10a, 도 11a 및 도 12a의 X - X' 선 단면도이다.
도 13a 내지 도 13d는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 포토레지스트 패턴 형성 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2f는 도 1에서 예시한 포토레지스트 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1 및 도 2a를 참조하면, 공정 10A에서, 기판(110)상에 포토레지스트 조성물을 코팅하여 포토레지스트막(120)을 형성한다.
일부 실시예들에서, 상기 기판(110)은 반도체 기판으로 이루어질 수 있다. 예를 들면, 상기 기판(110)은 Si (silicon), Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 반도체를 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판(110)은 사파이어 (Al2O3), 산화 갈륨 (Ga2O3), 산화리튬갈륨 (LiGaO2), 산화리튬알루미늄 (LiAlO2), 또는 산화마그네슘알루미늄 (MgAl2O4)으로 이루어질 수 있다. 그러나, 상기 기판(110)의 구성 재료는 상기 예시한 바에 한정되는 것은 아니다.
상기 포토레지스트막(120)은 네가티브 톤 (negative tone) 포토레지스트 또는 포지티브 톤 (positive tone) 포토레지스트로 이루어질 수 있다.
상기 포토레지스트막(120)이 네가티브 톤 포토레지스트로 이루어지는 경우, 상기 포토레지스트막(120)은 SU-8 (등록상표) 시리즈의 에폭시 계열 물질, KMPR (등록상표) 시리즈의 에폭시 계열 물질 등으로 이루어지는 네가티브형 포토레지스트 재료로부터 얻어질 수 있다. 예를 들면, SU-8 시리즈의 에폭시 계열의 포토레지스트 조성물로서, 미국 소재 회사인 마이크로켐 코포레이션(MicroChem Corporation), 및 스위스 소재 회사인 제르스텔텍 엔지니어링 솔루션스 (Gersteltec Engineering Solutions)로부터 시판되는 것을 사용할 수 있으나, 이에 한정되는 것은 아니다.
상기 포토레지스트막(120)이 포지티브 톤 포토레지스트로 이루어지는 경우, 상기 포토레지스트막(120)은 산의 작용에 의해 극성이 증가하는 수지를 포함할 수 있다. 예를 들면, 포토레지스트막(120)은 산 분해성 보호기를 포함하는 수지와, PAG (photoacid generator)를 포함하는 화학증폭형 포토레지스트로 이루어질 수 있다. 상기 감광성 폴리머는 (메트)아크릴레이트계 폴리머를 포함할 수 있다. 상기 (메트)아크릴레이트계 폴리머는 지방족 (메트)아크릴레이트계 폴리머일 수 있다. 예를 들면, 상기 감광성 폴리머는 폴리메틸메타크릴레이트 (polymethylmethacrylate, PMMA), 폴리(t-부틸메타크릴레이트) (poly(t-butylmethacrylate)), 폴리(메타크릴산)(poly(methacrylic acid)), 폴리(노보닐메타크릴레이트) (poly(norbornylmethacrylate)), (메트)아크릴레이트계 폴리머 등과 같은 반복 단위들의 이원 또는 삼원 공중합체, 또는 이들의 혼합물일 수 있다. 예를 들면, 상기 포토레지스트막(120)은 PMMA (polymethyl methacrylate) 계열의 레지스트로 이루어질 수 있다.
상기 포토레지스트막(120)을 형성하기 위하여, 딥코팅(deep coating), 스핀코팅(spin coating), 스프레이(spray), 브러시 코팅(brush coating), 닥터 블레이딩, 스크린 프린팅 등의 방법을 이용할 수 있으나, 이에 한정되는 것은 아니다.
도 1 및 도 2b를 참조하면, 공정 10B에서, 상기 포토레지스트막(120)을 감압 처리하여 상기 포토레지스트막(120)으로부터 기포(bubbles)를 배출시킨다.
상기 포토레지스트막(120)으로부터 기포를 배출시키기 위하여, 상기 포토레지스트막(120)이 형성된 기판(110)을 상온으로 유지되는 진공 오븐 (vacuum oven)(130) 내에서 약 5 분 내지 3 시간 동안 유지시킬 수 있다.
본 명세서에서, 용어 "상온"이라 함은 달리 정의하지 않는 한 약 15 ∼ 25 ℃의 범위 내의 온도를 의미한다.
상기 포토레지스트막(120)이 형성된 기판(110)이 진공 오븐(130) 내에서 유지되는 동안, 초기에는 상기 포토레지스트막(120)의 내부 압력이 진공 오븐(130) 내의 분위기 압력보다 높다. 그리고, 진공 오븐(130) 내의 압력이 점차 낮아짐에 따라 상기 포토레지스트막(120) 내에 있는 기포들이 팽창하여 포토레지스트막(120)에 압력을 가하면서 터질 수 있으며, 그 결과 포토레지스트막(120) 내에 있던 기포들이 산발적으로 또는 연속적으로 포토레지스트막(120)으로부터 외부로 배출될 수 있다. 진공 오븐(130) 내에서 수행되는 포토레지스트막(120)의 감압 처리는 상기 포토레지스트막(120) 내에 기포가 남아 있지 않을 때까지 유지될 수 있다.
예를 들면, 상기 포토레지스트막(120)의 감압 처리를 위하여, 상온으로 유지되는 진공 오븐(130) 내에서 압력을 낮추면서 상기 포토레지스트막(120)이 형성된 기판(110)을 약 60 분 동안 방치할 수 있다.
도 1 및 도 2c를 참조하면, 공정 10C에서, 상기 포토레지스트막(120)을 열처리하는 소프트 베이크 (soft bake) 공정을 수행한다.
상기 소프트 베이크 공정을 수행하기 위하여, 케미칼 후드 (chemical hood) 내에 설치된 핫 플레이트 (hot plate)(140) 위에서 상기 포토레지스트막(120)이 형성된 기판(110)을 열처리할 수 있다. 상기 소프트 베이크 공정시 온도 및 시간은 포토레지스트막(120)의 구성 성분, 포토레지스트막(120)의 두께 등을 고려하여 결정될 수 있다. 상기 소프트 베이크 공정은 약 60 ∼ 120 ℃의 온도 하에서 수행될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 소프트 베이크 공정은 약 65 ℃에서 약 5 분 동안 수행되는 제1 소프트 베이크 공정과, 약 95 ℃에서 약 20 분 동안 수행되는 제2 소프트 베이크 공정을 포함할 수 있다.
도 1 및 도 2d를 참조하면, 공정 10D에서, 상기 소프트 베이크된 포토레지스트막의 일부를 노광하여, 노광 영역(120A)과 비노광 영역(120B)으로 구분한다.
복수의 차광 영역 (light shielding area)(LS) 및 복수의 투광 영역 (light transmitting area)(LT)을 가지는 포토마스크(150)를 상기 기판(110)상의 소정의 위치에 얼라인하고, 상기 포토마스크(150)의 복수의 투광 영역(LT)을 통해 상기 포토레지스트막(120)의 노광 영역(120A)을 소정의 도즈(D)의 빛으로 노광하는 노광 공정을 행할 수 있다.
상기 포토마스크(150)는 투명 기판(152)과, 상기 투명 기판(152) 위에서 복수의 차광 영역(LS)에 형성된 복수의 차광 패턴(154)을 포함할 수 있다. 상기 투명 기판(152)은 석영으로 이루어질 수 있다. 상기 복수의 차광 패턴(154)은 Cr으로 이루어질 수 있다. 상기 복수의 차광 패턴(154)에 의해 상기 투광 영역(LT)이 정의될 수 있다.
상기 노광 공정에서는 다양한 노광 파장을 가지는 조사선을 이용할 수 있다. 일부 실시예들에서, 상기 노광 공정은 i-line (365 nm), KrF (Kripton Fluoride) 엑시머 레이저 (파장: 248 nm), ArF (Argon Fluoride) 엑시머 레이저 (파장: 193 nm), EUV (13.5 nm), 또는 157 nm의 노광 파장을 이용하여 행해질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다. 예를 들면, 상기 포토레지스트막(120)이 SU-8 계열의 물질로 이루어지는 경우, 상기 노광 공정은 i-line (365 nm)을 사용하여 약 200 ∼ 550 mJ/cm2의 도즈로 수 초 내지 수 십 초 동안 수행될 수 있다.
도 1 및 도 2e를 참조하면, 공정 10E에서, 상기 노광된 포토레지스트막을 열처리하는 노광 후 베이크 (post exposure bake: PEB) 공정을 수행한다.
상기 노광 후 베이크 공정을 수행하기 위하여, 케미칼 후드 내에 설치된 핫 플레이트(140) 위에서 상기 노광된 포토레지스트막(120)을 열처리할 수 있다.
상기 PEB 공정은 약 60 ∼ 120 ℃의 온도 하에서 수행될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 PEB 공정은 약 95 ℃에서 약 2 분 동안 수행될 수 있다.
도 1 및 도 2f를 참조하면, 공정 10F에서, 상기 PEB 공정을 거친 포토레지스트막(120)을 현상하여 포토레지스트 패턴(120P)을 형성한다.
도 2f에는 네가티브 톤 현상을 수행하여, 현상 후 포토레지스트막(120)의 비노광 영역(120B)이 제거되고 노광 영역(120A)이 남아 있는 결과물을 예시하였다. 그러나, 본 발명은 이에 한정되지 않는다. 본 발명의 기술적 사상의 범위 내에서, 상기 포토레지스트막(120)을 포지티브 톤 현상하여, 노광 영역(120A)이 제거되고 비노광 영역(120B)이 남아 있도록 할 수도 있다.
상기 포토레지스트막(120)이 SU-8 계열의 물질로 이루어지는 경우, 공정 10F에서의 현상 공정을 수행하기 위하여, 현상액으로서 PM-아세테이트 (1-Methoxy-2-propanol acetate), TMAH (tetramethyl ammonium hydroxide) 수용액, KOH, 또는 이들의 조합을 사용할 수 있으나, 본 발명의 기술적 사상의 범위 내에서 다양한 종류의 현상액을 사용할 수 있다.
공정 10F에서의 현상 공정 후, IPA (isopropyl alcohol) 세정 및 DIW (deionized water) 세정을 순차적으로 수행할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 포토레지스트 패턴 형성 방법을 설명하기 위한 플로차트이다. 도 3에 예시한 포토레지스트 패턴 형성 방법은 도 1의 공정 10A에 따라 포토레지스트막(120)을 형성하기 전에, 공정 30을 더 수행하는 것을 제외하고, 도 1을 참조하여 설명한 방법과 대체로 동일하다.
도 4는 도 3에서 예시한 포토레지스트 패턴 형성 방법의 일부를 설명하기 위한 도면이다.
도 3 및 도 4를 참조하면, 공정 30에서, 포토레지스트막(120) (도 2a 참조) 형성에 필요한 포토레지스트 조성물(122)을 상온보다 높은 제1 온도로 가열하여 상기 포토레지스트 조성물의 점도(viscosity)를 감소시킨다.
상기 제1 온도는 약 40 ∼ 80 ℃의 온도 범위 내에서 선택될 수 있다.
공정 30에서, 포토레지스트 조성물(122)의 점도를 감소시키기 위하여, 상기 포토레지스트 조성물(122)이 비이커(124)에 수용된 상태에서 중탕 가열할 수 있다. 상기 중탕 가열 공정은 상기 제1 온도 하에서 약 5 분 내지 60 분의 범위 내에서 선택되는 시간 동안 수행될 수 있다.
예를 들면, 포토레지스트 조성물(122)의 점도를 감소시키기 위하여, 상기 포토레지스트 조성물(122)을 비이커(124)에 붓고, 약 60 ℃의 중탕에서 약 10 분 동안 열처리(126)할 수 있다. 그 결과, 상기 포토레지스트 조성물(122)의 점도가 감소되고, 포토레지스트 조성물(122)로부터 기포들이 쉽게 빠져 나갈 수 있다.
그 후, 도 1 및 도 2a 내지 도 2f를 참조하여 설명한 공정 10A 내지 공정 10F를 수행하여 포토레지스트 패턴(120P)(도 2f 참조)을 형성할 수 있다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 포토레지스트 패턴 형성 방법을 설명하기 위한 플로차트이다. 도 5에 예시한 포토레지스트 패턴 형성 방법은 도 1의 공정 10A에 따라 포토레지스트막(120)(도 2a 참조)을 형성한 후, 공정 10B에 따라 포토레지스트막(120)을 감압 처리하기 전에, 공정 50A 및 공정 50B를 더 수행하는 것을 제외하고, 도 1을 참조하여 설명한 방법과 대체로 동일하다.
도 5 및 도 2a를 참조하면, 공정 10A의 공정에 따라 포토레지스트막(120)이 형성된 후, 공정 50A에서, 열을 이용하여 상기 포토레지스트막(120)으로부터 기포를 제거한다.
상기 포토레지스트막(120)에 열을 공급하기 위하여 핫 플레이트(140)를 이용할 수 있다.
공정 50A에서 열을 이용하여 상기 포토레지스트막(120)으로부터 기포를 제거하기 위하여, 상기 포토레지스트막(120)이 형성된 기판(110)을 약 40 ∼ 80 ℃의 범위 내에서 선택되는 온도로 유지되는 핫 플레이트(140) 위에 놓고 약 5 분 내지 약 10 분 동안 유지시킬 수 있다. 예를 들면, 상기 포토레지스트막(120)이 형성된 기판(110)을 약 60 ℃의 온도로 유지되는 핫 플레이트(140) 위에 놓고 약 10 분 동안 유지시킬 수 있다.
공정 50A에 따라 포토레지스트막(120)으로부터 기포를 제거함으로써, 포토레지스트막(120)을 형성하기 위하여 포토레지스트 조성물을 코팅하는 동안 발생된 기포들이 제거 또는 감소될 수 있다.
도 5의 공정 50B에서, 상기 포토레지스트막(120)의 온도를 상온으로 냉각시킨다.
그 후, 도 1 및 도 2b 내지 도 2f를 참조하여 설명한 공정 10B 내지 공정 10F를 수행하여 포토레지스트 패턴(120P)(도 2f 참조)을 형성할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 포토레지스트 패턴 형성 방법을 설명하기 위한 플로차트이다. 도 6에 예시한 포토레지스트 패턴 형성 방법은 도 3을 참조하여 설명한 공정 30과, 도 5를 참조하여 설명한 공정 50A 및 공정 50B를 더 수행하는 것을 제외하고, 도 1을 참조하여 설명한 방법과 대체로 동일하다. 따라서, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a 내지 도 7j는 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
집적 수동 소자 (integrated passive device: IPD)에서 최종 패시베이션막은 IPD를 산화 및 습기로부터 보호하는 데 있어서 중요한 역할을 한다. 본 예에서는 본 발명의 기술적 사상에 의한 포토레지스트 패턴 형성 방법에 의해 형성된 포토레지스트 패턴으로 이루어지는 최종 패시베이션막을 포함하는 집적회로 소자의 제조 방법을 설명한다.
도 7a를 참조하면, 기판(210) 위에 패시베이션막(212)을 형성한다.
상기 기판(210)은 반도체 기판으로 이루어질 수 있다. 예를 들면, 상기 기판(210)은 GaAs 기판으로 이루어질 수 있다.
상기 패시베이션막(212)은 절연막으로 이루어질 수 있다. 예를 들면, 상기 패시베이션막(212)은 PECVD 공정에 의해 약 2,000 Å 두께로 형성된 실리콘 질화막으로 이루어질 수 있다. 상기 패시베이션막(212)은 평탄한 상면을 가질 수 있다.
도 7b를 참조하면, 상기 패시베이션막(212) 위에 저항층(220)을 형성한다.
상기 저항층(220)은 니켈-크롬(NiCr), 질화탄탈륨(TaN), 산화루세늄(RuO2), 산화납(PbO), 루세늄산 비스무스(Bi2Ru2O7) 이리듐산 비스무스(Bi2Ir2O7) 등으로 이루어질 수 있으나, 상기 예시된 물질들에 한정되는 것은 아니다. 상기 저항층(220)은 수 십 내지 수 백 ㎚의 두께 및 수 내지 수 십 ㎛의 길이를 가질 수 있다.
상기 저항층(220)은 전자빔 증발 공정 (e-beam evaporation process)에 의하여 형성될 수 있다. 예를 들면, 상기 저항층(220)이 니켈-크롬(NiCr)으로 이루어지는 경우, 상기 저항층(220)을 형성하기 위하여, 90 % Ni 및 10 % Cr으로 이루어지는 타겟(target)을 사용하여 최적의 퍼포먼스(performance)를 제공하는 저항층(220)을 형성할 수 있다.
도 7c를 참조하면, 저항층(220)이 형성된 결과물상에 복수의 하부 금속층 영역(MA1)을 정의하기 위한 제1 포토레지스트 패턴(232)을 형성한다.
도 7d를 참조하면, 기판(210)상에서 상기 제1 포토레지스트 패턴(232)에 의해 정의된 복수의 하부 금속층 영역(MA)에 복수의 제1 도전층(234)을 형성한다.
상기 제1 도전층(234)은 Ti, Au, Cu, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 제1 도전층(234)은 약 50 nm의 Ti 층과, 약 450 nm의 Au 층의 적층 구조를 가지도록 형성될 수 있다. 상기 제1 도전층(234)을 형성하기 위하여 전자빔 증발 공정을 이용할 수 있다.
상기 제1 도전층(234)은 도 7i 및 도 7j에 예시한 바와 같이 후속 공정에서 형성하고자 하는 레지스터(resistor)(R)의 금속 콘택층, 후속 공정에서 형성하고자 하는 MIM (metal-insulator-metal) 커패시터(C)의 하부 금속층, 및 후속 공정에서 형성하고자 하는 스파이럴 인덕터(spiral inductor)(I)의 도전 라인, 예를 들면, 비라인(beeline) 및 코일(coils)로 사용될 수 있다.
상기 제1 도전층(234)이 형성된 후, 제1 포토레지스트 패턴(232)을 제거하여 패시베이션막(212) 및 저항층(220)을 노출시킨다.
도 7e를 참조하면, 복수의 제1 도전층(234)이 형성된 결과물상에 유전막(236)을 형성하고, 상기 유전막(236) 위에 제2 포토레지스트 패턴(238)을 형성한다.
예를 들면, 상기 유전막(236)은 약 2000 Å의 두께를 가지는 실리콘 질화막으로 이루어질 수 있다. 상기 유전막(236)을 형성하기 위하여 PECVD (plasma-enhanced chemical vapor deposition) 공정을 이용할 수 있다.
도 7f를 참조하면, 상기 제2 포토레지스트 패턴(238)을 식각 마스크로 이용하여 상기 유전막(236)의 노출 부분들을 식각하여, 유전막 패턴(236P)을 형성한다.
상기 유전막(236)의 노출 부분들을 식각하기 위하여 O2 가스 및 SF6 가스를 이용하는 RIE (reactive ion etching) 공정을 이용할 수 있다.
일부 실시예들에서, 상기 유전막 패턴(236P)은 형성하고자 하는 MIM 커패시터의 중간 유전막으로 사용될 수 있다.
상기 유전막 패턴(236P)이 형성된 후, 상기 제2 포토레지스트 패턴(238)을 제거한다.
도 7g를 참조하면, 에어-브릿지(air-bridge) 형성을 위하여 상기 유전막 패턴(236P) 상의 일부 영역을 덮는 제3 포토레지스트 패턴(240)을 형성한 후, 상기 제3 포토레지스트 패턴(240)이 형성된 결과물 전면에 시드층(242)을 형성한다.
일부 실시예들에서, 상기 시드층(242)은 약 1000 Å 두께의 Ti/Au 적층 구조를 가지는 금속층으로 이루어질 수 있다. 상기 시드층(242)을 형성하기 위하여 스퍼터링 공정을 이용할 수 있다.
도 7h를 참조하면, 에어-브릿지 영역(ABR)을 한정하는 제4 포토레지스트 패턴(250)을 형성한다.
도 7i를 참조하면, 시드층(242)을 이용하여 전기도금 공정을 수행하여, 제4 포토레지스트 패턴(250) (도 7h 참조)에 의해 한정되는 공간 내에 상부 금속층(260)을 형성한다.
그 후, 상기 상부 금속층(260)을 통해 노출되는 제4 포토레지스트 패턴(250), 상기 제4 포토레지스트 패턴(250)에 의해 덮여 있던 시드층(242)의 일부, 및 제3 포토레지스트 패턴(240)을 차례로 제거하여, 상기 유전막 패턴(236P)이 노출되도록 한다.
상기 시드층(242)의 일부를 제거하기 위하여 RIE 공정을 이용할 수 있다. 상기 제4 포토레지스트 패턴(250) 및 제3 포토레지스트 패턴(240)을 제거하기 위하여 애싱(ashing) 및 스트립(strip) 공정을 이용할 수 있다.
상기 제3 포토레지스트 패턴(240)이 제거된 결과로서, 상부 금속층(260)의 하부에는 에어 스페이스(AS)가 형성될 수 있다. 상기 상부 금속층(260)의 일부는 MIM 커패시터(C) 형성용 에어-브릿지 상부 전극(260A)을 구성할 수 있다. 상기 상부 금속층(260)의 다른 일부는 인덕터(I) 형성용 에어-브릿지 배선(260B)을 구성할 수 있다. 상기 인덕터(I)에서, 에어-브릿지 배선(260B)은 상기 인덕터(I)의 금속 비라인(beeline) 주위의 코일 경로에 배치될 수 있다.
상기 상부 금속층(260)을 통하여 저항층(220)을 포함하는 레지스터(R)가 노출될 수 있다.
일부 실시예들에서, 상기 상부 금속층(260)은 약 6.5 μm 두께의 Cu 막과, 약 0.5 μm 두께의 Au 막의 적층 구조를 가질 수 있다.
도 7j를 참조하면, 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법들, 예를 들면 도 1 내지 도 6을 참조하여 설명한 포토레지스트 패턴 형성 방법들 중 어느 하나의 방법을 이용하여. 레지스터(R), 커패시터(C) 및 인덕터(I)가 형성된 결과물상에 패시베이션 패턴(270)을 형성한다.
일부 실시예들에서, 상기 패시베이션 패턴(270)을 형성하기 위하여, 상기 레지스터(R), MIM 커패시터(C), 및 인덕터(I)가 형성된 결과물상에 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성할 수 있다. 상기 포토레지스트 조성물은 도 3의 공정 30에 따라 점도를 감소시킴으로써 기포들이 제거된 것일 수 있다. 그 후, 도 5의 공정 50A 및 공정 50B에 따라 상기 포토레지스트막으로부터 기포를 제거하고, 상온으로 냉각시킨 후, 도 1의 공정 10B에 따라 상온에서 포토레지스트막을 감압 처리하여 상기 포토레지스트막으로부터 기포를 배출시키고, 도 1의 공정 10C 내지 공정 10F에 따른 일련의 공정들을 수행하여 상기 패시베이션 패턴(270)을 형성할 수 있다.
예를 들면, 상기 패시베이션 패턴(270)은 약 20 μm의 두께를 가지는 SU-8 포토레지스트 패턴으로 이루어질 수 있다.
상기 패시베이션 패턴(270)은 기판(210)상에 형성된 레지스터(R), 커패시터(C), 인덕터(I) 등과 같은 전자 부품들의 산화를 방지하고, 외부 습기로부터 보호할 수 있다.
상기 패시베이션 패턴(270)을 형성하는 데 있어서, 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법을 이용함으로써, 상기 패시베이션 패턴(270) 형성 재료로 사용되는 포토레지스트 조성물 및/또는 포토레지스트막으로부터 기포들을 충분히 제거한 후 상기 패시베이션 패턴(270)을 형성할 수 있다. 따라서, 상기 패시베이션 패턴(270)을 최종 패시베이션막으로서 채용하는 집적회로 소자에 포함된 수동 소자들을 산화 및 습기로부터 보호할 수 있으며, 집적회로 소자의 산화 및 습기에 대한 우수한 내성을 확보할 수 있고, 신뢰도를 향상시킬 수 있다.
도 8a 내지 도 8f는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
본 예에서는 본 발명의 기술적 사상에 의한 포토레지스트 패턴 형성 방법에 의해 형성된 포토레지스트 패턴으로 이루어지는 패시베이션막을 발광 소자의 패키징 공정에 적용한 예를 설명한다.
도 8a를 참조하면, 기판(310) 위에 접착층(311), 제1 절연막(312) 및 제2 절연막(314)을 차례로 형성한다.
상기 기판(310)은 도핑되지 않은 실리콘으로 이루어질 수 있다. 상기 제1 절연막(312)은 알루미늄 산화막으로 이루어지고, 상기 제2 절연막(314)은 실리콘 산화막으로 이루어질 수 있다.
상기 접착층(311)은 Ti 또는 Cr으로 이루어질 수 있다. 상기 접착층(311)은 약 10 ∼ 100 nm의 두께를 가질 수 있다.
상기 제1 절연막(312)은 후속 공정에서 기판(310)의 상부에 형성되는 발광 소자를 기판(310)과 전기적으로 분리시키기 위한 소자 분리막으로서 기능할 수 있다.
상기 제2 절연막(314)은 접착층으로서 기능할 수 있다.
도 8b를 참조하면, 상기 제2 절연막(314) 위에 복수의 그라운드 금속 패드(320)를 형성한다.
상기 복수의 그라운드 금속 패드(320)는 전해 도금 공정 또는 무전해 도금 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 복수의 그라운드 금속 패드(320)를 형성하기 위하여, 상기 제2 절연막(314) 상에 시드층(도시 생략) 및 도금 마스크용 포토레지스트 패턴(도시 생략)을 형성한 후, 상기 도금 마스크용 포토레지스트 패턴을 통해 노출되는 시드층 위에 금속층을 형성할 수 있다. 상기 복수의 그라운드 금속 패드(320)가 형성된 후, 상기 복수의 그라운드 금속 패드(320) 사이에서 노출되는 도금 마스크용 포토레지스트 패턴 및 그 하부에 있던 시드층을 제거할 수 있다.
상기 복수의 그라운드 금속 패드(320)는 후속 공정에서 실장되는 LED (light-emitting diode) 칩의 열을 분산시켜 기판(310)으로 효과적으로 전달할 수 있도록 열전도도가 우수한 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 그라운드 금속 패드(320)는 약 7.5 μm 두께의 Cu 막, 약 2.5 μm 두께의 Ni 막, 및 약 0.5 μm 두께의 Au 막으로 이루어지는 Cu/Ni/Au 적층 구조의 금속층으로 이루어질 수 있다.
도 8c를 참조하면, 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법들, 예를 들면 도 1 내지 도 6을 참조하여 설명한 포토레지스트 패턴 형성 방법들 중 어느 하나의 방법을 이용하여. 상기 복수의 그라운드 금속 패드(320)가 형성된 결과물상에 패시베이션 패턴(330)을 형성한다.
일부 실시예들에서, 상기 패시베이션 패턴(330)을 형성하기 위하여, 상기 복수의 그라운드 금속 패드(320)가 형성된 결과물상에, 도 3의 공정 30에 따라 점도를 감소시킴으로써 기포들이 제거된 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성하고, 도 5의 공정 50A 및 공정 50B에 따라 상기 포토레지스트막으로부터 기포를 제거하고, 상온으로 냉각시킨 후, 도 1의 공정 10B에 따라 상온에서 포토레지스트막을 감압 처리하여 상기 포토레지스트막으로부터 기포를 배출시키고, 도 1의 공정 10C 내지 공정 10F에 따른 일련의 공정들을 수행할 수 있다.
일부 실시예들에서, 패시베이션 패턴(330)은 SU-8 계열의 포토레지스트 조성물로부터 얻어질 수 있다. 이 경우, 수조에 DIW를 채워 핫플레이트에서 SU-8 계열의 포토레지스트 조성물을 중탕으로 약 55 ∼ 60 ℃의 온도로 가열하여, 상기 포토레지스트 조성물 내의 기포들을 제거할 수 있다. 그 후, 상기 포토레지스트 조성물을 상기 기판(310)상에 약 500 rpm에서 약 20 초 동안 코팅, 약 1000 rpm에서 약 20 초 동안 코팅, 약 2000 rpm에서 약 30 초 동안 코팅, 및 약 500 rpm에서 약 5 초 동안 코팅하여 포토레지스트막을 형성한 후, 약 60 ℃의 온도로 유지되는 핫플레이트를 이용하여 상기 포토레지스트막을 가열하여 상기 포토레지스트막으로부터 기포들을 제거하고, 상온으로 냉각시킬 수 있다. 그 후, 상온으로 유지되는 진공 오븐 내에서 약 60 분 동안 방치하는 방법으로 상기 포토레지스트막을 감압 처리하여 상기 포토레지스트막으로부터 기포를 배출시킬 수 있다. 그 후, 소프트 베이크 공정, 노광 공정, PEB 공정, 및 현상 공정을 거쳐 상기 패시베이션 패턴(330)을 얻을 수 있다.
상기 패시베이션 패턴(330)은 상기 그라운드 금속 패드(320)를 산화 또는 습기로부터 보호할 수 있다.
도 8d를 참조하면, 상기 패시베이션 패턴(330)이 형성된 결과물상에 제1 포토레지스트 패턴(340)을 형성하고, 상기 제1 포토레지스트 패턴(340)이 형성된 결과물상에 시드층(342)을 형성한다.
일부 실시예들에서, 상기 시드층(342)은 Ti, Au, 또는 이들의 조합을 사용하여 스퍼터링 공정에 의해 형성될 수 있다.
도 8e를 참조하면, 상기 시드층(342) 위에 제2 포토레지스트 패턴(350)을 형성한다. 그 후, 상기 제2 포토레지스트 패턴(350)을 통해 노출되는 시드층(342)을 이용하여 전기도금 공정을 수행하여, 상기 시드층(342) 위에 리플렉터용 금속층(352)를 형성한다.
상기 제2 포토레지스트 패턴(350)의 폭(W)을 조절함으로써, 상기 리플렉터용 금속층(352)의 원하는 높이를 확보할 수 있다. 예를 들면, 상기 제2 포토레지스트 패턴(350)을 형성하는 데 있어서, 상기 리플렉터용 금속층(352)이 기판(310)의 주면 연장 방향에 대하여 소정의 경사각, 예를 들면 약 60 ∼ 70°의 경사각을 가지고 기판(310)으로부터 상부로 연장될 있도록 상기 제2 포토레지스트 패턴(350)의 폭(W)을 결정할 수 있다.
일부 실시예들에서, 상기 리플렉터용 금속층(352)는 약 1 μm 두께의 Cu 막, 약 1 μm 두께의 Au 막, 및 약 3 μm 두께의 Ag 막이 차례로 적층된 Cu/Au/Ag 적층 구조의 금속층으로 이루어질 수 있다.
도 8f를 참조하면, 상기 제2 포토레지스트 패턴(350)을 제거한 후, 노출되는 시드층(342) 및 제1 포토레지스트 패턴(340)을 차례로 제거한다.
상기 시드층(342)의 남은 부분과 상기 리플렉터용 금속층(352)에 의해 리플렉터(360)가 구성될 수 있다.
그 후, 복수의 그라운드 금속 패드(320) 위에서 상기 리플렉터용 금속층(352)에 의해 한정되는 공간 내에 각각 형광체로 덮인 LED 칩(370) 및 제너 다이오드 (Zener diode)(372)를 와이어(374)를 이용하여 실장한다. 그 후, 상기 리플렉터용 금속층(352)에 의해 한정되는 공간마다 에폭시를 돔(dome) 형상으로 주입하여 렌즈(380)를 형성한다.
상기 패시베이션 패턴(330)은 기판(310)상에 형성된 복수의 그라운드 금속 패드(320)가 산화되거나 습기에 의해 열화되는 것을 방지함으로써 상기 복수의 그라운드 금속 패드(320)를 보호할 수 있다.
상기 패시베이션 패턴(330)을 형성하는 데 있어서, 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법을 이용함으로써, 상기 패시베이션 패턴(330) 형성 재료로 사용되는 포토레지스트 조성물 및/또는 포토레지스트막으로부터 기포들을 충분히 제거한 후 상기 패시베이션 패턴(330)을 형성할 수 있다. 따라서, 상기 패시베이션 패턴(330)을 채용하는 집적회로 소자의 산화 및 습기로 인한 열화를 방지함으로써 집적회로 소자의 신뢰도를 향상시킬 수 있다.
도 9a 내지 도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 9a, 도 10a, 도 11a 및 도 12a는 각각 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이고, 도 9b, 도 10b, 도 11b 및 도 12b는 각각 도 9a, 도 10a, 도 11a 및 도 12a의 X - X' 선 단면도이다.
도 9a 내지 도 12b를 참조하여, 본 발명의 기술적 사상에 의한 방법에 의해 형성된 포토레지스트 패턴으로 이루어지는 유전막을 AlGaN/GaN HEMT (high electron mobility transistor)를 이용한 전력 증폭기 (power amplifier)의 입력/출력 매칭 회로를 구성하는 DC 블록킹 소자인 MIM 커패시터의 유전막에 적용한 예를 설명한다.
도 9a 및 도 9b를 참조하면, 기판(410)상에 시드층(412)을 형성하고, 상기 시드층(412)의 일부 영역을 덮는 포토레지스트 패턴(414)을 형성한다.
상기 기판(410)은 반도체 기판, 예를 들면 GaAs, Si, 또는 SiC 기판으로 이루어질 수 있다.
상기 시드층(412)은 Ti/Au 층으로 이루어질 수 있다. 상기 시드층(412)을 형성하기 위하여 스퍼터링 공정을 이용할 수 있다.
그 후, 상기 포토레지스트 패턴(414)을 통해 노출되는 시드층(412)을 이용하는 전기도금 공정에 의해 금속막으로 이루어지는 그라운드 패드(420)를 형성한다.
상기 그라운드 패드(412)는 Cu/Au 층으로 이루어질 수 있다.
도 10a 및 도 10b를 참조하면, 포토레지스트 패턴(414) 및 그 하부에 있던 시드층(412)을 제거하여, 기판(410)을 노출시킨다. 그 후, DC 블록킹 소자를 구성하는 MIM 커패시터의 복수의 유전막(430)을 형성한다.
상기 복수의 유전막(430)은 SU-8 계열의 포토레지스트 조성물로부터 얻어질 수 있다. 상기 복수의 유전막(430)을 형성하기 위하여, 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법들, 예를 들면 도 1 내지 도 6을 참조하여 설명한 포토레지스트 패턴 형성 방법들 중 어느 하나의 방법을 이용할 수 있다.
보다 구체적으로 설명하면, 상기 복수의 유전막(430)을 형성하기 위하여, 상기 그라운드 패드(420)가 형성된 결과물상에, 도 3의 공정 30에 따라 점도를 감소시킴으로써 기포들이 제거된 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성하고, 도 5의 공정 50A 및 공정 50B에 따라 상기 포토레지스트막으로부터 기포를 제거하고, 상온으로 냉각시킨 후, 도 1의 공정 10B에 따라 상온에서 포토레지스트막을 감압 처리하여 상기 포토레지스트막으로부터 기포를 배출시키고, 도 1의 공정 10C 내지 공정 10F에 따른 일련의 공정들을 수행할 수 있다.
상기 복수의 유전막(430)을 형성하기 위한 보다 구체적인 방법은 도 8c를 참조하여 패시베이션 패턴(330) 형성 공정에 대하여 설명한 바와 대체로 유사하므로, 여기서는 상세한 설명은 생략한다.
상기 복수의 유전막(430)은 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법에 따라 그 형성 공정에서 발생될 수 있는 기포들을 제거하는 과정을 거쳐 얻어진 것으로서, 산화 및 습기에 대한 우수한 내성을 가질 수 있다. 또한, 상기 복수의 유전막(430)이 SU-8 계열의 포토레지스트 물질로 이루어지는 경우, 비교적 낮은 유전 상수를 가지는 유전막(430)을 제공할 수 있다. 따라서, DC 블로킹 소자인 MIM 커패시터의 유전막을 구성하기에 적합하다.
도 11a 및 도 11b를 참조하면, 도 8d 및 도 8e를 참조하여 제1 포토레지스트 패턴(340), 시드층(342), 및 제2 포토레지스트 패턴(350) 형성 공정에 대하여 설명한 바와 유사한 방법으로, 상기 복수의 유전막(430)이 형성된 결과물상에 제1 포토레지스트 패턴(440), 시드층(442), 및 제2 포토레지스트 패턴(450)을 차례로 형성한다.
상기 시드층(442)은 Ti, Au, 또는 이들의 조합을 사용하여 스퍼터링 공정에 의해 형성될 수 있다. 예를 들면, 상기 시드층(442)은 약 20 nm 두께의 Ti 막과, 약 80 nm 두께의 Au 막이 적층된 구조를 가질 수 있다.
그 후, 상기 제2 포토레지스트 패턴(450)을 통해 노출되는 시드층(442)을 이용하여 전기도금 공정을 수행하여, 상기 시드층(442) 위에 도전층(460A, 460B)을 형성한다.
일부 실시예들에서, 상기 도전층(460A, 460B)은 약 4.5 μm 두께의 Cu 막과, 약 0.5 μm 두께의 Au 막이 적층된 구조를 가질 수 있다.
도 12a 및 도 12b를 참조하면, 상기 제2 포토레지스트 패턴(450)을 제거하고, 그 결과 노출되는 시드층(442)을 제거한 후, 상기 제1 포토레지스트 패턴(340)을 제거하여, 내부 매칭 회로(M)를 형성하고, DC 블록킹 커패시터(DCC)의 에어-브릿지를 형성한다.
상기 도전층(460A, 460B)는 에어-브릿지 구조를 가지고 유전막(430)에 연결되어 DC 블록킹 커패시터(DCC)의 전극을 구성하는 제1 부분(460A)과, 전송 라인을 구성하는 제2 부분(460B)을 포함할 수 있다.
그 후, 그라운드 패드(420)상의 일부 영역에 AlGaN/GaN HEMT (HT)를 부착한다.
도 9a 내지 도 12b를 참조하여 설명한 본 발명의 기술적 사상에 따른 집적회로 소자의 제조 방법에서, 복수의 유전막(430)을 형성하기 위하여 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법을 이용하여 비교적 낮은 유전 상수를 가지는 포토레지스트막으로 이루어지는 유전막(430)을 형성한다. 따라서, 소자에서 요구되는 충분한 두께를 가지는 유전막을 형성할 수 있다. 또한, 복수의 유전막(430) 형성 재료로 사용되는 포토레지스트 조성물 및/또는 포토레지스트막으로부터 기포들을 충분히 제거한 후 상기 복수의 유전막(430)을 형성할 수 있다. 따라서, 상기 복수의 유전막(430)을 채용하는 DC 블록킹 커패시터(DCC)가 산화 및 습기로 인해 열화되는 것을 방지함으로써 집적회로 소자의 신뢰도를 향상시킬 수 있다.
일반적으로, X-밴드 대역 DC 블록킹 커패시터(DCC)의 요구되는 커패시턴스는 약 1 ∼ 2 pF이며, 파괴 전압은 높을수록 유리하다. 커패시턴스는 유전막의 두께에 반비례하므로, 커패시턴스를 줄이기 위하여 유전막의 두께를 증가시키는 방법을 고려할 수 있다. SU-8 계열의 포토레지스트 재료는 비교적 낮은 유전 상수를 가지므로, 필요한 두께를 가지는 유전막을 형성하는 데 유리하게 사용될 수 있다. 또한, 유전막의 두께가 높을수록 항복 전압 (breakdown voltage)이 높아질 수 있으므로, 소자의 신뢰성을 향상시키는 데 기여할 수 있다.
따라서, DC 블록킹 커패시터(DCC)를 구성하는 복수의 유전막(430)을 SU-8 계열의 포토레지스트 재료로 형성함으로써, 비교적 낮은 유전 상수를 제공할 수 있고 복수의 유전막(430)을 필요한 두께로 형성함으로 항복 전압을 높일 수 있다. 따라서, X-밴드 대역 HEMT 소자의 신뢰성을 향상시키는 데 기여할 수 있다.
또한, SU-8 계열의 포토레지스트 재료는 실리콘 산화막과 같은 통상의 유전막 재료에 비해 성막 공정 단가가 저렴하여, 비교적 큰 두께를 가지는 유전막(430)을 형성하는 경우에도 공정 단가를 높이지 않고 원하는 특성의 유전막(430)을 얻을 수 있다.
도 13a 내지 도 13d는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 내지 도 13d를 참조하여, 본 발명의 기술적 사상에 의한 포토레지스트 패턴 형성 방법에 의해 형성된 포토레지스트 패턴으로 이루어지는 소잉(sawing) 희생층 형성 공정을 포함하는 AlGaN/GaN HEMT 소자 제조 공정을 설명한다. 특히, 본 예에서는 상기 소잉 희생층이 AlGaN/GaN HEMT 소자 제조를 위한 후공정 (back-end processing)에 적용되는 경우를 설명한다.
도 13a를 참조하면, 기판(510)상에 MOCVD (metal organic chemical vapor deposition) 공정에 의해 에피택셜 성장된 복수의 에피층들을 형성하고 게이트(G)를 포함하는 단위 소자들을 형성하는 전공정 (front-end process)을 수행한다. 그 후, 상기 단위 소자들을 덮는 패시베이션막(520)을 형성하고, 소스 패드층(530) 및 드레인 패드층(540)을 형성한다.
상기 기판(510)은 SiC로 이루어질 수 있다.
상기 소스 패드층(530) 및 드레인 패드층(540)은 각각 Ti/Al/Ta/Au 계열의 금속으로 이루어지는 오믹 콘택층(532) 및 Ni/Au 계열의 금속으로 이루어지는 인터커넥션층(534)을 포함할 수 있다.
그 후, 기판(510)상에서 게이트(G), 소스 패드층(530) 및 드레인 패드층(540)을 덮는 소잉 희생층(550)을 형성한다.
상기 소잉 희생층(550)은 SU-8 계열의 포토레지스트 조성물로부터 얻어질 수 있다. 상기 소잉 희생층(550)을 형성하기 위하여, 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법들, 예를 들면 도 1 내지 도 6을 참조하여 설명한 포토레지스트 패턴 형성 방법들 중 어느 하나의 방법을 이용할 수 있다.
보다 구체적으로 설명하면, 상기 소잉 희생층(550)을 형성하기 위하여, 기판(510)상에, 도 3의 공정 30에 따라 점도를 감소시킴으로써 기포들이 제거된 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성하고, 도 5의 공정 50A 및 공정 50B에 따라 상기 포토레지스트막으로부터 기포를 제거하고, 상온으로 냉각시킨 후, 도 1의 공정 10B에 따라 상온에서 포토레지스트막을 감압 처리하여 상기 포토레지스트막으로부터 기포를 배출시킬 수 있다. 그 후, 도 1의 공정 10C에 따라 상기 포토레지스트막을 소프트 베이크 처리하여, 상기 소잉 희생층(550)을 얻을 수 있다.
상기 소잉 희생층(550)은 약 25 μm의 두께를 가지도록 형성될 수 있다.
도 13b를 참조하면, 포토리소그래피 공정을 이용하여 상기 소잉 희생층(550)을 패터닝하여, 기판(510)상에서 서로 이웃하는 2 개의 소스 패드층(530) 사이의 공간을 채우면서 상기 서로 이웃하는 2 개의 소스 패드층(530)을 덮는 소잉 희생 패턴(550P)을 형성한다.
상기 소잉 희생 패턴(550P)을 형성하기 위한 소잉 희생층(550)의 패터닝 공정은 도 1의 공정 10D 내지 공정 10F에서 설명한 방법으로 수행될 수 있다.
도 13c를 참조하면, 기판(510)을 뒤집고 왁스를 이용하여 상기 기판(510)을 사파이어 플레이트(도시 생략) 상에 실장한 후, 기판(510)의 백사이드(510B)로부터 소스 패드층(530)이 오픈될 때까지 기판(510)의 다이싱(dicing) 영역(D1)에서 1차 다이싱 공정을 수행한다.
상기 1차 다이싱 공정이 수행되는 동안, 상기 서로 이웃하는 2 개의 소스 패드층(530) 사이에 있는 소잉 희생 패턴(550P)에 의해, 서로 이웃하는 2 개의 다이(DIE)가 분리되지 않고 서로 부착된 상태를 유지할 수 있다.
그 후, 스퍼터링 공정에 의해 상기 기판(510)의 백사이드(510B)로부터 기판(510) 위에 상기 서로 이웃하는 2 개의 소스 패드층(530)에 연결되는 금속 시드층(562)을 형성하고, 상기 금속 시드층(562)을 이용하는 전기도금 공정에 의해 상기 금속 시드층(562) 위에 금속층(564)을 형성한다. 상기 금속층(564)은 상기 금속 시드층(562)을 통해 상기 서로 이웃하는 2 개의 소스 패드층(530)에 연결될 수 있다.
상기 금속 시드층(562)은 약 200 Å 두께의 Ti 막과, 약 800 Å 두께의 Au 막의 적층 구조로 이루어질 수 있다. 상기 금속층(564)은 약 5 μm의 Au 막으로 이루어질 수 있다. 상기 금속층(564)에 의해 상기 소스 패드층(530) 및 기판(510)의 백사이드(510B)가 접지될 수 있다.
도 13d를 참조하면, 다이싱 영역(D1)에서 소잉 희생 패턴(550P) (도 13c 참조)을 따라 2 차 다이싱 공정을 수행하여, 상기 금속 시드층(562) 및 금속층(564)을 분리하여, 상기 기판(510)을 복수의 다이(DIE)로 분리시킨다.
그 후, 열을 이용하여 도 13c의 공정에서 사용된 사파이어 플레이트(도시 생략)를 분리하여 제거하고, 플라즈마 처리 공정을 이용하여 상기 소잉 희생 패턴(550P)을 제거한다.
통상의 AlGAN/GaN HEMT 제조 공정에서는 소스 그라운딩을 위한 비아홀 형성 공정을 포함한다. 상기 비아홀 형성 공정은 기판의 종류 및 비아홀의 크기에 따라 공정 난이도가 높고 공정 단가가 높다. 반면, 통상의 소스 그라운딩을 위한 와이어 본딩 공정은 비교적 저렴하지만 고주파 동작시 와이어 커플링 현상이 발생되며, 소자의 동작 시 발생되는 열처리가 어려워 그 성능이 현저히 떨어질 수 있다.
그러나, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 도 13c를 참조하여 설명한 1 차 다이싱 공정 및 도 13d를 참조하여 설명한 2 차 다이싱 공정을 포함하는 2 단계 다이싱 공정을 이용하여 기판의 소스 그라운딩을 용이하게 구현할 수 있다.
도 13a 내지 도 13d를 참조하여 설명한 집적회로 소자의 제조 방법에 따르면, 칩의 4 개 측면이 각각 금속층(564)으로 덮여 있는 구조가 얻어짐으로써, 소스 그라운딩 뿐 만 아니라 소자 동작 시 발생되는 열을 효과적으로 방출할 수 있어, 소자의 신뢰성을 향상시킬 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법은 본 명세서에 예시된 소자들에 한정되지 않고 다양한 소자들을 구현하는 데 적절하게 적용될 수 있다. 예를 들면, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법은 다양한 수동 소자, 예를 들면 대역통과 여파기(band pass filter), 전력 분리기 (power divider), 방향성 결합기 (directional coupler), 발룬 (balun) 등 다양한 RF 회로 분야의 구성 요소들에 적용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 120: 포토레지스트막, 120A: 노광 영역, 120B: 비노광 영역, 120P: 포토레지스트 패턴, 130: 진공 오븐, 140: 핫 플레이트, 150: 포토마스크.

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  11. 적어도 하나의 전자 구성품 (electronic component)을 포함하는 기판상에 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성하는 단계와,
    상기 포토레지스트막을 감압 처리하여 상기 포토레지스트막으로부터 기포를 배출시키는 단계와,
    상기 포토레지스트막을 노광 및 현상하여 상기 적어도 하나의 전자 구성품을 덮는 포토레지스트 패턴을 형성하는 단계를 포함하고,
    상기 적어도 하나의 전자 구성품은 복수의 그라운드 금속 패드를 포함하고,
    상기 포토레지스트 패턴은 상기 복수의 그라운드 금속 패드를 보호하기 위하여 상기 복수의 그라운드 금속 패드의 적어도 일부를 덮는 패시베이션 패턴을 구성하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  12. 삭제
  13. 삭제
  14. 제11항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계 후,
    상기 복수의 그라운드 금속 패드 및 상기 포토레지스트 패턴 위에 리플렉터를 형성하는 단계와,
    상기 리플렉터 위에 LED (light-emitting diode) 칩을 실장하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  15. 적어도 하나의 전자 구성품 (electronic component)을 포함하는 기판상에 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성하는 단계와,
    상기 포토레지스트막을 감압 처리하여 상기 포토레지스트막으로부터 기포를 배출시키는 단계와,
    상기 포토레지스트막을 노광 및 현상하여 상기 적어도 하나의 전자 구성품을 덮는 포토레지스트 패턴을 형성하는 단계를 포함하고,
    상기 적어도 하나의 전자 구성품은 그라운드 금속 패드를 포함하고,
    상기 포토레지스트 패턴은 상기 그라운드 금속 패드를 덮는 유전막을 구성하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계 후,
    상기 포토레지스트 패턴 위에 도전층을 형성하여, 상기 그라운드 금속 패드, 상기 포토레지스트 패턴, 및 상기 도전층을 포함하는 커패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 커패시터는 전력 증폭기 (power amplifier)의 입력/출력 매칭 회로를 구성하는 DC 블록킹 커패시터인 것을 특징으로 하는 집적회로 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 도전층을 형성하는 단계 후,
    상기 도전층과 상기 그라운드 금속 패드와의 사이에 에어 스페이스 (air space)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 적어도 하나의 전자 구성품 (electronic component)을 포함하는 기판상에 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성하는 단계와,
    상기 포토레지스트막을 감압 처리하여 상기 포토레지스트막으로부터 기포를 배출시키는 단계와,
    상기 포토레지스트막을 노광 및 현상하여 상기 적어도 하나의 전자 구성품을 덮는 포토레지스트 패턴을 형성하는 단계를 포함하고,
    상기 적어도 하나의 전자 구성품은 HEMT 소자를 구성하는 복수의 게이트, 복수의 소스 패드층, 및 복수의 드레인 패드층을 포함하고,
    상기 포토레지스트 패턴은 상기 복수의 소스 패드층 중 서로 이웃하는 2 개의 소스 패드층 사이의 공간을 채우면서 상기 서로 이웃하는 2 개의 소스 패드층을 덮도록 형성되고,
    상기 포토레지스트 패턴을 형성하는 단계 후,
    상기 포토레지스트 패턴을 소잉 희생 패턴으로 이용하여, 상기 기판의 백사이드로부터 상기 서로 이웃하는 2 개의 소스 패드층이 오픈될 때까지 상기 기판을 다이싱(dicing)하는 단계와,
    상기 기판의 백사이드로부터 상기 기판 위에 상기 2 개의 소스 패드층에 연결되는 금속층을 형성하는 단계와,
    상기 포토레지스트 패턴을 따라 상기 금속층을 다이싱하여 상기 기판을 복수의 다이(die)로 분리하는 단계와,
    상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 적어도 하나의 전자 구성품 (electronic component)을 포함하는 기판상에 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성하는 단계와,
    상기 포토레지스트막을 감압 처리하여 상기 포토레지스트막으로부터 기포를 배출시키는 단계와,
    상기 포토레지스트막을 노광 및 현상하여 상기 적어도 하나의 전자 구성품을 덮는 포토레지스트 패턴을 형성하는 단계를 포함하고,
    상기 적어도 하나의 전자 구성품은 대역통과 여파기(band pass filter), 전력 분리기 (power divider), 방향성 결합기 (directional coupler), 또는 발룬 (balun)의 일부를 구성하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
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