CN114450774A - 具有包括抗反射涂层的电介质层的集成电路 - Google Patents

具有包括抗反射涂层的电介质层的集成电路 Download PDF

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Abstract

在一些示例中，一种集成电路包括：衬底；位于衬底上方的第一金属层(104)和第二金属层(123)；位于第一金属层上的第一复合电介质层(15)，其中第一复合电介质层包括第一抗反射涂层(108)；位于第二金属层上的第二复合电介质层(35)，其中第二复合电介质层包括第二抗反射涂层(132)；以及设置在第一复合电介质层之上的电容器金属层(114)。

Description

具有包括抗反射涂层的电介质层的集成电路
背景技术
在许多应用中，例如运用48V电气系统的未来车辆，应设计带有电容器的模拟电路以实现相对较高的击穿电压，但仍具有相对较高的电容密度。
发明内容
在一些示例中，一种集成电路包括：衬底；位于衬底上方的第一金属层和第二金属层；位于第一金属层上的第一复合电介质层，其中第一复合电介质层包括第一抗反射涂层；位于第二金属层上的第二复合电介质层，其中第二复合电介质层包括第二抗反射涂层；以及设置在第一复合电介质层之上的电容器金属层。
在一些示例中，一种形成集成电路的方法包括在半导体衬底之上的第一水平层级中形成第一金属互连层和第二金属互连层。该方法还包括形成包括第一金属互连层的电容器，包括：在第一金属互连层上形成第一复合电介质层；在复合电介质层上形成电容器电介质层；以及在电容器电介质层之上形成电容器金属层。该方法还包括在衬底之上形成层间电介质(ILD)层，使得ILD接触第一金属互连层和第二金属互连层的侧壁，并接触第一复合电介质层的顶部和侧壁。
附图说明
对于各种示例的详细描述，现在将参考附图，其中：
图1(a)是根据各种示例在半导体衬底上制造的说明性集成电路的横截面图。
图1(b)描绘了根据各种示例的在图1(a)中所示的集成电路的一部分。
图2示出了根据各种示例的制造电容器的方法。
图3(a)至图3(n)示出了根据各种示例的方法。
具体实施方式
集成电路(IC)通常使用微加工处理技术在高质量(例如电子级)硅(或其他半导体材料，例如砷化镓)的单个半导体晶圆上大批量制造。IC包括微电子元件(例如晶体管)，并且这些微电子元件使用金属互连层相互耦合。这些金属互连层(在本文中有时称为金属层)提供了微电子元件之间的信号通路。在一些情况下，金属层存在于相对于彼此竖直隔开的不同水平层级。水平层级存在于半导体晶圆上方并通过通孔结构连接，这些通孔结构是填充有合适金属的垂直沟槽。
在一些情况下，集成电路包括可以制造在金属互连层之一上的电容器。这些电容器应满足10年比率稳定性小于0.00075％；电压系数小于10ppm/V；温度漂移匹配小于0.05％/℃；电介质吸收小于0.00075％；以及电容大于0.5fF/μm2的可靠性要求。对于某些应用(例如汽车应用)，希望最小化电路面积并提供高工作电压(例如45V)。为了在这种情况下实现电容要求，可以采用包括多个电介质的复合电介质层。在一种情况下，复合电介质层包括氧化硅层、氮化硅层和氧化硅层。然而，这种复合电介质层不能满足达130nm技术节点的电容要求。在这个技术节点，复合电介质层使用厚氮化硅来增加电容密度，很难使用厚电介质膜作为抗反射涂层，抗反射涂层在光刻期间一般用于反射控制和光吸收。因此，需要抗反射涂层来图案化下面金属互连层，特别是达130nm或更低的技术节点，在该技术节点观察临界尺寸均匀性和电容击穿电压之间的权衡。
因此，本说明书中描述的方法和设备采用包括多层的复合电介质层，其中多层中的一层通过用作抗反射层/涂层来改进临界尺寸均匀性并且还用作电容器电介质。在本文描述的示例中，抗反射涂层形成在下面金属互连层之上。在一些示例中，抗反射涂层形成在一个或多个电介质层上，其中电介质层形成在下面金属互连层上。选择抗反射涂层和电介质层的组合，使得电容器具有满足可靠性要求的击穿电压。在一些示例中，复合电介质层包括电介质层(例如氧化物层)，电介质层沉积在抗反射涂层之上并且在形成电容器时用作蚀刻停止部。在一些示例中，包括例如氮化钛的电容器金属层形成在复合电介质层之上并用作另一个电容器极板，其中金属互连层用作另一个电容器极板。
图1(a)是制造在半导体衬底51上的说明性集成电路(IC)1的横截面图。为了便于说明，半导体衬底51被示为块。从制造的IC的角度来看，半导体衬底51可以进一步包括多个隔离特征(图1(a)中未明确示出)，例如浅沟槽隔离(STI)特征或硅的局部氧化(LOCOS)特征。隔离特征定义并隔离各种微电子元件(图1(a)中未明确示出)。可以在半导体衬底51中和/或其上形成的各种微电子元件的示例包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体晶体管(CMOS)、双极结晶体管(BJT)、高压晶体管、高频晶体管、p沟道场效应晶体管和/或n沟道场效应晶体管(PFET/NFET)等)、电阻器、二极管和其他合适的元件。一个这样的微电子元件在图1(a)中用附图标记50标记。执行各种工艺以形成各种微电子元件，包括沉积、蚀刻、注入、光刻、退火和其他合适的工艺。在沉积金属互连层之前，在半导体衬底51中制造的微电子元件覆盖有预金属电介质层59。使用金属互连层10、20、30、40、22、23和24中的一个或多个金属互连层来互连微电子元件。层间电介质(ILD)25将金属互连层10、20、30、40、22、23和24彼此电隔离。虽然显示为单个材料层，但ILD25可以实施为适合支持用于生产IC 1的特定制造方案的多个电介质材料层。金属互连层10、20、30、40、22、23和24在本文中有时可称为金属层10、20、30、40、22、23和24。
在一些示例中，金属层10、20、30、40、22、23和24具有设置在它们的顶侧上的相应的层11、13、15、17、33、35和37。在一些示例中，金属层10、20、30、40、22、23和24设置在相应的层12、14、16、18、34、36和38上。在一些示例中，层12、14、16、18、34、36和38包括氮化钛或钛/氮化钛双层，这可以防止将在后续步骤中沉积的金属互连层的氧化。在各种示例中，层11、12、13、14、15、16、17、18、33、34、35、36、37和38可以各自包括金属阻挡层，例如TiN/Ti。在一些示例中，层11、12、13、14、15、16、17、18、33、34、35、36、37和38还可以包括可用作抗反射涂层(ARC)的一个或多个电介质层，例如一层薄薄的SiON。ARC(如果使用的话)可能适用于金属层级上，金属层级的图案化受益于在光刻胶曝光期间的抑制光反射。在金属特征之间有足够间距的层级上，可能不需要ARC。在其他示例中，层11、13、15和17中的至少一个包括一个或多个电介质子层，电介质子层用作在相应的下面和上面金属互连层之间的电容器元件。这种电容器的示例在前面的图1(b)中进行了描述。以下描述假定层15实施电容器，但没有暗示限制。
金属层24和40位于相同的水平层级上，并且该水平层级在本文中被称为MET 1层级。在金属层24、40是单独的单元之前，在预金属电介质层59上沉积连续的底部阻挡金属层(例如TiN/Ti(未示出))，在阻挡金属层上形成连续金属层(例如Al/0.5％Cu)，以及在连续金属层上形成连续的顶部阻挡金属层(例如，TiN/Ti)。如果需要，在顶部阻挡金属层上形成ARC。该连续堆叠被图案化以形成金属层24和40以及层17、18、37和38。在MET 1层级上存在的一些金属层通过对应的通孔结构耦合到(例如导电地连接到)制造在半导体衬底51中的微电子元件。例如，通孔结构6将元件50连接到金属层40。
金属层23和30(以及对应的层15、16、35和36)设置在水平层级上—金属层的第二层级(或“MET 2层级”)—即高于MET 1层级的层级。这些导电结构可以以与针对MET 1层级所描述的方式类似的方式形成。如以下进一步描述的，在本示例中，层15包括在通孔4和金属层30之间实施电容器C的附加电介质层。在MET 2层级上存在的一些金属层耦合到(例如导电地连接到)微电子元件(例如形成在半导体衬底51中和/或其上的元件50)。该耦合可以通过一个或多个通孔结构和金属层的组合形成的连接。例如，金属层30通过耦合到金属层40的通孔结构5耦合到元件50，金属层40进一步通过通孔结构6耦合到元件50。
另一金属层级由设置在ILD 25中并存在于相同水平层级上的金属层22和20来实施。该水平层级可称为金属层的第三层级(或“MET 3层级”)。这些导电结构也可以以与针对MET 1层级所描述的方式类似的方式形成。MET 3层级上存在的一些金属层耦合到(例如，导电地连接到)微电子元件(例如形成在半导体衬底51中和/或其上的元件50)。该耦合可以通过一个或多个通孔结构和金属层的组合形成的连接。在本示例中，MET 3层20的耦合包括通过电容器C的电容耦合。
金属层10设置在ILD 25中并且存在于作为金属层的第四层级(或“MET4层级”)的水平层级上。本示例仅示出了单个金属层。在MET 4层级处的金属层10与其他金属层的间距可能足以使不需要ARC来对该层级进行图案化。金属层10通过通孔结构3耦合到(例如，导电地连接到)金属层20。由于在通向元件50的路径中存在电容器C，金属层10与元件50的耦合主要是电容性的。金属层10可以通过通孔结构2耦合到顶部金属层(未示出)。顶部金属层可以进一步耦合到其他导电路径以连接到电源(未示出)并用作微电子元件(这里表示为元件50)的电压源。图1(a)中描绘的示例示出了金属层的四个层级，例如，MET 1、2、3和4层级。然而，在其他示例中，层级的数量可能会变化。金属层22、23和24被单独示出。然而，在各种示例中，金属层22、23、24可以通过未在图1(a)中明确示出的结构导电地连接到相同或不同互连层级中的一个或多个金属特征来实现特定的电路。
现在参考图1(b)，其描绘了图1(a)中标记的区域100。区域100详细示出了电容器C(图1(a))。金属层20、22、23和30的部分分别示出为金属层120、122、123和104。在一个示例中，电容器C包括金属层104和114。电容器C还包括层15，层15在本示例中包括电介质层106、108和110，它们形成可称为复合电介质层15的复合电介质层。区域100进一步将图1(a)的ILD 25的一部分描绘为图1(b)中的ILD 125。如在方法200(图2，下文)中将进一步明显地，层35形成另一个复合电介质层，该复合电介质层可称为复合电介质层35，其中电介质层131、132和133的化学成分为分别类似于电介质层106、108和110的化学成分。复合电介质层15和35还包括抗反射涂层，例如分别包括电介质层108和132。在该视图中，为了清楚起见，省略了可能分别存在于复合电介质层15和35与金属层104和123之间的任何金属阻挡层。如果存在，这种金属阻挡层可以被认为是金属层104或金属层123的部分。
如上所述，图1(a)的复合电介质层15形成具有下面金属层30的电容器C。图1(b)描绘了存在于实现这种电容器的层15中的层。例如，金属层114和104分别形成电容器的顶部极板和底部极板。电容器C包括包含电介质层106、108和110的复合电介质层15，以及电容器电介质层112。复合电介质层15和电容器电介质层112可以统称为复合电介质层。金属层114可以限于仅形成在电容器电介质层112上或其之上，并且在本文中可以被称为电容器金属层114。在各种示例中，电容器金属层114具有与电容器电介质层112相同的“置着区(footprint)”，这意味着电容器金属层114和电容器电介质层112共享共用横向范围或周界。
在一个示例中，电容器金属层114包括氮化钛，并且金属层104包括铝和铜的合金，例如0.5％的铜。在其他示例中，电容器金属层114包括钽/氮化钽或钨/氮化钨。在一个示例中，电介质层106、110包括二氧化硅，电容器电介质层112包括氮化硅，并且电介质层108包括氧氮化硅，其中氧氮化硅既用作电容器的绝缘层又用作抗反射涂层以用于在形成金属层104和123的金属层级(例如，MET 2)上对互连部进行图案化。例如，每个电介质层106、108、110和112的电介质常数εrε0约等于√n，其中ε0是自由空间的电介质常数，εr是该层的相对电介质常数，n是该层的折射率。因此，电介质层106和110可以具有相对电介质常数εr1，电介质层108可以具有电介质常数εr2，并且电容器电介质层112可以具有电介质常数εr3。电容器C的电容通常是εr1、εr2和εr3以及电介质层106、108、110和112的厚度的函数。尽管这些层中的每一层的电介质常数可能随着形成工艺条件和精确的化学计量而变化，但PECVD二氧化硅的相对电介质常数可能为约4，PECVD氧氮化硅的相对电介质常数可能为约6-8，而PECVD氮化硅的相对电介质常数可能约为7。
区域100还包括设置在ILD 125内的金属层120、122。金属层120、122分别形成在层14、34上。金属层120通过通孔结构4导电地连接到电容金属层114。在一个示例中，金属层120、122包括铝和铜的合金。如下文进一步详细描述的，所得电容器包括作为电介质的抗反射涂层(例如，电介质层108)并有助于图案化下面金属互连层以形成金属层123和104。如下文进一步描述，电介质层133、110由单层形成；电介质层132、108由另一单层形成；电介质层131、106由又一个单层形成。实际上，电介质层131和133具有与电介质层106和110相同的化学成分，并且电介质层132具有与电介质层108相同的化学成分。用作电介质层108和132前体的抗反射涂层可以进一步促进制造其他结构，例如可以将金属层123、104与其他金属层和电路部件连接的通孔结构(图1(b)中未明确示出)。
可选择电介质层110的化学成分，使得其在制造期间用作蚀刻停止部。因此，在电介质层110包括二氧化硅的示例中，电介质层110用作蚀刻停止部以保护电介质层108免受图案化氮化硅电容器电介质层112的蚀刻工艺。在一些示例中，包括氧化硅的电介质层110的厚度在13nm至17nm范围内。
在一些示例中，可以选择电介质层106、108和110的厚度以及电介质层108的折射率以实现高光刻图案化保真度。用作抗反射涂层的电介质层108有助于在制造各种电路部件时实现临界尺寸(CD)，例如实现约0.4fF/μm2的相对高电容密度。为了实现高临界尺寸性能，包含氮氧化硅的电介质层108的厚度在25nm至40nm的范围内。在这样的示例中，电介质层108的折射率可以在约1.7和约2.1之间的范围内。由于电介质层106和108一起被优化，包括二氧化硅的电介质层106的厚度约2.5nm至10nm。在一些示例中，电介质层110还包括二氧化硅并且具有约10nm至20nm的厚度。
可选择电容器电介质层112的厚度以提供所得电容器的足够击穿电压。未来的车辆可能会采用48V电气系统，因此预计电容器具有相对较高的击穿电压。在一些示例中，电容器电介质层112包括氮化硅并且具有在80nm至120nm范围内的厚度。在这样的示例中，氮化硅电容器电介质层112的折射率可以在约2.3和约2.9之间的范围内。在一些示例中，电容器金属层114包括氮化钛并且具有在100nm至180nm范围内的厚度。
现在参考图2，示出了说明性方法200。方法200描述了可以执行以形成图1(b)中描述的电容器C的制造步骤。方法200还描述了抗反射涂层的使用，该抗反射涂层既作为电容器电介质又作为抗反射材料。在一个示例中，图案化下面金属互连层形成图案化层，例如图1(b)的金属层123和104。方法200与图3(a)-图3(n)一起进行描述。
方法200开始于步骤202，步骤202包括获得具有沉积在衬底之上的一个或多个金属互连层的衬底。现在参考图3(a)，其描绘了金属互连层302。为了说明的目的，可以认为金属互连层302存在于MET 2层级中，并且在这样的示例中，金属互连层302沉积在层间电介质层上(图3(a)中未明确示出)，类似于ILD 25。为简单起见，图3(a)-图3(n)描绘了在金属互连层302上执行的制造步骤，并且图3(a)-图3(n)没有明确示出可能存在于金属互连层302下方的不同层。可以使用溅射或化学气相沉积(CVD)技术形成(或制造)金属互连层302。在一些示例中，金属互连层302可以包括铝和铜的合金。
现在描述在衬底上形成电容器所涉及的步骤。然后方法200移动到步骤204(图3(b))，步骤204包括形成复合电介质层。第一电介质层304位于金属互连层302上。在一个示例中，第一电介质层304包括二氧化硅。在一些示例中，可以使用等离子体增强化学气相沉积(PECVD)使用约350摄氏度的相对低的沉积温度来沉积该二氧化硅层。PECVD工艺采用PECVD腔室，其中PECVD压力被控制到约8托(约1066Pa)，其中硅烷(SiH4)气体流量约为42sccm，氦气(He)气体流量约为8000sccm，氮氧化物(N2O)气体流量约为1400-1450sccm。高频RF功率设置为约312W。该说明性PECVD工艺提供二氧化硅膜(例如，SiXOY，其中在一个示例中，X大约为1，Y大约为2)。
方法200进一步进行到步骤206(图3(c))，步骤206包括进一步在第一电介质层304上形成抗反射涂层306。在一个示例中，抗反射涂层包括氮氧化硅。在一个示例中，使用PECVD在约350摄氏度的沉积温度下沉积氮氧化硅层。腔室压力被控制为约5.5托(约733Pa)，其中硅烷(SiH4)气体流量为约297sccm，氦气(He)气体流量约为9000sccm，氮氧化物(N2O)气体流量约为650-700sccm。高频RF功率设置在205W左右。
在步骤206之后，方法200进行到步骤208，步骤208包括使用PECVD在抗反射涂层306上形成第二电介质层308(图3(d))。第一电介质层304和第二电介质层308以及抗反射涂层306可以构成复合电介质层。在一个示例中，第二电介质层308可以包括二氧化硅，并且该二氧化硅可以使用设置在350摄氏度的PECVD腔室来沉积。可以将腔室压力控制在8托，其中硅烷(SiH)气体流量约为42sccm，氦气(He)气体流量约8000sccm，氮氧化物(N2O)气体流量约1400-1450sccm。高频RF功率可以设置为约312W。
然后方法200进行到步骤210，步骤210包括在第二电介质层308上形成第三电介质层310(图3(e))。第三电介质层310构成电容器电介质层。在一个示例中，第三电介质层310包括氮化硅。在一些示例中，使用PECVD工艺使用设置在约350摄氏度的PECVD腔室来沉积氮化硅层，其中腔室压力为5托，硅烷(SiH)气体流量约80sccm，氨气(NH3)流量约540sccm，氮气(N2)气体流量约9000sccm。高频RF功率可以设置为约500W。
前面的过程参数值是标称值。在本说明书的范围内的各种示例中，每个过程参数值可以与所陈述的标称值相差±10％，结果可接受。可能更优选选择在标称值的±5％的范围内的过程参数值。可能更优选选择与标称值基本相等的过程参数值(例如±1％内)。
方法200然后进行到步骤212(图3(f))，步骤212包括使用溅射或CVD技术在第三电介质层310上形成电容器金属层312，第三电介质层310是复合电介质层的一部分。在一个示例中，电容器金属层312包括氮化钛。方法200进一步进行到步骤214，步骤214包括图案化和蚀刻电容器金属层312和第三电介质层310以形成电容器。步骤214中所述的图案化和蚀刻可以包括首先在电容器金属层312上沉积光刻胶314(图3(g))。光刻胶314在光刻工艺中被照射，使得光刻胶314的一部分被曝光然后被剥离掉(图3(h))，这进一步暴露了电容器金属层312的一部分。在非限制性示例中，光刻胶314可以由193nm光源照射。相关领域的技术人员将理解，包括层304、306、308、310和312的电介质堆叠可以反射入射光能的一部分。预期反射率是在电介质叠层内每一层的厚度和折射率的函数。适当选择这些层的厚度，以及在可能的情况下选择折射率，可以减少反射光量，从而减少驻波图案或光学干扰，这些驻波图案或光学干扰会降低在光刻胶中形成的图案的保真度。在没有抗反射涂层306的情况下，电介质堆叠可以反射足够的光以引起这种图案化问题。预期添加抗反射涂层306会导致堆叠的反射率小到足以对图案化光刻胶314具有可管理或甚至可忽略的影响。
蚀刻未被光刻胶314覆盖的电容器金属层312的部分，并且蚀刻在第二电介质层308处停止，第二电介质层308用作蚀刻停止部。第三电介质层310和电容器金属层312在被蚀刻之后分别形成层112和114(图3(i))。光刻胶314被示为在图3(j)中被剥离。电容器电介质层112、第二电介质层308、抗反射涂层306和第一电介质层304用作电容器电介质，其中所得电容器的极板包括电容器金属层114和金属互连层302。
在步骤214之后，方法200进行到步骤215，步骤215包括图案化金属互连层302(图3(j))以形成金属层123、104(图3(k))。如上所述，抗反射涂层306的存在能够通过不反射光刻期间使用的光来改进CD、改进电容和图案化金属互连层302。在图案化之前，使用合适的涂层工艺在电容器金属层114和第二电介质层308(图3(j))的表面上沉积(未明确示出)干膜或光刻胶膜，随后是固化、除渣等，随后是光刻技术和/或蚀刻工艺(例如干法蚀刻和/或湿法蚀刻工艺)，以暴露可能被蚀刻的第二电介质层308的表面。蚀刻暴露部分以形成电介质层133、110；电介质层132、108；电介质层131、106；和金属层123、104(图3(k))。电介质层106、108、110和112用作包括金属层104和114的平行极板电容器的电介质。因此，电介质层108(抗反射涂层306的残余物)是电容器电介质的一部分。
方法200然后进行到步骤216，该步骤216包括使用CVD工艺沉积层间电介质125(图3(l))。沉积层间电介质125，使得其与暴露部分接触。例如，层间电介质125与层114、110、133的顶侧和侧壁接触。层间电介质125也与层132、131、123、104、106、108和112的侧壁接触。在一个示例中，层间电介质125包括高密度等离子体生长二氧化硅。在一些示例中，金属层123、104和层114可以连接到其他金属互连层，并且进一步电连接到集成电路中的其他电气部件。这种电连接是使用通孔结构进行的，通孔结构可以通过图案化和蚀刻层间电介质125来形成。实际上，在一些示例中，方法200可以进一步进行到步骤218，步骤218包括图案化和蚀刻层间电介质125以形成一个或多个通孔结构(图3(m))。如图3(m)所示的示例示出了与电容器金属层114接触的通孔结构4，并且在其他示例中，可以形成附加的通孔结构。在形成(一个或多个)通孔结构之后，方法200进行到步骤220，步骤220包括在层间电介质125上形成第二金属互连层320(图3(n))。
在前述描述中并且在权利要求书中，术语“包括”是开放式的，因此意味着“包括但不限于……”。此外，术语“耦合”意味着间接或直接连接。因此，如果第一设备耦合到第二设备，则该连接可以是通过直接连接或通过经由其他设备和连接的间接连接。类似地，耦合在第一部件或位置与第二部件或位置之间的设备可以是通过直接连接或通过经由其他设备和连接的间接连接。“配置为”执行任务或功能的元件或特征在由制造商制造时可以被配置(例如，编程和/或结构性设计)以执行该功能和/或由用户在制造之后可配置(或可重新配置)以执行该功能和/或其他附加或替代功能。配置可以通过设备的固件和/或软件编程，通过硬件部件的构造和/或布局以及设备的互连，或它们的组合。此外，在上述描述中使用的短语“接地”或类似表述包括机箱接地、大地接地、浮动接地、虚拟接地、数字接地、公共接地和/或可适用或适合于本说明书的教导的任何其他形式的接地连接。除非另有说明，否则值之前的“约”、“大约”或“基本上”是指所陈述值的+/-10％。
以上描述是说明本说明书的原理和各种实施例的说明。一旦充分理解了以上描述，许多变化和修改对于本领域技术人员将变得显而易见。随附权利要求书包含所有这些变化和修改。

Claims (23)

1.一种集成电路，其包括：
衬底；
位于所述衬底上方的第一金属层和第二金属层；
位于所述第一金属层上的第一复合电介质层，其中所述第一复合电介质层包括第一抗反射涂层；
位于所述第二金属层上的第二复合电介质层，其中所述第二复合电介质层包括第二抗反射涂层；以及
设置在所述第一复合电介质层之上的电容器金属层。
2.根据权利要求1所述的集成电路，其还包括位于所述第一复合电介质层上的电容器电介质层，所述电容器电介质层与所述电容器金属层共用相同周边。
3.根据权利要求1所述的集成电路，其中所述电容器金属层包括氮化钛。
4.根据权利要求1所述的集成电路，其中所述第一抗反射涂层和所述第二抗反射涂层包括氮氧化硅。
5.根据权利要求1所述的集成电路，其中所述第一抗反射涂层和所述第二抗反射涂层的折射率在1.7至2.1的范围内。
6.根据权利要求1所述的集成电路，其中所述第一抗反射涂层和所述第二抗反射涂层的厚度在30nm至32nm的范围内。
7.根据权利要求1所述的集成电路，其进一步包括在所述第一复合电介质层上的电容器电介质层，其中所述电容器电介质层包括氮化硅层并且所述第一复合电介质层包括抗反射涂层，所述抗反射涂层包括在第一氧化硅层和第二氧化硅层之间的氮氧化硅。
8.根据权利要求7所述的集成电路，其中所述氮化硅层的厚度在80nm至120nm的范围内。
9.根据权利要求7所述的集成电路，其中，
所述第一抗反射涂层的折射率在1.7至2.1的范围内；并且
所述氮化硅层的折射率在2.3至2.9的范围内。
10.根据权利要求1所述的集成电路，其中所述第一复合电介质层包括氧化硅层，所述电容器电介质层包括氮化硅层，并且所述氮化硅层直接位于所述氧化硅层上。
11.一种形成集成电路的方法，其包括：
在半导体衬底之上的第一水平层级中形成第一金属互连层和第二金属互连层；
形成包括所述第一金属互连层的电容器，包括：
在所述第一金属互连层上形成第一复合电介质层；
在所述复合电介质层上形成电容器电介质层；以及
在所述电容器电介质层之上形成电容器金属层；以及
在所述衬底之上形成层间电介质层即ILD层，使得所述ILD接触所述第一金属互连层和所述第二金属互连层的侧壁，并接触所述第一复合电介质层的顶部和侧壁。
12.根据权利要求11所述的方法，还包括在所述第二金属互连层上形成第二复合电介质层，其中所述ILD接触所述第二复合电介质层的顶部和侧壁。
13.根据权利要求11所述的方法，其中所述第一复合电介质层包括在第一电介质层和第二电介质层之间的抗反射涂层。
14.根据权利要求13所述的方法，其中所述第一电介质层和所述第二电介质层包括二氧化硅。
15.根据权利要求14所述的方法，其中所述电容器电介质层包括氮化硅。
16.根据权利要求13所述的方法，其中所述抗反射涂层包括氮氧化硅。
17.根据权利要求11所述的方法，其中：
所述第一复合电介质层包括：
位于所述第一金属互连层上的第一二氧化硅层；
位于所述第一二氧化硅层上的氮氧化硅层；以及
位于所述氮氧化硅层上的第二二氧化硅层；以及
所述电容器电介质层包括形成在所述第二二氧化硅层上的氮化硅层。
18.根据权利要求16所述的方法，其中所述抗反射涂层的厚度在25nm至40nm的范围内。
19.根据权利要求15所述的方法，其中所述电容器电介质层的厚度在80nm至120nm的范围内。
20.根据权利要求11所述的方法，还包括在所述第一互连层之上形成第三互连层并且将所述第三互连层导电地连接到所述电容器金属层。
21.一种集成电路，其包括：
衬底；
位于所述衬底之上在相同水平层级的第一金属层与第二金属层；
位于所述第一金属层上的第一复合电介质层，其中所述第一复合电介质层包括第一抗反射涂层；
设置于所述第一复合电介质层上的电容器金属层；以及
位于所述第二金属层上的第二复合电介质层，其中所述第二复合电介质涂层包括第二抗反射涂层。
22.根据权利要求21所述的集成电路，其中所述第一复合电介质层包括在第一氧化硅层和第二氧化硅层之间的氮氧化硅层。
23.根据权利要求22所述的集成电路，其中所述复合电介质层包括在氧化硅层和所述电容器金属层之间的氮化硅层。
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