KR101568043B1 - 웨이퍼 레벨 패키지 - Google Patents

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크리스토퍼 제임스 카퍼스타
도널드 커닝엄
리차드 조셉 세아
케빈 두로처
조셉 이아노티
윌리엄 호킨스
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제너럴 일렉트릭 캄파니
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Abstract

웨이퍼 레벨 패키지(WLP)(12)(즉, 웨이퍼 레벨 칩 크기 패키지)를 형성하는 시스템 및 방법이 개시된다. WLP(12)는 실리콘 집적 회로(IC) 기판을 포함하는데, 이 실리콘 집적 회로(IC) 기판은 이 실리콘 IC 기판 상단 표면에 형성된 다수의 다이 패드와 실리콘 IC 기판 상에 배치된 다수의 폴리머 적층판(16)을 포함한다. 다수의 폴리머 적층판(16)의 각각은 별도의 사전형성된 적층판 시트로 구성되고 제각기의 다이 패드(22)에 대응하는 다수의 비아를 내부에 구비한다. 다수의 금속 상호접속부(26)가 다수의 폴리머 적층판(16) 각각 상에 형성되어 폴리머 적층판(16)의 상단 표면의 일부분을 커버하고 비아(20)를 지나 아래에 배치된 이웃하는 폴리머 적층판(16) 상의 금속 상호접속부(26)와 접촉하도록 연장된다. 입/출력(I/O) 시스템 상호접속부(34)가 웨이퍼 레벨 패키지(12)의 상단 표면 상에 배치되고 다수의 금속 상호접속부(26)에 부착된다.

Description

웨이퍼 레벨 패키지{SYSTEM AND METHOD OF FORMING A WAFER SCALE PACKAGE}
본 발명의 실시예는 일반적으로 집적 회로 패키지에 관한 것으로, 특히 집적 회로의 웨이퍼 레벨 패키지에 관한 것이다. 웨이퍼 레벨 패키지는 적층판형 재분포 층 및 고밀도 상호접속을 사용하여 제조된다.
집적 회로가 점점 소형화되고 보다 나은 동작 성능을 나타냄에 따라, 집적 회로(IC) 패키징 기술은 그에 대응하여 땜납식 패키징 기법에서 적층판형 볼 그리드 어레이(BGA) 패키징 기법으로 또한 궁극적으로는 칩 스케일 패키징(CSP) 기법으로 발전하였다. IC 칩 패키징 기술의 진보는 보다 나은 성능, 보다 더한 소형화 및 보다 높은 신뢰성을 달성하려는 꾸준한 필요성에 의해 달성된다. 새로운 패키징 기술은 대규모의 제조를 위해 일괄 생산을 가능하게 하여 규모의 경제가 가능하도록 해야 한다.
CSP의 하나의 특정 형태는 웨이퍼 레벨 패키징(WLP)이다. WLP는 BGA 패키징에 이용되는 영역-어레이 패키징 방식을 채택한다. 이 방식은 WLP가 IC 칩과 실질적으로 크기가 동일한 패키징 아웃라인을 가질 수 있도록 하여, WLP가 CSP의 가장 작은 형태를 갖도록 한다. WLP에서는 IC 패키징 공정이 웨이퍼 레벨에서 수행될 수 있고 웨이퍼 레벨 신뢰성을 구현할 수 있으며 IC 번-인 테스트를 용이하게 할 수 있다. 따라서 웨이퍼 레벨 패키징은 대규모 제조를 통해 저비용 생산을 제공할 수 있는 IC 패키징 공정의 잠재적 해결책으로서 전자 산업에서 지대한 관심을 끌고 있다.
현재의 하나의 WLP 제조 방법은 "재배치 층 및 범프(bump)" 제조방법이다. 재배치 층 및 범프 제조방법에서, 웨이퍼 상의 각 디바이스에 다층 적층판 리라우팅(rerouting) 및 상호접속 시스템이 증착된다. 상호접속의 이 부가적인 레벨은 각 칩의 주변 부착 패드를 칩 표면에 걸쳐 고르게 배치되는 언더범프(underbump) 금속 패드의 영역 어레이에 재배치한다. 디바이스를 애플리케이션 회로 보드에 연결하는데 사용되는 납땜 볼 또는 범프가 후속하여 이들 언더범프 금속 패드 상에 배치된다.
재배선(rerouting) 및 상호접속 시스템의 시공은 전형적으로 디바이스 제조 그 자체에 이용되는 표준 포토리소그래피 및 적층판 증착 기법을 사용하여 달성된다. 즉, 스핀온 증착 기법이 전형적으로 사용되어 벤조시클로부텐(BCB) 또는 폴리이미드 물질을 증착하고 재배치 층을 형성한다. 그러나, 스핀온 시공 프로세스를 통한 재배치 층의 증착은 생산되는 결과적인 WLP의 구조 및 기능에 대한 고유의 한계를 가지고 있다. 예를 들어, 실리콘 웨이퍼 상의 스핀온 층의 형성은 실리콘 웨이퍼에 스트레스를 부가하며, 이는 웨이퍼 변형을 야기할 수 있다. 웨이퍼 변형을 최소화하기 위해, 스핀온 층의 수는 1 또는 2개 층으로 제한되어야 하고/하거나 바람직한 두께보다 더 두꺼운 다이가 이용되어야 한다. 또한, 스핀온 유전체를 경화하기 위해서는 고온이 요구되며, 이는 모든 야금술(metallurgies)과 호환되지 않을 수도 있다. 또한, 스핀온 층은 주변 부착 패드의 재배치/리라우팅만을 허용하고 내장형 저항/캐패시터, 차폐 층 또는 다른 마이크로 전자기계 시스템(MEMS)와 같은 부가적인 요소를 WLP에 포함하는 것을 허용하지 않는다.
실리콘 웨이퍼 상에 야기되는 스트레스는 WLP에서 입/출력(I/O) 시스템의 형성을 제한한다. 즉, 스핀온 층에 의해 실리콘 웨이퍼 상에 부가된 스트레스로 인해, I/O 시스템 상호접속을 형성하기 위해서는 보다 크고 보다 강한 범프(즉, 땜납 볼/접속) 및 언더필 에폭시(underfill epoxy)가 필요하다. 이들 큰 땜납 볼 및 언더필 에폭시는 I/O 시스템의 범프 밀도를 제한하고 달성가능한 WLP의 소형화 레벨을 제한한다.
따라서, 웨이퍼 다이의 스트레스 및 변형을 최소화하면서 다수의 재배치 층의 시공을 고려하는 WLP 제조 방법이 요구된다. 땜납 볼/범프 피치 및 높이를 감소시켜 I/O 시스템 상호접속의 보다 큰 밀도 및 WLP의 소형화를 가능하게 하는 제조 방법이 또한 필요하다.
본 발명의 실시예는 다수의 재배치 층이 실리콘 웨이퍼 상에 순차적으로 적층되는 WLP 제조 방법을 제공함으로써 전술한 단점을 극복한다. 순차적으로 적층된 재배치 층은 실리콘 웨이퍼 상의 스트레스를 감소시키고 웨이퍼 내의 각 칩 상의 고밀도 입/출력(I/O) 시스템 상호접속의 형성을 가능하게 한다.
본 발명의 일 측면에 따르면, 웨이퍼 레벨 패키지는 실리콘 집적 회로(IC) 기판을 포함하는데, 이 실리콘 집적 회로(IC) 기판은 이 실리콘 IC 기판 상단 표면에 형성된 다수의 다이 패드와 실리콘 IC 기판 상에 배치된 별도의 사전형성된 적층판 시트를 포함하는 다수의 폴리머 적층판을 포함하며, 다수의 폴리머 적층판 각각은 자신의 내부에 형성된 다수의 비아를 구비하고, 다수의 비아 각각은 제각기의 다이 패드에 대응한다. 웨이퍼 레벨 패키지는 또한 다수의 폴리머 적층판 각각 상에 형성된 다수의 금속 상호접속부를 포함하는데, 다수의 금속 상호접속부 각각은 제각기의 폴리머 적층판의 상단 표면의 일부분을 커버하고 비아를 지나 아래에 배치된 이웃하는 폴리머 적층판 상의 금속 상호접속부와 접촉하도록 연장된다. 웨이퍼 레벨 패키지는 웨이퍼 레벨 패키지의 상단 표면 상에 배치되고 다수의 금속 상호접속부에 부착되는 입/출력(I/O) 시스템 상호접속부를 더 포함한다.
본 발명의 또 다른 측면에 따르면, 웨이퍼 레벨 패키지를 형성하는 방법은 자신의 상부에 집적 회로(IC)와 다수의 다이 패드를 구비하는 실리콘 웨이퍼를 제공하는 단계와, 기초 폴리머 적층판을 실리콘 웨이퍼의 상단에 부착하는 단계와, 각각이 다수의 다이 패드의 제각기의 패드까지 연장하는 다수의 비아를 기초 폴리머 적층판을 지나도록 형성하는 단계를 포함한다. 이 방법은 또한 기초 폴리머 적층판 상에 다수의 금속 상호접속부를 형성하되 다수의 금속 상호접속부 각각은 제각기의 비아를 지나 제각기의 다이에 전기적으로 접속하도록 하는 단계와 적어도 하나의 부가적인 폴리머 적층판을 기초 폴리머 적층판 및 금속 상호접속부 상에 부가하는 단계를 포함한다. 이 방법은 다수의 입/출력(I/O) 접속을 최상단 폴리머 적층판 상의 금속 상호접속부에 부착하는 단계와 실리콘 웨이퍼를 다수의 웨이퍼 레벨 패키지로 개별화하는 단계를 포함하는데, 각각의 웨이퍼 레벨 패키지는 그 상에 다수의 금속 상호접속의 일부 및 다수의 I/O 접속의 일부를 포함한다.
본 발명의 또 다른 측면에 따르면, 웨이퍼 레벨 패키지를 제조하는 방법은 자신의 상부에 형성된 다수의 다이 패드를 구비하는 실리콘 웨이퍼를 제공하는 단계와 실리콘 웨이퍼의 상단 표면 위에 다수의 재배치 층을 순차적으로 적층하는 단계를 포함하는데, 다수의 재배치 층 각각은 그 내부에 다수의 금속 상호접속부를 구비한다. 이 방법은 또한 최상단 재배치 층 상의 금속 상호접속부에 다수의 입/출력(I/O) 상호접속 시스템을 부착하는 단계와 실리콘 웨이퍼를 다수의 웨이퍼 레벨 패키지로 개별화하는 단계를 포함하는데, 각각의 웨이퍼 레벨 패키지는 다수의 금속 상호접속의 서브세트와 다수의 I/O 상호접속 시스템의 서브세트를 포함한다.
이들 및 다른 장점 및 특징은 첨부한 도면과 연계하여 제공되는 본 발명의 바람직한 실시예의 후속하는 상세한 설명으로부터 보다 쉽게 이해될 것이다.
도면은 현재 본 발명을 수행하기 위해 고려되는 실시예를 예시한다.
본 발명에 따르면, 다수의 재배치 층을 실리콘 웨이퍼 상에 순차적으로 적층하여, 이 순차적으로 적층된 재배치 층이 실리콘 웨이퍼 상의 스트레스를 감소시키고 웨이퍼 내의 각 칩 상의 고밀도 입/출력(I/O) 시스템 상호접속의 형성을 가능하게 한다.
본 발명은 웨이퍼 레벨 패키지(WLP) 또는 웨이퍼 레벨 칩 크기 패키지를 형성하는 방법을 제공한다. WLP는 실리콘 웨이퍼에 적층판을 도포하고 후속하여 각 층에 대해 천공(drilling), 금속화, 및 에칭/패터닝을 수행함으로써 형성된다.
도 1을 참조하면, 웨이퍼(10)는 다수의 웨이퍼 레벨 패키지(WLP) 또는 다이(12)(즉, 웨이퍼 스케일 패키지)로 분할되는 것으로 도시되어 있다. 웨이퍼(10)는 일반적으로 단결정 실리콘 잉곳(monosilicon crystal ingot) 또는 다결정 실리콘 잉곳으로부터 슬라이싱되고, 집적 회로 레이아웃이 그의 표면 상에 형성되도록 마련된다. 자신의 상부에 IC가 형성되는 웨이퍼(10)는 다수의 WLP(12)를 포함하고 웨이퍼(10)를 다수의 개별 WLP(12) 또는 다이로 절단하기 위해 확보되는 각각의 WLP(12) 사이의 다이스 영역(dice area)을 포함한다.
도 2에 도시되어 있는 바와 같이, WLP(12)를 제조함에 있어서, 기초 폴리머 적층판(16)은 실리콘 웨이퍼(10)에 도포되며 그 사이에 접착 물질(18)이 도포된다. 기초 폴리머 적층판(16)은 종래 기술에서 사용되는 스핀온 기법에 의해 형성/도포되는 층과 달리, 실리콘 웨이퍼(10) 상에 배치될 수 있는 사전형성된 얇은 시트 또는 적층판의 형태를 갖는다. 기초 폴리머 적층판(16)은 Kapton®, Ultem®, 폴리테트라플루오르에틸렌(PTFE), 또는 다른 폴리머 필름, 예를 들어 액정 폴리머(LCP)로 구성될 수 있다. 이제 도 3을 참조하면, 기초 폴리머 적층판(16)을 실리콘 웨이퍼(10)에 도포하는 경우, 다수의 비아(20)가 이 적층판에 형성된다. 비아(20)는 레이저 제거 또는 레이저 천공 공정을 통해 형성되고 실리콘 웨이퍼(10) 상에 위치한 다이 패드(22)에 대응하는 위치에 형성된다. 따라서, 기초 폴리머 적층판(16)에서 비아(20)를 레이저 천공하게 되면 다이 패드(22)가 노출되게 된다.
비아(20)가 형성되면, 금속 층/물질(24)이 예를 들어 스퍼터링 또는 전기도금 공정을 통해 기초 폴리머 적층판(16)에 도포된다. 증착된 금속 층/물질(24)은 금속 상호접속부(26) 내로 형성된다. 하나의 예시적인 기법에서, 금속 층/물질(24)은 기초 폴리머 적층판(16)으로부터 비아(20) 아래까지 연장되는 금속 상호접속부(26)가 형성되도록 패터닝 및 에칭된다. 따라서, 금속 상호접속부(26)는 다이 패드(22)와의 전기적 접속을 형성한다. 이러한 식으로, 기초 폴리머 적층판(16)은 (예를 들어) 각 WLP(12)의 주변에 정렬될 수 있는 다이 패드(22)의 배열을, WLP의 표면에 걸쳐 배치되는 상호접속부의 영역 어레이 내로 재배치하는 역할을 하는 재배치 층을 형성하며, 이에 대해서는 이하에서 보다 자세히 설명될 것이다.
이제 도 4를 참조하면, 도포된 폴리머 적층판 및 금속 상호접속부(26)를 갖는 실리콘 웨이퍼(10)의 상면도가 도시되어 있다. WLP의 제조 동안, 그리고 폴리머 적층판(16)이 실리콘 웨이퍼(10) 상에 적층되는 경우, 웨이퍼 내에 남아있는 스트레스를 제거/감소시키는 단계가 수행된다. 즉, 폴리머 적층판(16)의 적층에 의해 실리콘 웨이퍼(10)에 인가될 수 있는 잔여 스트레스를 감소 또는 제거하기 위해, 각 WLP(12) 사이의 다이스 영역(14)으로부터 과잉 폴리머 물질이 제거된다. 이 폴리머 물질은 예를 들어 레이저 제거 또는 다이스 절단 공정을 통해 다이스 영역(14) 내에 다수의 트렌치(30)(즉, 스크라이브 스트리트(scribe streets))를 형성함으로써 제거된다. 트렌치(30)는 100 마이크로미터의 범위 내일 수 있다. 트렌치(30)를 형성하게 되면 추가적인 폴리머 재배치 층의 후속 도포시에 실리콘 웨이퍼(10) 내의 휨 또는 왜곡을 방지하는데 도움이 된다.
도 5에 도시되어 있는 바와 같이, 다이스 영역으로부터의 과잉 물질을 제거하게 되면, 하나 이상의 추가 폴리머 적층판(32)이 기초 폴리머 적층판(16) 상에 도포된다. 전술한 단계와 유사하게, 다수의 비아(20)가 예를 들어 레이저 제거 또는 레이저 천공 공정을 통해 추가적인 폴리머 적층판(32) 내에 형성된다. 추가적인 폴리머 적층판(32) 각각 내의 비아(20)는 금속 상호접속부(26)의 추가적인 재배치를 허용하도록 바로 밑에 배치되는 폴리머 적층판(예를 들어, 기초 폴리머 적층판(16))에 부착된 금속 상호접속부(26)에 대응하는 위치에 형성된다. 또한 전술한 바와 같이, 금속 상호접속은 증착(예를 들어, 스퍼터링 또는 전기도금) 공정 및 후속하는 패터닝 및 에칭 공정을 통해 또 다시 추가적인 폴리머 적층판(32) 상에 형성되어, 비아(20)를 지나 연장하여 바로 아래에 위치한 폴리머 적층판(16) 상의 금속 상호접속부(26)와 전기적 접촉을 하도록 금속 상호접속부(26)를 변형시킨다.
도 5를 참조하면, 실리콘 웨이퍼(10) 상에 원하는 수의 추가적인 폴리머 적층판(32)이 도포된 이후, 다수의 입/출력(I/O) 상호접속부(34)가 최상위 폴리머 적층판 상의 금속 상호접속부(26)에 도포되어 I/O 시스템 상호접속부(36)를 형성한다. 일 실시예에서, I/O 상호접속부(34)는 금속 상호접속부(26)에 납땜되는 볼(즉, 땜납 볼)로서 형성된다. 그러나, 다른 형태의 I/O 상호접속부(34), 예를 들어 판금형 범프, 기둥 범프, 금 스터드 범프(gold stud bumps), 금속 충진된 폴리머 범프, 또는 유선 접속/패드가 부착되어, 신뢰성 있는 접속이 WLP(12)와 그것이 부착되는 마더보드(미도시) 사이에 형성될 수 있도록 한다.
다수의 폴리머 적층판(16,32)의 순차적인 도포를 통해 제공되는 금속 상호접속부(26)의 재배치는 증가된 수의 I/O 상호접속부(34)가 WLP(12)의 상단에 형성될 수 있도록 해준다. 즉, 예를 들어, 납땜 접속(34)은 금속 상호접속부(26)의 재배치를 통해 WLP(12) 상에 보다 밀도 높게 패키징될 수 있다. 따라서, WLP(12) 상의 납땜 접속(34)은 종래의 땜납 볼과 비교해 볼 때 감소된 피치 및 높이를 가지면서 형성된다. 예를 들어, 땜납 접속(34)은 180 마이크로미터의 높이 및 80 마이크로미터의 피치를 가지면서 형성될 수 있다. 이러한 크기로 가요성 폴리머 적층판 상에 땜납 접속(34)을 형성하게 되면 WLP(12)와 이것이 장착되는 마더보드(미도시) 사이의 접속 이음 스트레스가 더 낮게 되며, 그에 따라 종래 기술에서 전형적으로 수행되는 마더보드로의 WLP의 남땜 이후 땜납 접속(34), WLP 및 마더보드 간에 적용될 수 있는 하부충진 에폭시 혼합물은 필요 없게 된다.
도 5에 더 도시되어 있는 바와 같이, 실리콘 웨이퍼(10)는 그의 두께를 줄이기 위해 후면 연마(back-grind)될 수 있다. 다수의 폴리머 적층판(16,32)은 수행되는 후면-연마에 대해 충분한 강도를 제공할 수 없는 스핀-온 층에 비해, 이러한 후면 연마 공정에 대해 충분한 지지를 제공한다. 실리콘 웨이퍼(10)의 후면 연마를 통해 WLP(12)의 깊이/두께는 감소될 수 있고, 그에 따라 WLP(12)의 추가적인 소형화를 달성할 수 있다. 실리콘 웨이퍼(10)를 원하는 두께까지 후면 연마하게 되면, 실리콘 웨이퍼(10)는 도 6에 도시되어 있는 바와 같이 웨이퍼가 다수의 개별 웨이퍼(12)로 개별화되도록 절단될 수 있다.
본 발명의 제조 방법에 의해 제공되는 또 다른 개선점에 있어서, 집적될 수 있는 추가적인 소자를 통해 WLP(12)에 보다 나은 기능을 제공할 수 있다. 즉, WLP(12)를 형성하기 위해 실리콘 웨이퍼(10)에 도포되는 다수의 순차적인 적층판(16,32)은 WLP(12)내에서 다이 패드의 재배치뿐만 아니라, 그 내에 다수의 장치의 집적화도 가능하게 할 수 있다. 도 7을 참조하면, 일 실시예에서, 인접하는 폴리머 적층판(16,32) 사이에 캐비티(38)가 형성되어, 그 내부에 에어 브릿지 및/또는 마이크로-전자기계 시스템(MEMS)와 같은 하나 이상의 마이크로 구조체(40)가 배치될 수 있게 된다. 캐비티(38)는 마이크로 구조체(40)에 대한 보호를 제공하고, 따라서 그의 수명을 증가시켜 WLP(12)의 신뢰성을 개선하게 된다.
또 다른 실시예에서, 또한 도 8에 도시되어 있는 바와 같이, 적층판 저항, 캐패시터, 또는 인덕터와 같은 내장된 수동 소자(42)는 WLP(12) 내로 집적될 수 있다. 즉, 내장된 수동 소자(42)는 별도의 금속화 공정 동안 인접(즉, 이웃하는) 폴리머 적층판(16,32) 사이에 적용되어 WLP(12)의 또 다른 기능을 제공할 수 있다. 또 다른 실시예에서, 도 9는 인접하는 폴리머 적층판(16,32) 사이에 금속 차폐 소자(44)가 포함되는 것을 나타낸다. 차폐 소자(44)는 WLP(12)에서 무선 주파수(RF) 또는 전자기 간섭(EMI) 차폐를 제공할 수 있다. 도 7 내지 도 9에 도시된 마이크로 전자 장치의 시공은 실리콘 웨이퍼(10) 상에 적층판(16,32)을 순차적으로 적층함으로써 가능하며, 따라서 이러한 마이크로 전자 장치의 집적이 불가능한, 종래의 실리콘 웨이퍼 상의 층의 스핀온 시공과는 구별된다.
이제 도 10을 참조하면, 완성된 WLP(50)가 도시되어 있다. WLP(50)는 그 내부에 다수으 재배치 층(52)을 포함하는 것으로 도시되어 있다. 세 개의 재배치 층(52)을 포함하는 것으로 도시되어 있지만, 추가적인 층이 도포되어, 예를 들어 WLP(50)는 5 또는 6개의 재배치 층(52)을 그 내붕 포함할 수 있다. 실리콘 웨이퍼(56) 상에 포함된 다이 패드(54)로부터의 접속은 각각의 재배치 층(52)을 통해 형성된 다수의 금속 상호접속부(58)에 의해 리라우팅된다. 금속 상호접속부(58)는 재배치 층(52)내의 비아(60)를 지나 다수의 재배치 층(52) 각각을 전기적으로 접속하도록 형성된다. 다수의 땜납 접속(62)(예를 들어, 땜납 볼)이 최상단 재배치 층(52) 상의 금속 상호접속부(58)에 도포된다. 다수의 땜납 접속(62)은 고밀도 상호접속(HDI) 시스템(64)을 형성하며, 이 시스템은 WLP(50)의 소형화 및 WLP와 마더보드(미도시) 간의 보다 낮은 스트레스 접속을 가능하게 한다.
본 발명은 한정된 수의 실시예와 연계하여 자세히 기술되었지만, 본 발명은 이러한 개시된 실시예에 국한되지 않음을 이해해야 한다. 오히려, 본 발명은 본 명세서에서 기술하지는 않지만 본 발명의 사상 및 범주와 등가인 임의의 수의 변형, 대안, 교체 또는 등가물을 구현하도록 수정될 수 있다. 부가적으로, 본 발명 의 다양한 실시예가 기술되었지만, 본 발명의 측면은 기술된 실시예의 일부만을 포함한 것일 수 있음을 이해해야 한다. 따라서, 본 발명은 전술한 설명에 의해 한정되지 않으며, 첨부한 청구항의 범주에 의해서만 한정된다.
따라서, 본 발명의 일 실시예에 따르면, 웨이퍼 레벨 패키지는 자신의 상단 표면에 다수의 다이 패드가 형성되어 있으며, 실리콘 IC 기판 상에 배치된 별개의 사전형성된 적층판 시트들을 포함하는 다수의 폴리머 적층판을 포함하는 실리콘 집적 회로(IC) 기판을 포함하며, 다수의 폴리머 적층판 각각은 그 내부에 형성된 다수의 비아를 포함하고, 다수의 비아 각각은 제각기의 다이 패드에 대응한다. 웨이퍼 레벨 패키지는 또한 다수의 폴리머 적층판 각각 상에 형성된 다수의 금속 상호접속부를 포함하며, 다수의 금속 상호접속부 각각은 제각기의 폴리머 적층판의 상단 표면의 일부를 커버하고 비아를 거쳐 연장하여 아래에 배치된 이웃하는 폴리머 적층판 상의 금속 상호접속부와 접촉한다. 웨이퍼 레벨 패키지는 웨이퍼 레벨 패키지의 상단 표면에 배치되고 다수의 금속 상호접속부에 부착된 입/출력(I/O) 시스템 상호접속부를 더 포함한다.
본 발명의 또 다른 실시예에 따르면, 웨이퍼 레벨 패키지를 형성하는 방법은 자신의 상부에 집적 회로(IC)와 다수의 다이 패드를 구비하는 실리콘 웨이퍼를 제공하는 단계와, 기초 폴리머 적층판을 실리콘 웨이퍼의 상단에 부착하는 단계와, 각각이 다수의 다이 패드의 제각기의 패드까지 연장하는 다수의 비아를 기초 폴리머 적층판을 지나도록 형성하는 단계를 포함한다. 이 방법은 또한 기초 폴리머 적층판 상에 다수의 금속 상호접속을 형성하되 다수의 금속 상호접속 각각은 제각기의 비아를 지나 제각기의 다이에 전기적으로 접속하도록 하는 단계와 적어도 하나의 부가적인 폴리머 적층판을 기초 폴리머 적층판 및 금속 상호접속 상에 부가하는 단계를 포함한다. 이 방법은 다수의 입/출력(I/O) 접속을 최상단 폴리머 적층판 상의 금속 상호접속에 부착하는 단계와 실리콘 웨이퍼를 다수의 웨이퍼 레벨 패키지로 개별화하는 단계를 포함하는데, 각각의 웨이퍼 레벨 패키지는 그 상에 다수의 금속 상호접속의 일부 및 다수의 I/O 접속의 일부를 포함한다.
본 발명의 또 다른 측면에 따르면, 웨이퍼 레벨 패키지를 제조하는 방법은 자신의 상부에 형성된 다수의 다이 패드를 구비하는 실리콘 웨이퍼를 제공하는 단계와 실리콘 웨이퍼의 상단 표면 위에 다수의 재배치 층을 순차적으로 적층하는 단계를 포함하는데, 다수의 재배치 층 각각은 그 내부에 다수의 금속 상호접속을 구비한다. 이 방법은 또한 최상단 재배치 층 상의 금속 상호접속에 다수의 입/출력(I/O) 상호접속 시스템을 부착하는 단계와 실리콘 웨이퍼를 다수의 웨이퍼 레벨 패키지로 개별화하는 단계를 포함하는데, 각각의 웨이퍼 레벨 패키지는 그 상에 다수의 금속 상호접속의 서브세트와 다수의 I/O 상호접속 시스템의 서브세트를 포함한다.
후속하는 청구범위는 미국의 특허증에 의해 보호되어야 하는 신규하고 바람직한 것이다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지로 구성된 실리콘 웨이퍼의 상면도,
도 2는 본 발명의 일 실시예에 따라 상부에 재배치 층이 적층된 웨이퍼 레벨 패키지의 단면도,
도 3은 본 발명의 일 실시예에 따라 내부에 비아 및 금속 상호접속이 형성되어 있는 웨이퍼 레벨 패키지의 단면도,
도 4는 본 발명의 일 실시예에 따라 자신의 상부에 재배치 층이 도포되어 있고 웨이퍼 레벨 패키지 사이에 형성된 트렌치를 구비하는 실리콘 웨이퍼의 상면도,
도 5는 본 발명의 일 실시예에 따라 자신의 상부에 입/출력 시스템 상호접속이 형성되어 있는 순차적으로 적층된 웨이퍼 레벨 패키지의 단면도,
도 6은 본 발명의 일 실시예에 따라 개별 웨이퍼 레벨 패키지로 개별화된 순차적으로 적층된 실리콘 웨이퍼의 상면도,
도 7은 본 발명의 또 다른 실시예에 따라 내부에 캐비티가 형성되어 있는 순차적으로 적층된 웨이퍼 레벨 패키지의 단면도,
도 8은 본 발명의 또 다른 실시예에 따라 내부에 내장된 수동소자를 갖는 순차적으로 적층된 웨이퍼 레벨 패키지의 단면도,
도 9는 본 발명의 또 다른 실시예에 따라 내부에 금속 차폐가 포함되어 있는 순차적으로 적층된 웨이퍼 레벨 패키지의 단면도,
도 10은 본 발명의 또 다른 실시예에 따라 완성된 순차적으로 적층된 웨이퍼 레벨 패키지의 단면도.

Claims (10)

  1. 웨이퍼 레벨 패키지(12)에 있어서,
    자신의 상단 표면에 다수의 다이 패드(22)가 형성되어 있는 집적 회로(IC) 기판(10)과,
    상기 IC 기판(10) 상에 배치된 다수의 폴리머 적층판(a plurality of polymer laminate)(16)- 상기 다수의 폴리머 적층판(16)의 각각은 자신의 내부에 형성된 다수의 비아(20)를 구비하고, 상기 다수의 비아(20)의 각각은 제각기의 다이 패드(22)에 대응함 -과,
    상기 다수의 폴리머 적층판(16)의 각각 상에 형성된 다수의 금속 상호접속부(26)- 상기 다수의 금속 상호접속부(26)의 각각은 제각기의 폴리머 적층판(16)의 상단 표면의 일부분을 커버하고 상기 비아(20)를 지나 아래에 배치된 이웃하는 폴리머 적층판(16) 상의 상호접속부(26)와 접촉하도록 연장됨 -와,
    상기 웨이퍼 레벨 패키지(12)의 상단 표면 상에 배치되고 상기 다수의 금속 상호접속부(26)에 부착되는 입/출력(I/O) 시스템 상호접속부(34)를 포함하되,
    상기 다수의 폴리머 적층판(16)의 각각은 별도의 사전형성된 적층판 시트를 포함하고,
    상기 다수의 폴리머 적층판은 다이스 영역을 포함하고, 상기 다이스 영역은 상기 IC 기판 내의 잔여 스트레스를 감소시키는 트렌치를 형성하기 위해 폴리머 물질의 적어도 일부분이 제거되는
    웨이퍼 레벨 패키지.
  2. 제 1 항에 있어서,
    상기 다수의 폴리머 적층판(16)의 각각 사이에 증착된 접착 층(18)을 더 포함하는
    웨이퍼 레벨 패키지.
  3. 제 1 항에 있어서,
    상기 I/O 시스템 상호접속부(34)는 다수의 땜납 볼, 다수의 판금형 범프, 다수의 기둥형 범프, 다수의 금 스터드 범프, 다수의 금속 충진된 폴리머 범프, 다수의 와이어본드 및 다수의 와이어본드 패드 중 하나를 포함하는
    웨이퍼 레벨 패키지.
  4. 제 1 항에 있어서,
    이웃하는 폴리머 적층판(16,32) 사이에 캐비티(38)를 더 포함하는
    웨이퍼 레벨 패키지.
  5. 제 4 항에 있어서,
    한 쌍의 이웃하는 폴리머 적층판(16,32) 사이에 형성된 상기 캐비티(38) 내에 배치되는 마이크로 전자기계 시스템(MEMS)(40)을 더 포함하는
    웨이퍼 레벨 패키지.
  6. 제 4 항에 있어서,
    한 쌍의 이웃하는 폴리머 적층판(16,32) 사이에 형성된 상기 캐비티(38) 내에 배치되는 에어 브릿지(air bridge)(40)를 더 포함하는
    웨이퍼 레벨 패키지.
  7. 제 1 항에 있어서,
    한 쌍의 이웃하는 폴리머 적층판(16,32) 사이에 배치된 내장형 저항(42) 및 내장형 캐패시터(42) 중 하나를 더 포함하는
    웨이퍼 레벨 패키지.
  8. 제 1 항에 있어서,
    한 쌍의 이웃하는 폴리머 적층판(16,32) 사이에 형성된 금속 차폐(44)를 더 포함하는
    웨이퍼 레벨 패키지.
  9. 제 1 항에 있어서,
    상기 웨이퍼 레벨 패키지(12)를 둘러싸는 트렌치(30)를 더 포함하는
    웨이퍼 레벨 패키지.
  10. 제 1 항에 있어서,
    상기 집적 회로 기판(10)은 단결정 실리콘 잉곳(monosilicon crystal ingot) 및 다결정 실리콘 잉곳 중 하나로부터 형성되는
    웨이퍼 레벨 패키지.
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