KR101546161B1 - 고효율 FinFET 다이오드 - Google Patents

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슈에시 판
선제이 챙
치아신 후
민챙 리앙
시엔양 우
웬싱 시에
칭팡 황
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Abstract

감소된 활성 면적으로부터 야기된 종래 FinFET 다이오드의 퇴화 문제를 해결하도록 설계된 고효율의 FinFET 다이오드 및 그 제조 방법이 제공된다. FinFET 다이오드는 도핑된 기판과, 실질적으로 평행하고 등간격으로 이격된 장형의 반도체 핀 구조물로 이루어진 서로 이격된 2개의 그룹과, 절연을 위해 상기 2개의 그룹 사이 및 상기 핀 구조물들 사이에 형성된 유전체 층과, 상기 2개 그룹의 핀 구조물들을 직교하여 횡단하는 복수의 실질적으로 등간격으로 이격된 평행한 장형의 게이트 구조물과, 상기 2개 그룹의 핀 구조물 위에 길이방향을 따라 각각 형성된 2개 그룹의 반도체 스트립을 구비한다. 상기 2개 그룹의 반도체 스트립은 반대의 도전형, 즉 p형 및 n형을 갖도록 도핑된다. FinFET 다이오드는 반도체 스트립 위에 형성된 금속 콘택을 또한 구비한다. 일 실시형태에 있어서, 반도체 스트립은 에피택셜 성장 및 인-시튜 도핑에 의해 핀 구조물과 일체로 형성될 수 있다.

Description

고효율 FinFET 다이오드{HIGH EFFICIENCY FINFET DIODE}
관련출원의 상호참조
이 출원은 2012년 12월 12일자 출원한 미국 가특허 출원 제61/747,764호를 우선권 주장하며, 이 미국 출원의 전체 내용은 여기에서의 인용에 의해 본원에 통합된다.
기술분야
본 발명은 반도체 디바이스에 관한 것이고, 보다 구체적으로는 고효율 FinFET 다이오드에 관한 것이다.
반도체 산업은 더 높은 소자 밀도, 더 높은 성능 및 더 낮은 가격을 추구하여 나노미터 기술 공정 노드로 진척되었다. 이러한 진척이 이루어짐에 따라, 제조 및 설계 문제로부터의 난제들이 핀형 전계 효과 트랜지스터(FinFET) 소자와 같은 3차원 설계의 개발을 가져왔다. FinFET 소자의 사용은 반도체 산업에서 대중성을 얻고 있다. FinFET 소자는 종래의 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET) 소자(평면 소자라고도 부름)에 비하여 몇 가지 장점을 제공한다. 그러한 장점들로는 더 좋은 칩 면적 효율성, 개선된 캐리어 이동성, 및 평면 소자의 제조 공정에 호환되는 제조 공정 등이 있다. 따라서, 집적회로(IC) 칩의 일부에 대하여 또는 전체 IC 칩에 대하여 FinFET 소자를 이용하여 IC 칩을 설계하는 것이 바람직할 수 있다.
전형적인 FinFET 소자는 기판으로부터 연장하는 "핀"(fin)이라고 부르는 얇은 핀형 구조물과 함께 제조되고, 게이트가 핀 위에(예를 들면 그 주변을 둘러싸서) 제공된다. 핀 구조물은 반도체 물질, 전형적으로 실리콘으로 제조되고, 트랜지스터로서 사용되는 경우에는 내측에 형성된 전류 채널을 갖는다. FinFET 소자가 트랜지스터로서 사용될 때, 상기 게이트는 채널 내에서의 전류를 제어하기 위해 사용된다.
다이오드는 오늘날의 평면 SOI(silicon-on-insulator) 기술 또는 벌크 CMOS 기술로 구축되는 것과 대략 유사한 방식으로 SOI 기술을 이용하여 FinFET 구조물에 구축될 수 있다. 그러나, 전통적인 평면 반도체 다이오드에 비하여, FinFET 구조물을 이용하여 구성된 다이오드는 핀 구조물에 의해 야기되는 퇴화(degradation) 때문에 효율이 감소된다는 단점이 있다. FinFET 다이오드에 복수의 핀 구조물이 존재하면 주입 전류를 생성하는 활성 면적을 감소시키고, 이 때문에 단위 셀 면적당 발생되는 주입 전류에 의해 규정되는 다이오드의 효율이 감소한다.
그러므로, 종래의 FinFET 다이오드보다 더 높은 효율을 가진 FinFET 다이오드 및 그 제조 방법을 제공할 필요가 있다.
본 발명은 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 실시에 따라서, 각종 특징들은 정확한 축척으로 도시된 것이 아니고 설명 목적으로만 사용된다는 점이 강조된다. 사실, 각종 특징들의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a 및 도 1b는 각각 종래 기술로 설계된 전통적인 평면 다이오드 및 전형적인 FinFET 다이오드의 개략적인 상면도이다.
도 2는 본 발명의 양태에 따른 고효율 FinFET 다이오드를 제조하는 공정의 흐름도이다.
도 3a-3i는 본 발명의 양태에 따른 고효율 FinFET 다이오드를 형성하는 공정을 보인 개략도이다.
도 4는 본 발명의 양태에 따라 제조된 고효율 FinFET 다이오드의 개략적인 상면도이다.
도 5는 본 발명의 양태에 따라 제조된 고효율 FinFET 다이오드의 투시적 횡단면도이다.
도 6a 및 도 6b는 본 발명의 양태에 따라 제조된 FinFET 다이오드의 각종 실시형태의 효율에 대한 컴퓨터 시뮬레이션 결과를 보인 도이다.
이하의 설명은 본 발명의 상이한 특징들을 구현하는 많은 다른 실시형태 또는 예를 제공하는 것으로 이해된다. 컴포넌트 및 구성의 특수한 예들이 본 발명을 단순화하기 위해 이하에서 설명된다. 물론 이 예들은 단순히 예이고 제한하는 의도는 없다. 예를 들면, 이하의 설명에서 제2 특징 위에 제1 특징을 형성하는 것은 제1 및 제2 특징이 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 제1 특징과 제2 특징이 직접 접촉으로 되지 않도록 제1 특징과 제2 특징 사이에 추가의 특징이 형성되는 실시형태를 또한 포함할 수 있다. 또한, 본 발명은 각종 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순화 및 명확화를 위한 것이고, 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 본질적으로 묘사하는 것이 아니다. 더욱이, 각종 특징들은 단순화 및 명확화를 위해 다른 축척으로 임의로 작도될 수 있다.
도 2 내지 도 5에 도시된 본 발명의 각종 양태들은 고효율의 FinFET 다이오드를 제조하는 방법 및 그렇게 제조된 FinFET 다이오드를 수반한다. 본 발명은, FinFET 다이오드가 다른 핀 및 기판과 전기적으로 절연되어 있는 한, 각종의 반도체 기술, 예를 들면, SOI(silicon-on-insulator), 상보형 금속 산화물 반도체(CMOS), BiCMOS, 바이폴라, 및 실리콘 게르마늄(SiGe)에 적용할 수 있는 것으로 이해하여야 한다.
이제 도면을 참조하면, 도 1a 및 도 1b는 각각 제1 평면 다이오드 및 제1 FinFET 다이오드의 개략적인 상면도를 제공한다. 평면 다이오드가 도 1a에서 2개의 다른 주입 영역(10, 20) 사이에 p-n 접합을 형성하도록 p형 및 n형 도펀트(불순물)로 도핑된 2개의 다른 주입 영역(10, 20)을 갖고 있는 것처럼, 도 1b에 도시된 FinFET 다이오드도 역시 핀 구조물(70) 위에 및 게이트 구조물(80)들 사이에 형성된 2개의 반대로 도핑된 영역(50, 60)을 갖는다. 블랙 바(15, 55)는 2개의 영역 사이에 바이어스를 제공하기 위한 도핑 영역에 대한 금속 콘택을 개략적으로 나타낸 것이다. FinFET 다이오드의 경우에, 게이트 구조물은 게이트 구조물이 핀 구조물 내에 형성된 채널에서의 전류를 제어하기 위한 적극적 역할을 수행하는 트랜지스터에서처럼 전기적으로 활성이 아니다.
FinFET 다이오드에 복수의 핀 구조물이 있는 것 때문에, 주입 전류(injection current)를 생성하는 활성 면적이 감소되고, 이로써 단위 셀 면적당 발생되는 주입 전류에 의해 규정되는 다이오드의 효율을 감소시킨다. 예를 들면, 핀 폭이 10 나노미터("nm"), 게이트 스페이싱이 118 nm, 게이트 피치가 204 nm, 및 핀 피치가 48 nm인 도 1b에 도시된 특수 FinFET 구조에 있어서, 효율은 동일한 그려진 면적(drawn area)에 대하여 도 1a의 평면 다이오드에 비하여 약 20%까지 감소하는 것으로 계산될 수 있다.
도 2는 본 발명의 양태에 따른 고효율 FinFET 다이오드를 제조하는 공정(200)을 보인 흐름도이다. 도 3a-3i는 본 발명의 양태에 따른 도 2의 공정을 나타내는 개략도이다.
단계 210에서 기판이 제공된다. 도 3a는 본 발명의 양태에 따라 형성 또는 제공된 기판(302), 하드 마스크 층(306), 및 포토레지스트(304)를 포함한 적층물의 층을 보인 개략적 횡단면도이다.
이 실시형태에 있어서, 기판(302)은 벌크 실리콘과 같은 단일의 반도체 물질을 포함한다. 대안적으로, 기판(302)은 게르마늄 결정과 같은 다른 적당한 기본 반도체 물질; 실리콘 카바이드, 실리콘 게르마늄, 갈륨 비소, 인화 갈륨, 인화 인듐, 비화 인듐, 및/또는 안티몬화 인듐과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 기판(302)은 또한 반도체 층의 상부에 절연체 층을 포함할 수 있다. 절연체 층은 산화 실리콘, 사파이어, 다른 적당한 절연 물질, 및/또는 이들의 조합을 포함한 임의의 적당한 물질을 포함한다. 예시적인 절연체 층은 매립형 산화물 층(BOX)일 수 있다. 절연체는 산소 주입 분리(separation by implantation of oxygen, SIMOX), 산화, 증착, 및/또는 다른 적당한 공정과 같은 임의의 적당한 공정에 의해 형성된다. 대안적으로, 기판(302)은 웨이퍼 접합 및/또는 다른 적당한 방법을 이용하여 제조될 수 있는 SOI 기판을 형성하기 위해 절연체 층의 상부에 다른 반도체 층을 또한 포함할 수 있다. 기판(302)은 임의의 적당한 결정학상 방위(예를 들면, (100), (110), (111) 또는 (001) 결정학상 방위)를 포함할 수 있다.
단계 220에서 하나 이상의 실질적으로 평행하고 장형인 반도체 핀 구조물(310)이 기판(302) 위에 형성된다. 핀 구조물(310)의 형성은 도 3a 및 도 3b에 도시된 것처럼 기판(302) 위에 배치된 포토레지스트 층(304) 및 하드 마스크 층(306)을 이용하여 증착, 포토리소그래피 및/또는 에칭 공정을 포함한 적당한 공정에 의해 달성된다.
포토레지스트(304)는 업계에서 사용되는 임의의 적당한 물질, 예를 들면 폴리 (메틸 메타크릴레이트)(PMMA), 폴리 (메틸 글루탈이미드)(PMGI), 페놀 포름알데히드 수지(DNQ/Novolac), SU-8일 수 있고, 양 또는 음의 포토레지스트일 수 있다. 이 물질들은 모두 액체로서 적용될 수 있고, 일반적으로 두께의 균일성을 보장하도록 스핀코팅된다. 프리베이킹(prebaking) 후에, 포토레지스트 층(304)이 포토마스크의 패턴을 통해 자외선(UV), 깊은 자외선(DUV) 또는 전자빔에 노출된다. 광에 대한 노출은 포토레지스트의 일부가 사진 현상액과 유사한 "현상액"(developer)이라고 부르는 특수 용액에 의해 제거되게 하는 화학적 변화를 야기한다. 가장 보편적인 유형인 양의 포토레지스트인 경우에, 노출된 부분은 현상액에 용해될 수 있다. 노광 후 굽기 처리를 행한 후에, 포토레지스트(304)의 나머지(노출되지 않은) 부분은 에칭에 저항하는 마스크를 형성한다. 도 3a는 노광, 현상 및 노광 후 굽기 처리로부터 발생된 그러한 포토레지스트 마스크(304)를 보인 것이다. 도 3a에 도시된 실시형태에 있어서, 포토레지스트 마스크(304)는 후속 단계에서 생성되는 실질적으로 평행한 등간격으로 이격된 장형의 핀 구조물(310)과 일치하게 패터닝된다. 본 발명의 일 실시형태에 있어서, 기판(302) 위에 형성되는 핀 구조물(310)은 동일한 개수의 복수의 핀 구조물로 이루어진 2개의 그룹으로 나누어지고, 그중 1개 그룹은 그 위에 p형의 주입 영역을 형성하기 위한 것이고 다른 1개 그룹은 그 위에 n형 도핑 영역을 형성하기 위한 것이다. 바람직하게, 상기 핀 구조물의 2개 그룹은 그들의 간격이 각 그룹 내의 핀 구조물들 간의 평균 간격보다 더 크게 되도록 서로로부터 분리될 수 있다. 따라서, 도 3a에 도시된 것처럼, 포토레지스트 마스크(304)는 마스크(304)들 간의 내부 간격보다 더 큰 2개 그룹 간의 갭을 가진, 반대 주입형의 2개의 도핑 영역에 대응하는 2개의 그룹으로 패터닝될 수 있다. 그 다음에, 포토레지스트 마스크(304)는 실리콘 층 내로 핀 구조물(310)을 에칭하기 위해 사용될 수 있다.
하드 마스크 층(306)은 나중 단계에서 절연을 위해 핀 구조물(310)들 간에 유전체 스트립을 형성하기 위하여 필요하고, 임의의 적당한 공정에 의해 기판(302) 위 및 포토레지스트 마스크(304) 아래에 형성될 수 있다. 하드 마스크 층(306)은 질화 실리콘(Si3Ni4), 또는 SiON, SiC, SiOC, 스핀-온 글라스(SOG), 낮은-k 막, 테트라에틸오소실리케이트(TEOS), 플라즈마 강화 CVD 산화물(PE-산화물), 높은 종횡비 처리(high-aspect-ratio-process, HARP) 형성 산화물, 및/또는 다른 적당한 물질과 같은 임의의 적당한 물질로 구성될 수 있다.
도 3a에 도시된 것처럼 포토레지스트 마스크(304) 및 하드 마스크 층(306)을 형성한 후에, 반응성 이온 에칭(RIE) 공정 및/또는 다른 적당한 공정을 이용하여 하드 마스크 층(306) 및 기판(302)을 에칭함으로써 핀 구조물(310)이 기판(302)으로부터 형성된다. 도 3b에 도시된 것처럼, 포토레지스트 마스크(304) 아래에 있는 하드 마스크 층(306) 및 기판(302)의 부분은 도 3b에 도시된 것처럼 에칭되지 않고 남겨진다. 실리콘 기판(302)의 남겨진 부분은 실리콘 핀 구조물(310)을 형성하고, 하드 마스크 층(306)의 남겨진 부분은 핀 구조물(310)들 간에 채워지는 유전체 절연 층을 위한 스페이서가 되며, 에칭되어 제거된 부분은 트렌치(315)를 규정한다.
다른 예로서, 실리콘 핀 구조물(310)은 절연체 층 위에 증착된 실리콘 층(SOI 기판의 실리콘-절연체-실리콘 적층물의 상부 실리콘 층)을 패터닝 및 에칭함으로써 형성될 수 있다. 대안적으로, 핀 구조물(310)은 더블 패터닝 리소그래피(DPL) 공정에 의해 형성될 수 있다. DPL은 패턴을 2개의 인터리브 패턴으로 나눔으로써 기판 위에 패턴을 구성하는 방법이다. DPL은 향상된 피처(feature)(예를 들면 핀) 밀도를 가능하게 한다. 스페이서의 패턴을 제공하도록 피처들에 인접하여 스페이서를 형성하고 피처들을 제거하는 이중 노광(예를 들면, 2개의 마스크 세트를 이용함), 레지스트 동결, 및/또는 다른 적당한 공정을 포함한 각종의 DPL 방법이 사용될 수 있다.
하드 마스크 층(306) 및 기판(302)을 에칭할 때, 습식 에칭, 건식 에칭 또는 플라즈마 에칭과 같은 임의의 공지된 에칭 공정을 사용할 수 있지만, 이방성 에칭이 바람직한 때는 플라즈마 에칭을 사용할 수 있다. 일 실시형태에 있어서, 중합체를 에칭할 때는 처리 가스의 혼합물을 사용할 수 있다. 예를 들면, 산소와 테트라플로오로메탄(CF4)은, 플라즈마 에칭에 사용하기 위해 함께 혼합된 때, 옥시플루오라이드 이온(OF-)을 생성한다. 옥시플루오라이드 이온은 중합체 물질에 대한 강력한 에칭제이다. 이 이온은 중합체 백본에서 탄소-탄소 분자 결합을 절단하고 분자를 신속히 제거할 때 특히 적합하다. 중합체 에칭을 위해 사용될 수 있는 에칭액은, 비제한적인 예를 들자면, 수산화 칼륨(KOH), 에틸렌 디아민 및 피로카테콜(EDP), 또는 수산화 테트라메틸암모늄(TMAH)과 같은 습식 에칭액, 또는 Cl2, CCl4, SiCl2, BCl3, CCl2F2, CF4, CF6 또는 NF3와 같은 플라즈마 에칭액을 포함할 수 있다.
하드 마스크 층(306) 및 실리콘 기판(302)의 부분들을 에칭한 후, 이제 필요없게 된 포토레지스트 마스크(304)를 애싱(ashing)이라고 부르는 처리에 의해 제거한다. 이 공정은 일반적으로 레지스트가 더 이상 하드 마스크 층(306)에 부착되지 못하도록 레지스트를 화학적으로 변화시키는 액체 "레지스트 스트리퍼"를 필요로 한다. 대안적으로, 포토레지스트 마스크(304)는 포토레지스트 마스크(304)를 산화시키는 산소 함유 플라즈마에 의해 제거될 수 있다. 도 3b는 에칭 및 애싱 공정 후의 하드 마스크 층(306)의 잔류 부분을 보인 것이며, 이 잔류 부분은 다음 단계에서 핀 구조물(310)들 사이에 유전체 절연 층을 형성하기 위한 스페이서(306)로서 작용한다.
또한, 도 3b는 기판(302)의 2개의 대향 단부(opposing ends) 근처에 형성되고 각각 동일한 개수의 복수의 핀 구조물(310a, 310b)로 이루어진 2개의 그룹으로 나누어지게끔 생성된 핀 구조물(310)을 보여주고 있으며, 각 그룹은 각 그룹 내의 핀 구조물들 간의 평균 간격보다 더 큰 거리만큼 서로로부터 이격되고, 하나의 그룹은 후속 단계에서 그 위에 p형의 주입 영을 형성하기 위한 것이고 다른 하나의 그룹은 그 위에 n형 도핑 영역을 형성하기 위한 것이다.
다음에, 단계 230에서, 복수의 유전체 스트립(320)이 절연을 위해, 즉 국부적 실리콘 산화(LOCOS) 또는 얕은 트렌치 격리(STI)와 같은 격리 기술을 이용하여 핀 구조물(310)들을 서로로부터 전기적으로 격리하기 위해, 핀 구조물(310)들 사이에 규정된 트렌치 내에 형성된다. 이를 위하여, 유전체 물질이 유전체 층을 형성하기 위해 핀 구조물(310), 하드 마스크 스페이서(306), 및 트렌치(315) 위에 스핀온 코팅 또는 스핀온 유전체(SOD) 처리, CVD, 또는 임의의 다른 적당한 증착 공정에 의해 증착된다. 증착 후에, 증착된 유전체 층의 상부가, 일 실시형태에 있어서, 도 3c에 도시된 것처럼, 하드 마스크 스페이서(306)의 상부 표면의 수준까지 낮추는 화학 기계적 연마/평탄화("CMP") 공정에 의해 제거될 수 있고, 각 그룹(310a, 310b) 내의 핀 구조물(310)들 간에 및 2개 그룹 간의 영역에서 상호교차(interwovenly) 배치된 유전체 스트립(320)의 형성을 완성한다. 스트립(320)용으로 사용되는 유전체 물질은 전형적인 도핑되지 않은 및 도핑된 실리콘 이산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(Si3N4), 고밀도 플라즈마(HDP) 산화물, TEOS 산화물, 하프늄 산화물(HfO2)과 같은 높은-k 유전체 물질, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 티타늄 질화물(TiN), 또는 임의의 다른 적당한 물질 또는 이들의 조합일 수 있다. 일부 실시형태에 있어서, 유전체 스트립(320)은 실리콘 질화물 또는 실리콘 산화물로 채워진 열 산화물 라이너 층과 같은 다층 구조를 가질 수 있다.
복수의 유전체 스트립(320)을 형성한 후에 스페이서(306)들이 에칭 공정에 의해 제거되어, 도 3d에 도시된 것처럼 유전체 스트립(320) 사이 및 핀 구조물(310) 위에서 트렌치(325)를 규정한다. 습식 에칭 또는 건식 에칭과 같은 임의의 공지된 에칭 공정이 사용될 수 있다. 이방성 에칭이 바람직한 때는 플라즈마 에칭이 사용될 수 있다. 에칭액은 Cl2, CCl4, SiCl2, BCl3, CCl2F2, CF4, CF6 또는 NF3와 같은 업계에서 공지된 임의의 에칭액일 수 있다.
다음에, 단계 240에서, 도 3e에 도시된 것처럼, 적당한 주입 공정에 의해 기판(302)이 도핑된다. 여기에서, 기판(302)은 p형 웰을 형성하기 위해 붕소 또는 BF2와 같은 p형(P+) 도펀트 또는 불순물, 또는 n형 웰을 형성하기 위해 인 또는 비소 및/또는 이들의 조합과 같은 n형(N+) 도펀트 또는 불순물을 포함한, 업계에서 공지된 임의의 도펀트에 의해 도핑될 수 있다. 도펀트의 유형에 따라서, 웰은 2개의 반대되는 도전형, 즉 전자 또는 정공에 의한 전기 전도성을 가지며, 완성된 FinFET 다이오드는 P형 또는 N형으로 될 수 있다. 주입 공정 중에, 도펀트의 농도 및 침투 깊이는 비록 도펀트가 핀 구조물(310)을 통하여 기판(302) 내로 주입되더라도 기판(302)만이 1차적으로 도핑되도록 제어될 수 있다.
기판(302)의 주입이 완료된 후에, 유전체 스트립(320)이 적당한 에칭 공정에 의해 부분적으로 제거되어, 도 3f에 도시된 것처럼 핀 구조물(310)들 사이에 핀 리세스(335)를 규정할 수 있다. 습식 에칭 또는 건식 에칭과 같은 임의의 공지된 에칭 공정이 사용될 수 있다. 이방성 에칭이 바람직한 때는 플라즈마 에칭이 사용될 수 있다. 에칭액은 Cl2, CCl4, SiCl2, BCl3, CCl2F2, CF4, CF6 또는 NF3와 같은 업계에서 공지된 임의의 에칭액일 수 있다.
다음에, 단계 250에서, 도 3g에 도시된 것처럼, 하나 이상의 장형의 게이트 구조물(330)이 핀 구조물(310) 위에 형성된다. 게이트 구조물(330)은 실질적으로 등간격으로 이격되고 서로에 평행하며, 핀 구조물(310)에 직교하여 연장된다. FinFET 다이오드에 대한 본 발명에서, 게이트 구조물(330)은 FinFET 트랜지스터와 대조적으로 비활성이지만, 핀 구조물의 2개의 그룹(310a, 310b) 위에 후속적으로 형성되는 장형의 도핑된 반도체 스트립(340)을 2개의 섹션으로 나누어서 구조물의 안정성을 향상시키기 위해 사용된다. 게이트 구조물(330)용으로 사용되는 물질은 전형적인 폴리실리콘, 또는 Ni, Ti, Ta, Hf 및 이들의 조합과 같은 임의의 다른 일반적으로 사용되는 금속, NiSi, MoSi, HfSi 및 이들의 조합과 같은 금속 실리사이드, 및 TiN, TaN, HfN, HfAlN, MoN, NiAlN 및 이들의 조합과 같은 금속 질화물일 수 있다.
게이트 구조물(330)은 증착, 포토리소그래피 패터닝, 및 에칭 공정을 포함한, 업계에서 공지된 임의의 적당한 공정에 의해 형성될 수 있다. 게이트 전극 층을 형성하기 위한 적당한 게이트 물질의 증착은 화학 증착(CVD), 물리 증착(PVD), 원자 층 증착(ALD), 분자 빔 에피택시(MBE), 고농도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 도금, 다른 적당한 방법, 및/또는 이들의 조합을 포함할 수 있다. 포토리소그래피 패터닝 공정은 포토레지스트 코팅(예를 들면, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 헹구기, 건조하기(예를 들면, 하드 베이킹), 다른 적당한 공정, 및/또는 이들의 조합을 포함할 수 있다. 대안적으로, 포토리소그래피 노출 공정은 마스크없는 포토리소그래피, 전자빔 기록 및 이온빔 기록과 같은 다른 적당한 방법에 의해 구현되거나 교체될 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법(예를 들면, 반응성 이온 에칭)을 포함할 수 있다. 증착에 의한 게이트 층의 형성 후에, 게이트 층의 상부에 있는 게이트 층의 임의의 잔여물이 CMP 공정에 의해 제거될 수 있다.
일 실시형태에 있어서, 게이트 유전체 층은 적당한 공정에 의해 게이트 구조물(330)과 핀 구조물(310) 사이에 또한 형성될 수 있다. 유전체 물질은 산화물, 질화물, 산질화물, Ta2O5, Al2O3, HfO, SiTiO3, HfSiO, HfSiON과 같은 높은-k 유전체, 또는 이들의 조합과 같은 일반적으로 사용되는 물질을 포함할 수 있다. 다른 실시형태에 있어서, 게이트 스페이서(도시 생략됨)가 게이트 유전체 층 및 게이트 구조물의 측벽에 또한 형성될 수 있다.
마지막으로, 단계 260에서, 복수의 도핑된 반도체 스트립(340)이 도 3h 및 도 3i에 도시된 것처럼 핀 구조물(310) 위에 소스 및 드레인(S/D) 영역으로서 형성된다. 도핑된 반도체 스트립(340)은 핀 구조물의 2개의 그룹(310a, 310b) 위에 각각 형성된 2개의 그룹, 즉 p형으로 도핑된 스트립들(340a)과 n형으로 도핑된 스트립들(340b)을 포함한다. 이들은 각각 핀 구조물(310)과 유사한 장형의 구성을 갖고, 핀 구조물(310) 위에서 평행하게 길이방향으로 연장하며, 이전에 형성된 게이트 구조물(330)에 의해 접경된다.
일 실시형태에 있어서, 스트립(340)은 선택적 에피택셜 성장 처리에 의해 형성될 수 있다. 에피택시 공정은 기상 에피택시(VPE) 및/또는 초고 진공 CVD(UHV-CVD)를 포함한 화학 증착(CVD), 물리 증착(PVD), 분자 빔 에피택시(MBE), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 무전해 증착, 도금, 또는 업계에 공지된 임의의 적당한 공정, 및/또는 이들의 조합을 포함할 수 있다. 이러한 에피택시 공정은 기상 및/또는 액상 전구체를 사용할 수 있다. 스트립(340)을 구성하는 반도체 물질은, 일 실시형태에 있어서, 도 3a-3i에 도시된 공정의 특수한 실시형태에서 기판(302)과 동일한 물질인 핀 구조물(310)과 동일한 물질일 수 있다. 다른 실시형태에 있어서, 스트립(340)의 반도체 물질은 기판(302)의 물질과 다른 것일 수 있다. 예를 들어서, 만일 결과적인 FinFET 다이오드가 p형이면, 스트립(340)의 물질은 실리콘 게르마늄(SiGe)을 포함할 수 있고, 만일 결과적인 FinFET 다이오드가 n형이면, 스트립(340)의 물질은 실리콘 탄소(SiC)를 포함할 수 있다.
에피택셜 성장에 의한 스트립의 형성 후에, 스트립의 2개의 그룹(340a, 340b)은 업계에 공지된 임의의 적당한 주입 공정에 의해 인-시튜 도핑(in-situ doping)될 수 있다. 이들은 붕소 또는 BF2와 같은 p형 불순물에 의해, 및 인 또는 비소와 같은 n형 불순물에 의해 각각 도핑되어 도핑된 p형 영역 및 n형 영역을 형성한다. 업계에 공지되어 있는 것처럼, 주입되지 않는 영역들을 덮기 위해 포토레지스트와 같은 마스크가 형성될 수 있다. 불순물 농도는 약 1013/cm3 내지 1019/cm3일 수 있고, 또는 농후하게 도핑된 영역을 생성하기 위해 1020/cm3보다 높게 할 수도 있다. 주입 공정 후에, S/D 영역을 활성화하기 위해 하나 이상의 어닐링 공정이 수행될 수 있다. 어닐링 공정은 급속 열 어닐링(RTA) 및/또는 레이저 어닐링 공정을 포함한다. 주입 후의 결과적인 구조에 있어서, 도핑된 웰의 유형에 따라서, 2개의 스트립 그룹(340a, 340b)을 각각 포함하는 P+ 영역 또는 N+ 영역과 그 아래의 핀 구조물 사이에 P-N 접합이 형성된다. 예를 들어서, 만일 웰이 p형 불순물로 도핑되면(P-웰), P-N 접합이 N+ 도핑된 반도체 스트립의 그룹과 그 아래의 핀 구조물 사이에 형성된다.
단계 260에서 도핑 스트립(340)을 형성한 후에, 유전체 물질이 도핑 스트립의 2개의 그룹(340a, 340b)을 서로로부터 및 각 스트립을 서로로부터 전기적으로 격리하기 위해 스핀온 코팅 또는 스핀온 유전체(SOD) 처리, CVD, 또는 임의의 다른 적당한 증착 공정에 의해 도핑 스트립(340) 위에 추가로 증착될 수 있다. 유전체 물질은 전형적인 실리콘 이산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(Si3N4), 고밀도 플라즈마(HDP) 산화물, TEOS 산화물, 하프늄 산화물(HfO2)과 같은 높은-k 유전체 물질, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 티타늄 질화물(TiN), 또는 임의의 다른 적당한 물질 또는 이들의 조합일 수 있다.
도 3a-3i에 도시된 실시형태에 있어서, 도핑된 반도체 스트립(340은 핀 구조물(310)이 에칭 공정에 의해 형성된 후에 에피택셜 성장에 의해 형성된다. 그러나, 다른 실시형태(도시 생략됨)에 있어서, 핀 구조물 자체는 에칭 공정에 의해 기판으로부터 형성되는 대신에 평면 기판 위에 에피택셜 성장에 의해 형성될 수도 있다. 그 실시형태에 있어서, 도핑된 반도체 스트립은 인-시튜 도핑을 하는 동안 에피택셜 성장에 의해 핀 구조물의 통합 부분으로서 핀 구조물과 동시에 형성될 수 있다.
최종적으로 단계 270에서, 하나 이상의 금속 콘택이 S/D 영역들 사이에 순방향 바이어스를 제공하기 위해 2개의 도핑 스트립 그룹(340a, 340b) 위에 형성된다. 콘택은 CVD와 같은 적당한 공정을 통해 얇은 층을 형성하기 위한 전이 금속의 증착, 전이 금속이 활성 영역(소스 및 드레인)에서 노출된 실리콘과 반응하여 저저항의 전이 금속 실리사이드를 형성하도록 열 인가, 및 화학적 에칭에 의해 임의의 잔류 전이 금속을 제거하고 활성 영역에서만 실리사이드 콘택을 남기는 공정을 수반하는 실리사이드(자기 정렬 실리사이드) 공정에 의해 형성될 수 있다. 전형적인 전이 금속은 니켈, 코발트, 텅스텐, 탄탈륨, 티타늄, 백금, 에르븀, 팔라듐, 또는 이들의 조합을 포함할 수 있다.
도 4는 본 발명의 양태에 따라 제조된 FinFET 다이오드(400)의 개략적인 상면도이다. FinFET 다이오드(400)는 주로 2개의 대향하는 단부를 가진 기판(402), 기판(402)의 2개의 대향 단부 근처에 각각 형성되며 각 그룹당 3개씩인 실질적으로 평행한 장형의 반도체 핀 구조물(410, 420)로 이루어진 2개의 그룹, 핀 구조물(410, 420) 위에 형성되고 각각 양측의 핀 구조물(410, 420) 그룹을 직교하여 횡단하는 실질적으로 등간격으로 이격된 평행한 장형의 게이트 구조물(430), 핀 구조물(410, 420) 위에 각각 형성된 2개의 반대로 도핑된(p형 도핑 및 n형 도핑) 반도체 스트립 영역 또는 그룹(440, 450), 및 2개의 도핑된 스트립 영역 또는 그룹(440, 450) 위에 인접하게 형성된 금속 콘택(460)을 포함한다. 도핑된 스트립 영역 또는 그룹(440, 450)은 직교하여 횡단하는 게이트 구조물(430)에 의해 다른 섹션들로 나누어지고, 각 섹션에는 전기적으로 분리된 한 쌍의 금속 콘택(460)이 있으며, 각각의 금속 콘택(460)은 동일한 각 그룹(440, 450) 내의 모든 도핑 스트립과 인접하며 이들에 접촉한다.
2개의 반대로 도핑된 영역(440, 450)은 핀 구조물(410, 420)들 간의 평균 내부 간격보다 더 큰 간격을 두고 그 간격을 채우는 유전체 물질에 의해 절연시킴으로써 서로로부터 분리된다. 도 4에 도시된 실시형태에 있어서는 핀 구조물들이 먼저 모두 동일한 간격으로 형성되고, 후속적으로 도핑 반도체 영역들이 그 위에 형성되었다. 이 경우에, 몇 개의 핀 구조물(415)이 간격 내에 존재할 수 있으며, 이들은 도핑 물질을 갖지 않는다. 도 4는 또한 게이트 구조물(430)에 의해 수 개의 주기적인 섹션으로 나누어진 2개의 도핑된 영역 또는 스트립(440, 450)을 보여주고 있다. 도핑된 스트립의 이러한 섹션화는 도 3a-3i에 도시된 공정에 따른 도핑 반도체 스트립(440, 450)의 형성 중에 및 형성 후에 구조적 안정성을 보장하기 위해 바람직할 수 있다.
도 5는 본 발명의 실시형태에 따라 제조된 FinFET 다이오드(500)의 투시적 횡단면도이다. 이 도면은 도 4의 FinFET 다이오드(400)를 A-B 평면을 따라 절단함으로써 얻어진다. 차이점은 FinFET 다이오드(500)에서는 2개의 반대로 도핑된 영역 각각에 대하여 단지 하나의 핀 구조물이 나타나 있고, FinFET 다이오드(400)에서는 3개의 핀 구조물이 나타나 있다는 점이다. FinFET 다이오드(500)는 P-웰을 형성하기 위해 p형 도펀트로 도핑된(또는 N-웰을 형성하기 위해 n형 도펀트로 도핑될 수 있음) 기판(402) 위에 형성된 2개의 장형인 평행한 핀 구조물(410, 420)과, 2개의 핀 구조물(410, 420) 위에 각각 형성된 2개의 장형의 반대로 도핑된 반도체 스트립(440, 450)과, 핀 구조물(410, 420)을 서로로부터 및 도핑된 반도체 스트립(440, 450)을 서로로부터 분리 및 절연하는 유전체 물질의 STI(470)와, 2개의 도핑 반도체 스트립(440, 450) 위에 인접하게 각각 형성된 2개의 금속 콘택(460)과, 핀 구조물(410, 420) 위에서 핀 구조물(410, 420)을 횡단하고, 직교하여 연장하게 형성된 장형의 게이트 구조물(430)을 구비한다. 교차하는 게이트 구조물(430)은 2개의 도핑 반도체 스트립(440, 450)의 단부들을 마크할 것이다. 2개의 핀 구조물(410, 420) 사이의 간격에는 에칭 공정에 의해 단축된 높이를 가진 몇 개의 미리 형성되고 도핑되지 않은 핀 구조물(415)이 있을 수 있다.
도 5에 도시된 특수한 실시형태에 있어서, 기판(402)은 P-웰을 형성하도록 도핑되고, N+ 도핑 반도체 스트립(450)과 그 아래의 핀 구조물(420) 사이에 P-N 접합이 형성되며, 주입 전류가 도 5에 화살표로 표시한 것처럼 P+ 도핑 영역(반도체 스트립(440))으로부터 N+ 도핑 반도체 스트립(450)으로 웰을 통하여 흐를 것이다.
도 1b에 개략적으로 도시된 종래의 FinFET 다이오드에 있어서, 2개의 이웃하는 게이트 구조물 간의 영역으로서 규정되는 전체 핀 구조물 섹션은 동일 유형의 불순물로 도핑되어 p형 또는 n형 섹션을 형성하고, 이 구조에서는 서로 분리되어 반대로 도핑된 2개의 이러한 섹션들 사이에서 P-N 접합이 형성된다. 이와 대조적으로, 도 4 및 도 5에 개략적으로 도시된 본 발명에 따른 고효율 FinFET 다이오드에서는 2개의 이웃하는 게이트 구조물 사이의 각각의 핀 구조물 섹션이 2개의 분리되고 반대로 도핑된 영역, 즉 P+ 영역과 N+ 영역으로 나누어진다. 이 구조에서 P-N 접합은 각 섹션 내에서 이들 영역 사이에 형성된다. 또한, 금속 콘택이 하나의 섹션에서 전체 핀 구조물을 관통하는 도 1b의 종래의 FinFET 다이오드와 대조적으로, 본 발명에 따른 고효율 FinFET 다이오드의 금속 콘택(460)은 2개의 각각의 도핑 영역 내에서만 동작하도록 각 섹션의 중간에서 분리된다.
도 2 내지 도 5에 도시된 본 발명에 따른 FinFET 다이오드는 종래의 FinFET 다이오드에서 나타난 감소된 활성 면적 문제를 극복하고 더 높은 효율을 나타내는 것으로 밝혀졌다. 도 6a 및 도 6b는 본 발명에 따른 FinFET 다이오드의 각종 실시형태의 효율에 대한 컴퓨터 시뮬레이션 결과를 보인 것이다. 시뮬레이션은 도 4의 2개의 이웃하는 게이트 구조물에 의해 접경되는 섹션에 의해 규정되고 2개의 반대로 도핑된 영역을 포함한, 단위 셀 내에 2, 4, 6, 8 및 12개의 핀 구조물을 가진 FinFET 다이오드에 의해 생성된 주입 전류를 계산함으로써 수행되었다. 이 시뮬레이션에서, 비교 대상의 FinFET 다이오드는 모두 동일한 유효 면적의 활성 영역을 갖도록 총 수가 동일한 핀 구조물을 갖도록 설정되었다. 따라서, 각 다이오드는 셀의 총 면적이 다르고 다른 수의 단위 셀을 포함한다. 이 시뮬레이션에서 다이오드의 효율은 주입 전류가 산출되고 셀의 총 면적에 의해 나누어지는 것으로 규정되었다. 모든 다이오드에서, 핀 구조물의 폭에 대한 도 3에 도시된 STI 영역의 폭의 비율은 10~16으로 설정되었고, 순방향 바이어스는 1.5 V로 설정되었다. 도 6a의 시뮬레이션 결과의 표 및 도 6b의 그 도면에서 나타낸 바와 같이, 본 발명의 양태에 따라 제조된 FinFET 다이오드는 각 단위 셀 내의 핀 구조물의 수를 4, 6 및 8로 할 때 최적으로, 즉 최상의 효율을 갖는 것으로 밝혀졌다.
본 발명의 방법에 따라 제조된 FinFET 다이오드는 종래 기술에서 사용된 FinFET 다이오드를 능가하는 장점을 제공한다. 본 발명에 따른 FinFET 다이오드는 핀 구조물의 존재에 의한 감소된 활성 면적에 기인하는 종래의 FinFET 다이오드의 퇴화 문제를 완화함으로써 더 높은 효율을 갖는다. 또한, 본 발명의 방법은 단위 셀 내의 핀 구조물의 수 또는 다른 파라미터, 예를 들면 바이어스 또는 핀 폭에 대한 STI 폭의 비율을 변경하는 것으로서 FinFET 다이오드를 최적화하는 방법을 제공한다. 본 발명에 따라 제조된 FinFET 다이오드는 정전기 방전(ESD) 보호 회로의 ESD 다이오드용으로, 또는 업계에 공지된 임의의 다른 유형의 응용에 사용될 수 있다.
지금까지 이 기술에 숙련된 사람이 본 발명의 각종 양태를 이해할 수 있도록 몇 가지 실시형태의 특징들을 설명하였다. 이 기술에 숙련된 사람이라면 여기에서 설명한 각종 실시형태의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하는 다른 처리 및 구조의 설계 또는 수정의 기초로서 본 발명을 쉽게 이용할 수 있을 것으로 예상된다. 이 기술에 숙련된 사람이라면 그러한 등가적인 구성은 본 발명의 정신 및 범위로부터 벗어나지 않으며, 본 발명의 정신 및 범위로부터 벗어나지 않고 여기에서 설명한 실시형태들의 각종 변경, 치환, 및 개조가 가능하다는 것을 또한 인식할 것이다.

Claims (10)

  1. 반도체 소자에 있어서,
    대향하는 제1 단부 및 제2 단부를 가진 기판과;
    각각 상기 제1 단부 및 제2 단부에 인접하여 상기 기판 위에 배치되는 하나 이상의, 동일한 개수의 평행하고 장형인, 반도체 핀 구조물들의 제 1 그룹 및 제 2 그룹으로서, 서로 이격되어 있는 상기 제1 그룹 및 제2 그룹과;
    각각의 게이트 구조물이 상기 제1 그룹 및 제2 그룹의 핀 구조물들 모두에 직교하여 횡단하도록 상기 제1 그룹 및 제2 그룹의 핀 구조물 위에 형성된 하나 이상의, 등간격으로 이격되며 평행하고 장형인, 게이트 구조물과;
    서로 전기적으로 절연되도록 상기 제1 그룹과 제2 그룹의 핀 구조물들 사이에 상호교차(interwovenly) 배치된 복수의 유전체 스트립과;
    제1 도전형을 가지며 상기 제1 그룹의 핀 구조물 위에 길이방향을 따라 각각 형성된 하나 이상의 도핑된 반도체 스트립의 제1 그룹과;
    상기 제1 도전형과 반대인 제2 도전형을 가지며 상기 제2 그룹의 핀 구조물 위에 길이방향을 따라 각각 형성된 하나 이상의 제2의 도핑된 반도체 스트립의 제2 그룹
    을 포함하고,
    상기 제1 그룹의 반도체 스트립은 상기 제2 그룹의 반도체 스트립으로부터 전기적으로 절연되는 것인 반도체 소자.
  2. 제1항에 있어서, 상기 제1 그룹 및 제2 그룹의 반도체 스트립 각각은 게이트 구조물에 의해 섹션화되는 것인 반도체 소자.
  3. 제1항에 있어서, 상기 제1 그룹 및 제2 그룹의 반도체 스트립 위에 형성된 하나 이상의 금속 콘택을 더 포함하는 반도체 소자.
  4. 제3항에 있어서, 상기 제1 그룹 내의 모든 반도체 스트립은 상기 금속 콘택을 통하여 서로 전기적으로 접속되는 것인 반도체 소자.
  5. 제1항에 있어서, 상기 기판은 상기 제1 도전형 또는 상기 제2 도전형 중의 어느 하나의 도펀트로 주입되는 것인 반도체 소자.
  6. 제1항에 있어서, 상기 제1 그룹 및 제2 그룹의 반도체 스트립은 에피택셜 성장에 의해 각각의 상기 제1 그룹 및 제2 그룹의 핀 구조물과 일체로(integrally) 형성되는 것인 반도체 소자.
  7. 제1항에 있어서, 상기 제1 그룹 및 제2 그룹의 반도체 스트립은 인-시튜(in-situ) 도핑되는 것인 반도체 소자.
  8. 제1항에 있어서, 단위 셀 내의 핀 구조물의 수는 4, 6 또는 8인 반도체 소자.
  9. FinFET 다이오드에 있어서,
    제1 도전형 또는 상기 제1 도전형과 반대인 제2 도전형을 갖도록 도핑된 반도체 기판과;
    상기 기판 위에 형성된, 동일한 개수의 등간격으로 이격되고 평행하고 장형인, 반도체 핀 구조물들의 제 1 그룹 및 제 2 그룹으로서, 서로 이격되어 있고, 서로 전기적으로 절연된 상기 제1 그룹 및 제2 그룹 - 각 그룹 내의 핀 구조물들은 서로 전기적으로 절연됨 - 과;
    각각의 게이트 구조물이 상기 제1 그룹 및 제2 그룹의 핀 구조물들 모두에 직교하여 횡단하도록 상기 제1 그룹 및 제2 그룹의 핀 구조물들 위에 형성된 복수의, 등간격으로 이격되며 평행하고 장형인, 게이트 구조물들
    을 포함하고,
    상기 제1 그룹의 핀 구조물 각각의 상부는 상기 제1 도전형을 갖도록 도핑되고, 상기 제2 그룹의 핀 구조물 각각의 상부는 상기 제2 도전형을 갖도록 도핑되는 것인 FinFET 다이오드.
  10. 반도체 소자를 형성하는 방법에 있어서,
    대향하는 제1 단부 및 제2 단부를 가진 기판을 제공하는 단계와;
    상기 제1 단부 및 제2 단부에 인접하여 상기 기판 위에 하나 이상의, 동일한 개수의 등간격으로 이격되고 평행하고 장형인, 반도체 핀 구조물의 제 1 그룹 및 제 2 그룹으로서, 서로 이격되어 있는 상기 제1 그룹 및 제2 그룹을 형성하는 단계와;
    서로 전기적으로 절연되도록 상기 제1 그룹 및 제2 그룹의 핀 구조물들 사이에 상호교차(interwovenly) 배치되도록 복수의 유전체 스트립을 형성하는 단계와;
    제1 도전형 또는 상기 제1 도전형과 반대인 제2 도전형의 도펀트로 상기 기판에 주입하는 단계와;
    각각의 게이트 구조물이 상기 제1 그룹 및 제2 그룹의 핀 구조물들을 직교하여 횡단하도록 상기 제1 그룹 및 제2 그룹의 핀 구조물 위에 형성된 하나 이상의 등간격으로 이격되고 평행한 장형의 게이트 구조물을 형성하는 단계와;
    상기 제1 도전형을 가진 하나 이상의 도핑된 반도체 스트립의 제1 그룹을 상기 제1 그룹의 핀 구조물 위에 길이방향을 따라 각각 형성하는 단계와;
    상기 제2 도전형을 가진 하나 이상의 제2의 도핑된 반도체 스트립의 제2 그룹을 상기 제2 그룹의 핀 구조물 위에 길이방향을 따라 각각 형성하는 단계
    를 포함하고,
    상기 제1 그룹의 반도체 스트립은 상기 제2 그룹의 반도체 스트립으로부터 전기적으로 절연되는 것인 반도체 소자 형성 방법.
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