KR101541548B1 - 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 박막에 대하여 충분한 가열이 행해지고, 또한, 열원 주사의 왕로 또는 귀로 중 어느 하나에서 어닐링을 행하여도 특성이 변동되지 않도록 한다. 박막 트랜지스터가, 예비 가열층으로서의 게이트 전극(11)과, 게이트 전극(11)에 대하여 평면 형상에서 일부가 겹치는 박막 반도체층(13d)을 갖는다. 예비 가열층으로서의 게이트 전극(11)은, 박막 반도체층(13d)과 겹치는 제1 영역 R1 이외의 부분(제2 영역 R2)이, 한 방향(X축 방향)과 직교하는 방향(Y축 방향)의 축을 경계로 선대칭의 평면 형상을 갖는다. 이와 같은 평면 형상에서는, X축 방향으로 주사되는 열원의 왕로와 귀로에서, 트랜지스터 채널이 형성되는 제1 영역 R1에 대한 예비 가열의 방법이 거의 동일하게 되어, 트랜지스터 특성의 균일성이 높아진다.
박막 반도체층, 예비 가열층, 게이트 전극, 박막 트랜지스터, 예비 가열

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 박막 트랜지스터를 갖는, 표시 장치나 집적 회로 장치 등의 전자 장치에 관한 것이다. 또한, 본 발명은, 박막 트랜지스터의 박막 반도체층을 레이저광 주사에 의해 어닐링하는 단계를 포함하는 전자 장치의 제조 방법에 관한 것이다.
박막 트랜지스터(TFT : Thin Film Transistor)를 갖는 전자 장치로서는, 예를 들면, 액정 디스플레이, 유기 EL 디스플레이 등의 표시 장치가 알려져 있다.
박막 트랜지스터(이하, TFT라고 칭함)는, 액정 디스플레이에서는 액정층에 대하여, 화소 신호에 따른 전압을 인가하는 스위치 소자로서 이용된다.
또한, 유기 EL 디스플레이에서는, 화소마다 설치된 자발광 소자에 흘리는 전류량을 제어하는 구동 트랜지스터에, TFT가 이용된다. 유기 EL 디스플레이의 각 화소는, 구동 트랜지스터 이외에, 전류 경로의 차단 제어나 화소 신호의 샘플링 등에 스위치 소자가 필요하고, 그 스위치 소자에도 TFT가 이용된다.
TFT는, 디스플레이의 패널 기판 상에 반도체 집적 회로와 마찬가지의 기술을 이용하여 적층된 적층 구조 내에, 폴리실리콘 혹은 아몰퍼스 실리콘 등으로 이루어지는 박막 반도체층을 갖는다. 박막 반도체층에 소스·드레인 영역이 형성되고, 박막 반도체층의 상면 또는 하면에 대하여 게이트 절연막을 개재하여 근접하는 게이트 전극이 배치된다.
일반적으로, 저온 폴리실리콘 TFT에서는, 비정질 실리콘(박막 반도체층의 형성막)을 결정화하여 다결정 실리콘(폴리실리콘)으로 변화시키는 어닐링 공정에서, 엑시머 레이저 어닐링(ELA)법을 이용하고 있다.
그러나，ELA로 형성한 저온 폴리실리콘 TFT는 큰 이동도가 얻어지는 반면, 그 임계값 전압이나 이동도의 변동이 크다. TFT의 임계값 전압이나 이동도가 변동되면, 전술한 액정 디스플레이나 유기 EL 디스플레이에서, 화소 구동의 동작이 안정되지 않는다.
보다 상세하게는, ELA의 레이저 조사에서는, 소정 형상의 레이저 조사 영역(샷 영역)을 한쪽의 방향으로 일부 어긋나게 하면서 펄스 구동에 의해 단속적으로 조사함으로써 라인 형상 주사가 행해지고, 또한 그 주사 방향과 직교하는 방향으로 샷 영역 중심을 어긋나게 하여 그 직교하는 방향에서도 샷 영역이 일부 겹치도록 하여 다음 라인 형상 주사를 마찬가지로 행한다. 이와 같은 레이저광의 라인 형상 주사를 반복함으로써, ELA가 행해진다.
이 때, 예를 들면 주사 라인 내에서의 TFT 특성의 균일성이, 그것에 직교하는 방향에서의 TFT 특성에 비해 높아진다. 반대로 말하면, 주사 라인과 직교하는 방향에서 TFT의 임계값이나 이동도가 변동되기 쉽고, 이것이 표시 화면에 주기적인 줄무늬 형상의 휘도 얼룩을 발생시킨다.
특히 유기 EL 디스플레이의 구동 트랜지스터는, 화소에 입력되는 신호의 레벨에 따라서 발광 소자의 구동 전류량을 조정하기 때문에, 임계값 전압이나 이동도의 변동이 직접, 화소의 발광 휘도의 변동으로서 나타난다. 또한, 샘플링 트랜지스터는 스위치 소자이지만, 임계값 전압에 의해 샘플링 시간이 결정되고, 또한, 이동도가 상이하면 동일한 샘플링 시간에서도 취득하는 신호 전하량이 상이하기 때문에, 샘플링 트랜지스터의 변동에 의해서도 발광 휘도가 다소나마 변동된다.
ELA 주사에 기인한 유기 EL 디스플레이의 표시 얼룩을 방지하기 위해서, 다양한 제안이 이루어져 있다(예를 들면, 특허 문헌 1 및 2 참조).
특허 문헌 1에서는, 발광 소자에 병렬로 접속하는 TFT(구동 트랜지스터)를 복수개 설치하고, 그 때 채널 전류가 흐르는 방향(채널 길이 방향)을 복수의 TFT간에서 서로 다르게 한다. 그리고, 이 채널 길이 방향에 따라서 결정성이 상이한 비정질 반도체막에 대하여, 한 방향의 ELA 레이저 조사, 혹은, 복수의 방향으로부터의 ELA 레이저 조사를 행하여, 전술한 ELA 주사에 기인한 주기적인 휘도 얼룩이 표시 화면에서 눈에 띄지 않게 한다.
특허 문헌 2에서는, 발광 소자에 접속되는 구동 트랜지스터와 직렬로, 반대의 채널 도전형을 갖고, 다이오드 접속된 보상용 트랜지스터를 설치하고 있다. 구동 트랜지스터에 ELA 시의 레이저 라인 형상 주사에 기인하여 특성 변동이 생겼을 때에, 역도전형의 보상용 트랜지스터에는, 상기 변동에 의한 구동 전류의 변화를 흡수하도록 반대 방향의 특성 변동이 생긴다. 이 때문에, 전술한 ELA 주사에 기인 한 주기적인 휘도 얼룩이 표시 화면에서 눈에 띄지 않게 할 수 있다.
[특허 문헌 1] 일본 특허 공개 2003-91245 공보
[특허 문헌 2] 일본 특허 공개 2002-175029호 공보
그러나, 전술한 특허 문헌 1 및 특허 문헌 2에 기재된 기술은, 화소 회로에 회로적인 궁리를 행하는 것이기 때문에, 화소 회로가 커진다고 하는 결점이 있다. 또한, 회로적인 궁리에서는, 효과도 한정적이다.
한편, 레이저 주사에 기인한 주기적인 줄무늬 형상의 휘도 얼룩은, 레이저 조사 에너지를 저감시키면 현격하게 눈에 띄지 않게 된다. 그러나, 레이저 조사 에너지를 저감시키면, 결정화가 진행되지 않기 때문에 원하는 TFT 특성이 얻어지지 않고, 또한, 결정화 부족이라고 하는 다른 요인에 의해 TFT의 특성 변동이 생기고, 이것이 표시 품질을 저하시킨다.
레이저 조사 에너지를 저감시키는 경우, 주사 횟수를 늘려 레이저 조사 영역을 조금씩 어긋나게 하여, 동일한 화소가 몇번이나 레이저 조사되도록 하여 결정화를 촉진하는 것도 가능하다. 그러나, 주사 횟수를 늘리면 어닐링 공정에 시간을 요하고, 이것이 코스트 상승의 요인이 된다.
레이저 어닐링에 기인한 특성 변동은, 표시 장치 이외의 전자 장치, 예를 들면, 박막 트랜지스터를 어레이 형상으로 배치한 집적 회로 장치 등에서도 마찬가지로 생기고 있다.
본 발명은, 레이저 조사 등에 의해 열원 주사를 행하는 경우, 그 열원의 에너지가 낮은 경우라도 반도체 박막에 대하여 충분한 가열이 행해지고, 또한, 열원 주사의 왕로(outward route)와 귀로(homeward route)에서 특성 변동이 생기지 않는 구성의 박막 트랜지스터를 갖는 전자 장치와, 그 제조 방법을 제공하는 것이다.
본 발명의 일 형태에 따른 전자 장치는, 기판과, 상기 기판 상의 일 주면(principle surface)으로부터 본 평면 관점에서 적어도 한 방향으로 라인 형상으로 배치되는 복수의 박막 트랜지스터를 갖는다.
상기 박막 트랜지스터가, 상기 기판 상의 예비 가열층과, 상기 예비 가열층 상의 절연막과, 상기 예비 가열층에 대하여, 상기 절연막을 개재하여 일부가 겹쳐져 있는 박막 반도체층을 갖는다. 상기 예비 가열층은, 상기 박막 반도체층과 겹쳐 있는 부분 이외의 부분이, 상기 한 방향과 직교하는 방향의 축을 경계로 선대칭의 평면 형상을 갖는다.
본 발명에서는 바람직하게, 상기 예비 가열층이, 상기 박막 반도체층과 겹치는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 갖고, 상기 제2 영역은, 상기 제1 영역의 중심을 통과하는 선대칭축을 갖는 평면 형상을 갖는다.
혹은 바람직하게, 상기 예비 가열층이, 상기 박막 반도체층과 각각 겹치는 복수의 제1 영역과, 상기 제1 영역 이외의 제2 영역을 갖고, 상기 복수의 제1 영역의 각각은, 긴 변이 서로 평행한 사각형의 평면 형상을 갖고, 상기 제2 영역은, 상기복수의 제1 영역의 각 긴 변과 평행한 선대칭축을 갖는 평면 형상을 갖는다.
본 발명에서는 바람직하게, 상기 예비 가열층이 상기 박막 트랜지스터의 게이트 전극이고, 상기 절연막이 상기 박막 트랜지스터의 게이트 절연막이다.
혹은 바람직하게, 상기 박막 반도체층 상에, 게이트 절연막을 개재하여 상기 박막 트랜지스터의 게이트 전극이 형성되어 있다.
본 발명에서는 바람직하게, 상기 박막 반도체층이 아몰퍼스 실리콘으로 이루어지고, 상기 예비 가열층이, 상기 박막 반도체층, 및, 상기 박막 반도체층과의 사이에 개재하는 절연층보다 열 용량이 작고 열 전도율이 높은 도전 재료로 이루어진다.
본 발명의 다른 일 형태에 따른 전자 장치는, 기판과, 상기 기판 상의 일 주면으로부터 본 평면 관점에서 적어도 한 방향으로 라인 형상으로 배치되는 복수의 박막 트랜지스터를 갖고, 상기 박막 트랜지스터가, 상기 기판 상의 예비 가열층과, 상기 예비 가열층 상의 절연막과, 상기 예비 가열층에 대하여, 상기 절연막을 개재하여 일부가 겹쳐져 있는 박막 반도체층을 갖고, 상기 일 주면으로부터 본 상기 예비 가열층의 평면 형상이, 상기 박막 반도체층과 겹치는, 적어도 1개의 제1 영역과, 그 제1 영역 이외의 제2 영역을 갖고, 상기 제2 영역의 평면 형상이, 회전 대칭축을 중심으로 한쪽을 180도만큼 축 회전하면 다른 쪽에 겹치는 2개의 회전 대칭 부분을 갖는다.
본 발명의 일 형태에 따른 전자 장치의 제조 방법은, 기판에 대하여, 그 기판의 일 주면으로부터 본 평면 관점에서 적어도 한 방향으로 라인 형상으로 배치되는 복수의 박막 트랜지스터를 형성하는 단계를 갖는다.
상기 복수의 박막 트랜지스터를 형성하는 단계가, 상기 기판 상에 예비 가열막을 형성하는 단계와, 상기 예비 가열막을 상기 박막 트랜지스터마다의 소정의 평면 형상으로 패터닝하는 제1 패터닝 단계와, 복수의 예비 가열층의 표출면을 덮는 절연막을 형성하는 단계와, 상기 절연막 상에 반도체 박막을 형성하는 단계와, 상기 한 방향의 한쪽측으로부터 다른 쪽측에 레이저광을 주사하고, 상기 한 방향 내에서 주사 방향을 교대로 변화시키면서 주사를 복수회 반복하여, 상기 반도체 박막을 어닐링하는 단계와, 상기 박막 트랜지스터마다의 박막 반도체층을 형성하기 위해서, 상기 반도체 박막을 패터닝하는 제2 패터닝 단계를 포함한다.
상기 제1 패터닝 단계에서는, 상기 박막 트랜지스터마다의 상기 예비 가열층의 평면 형상이 상기 한 방향과 직교하는 방향의 축을 경계로 선대칭으로 되도록, 상기 예비 가열막을 패터닝한다. 상기 제2 패터닝 단계에서는, 상기 예비 가열층과 일부 겹치는 영역 이외의 영역의 평면 형상이 상기 축을 경계로 선대칭으로 되는 상기 박막 반도체층이 형성되도록, 상기 반도체 박막을 패터닝한다.
이상의 구성에 의하면, 예비 가열층 상에 절연막을 개재하여 박막 반도체층이 겹쳐져 있다. 이 때 예비 가열층의 평면 형상에 주목하면, 그 예비 가열층의 평면 형상의 일부가, 박막 반도체층의 평면 형상에 대하여 겹쳐져 있다. 여기서 평면 형상이란, 예비 가열층이나 박막 반도체층이 형성되는 기판의 일 주면으로부터 본 평면 관점의 형상(패턴부의 형상)이다. 이 일 주면으로부터 본 평면 관점에서는, 복수의 박막 트랜지스터가 적어도 한 방향으로 라인 형상으로 형성되어 있다. 박막 반도체층은, 이 박막 트랜지스터의 채널이 형성되는 층이다.
박막 반도체층에 겹치는 예비 가열층은, 그 겹침 부분 이외의 부분이, 상기 한 방향(라인 형상 배치 방향)과 직교하는 방향의 축을 경계로 선대칭의 평면 형상을 갖는다. 이 때문에, 한 방향의 한쪽측으로부터 다른 쪽측으로 예비 가열층을 가로지를 때와, 다른 쪽측으로부터 한쪽측으로 가로지를 때에서는, 모두, 선대칭의 2개의 패턴 부분의 한쪽으로부터 다른 쪽으로 가로지르게 된다. 게다가, 이 2개의 부분은, 예비 가열층의 박막 반도체층과의 겹침 부분에 대하여 대칭성이 있다. 따라서 만약, 가로지르는 것이 어떠한 열원이라면, 평면 형상의 선대칭성이 가열의 균일성을 얻는다.
보다 상세한 형태에서는, 예비 가열층의 평면 형상을, 박막 반도체층과 겹치는 제1 영역과, 상기 제1 영역 이외의 제2 영역으로 구분하였을 때에, 제2 영역이, 제1 영역의 중심을 통과하는 선대칭축을 갖는 평면 형상을 갖는다. 이것은 제1 영역이 단수인지, 복수인지를 불문한다.
또한, 다른 형태에서는, 상기 제2 영역의 평면 형상이, 회전 대칭축을 중심으로 한쪽을 180도만큼 축회전하면 다른 쪽에 겹치는 2개의 회전 대칭 부분을 갖는다.
여기서 제1 영역은, 박막 반도체층과 겹치는 부분이기 때문에, 직접적으로 박막 반도체층을 가열하는 가열부로서 기능한다. 예비 가열층이 박막 트랜지스터의 게이트 전극층인 경우, 제1 영역은 실효 게이트부이다. 한편, 제2 영역은 제1 영역 이외의 예비 가열층의 부분이며, 일반적으로는, 제2 영역의 배치에 의해, 제1 영역의 가열의 방법이 달라진다.
즉, 예를 들면 레이저 어닐링의 주사 시를 생각하면, 제1 영역에 레이저광이 쏘여지고, 이것이 가열되기 전에 제2 영역에 레이저광이 쏘여져 이것이 가열되는 경우가 있다. 그 경우, 제2 영역에서 발생한 열이 제1 영역에 전달된다(예비 가열). 그리고, 레이저 주사의 왕로와 귀로에서 처음에 가열되는 제2 영역의 평면 형상이 대칭이 아니면, 제1 영역이 직접 가열되는 본 가열 전의 예비 가열에서 제1 영역의 온도가 상이해진다.
본 발명에서는, 전술한 일 형태와 같은 축 대칭(선대칭)성, 다른 일 형태와 같은 회전 대칭성을 갖는 패턴의 제2 영역이 제1 영역에 접속되어 있기 때문에, 이들의 대칭성에 적합한 레이저 주사 방향을 결정하면, 그 왕로와 귀로에서 박막 반도체층에 대한 가열의 방법이 거의 동일하게 된다.
본 발명에 따르면, 레이저 조사 등에 의해 열원 주사를 행하는 경우, 그 열원의 에너지가 낮은 경우라도 반도체 박막에 대하여 충분한 가열이 행해지고, 또한, 열원 주사의 왕로와 귀로에서 특성 변동이 생기지 않는 구성의, 박막 트랜지스터를 갖는 전자 장치와, 그 제조 방법을 제공할 수 있다.
이하, 본 발명의 실시 형태를, 유기 EL 디스플레이에 본 발명을 적용한 경우를 예로 하여, 도면을 참조하여 설명한다.
<전체 구성>
도 1에, 본 발명의 실시 형태에 따른 유기 EL 디스플레이의 주요 구성을 도 시한다.
도시된 유기 EL 디스플레이(1)는, 복수의 화소 회로(PIX.C.)(3)가 매트릭스 형상으로 배치되어 있는 화소부(2)와, 화소부(2)를 구동하는 구동 회로를 갖는다. 구동 회로는, 수직 구동 회로(V 스캐너)(4)와, 수평 구동 회로(H 스캐너 : H.Scan)(5)를 포함한다.
V 스캐너(4)는, 화소 회로(3)의 구성에 의해 복수 설치되어 있다. 여기서는 V 스캐너(4)가, 수평 화소 라인 구동 회로(D.Scan)(41)와, 기입 신호 주사 회로(W. Scan)(42)를 포함하여 구성되어 있다.
도 1에 도시한 화소 회로의 부호 「3(i, j)」는, 그 화소 회로가 수직 방향(세로 방향)의 어드레스 i(i=1, 2)와, 수평 방향(가로 방향)의 어드레스 j(j=1, 2, 3)를 갖는 것을 의미한다. 이들 어드레스 i와 j는 최대값을 각각 「n」과 「m」으로 하는 1 이상의 정수를 취한다. 여기서는 도면의 간략화를 위해서 n=2, m=3의 경우를 나타낸다.
이 어드레스 표기는, 이후의 설명이나 도면에서 화소 회로의 소자, 신호나 신호선 및 전압 등에 대해서도 마찬가지로 적용한다.
화소 회로(3(1, 1), 3(2, 1))가 공통의 수직 방향의 제1 신호선 SIG(1)에 접속되어 있다. 마찬가지로, 화소 회로(3(1, 2), 3(2, 2))가 공통의 수직 방향의 제2 신호선 SIG(2)에 접속되고, 화소 회로(3(1, 3), 3(2, 3))가 공통의 수직 방향의 제3 신호선 SIG(3)에 접속되어 있다.
제1행의 화소 회로(3(1, 1), 3(1, 2) 및 3(1, 3))가 공통의 스캔 신호선에 의해, 수평 화소 라인 구동 회로(41)로부터 제1 스캔 신호 VSCAN1(1)이 인가 가능하게 되어 있다. 마찬가지로, 제2행의 화소 회로(3(2, 1), 3(2, 2) 및 3(2, 3))가 공통의 스캔 신호선에 의해, 수평 화소 라인 구동 회로(41)로부터 제1 스캔 신호 VSCAN1(2)이 인가 가능하게 되어 있다.
또한, 제1행의 화소 회로(3(1, 1), 3(1, 2) 및 3(1, 3))가 공통의 다른 스캔 신호선에 의해, 기입 신호 주사 회로(42)로부터 제2 스캔 신호 VSCAN2(1)가 인가 가능하게 되어 있다. 마찬가지로, 제2행의 화소 회로(3(2, 1), 3(2, 2) 및 3(2, 3))가 공통의 다른 스캔 신호선에 의해, 기입 신호 주사 회로(42)로부터 제2 스캔 신호 VSCAN2(2)가 인가 가능하게 되어 있다.
<화소 회로1>
도 2에, 구동 트랜지스터가 PMOS 트랜지스터로 이루어지는 경우의, 화소 회로(3(i, j))의 가장 기본적인 구성을 도시한다.
도시된 화소 회로(3(i, j))는, 발광 소자로서의 유기 발광 다이오드 OLED를 제어하는 회로이다. 화소 회로는, 유기 발광 다이오드 OLED 외에, 각각이 PMOS 타입의 TFT로 이루어지는 구동 트랜지스터 Md와, NMOS 타입의 TFT로 이루어지는 샘플링 트랜지스터 Ms와, 1개의 축적 캐패시터 Cs를 갖는다.
유기 발광 다이오드 OLED는, 특별히 도시하지 않지만, 예를 들면, 투명 글래스 등으로 이루어지는 기판 상에, 제1 전극(애노드 전극), 정공 수송층, 발광층, 전자 수송층, 전자 주입층 등을 순차적으로 퇴적시켜 유기막을 구성하는 적층체를 형성하고，이 적층체 상에 제2 전극(캐소드 전극)을 형성한 구조를 갖는다. 애노 드 전극이 플러스측의 제1 전원에 접속되고, 캐소드 전극이 마이너스측의 제2 전원에 접속된다. 또한, 제2 전원이 플러스측, 제1 전원이 마이너스측의 전원이어도 된다. 그 경우, 애노드 전극이 제2 전원에 접속되고, 캐소드 전극이 제1 전원에 접속된다.
또한, 도 2에서는 유기 발광 다이오드 OLED의 애노드가 플러스측의 제1 전원으로부터 전원 전압 VDD의 공급을 받고, 유기 발광 다이오드 OLED의 캐소드가 기준 전압, 예를 들면 접지 전압 GND에 접속되는 경우를 나타낸다.
유기 발광 다이오드 OLED의 애노드와 캐소드 전극 사이에 소정의 바이어스 전압을 인가하면, 주입된 전자와 정공이 발광층에서 재결합할 때에 자발광한다. 유기 발광 다이오드 OLED는, 유기막을 구성하는 유기 재료를 적절히 선택함으로써 적(R), 녹(G), 청(B)의 각 색에서의 발광이 가능하기 때문에, 이 유기 재료를, 예를 들면 각 행의 화소에 R, G, B의 발광이 가능하게 배열함으로써, 컬러 표시가 가능하게 된다. 혹은, 백색 발광의 유기 재료를 이용하여, 필터의 색으로 R, G, B의 구별을 행하여도 된다. R, G, B 외에 W(화이트)를 가한 4색 구성이어도 된다.
구동 트랜지스터 Md는, 발광 소자(유기 발광 다이오드 OLED)에 흘리는 전류량을 제어하여 표시 계조를 규정하는 전류 제어 수단으로서 기능한다.
구동 트랜지스터 Md의 소스가, 전원 전압 VDD의 공급선에 접속되고, 드레인이 유기 발광 다이오드 OLED의 애노드에 접속되어 있다.
샘플링 트랜지스터 Ms는, 화소 계조를 결정하는 데이터 전압 Vsig의 공급 선(신호선 SIG(j))과 구동 트랜지스터 Md의 게이트 사이에 접속되어 있다. 샘플링 트랜지스터 Ms의 소스와 드레인의 한쪽이 구동 트랜지스터 Md의 게이트에 접속되고, 다른 한쪽이 신호선 SIG(j)에 접속되어 있다. 신호선 SIG(j)에, H 스캐너(5)로부터 데이터 전압 Vsig가 인가된다. 샘플링 트랜지스터 Ms는, 이 데이터 전위 인가 기간의 적정한 타이밍에서, 그 화소 회로에서 표시할 레벨의 데이터를 샘플링한다. 이것은, 샘플링할 원하는 데이터 전압 Vsig를 갖는 데이터 펄스의 선두 또는 후부에서의, 레벨이 불안정한 천이 기간의 표시 영상에 미치는 영향을 배제하기 위해서이다.
전원 전압 VDD의 공급선과 구동 트랜지스터 Md의 게이트 사이에, 축적 캐패시터 Cs가 접속되어 있다. 축적 캐패시터 Cs의 역할에 대해서는, 다음의 동작에서 설명한다.
또한, 도 2에서는, 도 1의 기입 신호 주사 회로(42)에 의해 제어되는 구성을 생략하고 있다. 이 구성으로서는, 예를 들면 도 2의 전원 전압 VDD의 공급선과 구동 트랜지스터 Md 사이에 접속되는 다른 트랜지스터이어도 된다. 혹은, 전원 전압 VDD를 소정 시간만큼 인가하는 것을 일정 주기로 반복하는 구성이어도 된다. 이들 구성은 드라이브 스캔을 위해서 설치되지만, 드라이브 스캔은 다양한 방식이 있기 때문에, 도 2에서는 생략하고 있다.
<화소 회로2>
도 3에, 구동 트랜지스터가 NMOS 트랜지스터로 이루어지는 경우의, 화소 회로(3(i, j))의 가장 기본적인 구성을 도시한다.
도시된 화소 회로(3(i, j))는, 도 2와 구동 트랜지스터 Md의 채널 도전형이 상이한 것 외는, 마찬가지의 구성으로 되어 있다. 구동 트랜지스터 Md가 NMOS 트랜지스터 구성인 경우에는, 단위 사이즈당의 구동 전류가 크게 취해지는 것과, 화소 회로 내의 모든 트랜지스터를 N채널형으로 형성할 수 있기 때문에, 제조 프로세스를 간략화할 수 있다고 하는 이점이 있다.
<발광 제어 동작>
상기 2개의 화소 회로에서의 개략적인 발광 제어 동작은, 이하와 같다.
구동 트랜지스터 Md의 발광 제어 노드 NDc에는, 축적 캐패시터 Cs가 결합되어 있다. 신호선 SIG(j)로부터의 신호 전압 Vsig가 샘플링 트랜지스터 Ms에서 샘플링되고, 이에 의해 얻어진 데이터 전압 Vsig가 발광 제어 노드 NDc에 인가된다.
도 4에, 유기 발광 다이오드 OLED의 I-V 특성의 그래프와, 구동 트랜지스터 Md의 드레인 전류 Ids(OLED의 구동 전류 Id에 상당)의 일반식을 나타낸다.
구동 트랜지스터 Md의 게이트에 소정의 데이터 전압 Vsig가 인가되었을 때, <화소 회로1 : 도 2>의 경우, P채널형의 구동 트랜지스터 Md의 소스는 전원에 접속되어 있어, 항상 포화 영역에서 동작하도록 설계되어 있다. 이 때문에, P채널형의 구동 트랜지스터 Md는, 도 4의 식에서 나타낸 값을 갖는 정전류원으로 된다. 이 정전류원이 흘리는 드레인 전류 Ids는, P채널형의 구동 트랜지스터 Md의 게이트에 인가되어 있는 데이터 전압에 따른 값을 갖는 게이트·소스간 전압 Vgs에 따라서 정해진다. 따라서, 샘플링 후의 데이터 전압 Vsig에 따른 휘도로 유기 발광 다이오드 OLED가 발광한다.
유기 발광 다이오드 OLED는, 잘 알려져 있는 바와 같이, 열에 의해 I-V 특성 이 도 4와 같이 변화한다. 이 때, 정전류원이 동일한 값의 구동 전류 Id를 흘리고자 하기 때문에, 유기 발광 다이오드 OLED의 인가 전압 V는 커지게 되어, P채널형의 구동 트랜지스터 Md의 드레인 전위가 상승한다. 그러나，P채널형의 구동 트랜지스터 Md의 게이트·소스간 전압 Vgs가 일정하므로, 유기 발광 다이오드 OLED에는 일정량의 구동 전류 Id가 흘러, 발광 휘도는 변화하지 않는다.
그러나, 구동 트랜지스터 Md를 N채널형으로 치환한 <화소 회로2 : 도 3>에서는, 구동 트랜지스터 Md의 소스가 유기 발광 다이오드 OLED에 접속되게 되기 때문에, 유기 발광 다이오드 OLED의 경시 변화와 함께 게이트·소스간 전압 Vgs가 변화하게 된다.
이에 의해, 유기 발광 다이오드 OLED에 흐르는 구동 전류 Id가 변화하고, 그 결과, 소정의 데이터 전압 Vsig이어도 발광 휘도가 변화하게 된다.
또한, 화소 회로마다 구동 트랜지스터 Md의 임계값 전압 Vth, 이동도 μ가 서로 다르기 때문에, 도 4의 식에 따라서, 드레인 전류 Ids에 변동이 생겨, 동일한 데이터 전압 Vsig가 공급되어 있는 화소의 발광 휘도가 변화하게 된다.
N채널형의 구동 트랜지스터 Md를 갖는 화소 회로는, 구동 능력이 높고 제조 프로세스를 간략화할 수 있는 이점이 있지만, 임계값 전압 Vth나 이동도 μ의 변동을 억제하기 위해서, 이하와 같은 보정 동작을, 전술한 발광 제어 동작에 앞서서 행할 필요가 있다.
<보정 동작>
구체적인 제어의 상세는 생략하지만, 샘플링 전에 축적 캐패시터 Cs에 의해, 구동 트랜지스터 Md의 게이트 전위가, 그 임계값 전압 Vth의 레벨로 유지된다. 이 예비적인 동작은, 「임계값 보정」이라고 불린다.
임계값 보정 후에, 구동 트랜지스터 Md의 게이트에 샘플링 후의 데이터 전압 Vdata가 가해지기 때문에, 게이트 전위는 "Vth+Vdata"로 되어 유지된다. 이 때의 데이터 전압　Vdata의 크기에 따라서 구동 트랜지스터 Md가 턴온된다. 임계값 전압 Vth가 커서 턴온되기 어려운 구동 트랜지스터 Md의 경우에는 "Vth+Vdata"도 크고, 반대로, 임계값 전압 Vth가 작아 턴온되기 쉬운 구동 트랜지스터 Md의 경우에는 "Vth+Vdata"도 작다. 따라서 구동 전류로부터 임계값 전압 Vth의 변동의 영향이 배제되어, 데이터 전압 Vdata가 일정하면, 드레인 전류 Ids(구동 전류 Id)도 일정하게 된다.
또한, 예를 들면, 데이터 샘플링 전에서 임계값 보정 후에, 「이동도 보정(엄밀하게는, 구동력 보정)」을 행한다.
이동도 보정에서는, 전압 "Vth+Vsig"가 유지되어 있는 상태로부터, 또한, 구동 트랜지스터 Md의 전류 구동 능력에 따른 전위 변화를 행한다. 도 2 및 도 3에는 도시를 생략하고 있지만, 구동 트랜지스터 Md의 게이트와 소스 또는 드레인 사이에, 구동 트랜지스터 Md의 전류 채널을 통한 전류에 의해 유지 캐패시터를 충전 또는 방전하는 패스가 설정되고, 이 패스에 전류를 흘릴지의 여부를 제어함으로써 이동도 보정을 행한다.
그 후, 이 일정한 전류값으로 구동되어 유기 발광 다이오드 OLED가 발광한다.
이와 같이 하여, 구동 트랜지스터 Md의 임계값 전압 Vth나 이동도 μ의 변동은 회로에 의해 보정되지만, 이 보정 동작에서는 구동 트랜지스터 Md에 대한 보정이다. 이 때문에, 가장 바람직한 것은, 화소 회로 내의 모든 트랜지스터(TFT)에 대하여 임계값 전압이나 이동도가 변동되기 어렵게 하는 것이다.
임계값 전압이나 이동도의 변동으로서 큰 요인을 차지하는 것이, TFT 박막(박막 반도체층)의 조성 및 농도 등의 변동이며, 이에 영향을 주는 요인으로서, 다음에 설명하는 바와 같이, 도입 불순물을 활성화하기 위한 레이저 어닐링 시의 레이저 주사에 기인한 것이 있다.
<가열이 불균일하게 되는 패턴>
본 실시 형태는, 왕복의 레이저 어닐링 조사에서 가열이 균일한 패턴에 관한 것이다.
가열과 패턴의 관계를 명확하게 할 때의 전제로서, 우선, 그 패턴으로 변경하기 전의 화소 구조를 설명한다.
도 5의 (A)에, 본 실시 형태에서 패턴 변경이 이루어지기 전의 화소 회로의 평면도를 도시한다. 또한, 도 5의 (B)에, 도 5의 (A)의 A-A선을 따라 취한 단면도를 도시한다.
이하, 「패턴」이라고 하는 단어를, 도 5의 (A)와 같이 기판의 일 주면으로부터 본 평면 관점에서의 형상(평면 형상)과, 그 평면 형상을 갖는 부분 중 어느 한쪽 또는 양방의 의미에서 이용한다.
도 5의 (B)에서, 글래스 등으로 이루어지는 기판(10) 상에, 소정의 게이트 메탈 재료, 예를 들면 몰리브덴 등으로 이루어지는 「예비 가열층」을 겸하는 게이트 전극(11)이 형성되어 있다. 게이트 전극(11) 상에, 산화실리콘 등으로 이루어지는 「절연막」으로서의 게이트 절연막(12)이, 게이트 전극(11)의 표출면을 덮어 형성되어 있다. 게이트 절연막(12) 상에, 주로 실효 게이트부로 되는 게이트 전극(11)의 일부(게이트 핑거부)(11A)와 서로 겹쳐지는 위치에, 구동 트랜지스터 Md의 박막 반도체층(아몰퍼스 실리콘층)(13d)이 형성되어 있다.
이 구조는, 샘플링 트랜지스터 Ms(도 5의 (A))용의 박막 반도체층(13s)에서도 동일하다.
단, 게이트 핑거부(11A)의 길이가, 구동 트랜지스터 Md와 샘플링 트랜지스터 Ms에서 상이하다. 또한, 게이트 핑거부(11A)와 일체 형성되어 연속하는 그 밖의 게이트 전극 부분이, 구동 트랜지스터 Md와 샘플링 트랜지스터 Ms에서 상이하다.
구체적으로, 구동 트랜지스터 Md에서는, 게이트 핑거부(11A)의 근원으로부터 넓은 면적의 축적 캐패시터 Cs의 하부 전극이 형성되어 있고, 그 일부(11B)가, 게이트 핑거부(11A)와 평행하게 연장되어 있다.
이에 대하여, 샘플링 트랜지스터 Ms에서는, 게이트 핑거부(11A)의 근원에, 수평(가로)으로 뻗어 있는 제2 스캔 신호 VSCAN2(i)의 공급 라인(도면에서는, 「기입 제어선」으로 표기)이 연결되어 있다.
설명을 도 5의 (B)로 되돌리면, 박막 반도체층(13d) 상에, 예를 들면 알루미늄(Al)의 막을 패터닝하여 형성된, 다양한 배선이나 접속부가 형성되어 있다.
도 5의 (B)에서는 우측으로부터, 박막 반도체층(13d)의 소스와 드레인의 한 쪽에 전기적으로 접속되어 전원 전압 VDD의 공급선으로 되는 VDD선(14A), 박막 반도체층(13d)의 소스와 드레인의 다른 쪽에 전기적으로 접속되며, 이것이, 보다 상층에 배치되기 때문에 도시되지 않은 유기 발광 다이오드 OLED의 유기적층막과 접속하기 위한 접속 배선(14B), 축적 캐패시터 Cs의 상부 전극(14C), 및, 신호선 SIG(j)로 되는 SIG선(14D)이, 이 순서로 형성되어 있다.
또한，SIG선(14D)은, 샘플링 트랜지스터 Ms의 박막 반도체층(13s)에 대하여 접속되고, 또한, 이것과 동시에 Al 등의 막을 패터닝하여 형성되는 다른 접속 배선(14E)이, 박막 반도체층(13s)에 접속되어 있다. 접속 배선(14E)은, 컨택트를 통하여, 하층의 게이트 전극의 일부(11B)(축적 캐패시터 Cs의 하부 전극)에 접속되어 있다.
<레이저 어닐링과 패턴의 관계>
여기서는, 우선, 레이저 어닐링에 대하여 설명하고, 그 후, 게이트 전극 패턴에 따라서는 가열이 불균일하게 되는 이유를 명백하게 한다.
도 6의 (A)에, 레이저 어닐링 시의 패턴을 평면도에 의해 나타낸다. 도 6의 (B)는 도 5와 마찬가지의 개소의 단면도이다.
이 상태는, 도 6의 (A)의 전체면에 아몰퍼스 실리콘막(반도체 박막)이 퇴적된 상태이며, 도 6의 (B)에 도시한 바와 같이 박막 반도체층(13d)으로 되는 부분의 주위가, 동일한 재질의 부분(13m)과 연속하고 있다. 이 부분(13m)은, 레이저 어닐링 후의 패터닝에 의해 제거되어, 박막 반도체층(13d) 및 박막 반도체층(13s)이 사각 형상으로 남겨진다.
이와 같이, 본 실시 형태에서 화소 회로 내의 TFT는, 아몰퍼스 실리콘의 막(반도체 박막)의 박막 반도체층(13d나 13s)으로 되는 부분에 대하여, 게이트 절연막(12)을 개재하여 서로 겹쳐진 패터닝 후의 게이트 전극 부분(게이트 핑거부(11A))이 형성된 상태에서 레이저 어닐링이 이루어진다. 이 때는, Al 증착 공정보다 전이기 때문에 화소 내에 Al(VDD선(14A)∼접속 배선(14E))은 존재하지 않는다.
다음으로, 레이저 어닐링의 주사 방향에 대해서 생각한다.
본 실시 형태에서는, 도 7과 같이, N×M 화소의 표시부(2)에 대하여, 수평 방향의 1화소 라인마다, 방향(도면에서는 화살표에 의해 표시)을 교대로 역방향으로 절환하여 레이저 어닐링 주사를 행한다. 이것은, 도 8과 같이, 동일한 방향에서 레이저 어닐링 주사를 행하면, 왕로에서 레이저 어닐링을 행한 후의 되돌아감 시간(귀로의 시간)이 낭비되게 되어, 전체 처리 시간이 길어지기 때문에, 귀로에서도 레이저 어닐링 처리를 행하는 것이다.
도 7의 레이저 어닐링 주사를 전제로 하면, 도 6에서, 왕로에서는 처음에 게이트 전극의 일부(11B)가 레이저 조사를 받아 가열되고(예비 가열), 그 후, 시간적으로 조금 지연되어 게이트 핑거부(11A) 및 박막 반도체층(13d)이 레이저광에 노출되어 가열된다(본 가열).
박막 반도체층(13d)은, 본 가열 시에 레이저광을 직접 받아도 가열되지만, 그 재료인 아몰퍼스 실리콘의 열 용량이 비교적 크기 때문에, 단시간의 가열 혹은 낮은 조사 에너지 밀도로는 충분한 가열을 할 수 없다. 또한, 강한 레이저광에 의 해 충분히 가열하면, 이동도가 낮아져 TFT의 충분한 구동 특성이 얻어지지 않는다.
따라서, 본 가열 시에, 보다 열 용량이 작은, 즉 약간의 열량으로 온도가 오르는 재료로 이루어지는 게이트 핑거부(11A)가 레이저광으로 따뜻해지면, 그 열로 보조적으로 박막 반도체층(13d)이 가열된다.
또한, 본 가열 전의 예비 가열에서, 게이트 전극의 일부(11B)가 따뜻해지면, 그 열이, 열 전도율이 높은 게이트 전극의 일부(11B)을 통하여 게이트 핑거부(11A)에 전달되기 때문에, 이 예비 가열에서, 게이트 핑거부(11A)의 온도가 어느 정도 상승한다. 레이저 어닐링은 피크 온도와 그 지속 시간이 어닐링 효과를 높이는 데 있어서 중요하지만, 예비 가열이 있으면, 본 가열에서 피크 온도에 도달하는 시간을 절약할 수 있고, 따라서 피크 온도의 지속 시간도 길어진다(어닐링 효과가 커진다). 이 의미에서 게이트 전극(11)은 「예비 가열층」이라고 불린다.
이상으로부터, 레이저 어닐링 주사의 왕로에서는 단시간에 충분한 어닐링 효과가 얻어진다.
한편, 레이저 어닐링의 귀로에서는, 처음에 게이트 핑거부(11A) 및 박막 반도체층(13d)이 레이저광에 노출되기 때문에, 예비 가열이 행해지지 않는다. 따라서, 왕로보다 어닐링 효과가 작고, 이것이 화소 라인마다 교대로 TFT 특성을 변동시키는 원인으로 된다.
왕로와 귀로에서, 레이저 주사 속도나 조도를 변화시키는 것도 가능하지만, 가열 상태가 동일하지 않은 것을 조사 조건으로 보충하면, 레이저 조사 장치가 안정되지 않은 점에서, 완전하게 변동을 없애는 것이 곤란하다. 또한, 장치가 안정 되는 것을 대기할 필요도 있어, 왕복의 레이저 조사로서 처리 시간을 짧게 한 효과가 약해진다.
화소 회로는, 도 9와 같이 2화소에서 미러 배치로 하는 경우도 있다.
도 9에서는, 일점파선으로 나타내는 경계에서 인접하는 2개의 화소 회로를 나타내고 있다. 2개의 화소 회로는, VDD선(14A)을 공용하고, 그 배치 스페이스를 절약하기 위해서, 화소 경계에서 미러 대칭으로 되도록, 게이트 핑거부(11A)와 게이트 전극의 일부(11B)의 관계가 규정되어 있다.
따라서, 도 9의 패턴이 반복하여 배열된 화소부에서, 왕로에서 도면의 좌측으로부터 우측으로 레이저 어닐링 주사가 행하여진 경우, 먼저 어닐링되는 좌측의 화소 회로에서는 게이트 전극의 일부(11B)에 의한 예비 가열이 행해지지만, 다음에 어닐링되는 우측의 화소 회로에서는, 이 예비 가열이 이루어지지 않는다.
이 때문에, 인접하는 2화소에서 어닐링 효과가 상이하여, TFT 특성이 변동된다. 이것은 다른 화소 페어에서도 동일하며, 왕로와 귀로에서는, 예비 가열되는 화소가 반전되기 때문에, 화소부 전체로서는 체크 형상의 표시 얼룩이 생긴다.
<게이트 전극 패턴의 개요>
도 10의 (A)∼도 10의 (D)에, 본 실시 형태에서, 표시 얼룩을 방지하기 위한 패턴 레이아웃의 대략적인 양태를 몇개 도시한다. 여기서는 레이저 어닐링 주사가 가로 방향(X축 방향)으로, 도시된 방향에서의 왕로와 귀로에서 화소 라인마다 반복된다.
도 10의 (A)의 레이아웃은, 도 6의 (A)를 수정한 것이다. 도 6의 (A)에서는 게이트 핑거부(11A)에 대하여, 그 편측에 게이트 전극의 일부(이하, 예비 가열부라고 함)(11B)가 배치되어 있다. 이에 대하여, 도 10의 (A)에서는, 동일한 사이즈의 예비 가열부(11B)가, 게이트 핑거부(11A)의 양측에 Y축 대칭으로 형성되어 있다. 여기서, 게이트 핑거부(11A)의, 박막 반도체층(13d)과 서로 겹쳐진 부분을 「제1 영역 R1」이라고 정의하고, 그 밖의 부분을 「제2 영역 R2」라고 정의한다. 그렇게 하면, 제2 영역 R2가, 제1 영역 R1의 중심선(Y축)을 경계로 대칭인 것을 알 수 있다.
도 10의 (B)의 레이아웃에서는, 도시하지 않은 컨택트로 접속되는 것을 전제로 하여, 게이트 핑거부(11A)가 고립 패턴으로 되어 있다. 이 경우, 예비 가열부(11B)는 형성되어 있지 않고, 2개의 제2 영역 R2가 제1 영역 R1의 2개의 중심선(X축과 Y축)에서, 각각의 축을 경계로 대칭인 것을 알 수 있다. 2개의 제2 영역 R2의 사이즈가 동일하면, 중심점 O에서 180도 회전 이동하였을 때에 양 패턴이 겹치는 「180도 회전 대칭」으로 된다.
도 10의 (C) 및 도 10의 (D)는, 게이트의 길이 방향을 도 10의 (A)로부터 90도 방향을 변화시킨 경우이다.
도 10의 (C)의 레이아웃에서는, 게이트 핑거부(11A)의 양 끝에 위치하는 2개의 제2 영역 R2, 2개의 예비 가열부(11B)로 되는 제2 영역 R2, 및, 축적 캐패시터Cs의 하부 전극으로 되는 제2 영역 R2가 모두 Y축 대칭으로 되어 있다.
도 10의 (D)의 레이아웃에서는, 축적 캐패시터 Cs의 하부 전극의 주요부가 2개로 분할되어 있지만, 이 경우, 제2 영역 R2에 대하여 Y축 대칭과 X축 대칭이 동 시에 달성되어 있다.
도 10의 (A)∼도 10의 (D)는, 제1 영역 R1이 단일인 경우이지만, 1개의 박막 트랜지스터에 제1 영역 R1은 복수 존재하여도 된다.
도 11에, 복수의 제1 영역 R1을 갖는 경우의 가장 단순한 레이아웃을 도시한다.
도 11에 도시된 레이아웃에서는, 2개의 게이트 핑거부(게이트 전극(11A))가 서로 평행하게 형성되어, 박막 반도체층(13d)과 겹쳐져 있다. 이 때문에, 2개의 제1 영역 R1도 서로 평행한 사각형 형상을 갖는다. 2개의 게이트 전극(11A)은 연결부(11C)에 의해 서로 연결된다. 이와 같은 레이아웃에서의 게이트 전극(11)은, 소위 빗형 게이트라고 불린다. 또한, 소스 전극과 드레인 전극은, 예를 들면 도 11에 부호 "S(소스)"와 "D(드레인)"에 의해 나타내는 바와 같이, 2개의 게이트 전극(11A)에 대하여 Y축을 경계로 미러 대칭으로 되어 있다. 또한, 게이트 전극(11)의 제1 영역 R1 이외의 영역인 제2 영역 R2도, 주사 방향과 직교하는 Y축을 경계로 선대칭으로 되는 패턴을 갖는다. 단，이 예에서는, 주사시 제1 영역 R1보다 먼저 레이저광이 쏘여지는 제2 영역 R2의 부분, 즉 도 10의 (A), (B) 및 (D)와 같은 예비 가열부(11B)가 존재하지 않는다. 그 의미에서는, 도 11에 도시한 게이트 전극(11)은, 도 10의 (B)와 마찬가지로, 예비 가열부(11B)가 왕로와 귀로의 양방에서 존재하지 않는 패턴으로 되어 있다.
도 12에, 180도 회전 대칭의 다른 예를 도시한다.
본 예에서는, 게이트 전극(11)이 전체로서 S자형(복수의 S자형의 패턴을 복 수개, 중심축의 둘레에 각도를 어긋나게 하여 겹친 날개 바퀴형이어도 됨)의 고립 패턴으로 되어 있다.
이하에, 도 10의 (A)와 도 10의 (B)를 대표로 하여, 구체적인 화소 회로의 평면도와 단면도에 의해 실시예를 설명한다. 또한, 다른 레이아웃이라도 마찬가지로 화소 회로에의 적용이 가능하다. 여기서의 설명에서는, 도 5 및 도 6과 동일한 구성은 동일 부호를 붙여 설명을 생략하고, 패턴이 상이한 부분만 언급한다.
<실시예 1>
도 13의 (A)에, 실시예 1의 화소 평면도, 도 13의 (B)에, A-A선 단면도, 도 13의 (C)에, 레이저 어닐링 시의 평면도를 도시한다. 이들은, 각각, 도 5의 (A), 도 5의 (B), 도 6의 (A)에 대응한다.
왕로 및 귀로의 화살표로 나타내는 레이저 어닐링 주사 방향에서, 게이트 핑거부(11A)의 양측에, 대칭으로, 2개의 예비 가열부(11B)가 형성되어 있다. 따라서, 왕로와 귀로에서 박막 반도체층(13d)에 대한 어닐링 효과가 변하지 않기 때문에, 적어도, 레이저 주사 방향에 기인한 TFT 특성의 변동이 생기지 않는다. 또한, 아몰퍼스 실리콘의 박막 반도체층(13d)을 이용하여, 게이트 전극(11)에 의해 예비 가열 및 보조 가열하는 구성이기 때문에, 아몰퍼스 실리콘을 직접 가열하는 레이저 어닐링보다 이동도 μ를 수배 크게 할 수 있다.
또한, 박막 반도체층(13s)은, 처음부터 대칭의 게이트 전극으로 되어 있지만, 대칭이 아닌 경우, 박막 반도체층(13d)에 대한 예비 가열부(11B)와 같은 게이트 전극부의 대칭성을 갖게 하면 된다. 구동 트랜지스터 Md 정도는 아니지만, 샘 플링 트랜지스터 Ms에 대해서도 특성 변동을 억제한 쪽이 바람직하기 때문이다.
여기서 이용하는 레이저 조사 영역은, 1화소의 높이(Y축 방향의 사이즈)보다 짧고, 또한, 박막 반도체층(13d)과 박막 반도체층(13s)을 동시 어닐링할 수 있는 크기로 정해져 있다.
<실시예 2>
도 14의 (A)에, 실시예 2의 화소 평면도, 도 14의 (B)에, 레이저 어닐링 시의 평면도를 도시한다. 이들은, 각각, 도 5의 (A), 도 6의 (A)에 대응한다.
왕로 및 귀로의 화살표로 나타내는 레이저 어닐링 주사 방향에서, 게이트 핑거부(11A)의 양측에, 예비 가열부가 형성되어 있지 않다. 보다 상세하게는, 게이트 핑거부(11A)가, 축적 캐패시터의 하부 전극(11C)과 동일한 재료이지만, 서로 접속하고 있지 않은 고립 패턴으로서 형성되어 있다. 하부 전극(11C)은, 컨택트 CH2를 통하여 VDD선(14A)에 접속되어 있다. 또한, 게이트 핑거부(11A)의 한쪽 끝에 면적이 넓은 제2 영역 R2가 형성되고, 이 부분이 컨택트 CH1에 의해 축적 캐패시터의 상부 전극(Al층)(14F)과 접속되어 있다.
따라서, 왕로와 귀로에서 박막 반도체층(13d)에 대한 어닐링 효과가 변하지 않기 때문에, 적어도, 레이저 주사 방향에 기인한 TFT 특성의 변동이 생기지 않는다. 또한, 아몰퍼스 실리콘의 박막 반도체층(13d)을 이용하여, 게이트 전극(11)에 의해 예비 가열 및 보조 가열하는 구성이기 때문에, 아몰퍼스 실리콘을 직접 가열하는 레이저 어닐링보다 이동도 μ를 수배 크게 할 수 있다.
또한, 박막 반도체층(13s)에 대한 게이트 전극에 대칭성을 갖게 하는 것이 가능한 것, 레이저 조사 영역, 및, 레이저 광원은 실시예 1과 동일하다.
이상의 실시 형태에서는, 박막 반도체층이 아몰퍼스 실리콘으로 이루어지는 경우로 설명하였지만, 비정질 실리콘을 어닐링에 의해 다결정 실리콘으로 변화시키는 경우라도, 본 발명의 적용은 가능하다. 이와 같은 폴리실리콘 TFT의 경우, 레이저 조사의 에너지 밀도를 올릴 필요가 있지만, 본 실시 형태에서는 게이트 전극에 의한 보조 가열을 할 수 있고, 예비 가열하는 경우에는 패턴에 의한 가열의 균일성을 높이고 있기 때문에，보다 낮은 에너지 밀도에서의 어닐링이 가능하게 된다. 단, 폴리실리콘 TFT는 원래 어닐링에 의해 TFT 특성이 변동되기 어렵기 때문에, 아몰퍼스 실리콘만큼은 TFT 특성의 변동 억제 효과는 크지 않다.
또한, 게이트 전극(11)의 상방에 박막 반도체층(13d) 등을 겹치는 백 게이트 구조로 설명하였지만, 게이트 전극(11)을 박막 반도체층(13d) 등의 상에 게이트 절연막(12)을 개재하여 겹치는 구조이어도 무방하다. 그 경우, 레이저 어닐링은, 게이트 전극(11)의 패턴을 형성한 상태에서 행할 필요가 있다.
본 실시 형태에 따르면, 이하의 이익이 얻어진다.
레이저 어닐링 시에 구동 트랜지스터의 게이트 전극과 동전위로 되어 있는 게이트 메탈을 레이저의 주사 방향에 대하여 구동 트랜지스터의 양측에 배치하거나 전혀 배치하지 않는 등, 축 대칭 또는 회전 대칭의 제2 영역을 갖는 게이트 전극 패턴으로 함으로써, 레이저 어닐링의 방향에 상관없이 균일한 특성을 얻는 것이 가능하게 된다.
레이저 어닐링의 방향에 상관없이 균일한 특성을 얻는 것이 가능하게 되기 때문에 레이저 어닐링의 주사 방향에 의해 어닐링의 강도를 조정할 필요가 없어, 택트 타임 저감을 실현할 수 있다.
또한 구동 트랜지스터의 임계값 전압이나 이동도의 줄무늬 형상의 변동을 저감할 수 있어, 얼룩이 없는 균일한 화질을 얻을 수 있다.
또한, 실시예 1과 2에 의해 설명한 바와 같이, 게이트 전극(11)의 제2 영역 R2가 Y축에 대칭으로 되어 있는 경우, Y방향에 인접하는 2화소간에서 VDD선(14A)을 공용하여, 그 배치 스페이스를 절약할 수 있다고 하는 이점도 있다.
도 1은 본 발명의 실시 형태에 따른 유기 EL 디스플레이의 주요 구성을 도시하는 도면.
도 2는 본 발명의 실시 형태에 관하여, 구동 트랜지스터가 P형인 화소 회로를 도시하는 도면.
도 3은 본 발명의 실시 형태에 관하여, 구동 트랜지스터가 N형인 화소 회로를 도시하는 도면.
도 4는 유기 발광 다이오드의 I-V 특성의 그래프와, 드레인 전류 Ids의 일반식을 도시하는 도면.
도 5는 본 발명의 실시 형태에 관하여, 본 실시 형태에서 패턴 변경이 이루어지기 전의 화소 회로의 평면도와 단면도.
도 6은 도 5의 구성에서, 레이저 어닐링 시의 패턴을 도시하는 평면도와 단면도.
도 7은 본 발명의 실시 형태에 관하여, 레이저 어닐링 주사 방법(방향)을 도시하는 도면.
도 8은 본 발명의 실시 형태에 관하여, 다른 레이저 어닐링 주사 방법(방향)을 도시하는 도면.
도 9는 도 5의 구성을 미러 대칭으로 배치한 2화소분의 평면도와 단면도.
도 10은 본 발명의 실시 형태에 관하여, 게이트 패턴의 유형을 도시하는 도면.
도 11은 본 발명의 실시 형태에 관하여, 제1 영역이 복수 있는 게이트 패턴을 도시하는 도면.
도 12는 본 발명의 실시 형태에 관하여, 게이트 패턴의 다른 유형을 도시하는 도면.
도 13은 본 발명의 실시예 1에 따른 평면도와 단면도.
도 14는 본 발명의 실시예 2에 따른 평면도와 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 유기 EL 디스플레이
2 : 표시부
3 : 화소 회로
4 : V 스캐너
10 : 기판
11 : 게이트 전극
11A : 게이트 핑거부
R1 : 제1 영역
R2 : 제2 영역
11B : 예비 가열부
12 : 게이트 절연막
13d, 13s : 박막 반도체층
13m : 반도체 박막의 일부분
4A : VDD선
14B : 접속 배선
14C : 상부 전극
14D : SIG선
41 : 수평 화소 라인 구동 회로
42 : 기입 신호 주사 회로
OLED : 유기 발광 다이오드
M1 : 구동 트랜지스터
Ms : 샘플링 트랜지스터
Cs : 축적 캐패시터
NDc : 발광 제어 노드
VSCAN1(i) 등 : 스캔 신호
SIG(j) : 신호 입력선
Vsig : 데이터 전압

Claims (9)

  1. 기판과,
    상기 기판 상의 일 주면으로부터 본 평면 관점에서 적어도 한 방향으로 라인 형상으로 배치되는 복수의 박막 트랜지스터
    를 포함하며,
    상기 박막 트랜지스터가,
    상기 기판 상의 예비 가열층과,
    상기 예비 가열층 상의 절연막과,
    상기 예비 가열층에 대하여, 상기 절연막을 개재하여 일부가 겹쳐져 있는 박막 반도체층
    을 포함하며,
    상기 예비 가열층은, 상기 박막 반도체층과 겹쳐 있는 부분 이외의 부분이, 상기 한 방향과 직교하는 방향의 축을 경계로 선대칭의 평면 형상을 갖는 전자 장치.
  2. 제1항에 있어서,
    상기 예비 가열층이, 상기 박막 반도체층과 겹치는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 갖고,
    상기 제2 영역은, 상기 제1 영역의 중심을 통과하는 선대칭축을 갖는 평면 형상을 갖는 전자 장치.
  3. 제1항에 있어서,
    상기 예비 가열층이, 상기 박막 반도체층과 각각 겹치는 복수의 제1 영역과, 상기 제1 영역 이외의 제2 영역을 갖고,
    상기 복수의 제1 영역의 각각은, 긴 변이 서로 평행한 사각형의 평면 형상을 갖고,
    상기 제2 영역은, 상기 복수의 제1 영역의 각 긴 변과 평행한 선대칭축을 갖는 평면 형상을 갖는 전자 장치.
  4. 제1항에 있어서,
    상기 예비 가열층이 상기 박막 트랜지스터의 게이트 전극이고, 상기 절연막이 상기 박막 트랜지스터의 게이트 절연막인 전자 장치.
  5. 제1항에 있어서,
    상기 박막 반도체층 상에, 게이트 절연막을 개재하여 상기 박막 트랜지스터의 게이트 전극이 형성되어 있는 전자 장치.
  6. 제1항에 있어서,
    상기 박막 반도체층이 아몰퍼스 실리콘으로 이루어지고,
    상기 예비 가열층이, 상기 박막 반도체층 및 상기 절연막보다, 열 용량이 작고 열 전도율이 높은 도전 재료로 이루어지는 전자 장치.
  7. 제1항에 있어서,
    흘리는 전류량에 의해 발광이 구동되는 발광 소자와, 상기 발광 소자의 구동 전류 경로에 설치되는 구동 트랜지스터를 각각에 포함하는 복수의 화소가, 상기 기판의 일 주면으로부터 본 평면 관점에서 매트릭스 형상으로 배치되고,
    상기 구동 트랜지스터가 상기 박막 트랜지스터인 전자 장치.
  8. 기판과,
    상기 기판 상의 일 주면으로부터 본 평면 관점에서 적어도 한 방향으로 라인 형상으로 배치되는 복수의 박막 트랜지스터
    를 포함하며,
    상기 박막 트랜지스터가,
    상기 기판 상의 예비 가열층과,
    상기 예비 가열층 상의 절연막과,
    상기 예비 가열층에 대하여, 상기 절연막을 개재하여 일부가 겹쳐져 있는 박막 반도체층
    을 포함하며,
    상기 일 주면으로부터 본 상기 예비 가열층의 평면 형상이, 상기 박막 반도 체층과 겹치는, 적어도 1개의 제1 영역과, 상기 제1 영역 이외의 제2 영역을 갖고,
    상기 제2 영역의 평면 형상이, 회전 대칭축을 중심으로 한쪽을 180도만큼 축 회전하면 다른 쪽에 겹치는 2개의 회전 대칭 부분을 갖는 전자 장치.
  9. 기판에 대하여, 그 기판의 일 주면으로부터 본 평면 관점에서 적어도 한 방향으로 라인 형상으로 배치되는 복수의 박막 트랜지스터를 형성하는 단계를 포함하고,
    상기 복수의 박막 트랜지스터를 형성하는 단계는,
    상기 기판 상에 예비 가열막을 형성하는 단계와,
    상기 예비 가열막을 상기 박막 트랜지스터마다의 소정의 평면 형상으로 패터닝하는 제1 패터닝 단계와,
    복수의 예비 가열층의 표출면을 덮는 절연막을 형성하는 단계와,
    상기 절연막 상에 반도체 박막을 형성하는 단계와,
    상기 한 방향의 한쪽측으로부터 다른 쪽측에 레이저광을 주사하고, 상기 한 방향 내에서 주사 방향을 교대로 변화시키면서 주사를 복수회 반복하여, 상기 반도체 박막을 어닐링하는 단계와,
    상기 박막 트랜지스터마다의 박막 반도체층을 형성하기 위해서, 상기 반도체 박막을 패터닝하는 제2 패터닝 단계
    를 포함하고,
    상기 제1 패터닝 단계에서는, 상기 박막 트랜지스터마다의 상기 예비 가열층 의 평면 형상이 상기 한 방향과 직교하는 방향의 축을 경계로 선대칭으로 되도록, 상기 예비 가열막을 패터닝하고,
    상기 제2 패터닝 단계에서는, 상기 예비 가열층과 일부 겹치는 영역 이외의 영역의 평면 형상이 상기 축을 경계로 선대칭으로 되는 상기 박막 반도체층이 형성되도록, 상기 반도체 박막을 패터닝하는
    전자 장치의 제조 방법.
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