JP4697270B2 - 電子装置およびその製造方法 - Google Patents

Description

本発明は、薄膜トランジスタを有する、表示装置や集積回路装置等の電子装置に関する。また、本発明は、薄膜トランジスタの薄膜半導体層をレーザー光走査によりアニールするステップを含む電子装置の製造方法に関する。

薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を有する電子装置としては、例えば、液晶ディスプレイ、有機ＥＬディスプレイ等の表示装置が知られている。
薄膜トランジスタ（以下、ＴＦＴと称する）は、液晶ディスプレイでは液晶層に対し、画素信号に応じた電圧を印加するスイッチ素子として用いられる。
また、有機ＥＬディスプレイでは、画素ごとに設けられた自発光素子に流す電流量を制御する駆動トランジスタに、ＴＦＴが用いられる。有機ＥＬディスプレイの各画素は、駆動トランジスタ以外に、電流経路の遮断制御や画素信号のサンプリングなどにスイッチ素子が必要で、そのスイッチ素子にもＴＦＴが用いられる。

ＴＦＴは、ディスプレイのパネル基板上に半導体集積回路と同様な技術を用いて積層された積層構造内に、ポリシリコンあるいはアモルファスシリコンなどからなる薄膜半導体層を有する。薄膜半導体層にソース・ドレイン領域が形成され、薄膜半導体層の上面または下面に対しゲート絶縁膜を介して近接するゲート電極が配置される。

一般に、低温ポリシリコンＴＦＴでは、非晶質シリコン（薄膜半導体層の形成膜）を結晶化して多結晶シリコン（ポリシリコン）に変化させるアニール工程において、エキシマレーザーアニール（ＥＬＡ）法を用いている。
しかし、ＥＬＡで形成した低温ポリシリコンＴＦＴは大きな移動度が得られる反面、その閾値電圧や移動度のバラツキが大きい。ＴＦＴの閾値電圧や移動度がばらつくと、上述した液晶ディスプレイや有機ＥＬディスプレイにおいて、画素駆動の動作が安定しない。

より詳細には、ＥＬＡのレーザー照射では、所定形状のレーザー照射領域（ショット領域）を一方の向きに一部ずらしながらパルス駆動により断続的に照射することでライン状走査が行われ、さらに当該走査の向きと直交する向きにショット領域中心をずらして当該直交する向きでもショット領域が一部重なるようにして次のライン状走査を同様に行う。このようなレーザー光のライン状走査を繰り返しによって、ＥＬＡが行われる。
このとき、例えば走査ライン内でのＴＦＴ特性の均一性が、それに直交する方向でのＴＦＴ特性に比べて高くなる。逆にいうと、走査ラインと直交する方向でＴＦＴの閾値や移動度がばらつきやすく、これが表示画面に周期的な筋状の輝度ムラを発生させる。

特に有機ＥＬディスプレイの駆動トランジスタは、画素に入力される信号のレベルに応じて発光素子の駆動電流量を調整するため、閾値電圧や移動度のばらつきが直接、画素の発光輝度の変動として現われる。また、サンプリングトランジスタはスイッチ素子であるが、閾値電圧によってサンプリング時間が決まり、また、移動度が異なると同じサンプリング時間でも取り込む信号電荷量が異なるため、サンプリングトランジスタのバラツキによっても発光輝度が多少なりとも変動する。

ＥＬＡ走査に起因した有機ＥＬディスプレイの表示ムラを防止するために、種々の提案がされている（例えば、特許文献１および２参照）。
特許文献１では、発光素子に並列に接続するＴＦＴ（駆動トランジスタ）を複数個設け、そのときチャネル電流が流れる向き（チャネル長方向）を複数のＴＦＴ間で異ならせる。そして、このチャネル長方向に応じて結晶性が異なる非晶質半導体膜に対し、一方向のＥＬＡレーザー照射、あるいは、複数の方向からのＥＬＡレーザー照射を行って、上述したＥＬＡ走査に起因した周期的な輝度ムラが表示画面で目立たなくする。

特許文献２では、発光素子に接続される駆動トランジスタと直列に、逆のチャネル導電型を有し、ダイオード接続された補償用トランジスタを設けている。駆動トランジスタにＥＬＡ時のレーザーライン状走査に起因して特性バラツキが生じたときに、逆導電型の補償用トランジスタには、上記バラツキによる駆動電流の変化を吸収するように逆向きの特性バラツキが生じる。このため、上述したＥＬＡ走査に起因した周期的な輝度ムラが表示画面で目立たなくすることができる。
特開２００３−９１２４５公報 特開２００２−１７５０２９号公報

しかしながら、上述した特許文献１および特許文献２に記載された技術は、画素回路に回路的な工夫を行うものであるため、画素回路が大きくなるという欠点がある。また、回路的な工夫では、効果も限定的である。

一方、レーザー走査に起因した周期的な筋状の輝度ムラは、レーザー照射エネルギーを下げれば格段に目立たなくなる。しかし、レーザー照射エネルギーを下げると、結晶化が進まないため所望のＴＦＴ特性が得られず、また、結晶化不足という別の要因でＴＦＴの特性バラツキが生じ、これが表示品質を低下させる。

レーザー照射エネルギーを下げる場合、走査回数を増やしてレーザー照射領域を少しずつずらし、同じ画素が何度もレーザー照射されるようにして結晶化を促進することも可能である。しかし、走査回数を増やすとアニール工程に時間を要し、これがコストアップの要因となる。

レーザーアニールに起因した特性バラツキは、表示装置以外の電子装置、例えば、薄膜トランジスタをアレイ状に配置した集積回路装置等においても同様に生じている。

本発明は、レーザー照射などにより熱源走査を行う場合、その熱源のエネルギーが低い場合でも半導体薄膜に対し十分な加熱が行われ、かつ、熱源走査の往路と復路で特性バラツキが生じない構成の薄膜トランジスタを有する電子装置と、その製造方法を提供するものである。

本発明の一形態に関わる電子装置は、基板と、前記基板上に行列配置される複数の薄膜トランジスタと、前記薄膜トランジスタごとに設けられ、該薄膜トランジスタのゲート電極と同じ導電層から一方の電極が形成される複数のキャパシタと、を有し、前記薄膜トランジスタが、前記基板上の前記導電層と、前記導電層上の絶縁膜と、前記導電層の前記ゲート電極となる第１領域に対し、前記絶縁膜を介して重ねられている薄膜半導体層と、を有し、前記導電層は、前記第１領域以外の前記キャパシタの電極を含む第２領域が、前記行列配置の一方向と直交する方向に延びて前記第１領域の中心を通る軸を境に線対称な平面形状を有し、前記一方向の一方の側からの熱源走査と他方の側からの熱源走査とで前記薄膜半導体層に対する等価な予備加熱層として機能する。

本発明では好適に、前記予備加熱層が、前記薄膜半導体層と重なる第１領域と、前記第１領域以外の第２領域と、を有し、前記第２領域は、前記第１領域の中心を通る線対称軸を持つ平面形状を有する。
あるいは好適に、前記予備加熱層が、前記薄膜半導体層とそれぞれ重なる複数の第１領域と、前記第１領域以外の第２領域と、を有し、前記複数の第１領域の各々は、長辺が互いに平行な矩形の平面形状を有し、前記第２領域は、前記複数の第１領域の各長辺と平行な線対称軸を持つ平面形状を有する。

本発明では好適に、前記薄膜半導体層がアモルファスシリコンからなり、前記導電層が、前記薄膜半導体層および前記絶縁膜より、熱容量が小さく熱伝導率が高い導電材料からなる。
本発明では好適に、流す電流量により発光が駆動される発光素子と、前記発光素子の駆動電流経路に設けられる駆動トランジスタと、をそれぞれに備える複数の画素が、前記基板の一主面から見た平面視で行列配置され、前記駆動トランジスタが前記薄膜トランジスタである。

本発明の一形態に関わる電子装置の製造方法は、基板に対し、当該基板上に行列配置される複数の薄膜トランジスタを形成するステップを有し、前記複数の薄膜トランジスタを形成するステップが、前記基板上に、前記薄膜トランジスタのゲート電極、および該ゲート電極に接続されるキャパシタの電極となる導電層を形成するステップと、前記導電層を前記薄膜トランジスタごとの所定の平面形状にパターンニングする第１のパターンニングステップと、複数の前記導電層の表出面を覆う絶縁膜を形成するステップと、前記絶縁膜上に半導体薄膜を形成するステップと、前記行列配置の一方向において一方の側から他方の側にレーザー光を走査し、前記一方向内で走査の向きを交互に変えながら走査を複数回、繰り返し、前記半導体薄膜をアニールするステップと、前記薄膜トランジスタごとの薄膜半導体層を形成するために、前記半導体薄膜をパターニングする第２のパターンニングステップと、を含み、前記第２のパターンニングステップでは、前記薄膜半導体層と重なってゲート電極となる前記導電層の第１領域以外の第２領域の平面形状が、前記行列配置の一方向と直交する方向に延びて前記第１領域の中心を通る軸を境に線対称となる位置に、前記薄膜半導体層が配置されるように、前記半導体薄膜をパターンニングする。

以上の構成によれば、前記導電層（以下、予備加熱層という）上に絶縁膜を介して薄膜半導体層が重ねられている。このとき予備加熱層の平面形状に着目すると、当該予備加熱層の平面形状の一部が、薄膜半導体層の平面形状に対し重なっている。ここで平面形状とは、予備加熱層や薄膜半導体層が形成される基板の一主面から見た平面視の形状（パターン部の形）である。この一主面から見た平面視では、複数の薄膜トランジスタが少なくとも一方向にライン状に形成されている。薄膜半導体層は、この薄膜トランジスタのチャネルが形成される層である。
薄膜半導体層に重なる予備加熱層は、その重なり部分以外の部分が、上記一方向（ライン状配置方向）と直交する方向の軸を境に線対称な平面形状を有する。このため、一方向の一方側から他方側に予備加熱層を横切る際と、他方側から一方側に横切る際とでは、共に、線対称な２つのパターン部分の一方から他方に横切ることになる。しかも、この２つの部分は、予備加熱層の薄膜半導体層との重なり部分に対して対称性がある。よって仮に、横切るのが何らかの熱源だとすると、平面形状の線対称性が加熱の均等性を生む。

より詳細な形態では、予備加熱層の平面形状を、薄膜半導体層と重なる第１領域と、前記第１領域以外の第２領域とで区分したときに、第２領域が、第１領域の中心を通る線対称軸を持つ平面形状を有する。このことは第１領域が単数であるか、複数であるかを問わない。
また、他の形態では、前記第２領域の平面形状が、回転対照軸を中心に一方を１８０度だけ軸回転すると他方に重なる２つの回転対称部分を有する。

ここで第１領域は、薄膜半導体層と重なる部分であるため、直接的に薄膜半導体層を過熱する加熱部として機能する。予備加熱層が薄膜トランジスタのゲート電極層である場合、第１領域は実効ゲート部である。一方、第２領域は第１領域以外の予備加熱層の部分であり、一般には、第２領域の配置によって、第１領域の加熱の仕方が違ってくる。
つまり、例えばレーザーアニールの走査時を考えると、第１領域にレーザー光が当たり、これが加熱される前に第２領域にレーザー光が当たってこれが加熱される場合がある。その場合、第２領域で発生した熱が第１領域に伝達される（予備加熱）。そして、レーザー走査の往路と復路で最初に加熱される第２領域の平面形状が対称でないと、第１領域が直接加熱される本加熱の前の予備加熱で第１領域の温度が異なってくる。

本発明では、上述した一形態のような軸対照（線対称）性、他の一形態のような回転対照性をもつパターンの第２領域が第１領域に接続されているため、これらの対照性に適合したレーザー走査方向を決めれば、その往路と復路で薄膜半導体層に対する加熱の仕方がほぼ同じになる。

本発明によれば、レーザー照射などにより熱源走査を行う場合、その熱源のエネルギーが低い場合でも半導体薄膜に対し十分な加熱が行われ、かつ、熱源走査の往路と復路で特性バラツキが生じない構成の、薄膜トランジスタを有する電子装置と、その製造方法を提供することができる。

以下、本発明の実施形態を、有機ＥＬディスプレイに本発明を適用した場合を例として、図面を参照して説明する。

＜全体構成＞
図１に、本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示す。
図解する有機ＥＬディスプレイ１は、複数の画素回路（ＰＩＸ.Ｃ.）３がマトリクス状に配置されている画素部２と、画素部２を駆動する駆動回路とを有する。駆動回路は、垂直駆動回路（Ｖスキャナ）４と、水平駆動回路（Ｈスキャナ：Ｈ.Ｓｃａｎ）５とを含む。
Ｖスキャナ４は、画素回路３の構成により複数設けられている。ここではＶスキャナ４が、水平画素ライン駆動回路（Ｄ.Ｓｃａｎ）４１と、書き込み信号走査回路（Ｗ.Ｓｃａｎ）４２とを含んで構成されている。

図１に示す画素回路の符号「３(i,j)」は、当該画素回路が垂直方向（縦方向）のアドレスｉ(i=1,2)と、水平方向（横方向）のアドレスｊ(j=1,2,3)を持つことを意味する。これらのアドレスｉとｊは最大値をそれぞれ「ｎ」と「ｍ」とする１以上の整数をとる。ここでは図の簡略化のためｎ＝２、ｍ＝３の場合を示す。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。

画素回路３(1,1)、３(2,1)が共通な垂直方向の第１信号線ＳＩＧ(１)に接続されている。同様に、画素回路３(1,2)、３(2,2)が共通な垂直方向の第２信号線ＳＩＧ(２)に接続され、画素回路３(1,3)、３(2,3)が共通な垂直方向の第３信号線ＳＩＧ(２)に接続されている。
第１行の画素回路３(1,1)、３(1,2)および３(1,3)が共通のスキャン信号線によって、水平画素ライン駆動回路４１から第１スキャン信号ＶＳＣＡＮ１(1)が印加可能となっている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)が共通のスキャン信号線によって、水平画素ライン駆動回路４１から第１スキャン信号ＶＳＣＡＮ１(2)が印加可能となっている。
また、第１行の画素回路３(1,1)、３(1,2)および３(1,3)が共通の他のスキャン信号線によって、書き込み信号走査回路４２から第２スキャン信号ＶＳＣＡＮ２(1)が印加可能となっている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)が共通の他のスキャン信号線によって、書き込み信号走査回路４２から第２スキャン信号ＶＳＣＡＮ２(2)が印加可能となっている。

＜画素回路１＞
図２に、駆動トランジスタがＰＭＯＳトランジスタからなる場合の、画素回路３(i,j)の最も基本的な構成を示す。
図解する画素回路３(i,j)は、発光素子としての有機発光ダイオードＯＬＥＤを制御する回路である。画素回路は、有機発光ダイオードＯＬＥＤの他に、それぞれがＰＭＯＳタイプのＴＦＴからなる駆動トランジスタＭｄと、ＮＭＯＳタイプのＴＦＴからなるサンプリングトランジスタＭｓと、１つの蓄積キャパシタＣｓとを有する。

有機発光ダイオードＯＬＥＤは、特に図示しないが、例えば、透明ガラス等からなる基板の上に、第１電極（アノード電極）、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機膜を構成する積層体を形成し、この積層体の上に第２電極（カソード電極）を形成した構造を有する。アノード電極が正側の第１電源に接続され、カソード電極が負側の第２電源に接続される。なお、第２電源が正側、第１電源が負側の電源でもよい。その場合、アノード電極が第２電源に接続され、カソード電極が第１電源に接続される。
なお、図２では有機発光ダイオードＯＬＥＤのアノードが正側の第１電源から電源電圧ＶＤＤの供給を受け、有機発光ダイオードＯＬＥＤのカソードが基準電圧、例えば接地電圧ＧＮＤに接続される場合を示す。

有機発光ダイオードＯＬＥＤのアノードとカソードの電極間に所定のバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に自発光する。有機発光ダイオードＯＬＥＤは、有機膜を構成する有機材料を適宜選択することで赤(Ｒ),緑(Ｇ),青(Ｂ)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にＲ,Ｇ,Ｂの発光が可能に配列することで、カラー表示が可能となる。あるいは、白色発光の有機材料を用いて、フィルタの色でＲ,Ｇ,Ｂの区別を行ってもよい。Ｒ,Ｇ,Ｂの他にＷ（ホワイト）を加えた４色構成でもよい。

駆動トランジスタＭｄは、発光素子（有機発光ダイオードＯＬＥＤ）に流す電流量を制御して表示階調を規定する電流制御手段として機能する。
駆動トランジスタＭｄのソースが、電源電圧ＶＤＤの供給線に接続され、ドレインが有機発光ダイオードＯＬＥＤのアノードに接続されている。

サンプリングトランジスタＭｓは、画素階調を決めるデータ電圧Ｖsigの供給線（信号線ＳＩＧ(ｊ)）と駆動トランジスタＭｄのゲートとの間に接続されている。サンプリングトランジスタＭｓのソースとドレインの一方が駆動トランジスタＭｄのゲートに接続され、もう片方が信号線ＳＩＧ(ｊ)に接続されている。信号線ＳＩＧ(ｊ)に、Ｈスキャナ５からデータ電圧Ｖsigが印加される。サンプリングトランジスタＭｓは、このデータ電位印加期間の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、サンプリングすべき所望のデータ電圧Ｖsigを持つデータパルスの先頭または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。

電源電圧ＶＤＤの供給線と駆動トランジスタＭｄのゲートとの間に、蓄積キャパシタＣｓが接続されている。蓄積キャパシタＣｓの役割については、次の動作で説明する。
なお、図２では、図１の書き込み信号走査回路４２により制御される構成を省略している。この構成としては、例えば図２の電源電圧ＶＤＤの供給線と駆動トランジスタＭｄとの間に接続される他のトランジスタであってよい。あるいは、電源電圧ＶＤＤを所定時間印加だけ印加することを一定周期で繰り返す構成でもよい。これらの構成はドライブスキャンのために設けられるが、ドライブスキャンは種々の方式があるため、図２では省略している。

＜画素回路２＞
図３に、駆動トランジスタがＮＭＯＳトランジスタからなる場合の、画素回路３(i,j)の最も基本的な構成を示す。
図解する画素回路３(i,j)は、図２と駆動トランジスタＭｄのチャネル導電型が異なる他は、同様な構成となっている。駆動トランジスタＭｄがＮＭＯＳトランジスタ構成の場合は、単位サイズあたりの駆動電流が大きくとれることと、画素回路内の全てのトランジスタをＮチャネル型で形成できるため、製造プロセスが簡略化できるという利点がある。

＜発光制御動作＞
上記２つの画素回路における概略的な発光制御動作は、以下の如くである。
駆動トランジスタＭｄの発光制御ノードＮＤｃには、蓄積キャパシタＣｓが結合されている。信号線ＳＩＧ(j)からの信号電圧ＶsigがサンプリングトランジスタＭｓでサンプリングされ、これにより得られたデータ電圧Ｖsigが発光制御ノードＮＤｃに印加される。

図４に、有機発光ダイオードＯＬＥＤのＩ−Ｖ特性のグラフと、駆動トランジスタＭｄのドレイン電流Ｉｄｓ（ＯＬＥＤの駆動電流Ｉｄに相当）の一般式を示す。
駆動トランジスタＭｄのゲートに所定のデータ電圧Ｖsigが印加された時、＜画素回路１：図２＞の場合、Ｐチャネル型の駆動トランジスタＭｄのソースは電源に接続されており、常に飽和領域で動作するように設計されている。このため、当該Ｐチャネル型の駆動トランジスタＭｄは、図４の式で示した値を持つ定電流源となる。この定電流源が流すドレイン電流Ｉｄｓは、Ｐチャネル型の駆動トランジスタＭｄのゲートに印加されているデータ電圧に応じた値を持つゲート・ソース間電圧Ｖｇｓに応じて決まる。よって、サンプリング後のデータ電圧Ｖsigに応じた輝度で有機発光ダイオードＯＬＥＤが発光する。

有機発光ダイオードＯＬＥＤは、よく知られているように、熱によりＩ−Ｖ特性が図４のように変化する。このとき、定電流源が同じ値の駆動電流Ｉｄを流そうとするため、有機発光ダイオードＯＬＥＤの印加電圧Ｖは大きくなり、Ｐチャネル型の駆動トランジスタＭｄのドレイン電位が上昇する。しかし、Ｐチャネル型の駆動トランジスタＭｄのゲート・ソース間電圧Ｖｇｓが一定であるので、有機発光ダイオードＯＬＥＤには一定量の駆動電流Ｉｄが流れ、発光輝度は変化しない。

しかし、駆動トランジスタＭｄをＮチャネル型に置き換えた＜画素回路２：図３＞では、駆動トランジスタＭｄのソースが有機発光ダイオードＯＬＥＤに接続されてしまうため、有機発光ダイオードＯＬＥＤの経時変化とともにゲート・ソース間電圧Ｖｇｓが変化してしまう。
これにより、有機発光ダイオードＯＬＥＤに流れる駆動電流Ｉｄが変化し、その結果、所定のデータ電圧Ｖsigであっても発光輝度が変化してしまう。
また、画素回路ごとに駆動トランジスタＭｄの閾値電圧Ｖth、移動度μが異なっているため、図４の式に応じて、ドレイン電流Ｉｄｓにバラツキが生じ、同じデータ電圧Ｖsigが与えられている画素の発光輝度が変化してしまう。

Ｎチャネル型の駆動トランジスタＭｄを有する画素回路は、駆動能力が高く製造プロセスを簡略化できる利点があるが、閾値電圧Ｖthや移動度μのばらつきを抑えるため、以下のような補正動作を、前述した発光制御動作に先立って行う必要がある。

＜補正動作＞
具体的な制御の詳細は省略するが、サンプリングの前に蓄積キャパシタＣｓによって、駆動トランジスタＭｄのゲート電位が、その閾値電圧Ｖthのレベルで保持される。この予備的な動作は、「閾値補正」と称される。
閾値補正後に、駆動トランジスタＭｄのゲートにサンプリング後のデータ電圧Ｖdataが加わるため、ゲート電位は“Ｖth＋Ｖdata”となって保持される。このときのデータ電圧Ｖdataの大きさに応じて駆動トランジスタＭｄがオンする。閾値電圧Ｖthが大きくオンし難い駆動トランジスタＭｄの場合は“Ｖth＋Ｖdata”も大きい、逆に、閾値電圧Ｖthが小さくオンし易い駆動トランジスタＭｄの場合は“Ｖth＋Ｖdata”も小さい。よって駆動電流から閾値電圧Ｖthのバラツキの影響が排除され、データ電圧Ｖdataが一定ならば、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）も一定となる。

また、例えば、データサンプリングの前で閾値補正の後に、「移動度（厳密には、駆動力補正）」を行う。
移動度補正では、電圧“Ｖth＋Ｖsig”が保持されている状態から、さらに、駆動トランジスタＭｄの電流駆動能力に応じた電位変化を行う。図２および図３には図示を省略しているが、駆動トランジスタＭｄのゲートとソースまたはドレインとの間に、駆動トランジスタＭｄの電流チャネルを介した電流により保持キャパシタを充電または放電するパスが設けられ、このパスに電流を流すか否かを制御することによって移動度補正を行う。
その後、この一定な電流値に駆動されて有機発光ダイオードＯＬＥＤが発光する。

このようにして、駆動トランジスタＭｄの閾値電圧Ｖthや移動度μのバラツキは回路によって補正されるが、この補正動作では駆動トランジスタＭｄに対する補正である。このため、最も望ましいのは、画素回路内の全てのトランジスタ（ＴＦＴ）に対し閾値電圧や移動度がばらつき難くすることである。
閾値電圧や移動度のバラツキとして大きな要因を占めるのが、ＴＦＴ薄膜（薄膜半導体層）の組成および濃度等のバラツキであり、これに影響を与える要因として、次に述べるように、導入不純物を活性化するためのレーザーアニール時のレーザー走査に起因したものがある。

＜加熱が不均一となるパターン＞
本実施形態は、往復のレーザーアニール照射で加熱が均等なパターンに関する。
加熱とパターンの関係を明らかにする際の前提として、まず、そのパターンに変更する前の画素構造を説明する。

図５（Ａ）に、本実施形態でパターン変更がされる前の画素回路の平面図を示す。また、図５（Ｂ）に、図５（Ａ）のＡ−Ａ線に沿った断面図を示す。
以下、「パターン」という語を、図５（Ａ）のように基板の一主面から見た平面視での形状（平面形状）と、その平面形状を有する部分とのどちらか一方または両方の意味で用いる。

図５（Ｂ）において、ガラス等からなる基板１０の上に、所定のゲートメタル材料、例えばモリブデン等からなる「予備加熱層」を兼ねるゲート電極１１が形成されている。ゲート電極１１の上に、酸化シリコン等からなる「絶縁膜」としてのゲート絶縁膜１２が、ゲート電極１１の表出面を覆って形成されている。ゲート絶縁膜１２の上に、主に実効ゲート部となるゲート電極１１の一部（ゲートフィンガー部）１１Ａと重ね合わされる位置に、駆動トランジスタＭｄの薄膜半導体層（アモルファスシリコン層）１３ｄが形成されている。

この構造は、サンプリングトランジスタＭｓ（図５（Ａ））用の薄膜半導体層１３ｓでも同じである。
ただし、ゲートフィンガー部１１Ａの長さが、駆動トランジスタＭｄとサンプリングトランジスタＭｓで異なる。また、ゲートフィンガー部１１Ａと一体形成されて連続するその他のゲート電極部分が、駆動トランジスタＭｄとサンプリングトランジスタＭｓで異なる。
具体的に、駆動トランジスタＭｄにおいては、ゲートフィンガー部１１Ａの根元から広い面積の蓄積キャパシタＣｓの下部電極が形成されており、その一部１１Ｂが、ゲートフィンガー部１１Ａと平行に延びている。
これに対し、サンプリングトランジスタＭｓにおいては、ゲートフィンガー部１１Ａの根元に、水平（横）に走る第２スキャン信号ＶＳＣＡＮ２(i)の供給ライン（図では、「書き込み制御線」と表記）が連結している。

説明を図５（Ｂ）に戻すと、薄膜半導体層１３ｄの上に、例えばアルミニウム（Ａｌ）の膜をパターンニングして形成された、種々の配線や接続部が設けられている。
図５（Ｂ）では右から、薄膜半導体層１３ｄのソースとドレインの一方に電気的に接続され電源電圧ＶＤＤの供給線となるＶＤＤ線１４Ａ、薄膜半導体層１３ｄのソースとドレインの他方に電気的に接続され、これを、より上層に配置されるため不図示の有機発光ダイオードＯＬＥＤの有機積層膜と接続するための接続配線１４Ｂ、蓄積キャパシタＣｓの上部電極１４Ｃ、および、信号線ＳＩＧ(ｊ)となるＳＩＧ線１４Ｄが、この順で形成されている。
なお、ＳＩＧ線１４Ｄは、サンプリングトランジスタＭｓの薄膜半導体層１３ｓに対し接続され、さらに、これと同時にＡｌ等の膜をパターンニングして形成される他の接続配線１４Ｅが、薄膜半導体層１３ｓに接続されている。接続配線１４Ｅは、コンタクトを介して、下層のゲート電極の一部１１Ｂ（蓄積キャパシタＣｓの下部電極）に接続されている。

＜レーザーアニールとパターンの関係＞
ここでは、まず、レーザーアニールについて説明し、その後、ゲート電極パターンによっては加熱が不均一となる理由を明らかにする。
図６（Ａ）に、レーザーアニール時のパターンを平面図により示す。図６（Ｂ）は、図５と同様な箇所の断面図である。
この状態は、図６（Ａ）の全面にアモルファスシリコン膜（半導体薄膜）が堆積された状態であり、図６（Ｂ）に示すように薄膜半導体層１３ｄとなる部分の周囲が、同じ材質の部分１３ｍと連続している。この部分１３ｍは、レーザーアニール後のパターンニングで除去され、薄膜半導体層１３ｄおよび薄膜半導体層１３ｓが矩形状に残される。
このように、本実施形態で画素回路内のＴＦＴは、アモルファスシリコンの膜（半導体薄膜）の薄膜半導体層１３ｄや１３ｓとなる部分に対し、ゲート絶縁膜１２を介して重ね合わされたパターンニング後のゲート電極部分（ゲートフィンガー部１１Ａ）が形成された状態でレーザーアニールがされる。このときは、Ａｌ蒸着工程より前であるために画素内にＡｌ（ＶＤＤ線１４Ａ〜接続配線１４Ｅ）は存在しない。

つぎに、レーザーアニールの走査の向きについて考える。
本実施形態では、図７のように、Ｎ×Ｍ画素の表示部２に対し、水平方向の１画素ラインごとに、向き（図では矢印により表示）を交互に逆向きに切り替えてレーザーアニール走査を行う。これは、図８のように、同じ向きでレーザーアニール走査を行うと、往路でレーザーアニールを行った後の戻り時間（復路の時間）が無駄となり、トータルの処理時間が長くなるため、復路でもレーザーアニール処理を行うものである。

図７のレーザーアニール走査を前提とすると、図６において、往路では最初にゲート電極の一部１１Ｂがレーザー照射を受けて加熱され（予備加熱）、その後、時間的に少し遅れてゲートフィンガー部１１Ａおよび薄膜半導体層１３ｄがレーザー光に曝されて加熱される（本加熱）。
薄膜半導体層１３ｄは、本加熱時にレーザー光を直接受けても加熱されるが、その材料であるアモルファスシリコンの熱容量が比較的大きいため、短時間の加熱あるいは低い照射エネルギー密度では十分な加熱ができない。また、強いレーザー光によって十分に加熱すると、移動度が低くなりＴＦＴの十分な駆動特性が得られない。

よって、本加熱時に、より熱容量が小さい、つまり少しの熱量で温度が上がる材料からなるゲートフィンガー部１１Ａがレーザー光で暖められると、その熱で補助的に薄膜半導体層１３ｄが加熱される。
また、本加熱の前の予備加熱において、ゲート電極の一部１１Ｂが暖められると、その熱が、熱伝導率が高いゲート電極の一部１１Ｂを通ってゲートフィンガー部１１Ａに伝えられるため、この予備加熱で、ゲートフィンガー部１１Ａの温度がある程度上昇する。レーザーアニールはピーク温度とその持続時間がアニール効果を高める上で重要であるが、予備加熱があると、本加熱でピーク温度に達する時間が節約でき、よってピーク温度の持続時間も長くなる（アニール効果が大きくなる）。この意味でゲート電極１１は「予備加熱層」と称される。
以上より、レーザーアニール走査の往路では短時間で十分なアニール効果が得られる。

一方、レーザーアニールの復路では、最初にゲートフィンガー部１１Ａおよび薄膜半導体層１３ｄがレーザー光に当たるため、予備加熱が行われない。よって、往路よりアニール効果が小さく、このことが画素ラインごとに交互にＴＦＴ特性をばらつかせる原因となる。
往路と復路で、レーザー走査速度や照度を変えることも可能であるが、加熱状態が同じでないことを照射条件で補うと、レーザー照射装置が安定しない上、完全にバラツキを無くすことが困難である。また、装置が安定することを待つ必要もあり、往復のレーザー照射として処理時間を短くした効果が薄れる。

画素回路は、図９のように２画素でミラー配置とする場合もある。
図９では、一点破線で示す境界で隣接する２つの画素回路を示している。２つの画素回路は、ＶＤＤ線１４Ａを共用して、その配置スペースを節約するために、画素境界でミラー対称となるように、ゲートフィンガー部１１Ａとゲート電極の一部１１Ｂの関係が規定されている。

したがって、図９のパターンが繰り返し配列された画素部において、往路で図の左から右へレーザーアニール走査が行われた場合、先にアニールされる左側の画素回路ではゲート電極の一部１１Ｂによる予備加熱が行われるが、次にアニールされる右側の画素回路では、この予備加熱がされない。
このため、隣接する２画素でアニール効果が異なり、ＴＦＴ特性がばらつく。このことは他の画素ペアでも同じであり、往路と復路では、予備加熱される画素が反転するため、画素部全体としてはチェック状の表示ムラが生じる。

＜ゲート電極パターンの概要＞
図１０（Ａ）〜図１０（Ｄ）に、本実施形態で、表示ムラを防止するためのパターンレイアウトの大まかな態様を幾つか示す。ここではレーザーアニール走査が横方向（Ｘ軸方向）に、図示の向きで往路と復路で画素ラインごとに繰り返される。
図１０（Ａ）のレイアウトは、図６（Ａ）の修正である。図６（Ａ）ではゲートフィンガー部１１Ａに対し、その片側にゲート電極の一部（以下、予備加熱部という）１１Ｂが配置されている。これに対し、図１０（Ａ）では、同じサイズの予備加熱部１１Ｂが、ゲートフィンガー部１１Ａの両側にＹ軸対称に設けられている。ここで、ゲートフィンガー部１１Ａの、薄膜半導体層１３ｄと重ね合わされた部分を「第１領域Ｒ１」と定義し、その他の部分を「第２領域Ｒ２」と定義する。すると、第２領域Ｒ２が、第１領域Ｒ１の中心線（Ｙ軸）を境に対称であることが分かる。

図１０（Ｂ）のレイアウトでは、不図示のコンタクトで接続されることを前提として、ゲートフィンガー部１１Ａが孤立パターンとなっている。この場合、予備加熱部１１Ｂは設けられておらず、２つの第２領域Ｒ２が第１領域Ｒ１の２本の中心線（Ｘ軸とＹ軸）で、それぞれの軸を境に対称であることが分かる。２つの第２領域Ｒ２のサイズが同じであれば、中心点Ｏで１８０度回転移動したときに両パターンが重なる「１８０度回転対称」となる。

図１０（Ｃ）および図１０（Ｄ）は、ゲートの長手方向を図１０（Ａ）から９０度向きを変えた場合である。
図１０（Ｃ）のレイアウトでは、ゲートフィンガー部１１Ａの両端に位置する２つの第２領域Ｒ２、２つの予備加熱部１１Ｂとなる第２領域Ｒ２、および、蓄積キャパシタＣｓの下部電極となる第２領域Ｒ２が全て、Ｙ軸対称となっている。
図１０（Ｄ）のレイアウトでは、蓄積キャパシタＣｓの下部電極の主要部が２つに分割されているが、この場合、第２領域Ｒ２についてＹ軸対称とＸ軸対称が同時に達成されている。

図１０（Ａ）〜図１０（Ｄ）は、第１領域Ｒ１が単一の場合であるが、１つの薄膜とトランジスタに第１領域Ｒ１は複数存在してもよい。

図１１に、複数の第１領域Ｒ１を有する場合の最も単純なレイアウトを示す。
図１１に図解するレイアウトでは、２つのゲートフィンガー部（ゲート電極１１Ａ）が互いに平行に形成されて、薄膜半導体層１３ｄと重なっている。このため、２つの第１領域Ｒ１も互いに平行な矩形形状を有する。２つのゲート電極１１Ａは連結部１１Ｃにより互いにつながっている。このようなレイアウトにおけるゲート電極１１は、いわゆる櫛型ゲートと称される。なお、ソース電極とドレイン電極は、例えば図１１に符号“Ｓ（ソース）”と“Ｄ（ドレイン）”により示すように、２つのゲート電極１１Ａに対してＹ軸を境にミラー対称となっている。また、ゲート電極１１の第１領域Ｒ１以外の領域である第２領域Ｒ２も、走査方向と直交するＹ軸を境に線対称となるパターンを有する。ただし、この例では、走査において第１領域Ｒ１より先にレーザー光が当たる第２領域Ｒ２の部分、即ち図１０（Ａ）,（Ｂ）および（Ｄ）のような予備加熱部１１Ｂが存在しない。その意味では、図１１に示すゲート電極１１は、図１０（Ｂ）と同様に、予備加熱部１１Ｂが往路と復路の両方で存在しないパターンとなっている。

図１２に、１８０度回転対称の他の例を示す。
本例では、ゲート電極１１が全体でＳ字形（複数のＳ字形のパターンを複数個、中心軸の周りに角度をずらして重ねた羽根車形でもよい）の孤立パターンとなっている。

以下に、図１０（Ａ）と図１０（Ｂ）で代表させて、具体的な画素回路の平面図と断面図により実施例を示す。なお、他のレイアウトでも同様に画素回路への適用が可能である。ここでの説明では、図５および図６と同じ構成は同一符号を付して説明を省略し、パターンが異なる部分のみ言及する。

＜実施例１＞
図１３（Ａ）に、実施例１の画素平面図、図１３（Ｂ）に、Ａ−Ａ線断面図、図１３（Ｃ）に、レーザーアニール時の平面図を示す。これらは、それぞれ、図５（Ａ）、図５（Ｂ）、図６（Ａ）に対応する。
往路および復路の矢印で示すレーザーアニール走査方向において、ゲートフィンガー部１１Ａの両側に、対称に、２つの予備加熱部１１Ｂが設けられている。よって、往路と復路で薄膜半導体層１３ｄに対するアニール効果が変わらないため、少なくとも、レーザー走査方向に起因したＴＦＴ特性のバラツキが生じない。また、アモルファスシリコンの薄膜半導体層１３ｄを用い、ゲート電極１１により予備加熱および補助加熱する構成であるため、アモルファスシリコンを直接加熱するレーザーアニールより移動度μが数倍大きくできる。

なお、薄膜半導体層１３ｓは、最初から対称なゲート電極となっているが、対称でない場合、薄膜半導体層１３ｄに対する予備加熱部１１Ｂのようなゲート電極部の対照性を持たせるとよい。駆動トランジスタＭｄほどでもないが、サンプリングトランジスタＭｓについても特性バラツキを抑制したほうが望ましいからである。
ここで用いるレーザー照射領域は、１画素の高さ（Ｙ軸方向のサイズ）より短く、かつ、薄膜半導体層１３ｄと薄膜半導体層１３ｓを同時アニールできる大きさに決められている。

＜実施例２＞
図１４（Ａ）に、実施例１の画素平面図、図１４（Ｂ）に、レーザーアニール時の平面図を示す。これらは、それぞれ、図５（Ａ）、図６（Ａ）に対応する。
往路および復路の矢印で示すレーザーアニール走査方向において、ゲートフィンガー部１１Ａの両側に、予備加熱部が設けられていない。より詳細には、ゲートフィンガー部１１Ａが、蓄積キャパシタの下部電極１１Ｃと同じ材料であるが、互いに接続してない孤立パターンとして形成されている。下部電極１１Ｃは、コンタクトＣＨ２を介してＶＤＤ線１４Ａに接続されている。また、ゲートフィンガー部１１Ａの一方端に面積が広い第２領域Ｒ２が形成され、この部分がコンタクトＣＨ１によって蓄積キャパシタの上部電極（Ａｌ層）１４Ｆと接続されている。
よって、往路と復路で薄膜半導体層１３ｄに対するアニール効果が変わらないため、少なくとも、レーザー走査方向に起因したＴＦＴ特性のバラツキが生じない。また、アモルファスシリコンの薄膜半導体層１３ｄを用い、ゲート電極１１により予備加熱および補助加熱する構成であるため、アモルファスシリコンを直接加熱するレーザーアニールより移動度μが数倍大きくできる。
なお、薄膜半導体層１３ｓに対するゲート電極に対照性を持たせることが可能なこと、レーザー照射領域、および、レーザー光源は実施例１と同じである。

以上の実施形態では、薄膜半導体層がアモルファスシリコンからなる場合で説明したが、非晶質シリコンをアニールにより多結晶シリコンに変化させる場合でも、本発明の適用は可能である。このようなポリシリコンＴＦＴの場合、レーザー照射のエネルギー密度を上げる必要があるが、本実施形態ではゲート電極による補助加熱ができ、予備加熱する場合はパターンによる加熱の均一性を高めているため、より低いエネルギー密度でのアニールが可能となる。ただし、ポリシリコンＴＦＴは、もともとアニールでＴＦＴ特性がバラツキにくいため、アモルファスシリコンほどはＴＦＴ特性のバラツキ抑制効果は大きくない。
また、ゲート電極１１の上方に薄膜半導体層１３ｄ等を重ねるバックゲート構造で説明したが、ゲート電極１１を薄膜半導体層１３ｄ等の上にゲート絶縁膜１２を介して重ねる構造でも構わない。その場合、レーザーアニールは、ゲート電極１１のパターンを形成した状態で行う必要がある。

本実施形態によれば、以下の利益が受けられる。
レーザーアニール時に駆動トランジスタのゲート電極と同電位となっているゲートメタルをレーザーの走査方向に対して駆動トランジスタの両側に配置するか全く配置しないなど、軸対称または回転対称の第２領域を有するゲート電極パターンとすることで、レーザーアニールの方向によらず均一な特性を得ることが可能となる。
レーザーアニールの方向によらず均一な特性を得ることが可能となるためレーザーアニールの走査方向によってアニールの強度を調整する必要がなく、タクトタイム低減が実現できる。
また駆動トランジスタの閾値電圧や移動度のスジ状のバラツキを低減することができ、ムラのない均一な画質を得ることができる。
なお、実施例１と２により示すように、ゲート電極１１の第２領域Ｒ２がＹ軸に対称となっている場合、Ｙ方向に隣接する２画素間でＶＤＤ線１４Ａを共用して、その配置スペースを節約できるという利点もある。

本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示す図である。 本発明の実施形態に関わり、駆動トランジスタがＰ型の画素回路を示す図である。 本発明の実施形態に関わり、駆動トランジスタがＮ型の画素回路を示す図である。 有機発光ダイオードのＩ−Ｖ特性のグラフと、ドレイン電流Ｉｄｓの一般式を示す図である。 本発明の実施形態に関わり、本実施形態でパターン変更がされる前の画素回路の平面図と断面図である。 図５の構成において、レーザーアニール時のパターンを示す平面図と断面図である。 本発明の実施形態に関わり、レーザーアニール走査方法（向き）を示す図である。 本発明の実施形態に関わり、他のレーザーアニール走査方法（向き）を示す図である。 図５の構成をミラー対称は配置した２画素分の平面図と断面図である。 本発明の実施形態に関わり、ゲートパターンの類型を示す図である。 本発明の実施形態に関わり、第１領域が複数あるゲートパターンを示す図である。 本発明の実施形態に関わり、ゲートパターンの他の類型を示す図である。 本発明の実施例１に関わる平面図と断面図である。 本発明の実施例２に関わる平面図と断面図である。

符号の説明

１…有機ＥＬディスプレイ、２…表示部、３…画素回路、４…Ｖスキャナ、１０…基板、１１…ゲート電極、１１Ａ…ゲートフィンガー部、Ｒ１…第１領域、Ｒ２…第２領域、１１Ｂ…予備加熱部、１２…ゲート絶縁膜、１３ｄ,１３ｓ…薄膜半導体層、１３ｍ…半導体薄膜の一部分、１４Ａ…ＶＤＤ線、１４Ｂ…接続配線、１４Ｃ…上部電極、１４Ｄ…ＳＩＧ線、４１…水平画素ライン駆動回路、４２…書き込み信号走査回路、ＯＬＥＤ…有機発光ダイオード、Ｍ１…駆動トランジスタ、Ｍｓ…サンプリングトランジスタ、Ｃｓ…蓄積キャパシタ、ＮＤｃ…発光制御ノード、ＶＳＣＡＮ１(i)等…スキャン信号、ＳＩＧ(j)…信号入力線、Ｖsig…データ電圧

Claims (4)

1. 基板と、
   前記基板上に行列配置される複数の薄膜トランジスタと、
   前記薄膜トランジスタごとに設けられ、該薄膜トランジスタのゲート電極と同じ導電層から一方の電極が形成される複数のキャパシタと、
   を有し、
   前記薄膜トランジスタが、
   前記基板上の前記導電層と、
   前記導電層上の絶縁膜と、
   前記導電層の前記ゲート電極となる第１領域に対し、前記絶縁膜を介して重ねられている薄膜半導体層と、
   を有し、
   前記導電層は、前記第１領域以外の前記キャパシタの電極を含む第２領域が、前記行列配置の一方向と直交する方向に延びて前記第１領域の中心を通る軸を境に線対称な平面形状を有し、前記一方向の一方の側からの熱源走査と他方の側からの熱源走査とで前記薄膜半導体層に対する等価な予備加熱層として機能する
   電子装置。
2. 前記薄膜半導体層がアモルファスシリコンからなり、
   前記導電層が、前記薄膜半導体層および前記絶縁膜より、熱容量が小さく熱伝導率が高い導電材料からなる
   請求項１に記載の電子装置。
3. 流す電流量により発光が駆動される発光素子と、前記発光素子の駆動電流経路に設けられる駆動トランジスタと、をそれぞれに備える複数の画素が、前記基板の一主面から見た平面視で行列配置され、
   前記駆動トランジスタが前記薄膜トランジスタである
   請求項２に記載の電子装置。
4. 基板に対し、当該基板上に行列配置される複数の薄膜トランジスタを形成するステップを有し、
   前記複数の薄膜トランジスタを形成するステップが、
   前記基板上に、前記薄膜トランジスタのゲート電極、および該ゲート電極に接続されるキャパシタの電極となる導電層を形成するステップと、
   前記導電層を前記薄膜トランジスタごとの所定の平面形状にパターンニングする第１のパターンニングステップと、
   複数の前記導電層の表出面を覆う絶縁膜を形成するステップと、
   前記絶縁膜上に半導体薄膜を形成するステップと、
   前記行列配置の一方向において一方の側から他方の側にレーザー光を走査し、前記一方向内で走査の向きを交互に変えながら走査を複数回、繰り返し、前記半導体薄膜をアニールするステップと、
   前記薄膜トランジスタごとの薄膜半導体層を形成するために、前記半導体薄膜をパターニングする第２のパターンニングステップと、
   を含み、
   前記第２のパターンニングステップでは、前記薄膜半導体層と重なってゲート電極となる前記導電層の第１領域以外の第２領域の平面形状が、前記行列配置の一方向と直交する方向に延びて前記第１領域の中心を通る軸を境に線対称となる位置に、前記薄膜半導体層が配置されるように、前記半導体薄膜をパターンニングする、
   電子装置の製造方法。

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