KR101537147B1 - 바이어스 노드들에 대한 감소된 커플링을 갖는 ｐｌｌ 전하 펌프 - Google Patents
바이어스 노드들에 대한 감소된 커플링을 갖는 ｐｌｌ 전하 펌프 Download PDFInfo
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Abstract
전하 펌프는 UP 전류 미러 및 DN 전류 미러를 포함한다. UP 전류 미러는 입력 UP 신호에 의해 제어되고, 전하를 출력 노드 상에 공급한다. DN 전류 미러는 입력 DN 신호에 의해 제어되고, 출력 노드로부터 전하를 인출한다. 입력 UP 및 DN 신호들은 위상 고정 루프 (PLL) 에서 위상 주파수 검출기로부터 수신될 수도 있다. UP 및 DN 전류 미러들의 바이어스 노드들 상에서 발생할 수도 있는 외란들을 방지하기 위해, UP 및 DN 전류 미러들의 부분들의 리플리카 회로들이 제공된다. 각각의 리플리카 회로는 대응하는 전류 미러의 바이어스 노드에 커플링되지만, 전류 미러를 제어하는 입력 신호에 반대 극성의 입력 신호에 의해 제어되며, 따라서 리플리카 회로는 전류 미러의 스위칭에 의해 생성된 외란들을 상쇄시키는 경향이 있는 외란들을 생성한다.
Description
개시된 실시형태들은 전하 펌프들에 관한 것이며, 더 상세하게는 위상 고정 루프 (PLL) 들에서 이용되는 전하 펌프들에 관한 것이다.
셀룰러폰 수신기들과 송신기들의 로컬 오실레이터에서의 이용을 포함하여 PLL들은 다수의 애플리케이션들에서 이용되고 있다. 셀룰러폰들의 로컬 오실레이터에서의 PLL들과 같은 PLL들은 종종 디지털 상보형 금속 산화물 반도체 (CMOS) 제작 프로세스들을 이용하여 구현되고, 종종 인버터 지연 소자들과 함께 구축된 링-타입 전압 제어 오실레이터들 (VCOs) 을 수반한다. 이러한 VCO들은 통상적으로 나노미터 CMOS 프로세스들을 이용하여 구현될 경우에 고 이득을 갖는다. 고 이득 VCO 를 이용하는 PLL 은 전하 펌프 전류를 감소시키거나 루프 필터 커패시턴스를 증가시킴으로써 안정화될 수 있다. 소정 값의 루프 필터 커패시턴스에 대하여, 이러한 VCO 토폴로지들을 이용하는 PLL들은 큰 VCO 이득을 보상하기 위해 낮은 값의 전하 펌프 전류를 이용하도록 제한된다. 바람직한 동작 특성들을 갖는, 저 전류 레벨들에서 동작하는 전하 펌프를 구축하기 위해 노력하고 있다. 저 전류 레벨들에서 전하 펌프 성능은 2차 효과들에 민감할 수도 있고, 바이어스 노드들의 다른 노드들로의 원하지 않는 커플링으로 인해 악화될 수도 있다.
도 1 (종래기술) 은 PLL 내의 통상의 전하 펌프 (1) 의 회로도이다. 전하 펌프 (1) 는 입력 노드 (2) 에서 상승 전하 펌프 제어 신호 (UPB) 를 수신하고, 입력 노드 (3) 에서 하강 전하 펌프 제어 신호 (DN) 를 수신한다. 신호 (UPB) 는 전하 펌프 상승 전류 (IUP) 를 제어하고, 신호 (DN) 는 전하 펌프 하강 전류 (IDN) 를 제어한다. 노드들 (5 및 6) 은 바이어스 노드들이다. 전하 펌프 (1) 는 상승 전류 (IUP) 의 흐름을 전도함으로써 전하 펌프 출력 노드 (4) 상에 전하를 공급하고, 하강 전류 (IDN) 의 흐름을 전도함으로써 전하 펌프 출력 노드 (4) 로부터 전하를 제거한다. 그 후에, 발생하는 전하 펌프 전류 펄스 트레인 신호 (ICP) 는 통상적으로 펄스들을 통합하여 직류 (DC) 신호를 발생하는 루프 필터에 공급된다. DC 신호는 PLL 의 VCO 에 공급되어 이를 제어한다. 전하 펌프 (1) 와 같은 전하 펌프는 저전류 레벨들에서 동작될 경우에 비선형 동작 특성들 및 바람직하지 않은 저 이득을 경험하는 것으로 보여진다.
전하 펌프는 UP 전류 미러 회로 및 DN 전류 미러 회로를 포함한다. UP 전류 미러 회로는 입력 UPB 신호를 수신하고, 입력 UPB 신호에 응답하여 전하를 전하 펌프 출력 노드 상에 공급한다. DN 전류 미러 회로는 입력 DN 신호를 수신하고, 입력 DN 신호에 응답하여 전하 펌프 출력 노드로부터 전하를 인출한다. 입력 UPB 및 DN 신호들은 예컨대, 위상 고정 루프 (PLL) 에서 위상 주파수 검출기 (PFD) 로부터 수신될 수도 있다. UP 및 DN 전류 미러 회로들의 바이어스 노드들 상에서 발생할 수도 있는 바이어스 전압들에 대한 바람직하지 않은 외란들을 방지하기 위해, UP 및 DN 전류 미러 회로들의 부분들에 대한 리플리카 회로들이 제공된다. 각각의 리플리카 회로는 대응하는 전류 미러 회로의 바이어스 노드에 커플링되지만, 전류 미러 회로가 스위칭하는 방식과 반대 방식으로 스위칭하도록 제어되며, 따라서 리플리카 회로는 전류 미러 회로의 스위칭에 의해 생성된 바람직하지 않은 외란들을 상쇄시키는 경향이 있는 외란들을 생성한다.
일 실시형태에서, 전류 미러 회로는 제 1 레그 및 제 2 레그를 포함한다. 제 1 레그는 전하 펌프 출력 노드에 커플링되고, 제 1 레그에서 전류 흐름은 입력 신호에 의해 제어된다. 입력 신호가 제 1 디지털 로직 레벨을 가질 경우에, 제 1 레그에서 전류가 흐르도록 허용되지만, 입력 신호가 제 2 디지털 로직 레벨을 가질 경우에, 제 1 레그에는 어떤 전류도 흐르지 않는다. 제 1 레그에서 미러 전류가 흐르도록 허용될 경우에 미러 전류의 크기는 제 2 레그에서의 전류의 크기에 의해 결정된다. 리플리카 회로는 제 1 레그의 리플리카이지만, 제 1 레그를 제어하는 입력 신호와 반대 극성의 신호에 의해 제어된다. 제 1 레그와 제 2 레그에서 미러 트랜지스터들의 게이트들은 전류 미러 방식으로 함께 커플링되고, 이는 또한 리플리카 회로 내의 트랜지스터의 게이트에 커플링된다. 전하 펌프는 예컨대, UP 전류 미러 회로에 커플링된 제 1 리플리카 회로를 포함할 수도 있고, 또한 DN 전류 미러 회로에 커플링된 제 2 리플리카 회로를 포함할 수도 있다.
일부 실시형태들에서, 리플리카 회로는 대응하는 전류 미러 회로가 전류를 (예컨대, 공급 노드로부터 전하 펌프 출력 노드로, 또는 전하 펌프 출력 노드로부터 접지 노드로) 전도하는 방식과 유사한 방식으로 전류를 (예컨대, 공급 노드로부터 접지 노드로) 전도한다. 다른 실시형태들에서, 리플리카 회로는 공급 노드 및 접지 노드가 아닌 DC 전압 노드들로 및/또는 DC 전압 노드들로부터 전류를 전도한다. 다른 실시형태들에서, 리플리카 회로는 입력 스위칭 신호를 수신하지만, 리플리카 회로는 상당한 리플리카 전류를 전도하지 않는다.
전술한 내용은 요약이며, 따라서 필요에 따라 세부 사항의 단순화, 일반화 및 생략들을 포함하며; 그 결과 당업자는 상기 요약이 단지 예시적인 것이며 어떤 방식으로도 한정하려는 것이 아님을 인식할 것이다. 다른 양태들, 발명의 특징들, 및 본 명세서에 설명된 디바이스들 및/또는 프로세스들의 장점은, 단지 청구항들에 의해 정의되는 것과 같이, 본 명세서에서 설명되는 비-제한적인 상세한 설명에서 명확하게 될 것이다.
도 1 (종래기술) 은 PLL 내의 통상의 전하 펌프의 회로도이다.
도 2 는 하나의 신규한 양태에 따른 일 특정 타입의 이동 통신 디바이스 (100) 의 매우 간략화된 상위 레벨 블록도이다.
도 3 은 도 2 의 RF 트랜시버 집적 회로 (103) 의 더 상세한 블록도이다.
도 4 는 도 3 의 로컬 오실레이터 (106) 를 더 상세히 도시하는 회로도이다.
도 5 는 도 4 의 PFD (138), 전하 펌프 (139) 및 루프 필터 (134) 를 더 상세히 도시하는 회로도이다.
도 6 은 도 5 의 PFD (138), 전하 펌프 (139) 및 루프 필터 (134) 의 동작을 예시하는 이상적인 파형들의 도면이다.
도 7 은 도 5 의 전하 펌프 (139) 의 제 1 실시형태를 더 상세히 도시하는 회로도이다.
도 8 은 전하 펌프 (139) 의 동작에 영향을 미치는 경향이 있는 커플링의 일 타입을 예시하는, 전하 펌프 (139) 의 회로도이다.
도 9 는 전하 펌프 입력 신호들의 천이에 의해 발생된 전하 펌프 바이어스 노드들 상에서의 전압 외란들을 예시하는 파형도이다.
도 10 은 더 적은 전력을 소비하는, 도 5 의 전하 펌프 (139) 의 제 2 실시형태를 도시하는 회로도이다.
도 11 은 하나의 신규한 양태에 따른 방법의 간략화된 흐름도이다.
도 2 는 하나의 신규한 양태에 따른 일 특정 타입의 이동 통신 디바이스 (100) 의 매우 간략화된 상위 레벨 블록도이다.
도 3 은 도 2 의 RF 트랜시버 집적 회로 (103) 의 더 상세한 블록도이다.
도 4 는 도 3 의 로컬 오실레이터 (106) 를 더 상세히 도시하는 회로도이다.
도 5 는 도 4 의 PFD (138), 전하 펌프 (139) 및 루프 필터 (134) 를 더 상세히 도시하는 회로도이다.
도 6 은 도 5 의 PFD (138), 전하 펌프 (139) 및 루프 필터 (134) 의 동작을 예시하는 이상적인 파형들의 도면이다.
도 7 은 도 5 의 전하 펌프 (139) 의 제 1 실시형태를 더 상세히 도시하는 회로도이다.
도 8 은 전하 펌프 (139) 의 동작에 영향을 미치는 경향이 있는 커플링의 일 타입을 예시하는, 전하 펌프 (139) 의 회로도이다.
도 9 는 전하 펌프 입력 신호들의 천이에 의해 발생된 전하 펌프 바이어스 노드들 상에서의 전압 외란들을 예시하는 파형도이다.
도 10 은 더 적은 전력을 소비하는, 도 5 의 전하 펌프 (139) 의 제 2 실시형태를 도시하는 회로도이다.
도 11 은 하나의 신규한 양태에 따른 방법의 간략화된 흐름도이다.
도 2 는 하나의 신규한 양태에 따른 이동 통신 디바이스 (100) 의 매우 간략화된 상위 레벨 블록도이다. 이러한 실시예에서, 이동 통신 디바이스 (100) 는 셀룰러폰이다. 셀룰러폰은 (도시되지 않은 몇몇 다른 컴포넌트들 중에서) 안테나 (102) 와 2 개의 집적 회로들 (103 및 104) 을 포함한다. 집적 회로 (104) 는 "디지털 베이스밴드 집적 회로" 라 불린다. 집적 회로 (103) 는 무선 주파수 (RF) 트랜시버 집적 회로이다. RF 트랜시버 집적 회로 (103) 는 송신기 뿐만 아니라 수신기도 포함하기 때문에 "트랜시버" 라 불린다.
도 3 은 도 2 의 RF 트랜시버 집적 회로 (103) 의 더 상세한 블록도이다. 수신기는 "수신 체인" (105) 뿐만 아니라 로컬 오실레이터 (LO; 106) 를 포함한다. 셀룰러폰이 수신중일 경우에, 고주파수 RF 신호 (107) 가 안테나 (102) 에서 수신된다. 신호 (107) 로부터의 정보는 듀플렉서 (108), 매칭 네트워크 (109) 및 수신 체인 (105) 을 통과한다. 신호 (107) 는 저잡음 증폭기 (LNA; 110) 에 의해 증폭되고, 믹서 (111) 에 의해 주파수가 다운 컨버팅된다. 그 결과 다운 컨버팅 신호는 베이스밴드 필터 (112) 에 의해 필터링되고 디지털 베이스밴드 집적 회로 (104) 에 전달된다. 디지털 베이스밴드 집적 회로 (104) 내의 아날로그-디지털 컨버터 (113) 는 신호를 디지털 형태로 컨버팅하고, 발생된 디지털 정보는 디지털 베이스밴드 집적 회로 (104) 내의 디지털 회로에 의해 처리된다. 디지털 베이스밴드 집적 회로 (104) 는 로컬 오실레이터 출력 (114) 에서 믹서 (111) 로 공급된 로컬 오실레이터 (LO) 신호의 주파수를 제어함으로써 수신기를 튜닝한다.
셀룰러폰이 송신중이라면, 송신될 정보는 디지털 베이스밴드 집적 회로 (104) 내의 디지털-아날로그 컨버터 (DAC; 115) 에 의해 아날로그 형태로 컨버팅된다. 그 후에, 베이스밴드 필터 (117) 는 디지털-아날로그 컨버전 프로세스로 인한 잡음을 필터링한다. 믹서 블록 (118) 은, 로컬 오실레이터 (119) 의 제어하에, 신호를 고 주파수 신호로 업 컨버팅한다. 드라이버 증폭기 (120) 및 외부 전력 증폭기 (121) 는 안테나 (102) 를 구동하기 위해 고 주파수 신호를 증폭하며, 따라서 고 주파수 RF 신호 (122) 는 안테나 (102) 로부터 송신될 수 있다. 디지털 베이스밴드 집적 회로 (104) 는 로컬 오실레이터 출력 (123) 에서 믹서 (118) 로 공급된 로컬 오실레이터 신호의 주파수를 제어함으로써 송신기를 제어한다. 디지털 베이스밴드 집적 회로 (104) 는 디지털 버스 (124), 디지털 인터페이스 (125) 및 제어 라인들 (126 및 127) 을 통해 적절한 제어 정보를 송신함으로써 로컬 오실레이터들 (106 및 119) 을 제어한다.
도 4 는 도 3 의 로컬 오실레이터 (106) 를 더 상세히 도시하는 회로도이다. 로컬 오실레이터 (106) 는 기준 클록 신호 XO 의 소스 (128) 및 위상 고정 루프 (PLL; 129) 를 포함한다. 소스 (128) 는 수정 오실레이터, 또는 오실레이터의 일부분, 또는 기준 클록 신호 XO 가 통신되는 컨덕터와 같은 기준 클록 신호 XO 의 다른 소스일 수도 있다. 소스 (128) 는 위상-주파수 검출기 (PFD; 138) 의 제 1 입력 리드 (144) 상에 기준 클록 신호 XO 를 공급한다. 컨덕터들 (126) 을 통해 수신된 제어 정보는 루프 분배기 (136) 를 제어하는데 이용된다. 루프 분배기 (136) 는 컨덕터들 (141) 에 관한 다중-비트 디지털 나눔수 값으로 단일-비트 로컬 오실레이터 출력 신호 (LO) 를 주파수 분할하고, 발생된 다운-분할된 단일-비트 피드백 신호 DIV_OUT 를 컨덕터 (142) 및 PFD (138) 의 제 2 입력 리드 (143) 로 출력한다. PLL (129) 은 위상-주파수 검출기 (PFD; 138), 전하 펌프 (139), 루프 필터 (134), 전압 제어 오실레이터 (VCO; 135) 및 루프 분배기 (136) 를 포함한다. PFD (138) 는 제 1 입력 리드 (144) 에서 기준 클록 신호 XO 를 수신하고, 제 2 입력 리드 (143) 에서 피드백 DIV_OUT 신호를 수신한다. 이러한 신호들로부터, PFD (138) 는 상승 전하 펌프 제어 신호 (UP) 및 하강 전하 펌프 제어 신호 (DN) 를 생성한다. UP 및 DN 신호들은 각각 컨덕터들 (145 및 146) 을 통해 전하 펌프 (139) 에 공급된다.
도 5 는 PFD (138), 전하 펌프 (139) 및 루프 필터 (134) 를 더 상세히 도시하는 회로도이다. PFD (138) 는 제 1 플립 플롭 (147), 제 2 플립 플롭 (148) 및 AND 게이트 (149) 를 포함한다. 그러나, 도 5 의 회로는 이용될 수 있는 PFD 회로의 일 실시예이다. 이러한 특정 회로는 본 명세서에서 교육의 목적으로 예시된다.
포지티브 위상 상태에서, PFD (138) 는 하기와 같이 동작한다. 신호들 (XO 및 DIV_OUT) 양자가 초기에 하이 디지털 로직 레벨들이고, 플립 플롭들 (147 및 148) 양자가 리셋되고 로우 디지털 로직 레벨들을 출력한다면, AND 게이트 (149) 는 로우 디지털 로직 레벨을 출력하고 플립 플롭들 (147 및 148) 은 리셋 상태가 아니다. 그 후에, 신호 XO 가 하이 디지털 로직 레벨로 천이한다면, 플립 플롭 (147) 은 세팅되고 UP 신호가 하이 디지털 로직 레벨로 어서트 (assert) 된다. 이러한 상황은 신호 DIV_OUT 가 하이로 천이할 때까지 지속된다. 신호 DIV_OUT 가 하이로 천이할 경우, 플립 플롭 (148) 은 세팅되고 신호 DN 은 하이로 어서트된다. 신호 DN 이 하이로 천이할 경우, AND 게이트 (149) 의 입력들 상에 공급되는 UP 및 DN 신호들 양자는 하이가 된다. 그러므로, AND 게이트 (149) 는 플립 플롭들 (147 및 148) 양자를 비동기로 리셋하는 디지털 로직 하이 값을 출력한다. 그 후에 신호들 UP 및 DN 양자는 로우 디지털 로직 레벨들을 가지도록 신속하게 디어서트 (deassert) 된다. 신호 DN 의 로우-투-하이 천이 바로 다음의 이 지점에서, PFD (138) 는 리셋 상태가 되고, 다른 상승 에지 상태의 위상을 측정하도록 준비된다. 신호 DN 이 하이로 어서트되는 시간량은 AND 게이트 (149) 를 통해 플립 플롭들 (147 및 148) 을 비동기로 리셋하는데 필요한 시간량이다. 그러나, 신호 UP 가 하이로 어서트되는 시간량은 XO 의 상승 에지와 DIV_OUT 의 상승 에지 사이의 위상 차이에 따라 변화한다. 위상 차이가 클수록, 신호 UP 가 하이로 어서트되는 시간이 길어진다.
네거티브 위상 상태에서, PFD (138) 는 하기와 같이 동작한다. 신호들 XO 와 DIV_OUT 양자는 초기에 로우 디지털 로직 레벨들이고, 플립 플롭들 (147 과 148) 양자가 리셋되어 로우 디지털 로직 레벨들을 출력하고 있고, 신호 DIV_OUT 가 신호 XO 이전에 하이 디지털 로직 레벨로 천이한다면, 플립 플롭 (148) 이 세팅된다. DN 신호는 하이로 어서트된다. 이러한 상태는 신호 XO 가 하이로 천이할 때까지 지속된다. 신호 XO 가 하이로 천이한다면, 플립 플롭 (147) 이 세팅되고 신호 UP 는 하이로 어서트된다. 이 지점에서 신호들 UP 와 DN 양자는 하이이다. 그러므로, AND 게이트 (149) 는 플립 플롭들 (147 및 148) 양자를 비동기로 리셋하는 하이 디지털 로직 레벨을 출력한다. 신호들 (UP 및 DN) 양자는 로우 디지털 로직 레벨들을 가지도록 디어서트된다. 그 후에, PFD (138) 는 다른 상승 에지 상태를 측정하도록 준비된다. 신호 UP 가 하이로 어서트되는 시간량은 AND 게이트 (149) 를 통해 플립 플롭들 (147 및 148) 을 비동기로 리셋하는데 필요한 시간량이다. 그러나, 신호 DN 가 하이로 어서트되는 시간량은 DIV_OUT 의 상승 에지와 XO 의 상승 에지 사이에 위상 차이에 따라 변화한다. 위상 차이가 클수록 DN 이 하이로 어서트되는 시간이 길어진다.
도 5 의 전하 펌프 (139) 의 도면은 간략 도면이다. 간략 도면에서, 전하 펌프 (139) 는 개별적으로 PFD (138) 에 의해 생성된 UPB 와 DN 신호들에 의해 제어되는 (즉, 스위치 온 및 스위치 오프로 제어되는) 제 1 스위치 (152) 와 제 2 스위치 (153) 를 포함한다. 전하 펌프 (139) 는 추가로 제 1 전류 소스 (158) 와 제 2 전류 소스 (159) 를 포함한다. 제 1 스위치 (152) 는 IUP 전류의 흐름을 제어하고, 제 2 스위치 (153) 는 IDN 전류의 흐름을 제어한다. PFD (138) 에 의해 생성된 UPB 신호는 컨덕터 (151) 를 통해 공급되고 스위치 (152) 를 제어한다. PFD (138) 에 의해 생성된 DN 신호는 컨덕터 (146) 를 통해 공급되고 스위치 (153) 를 제어한다. PFD (139) 는 추가로 컨덕터 (151) 를 통해 신호 UPB 및 컨덕터 (150) 를 통해 신호 DNB 를 전하 펌프 (139) 에 공급한다. 신호들 UP 및 DNB 은 (도 5 에 도시되지 않은) 리플리카 회로들을 제어한다. 컨덕터 (151) 를 통해 수신된 제어 신호 (UPB) 가 로우 디지털 로직 레벨을 가질 경우, 전류 IUP 는 공급 노드 (167) 로부터 제 1 스위치 (152) 를 통해, 제 1 전류 소스 (158) 를 통해 컨덕터 (156) 상에 흐른다. 컨덕터 (146) 를 통해 수신된 제어 신호 DN 가 하이 디지털 로직 레벨을 가질 경우, 전하는 컨덕터 (156) 로부터, 제 2 전류 소스 (159) 를 통해, 제 2 스위치 (153) 를 통해, 접지 노드 (168) 로 인출된다. 위상 측정 상승 XO/DIV_OUT 에지 상태 동안, 신호 DN 이 하이인 기간보다 길게 신호 UP 가 하이 (및 UPB 가 로우) 이면, IDN 전류 흐름을 통해 컨덕터 (156) 로부터 제거되는 것보다 더 많은 전하가 IUP 전류 흐름을 통해 컨덕터 (156) 상에 공급된다. 그 결과, 포지티브 전류 ICP 의 펄스가 발생한다. 다른 한편으로는, 위상 측정 상승 XO/DIV_OUT 에지 상태 동안, 신호 UP 가 하이인 기간보다 길게 신호 DN 가 하이이면, IDN 전류 흐름에 의해 컨덕터 (156) 로부터 제거되는 것보다 더 적은 전하가 IUP 전류 흐름을 통해 컨덕터 (156) 상에 공급된다. 그 결과, 네거티브 전류 ICP 의 펄스가 발생한다. 포지티브 ICP 필스와 네거티브 ICP 펄스들 모두는 전하 펌프 전류 펄스 트레인 신호 ICP 를 구성한다. 펄스 트레인 신호 ICP 는 컨덕터 (156) 를 통해 루프 필터 (134) 에 공급된다. 이러한 실시예에서, 루프 필터 (134) 는 로우 패스 필터이다. 펄스 트레인 신호 ICP 를 로우 패스 필터링한 이후에, 루프 필터 (134) 는 도 5 에 도시된 것과 같이 컨덕터 (157) 를 통해 신호 VCOIN 를 공급한다. 도 5 에 제시된 루프 필터 (134) 의 도면은 본 명세서에서 예시의 목적을 위해 제공된 간략화된 도면이다.
도 6 은 도 5 의 회로의 동작을 예시하는 이상적인 파형들의 도면이다. 도 6 의 좌측에서의 파형들은 포지티브 위상 상태를 나타낸다. 신호 UP 의 펄스 (161) 는 전류 ICP 의 포지티브 펄스 (163) 를 발생하는 펄스 (162) 보다 길다. 도 6 의 우측에서의 파형들은 네거티브 위상 상태를 나타낸다. 신호 UP 의 펄스 (164) 는 전류 ICP 의 네거티브 펄스 (166) 를 발생하는 신호 DN 의 펄스 (165) 보다 짧다.
도 7 은 도 5 의 전하 펌프 (139) 를 더 상세히 도시하는 회로도이다. 전하 펌프 (139) 는 DN 전류 미러 회로 (181), UP 전류 미러 회로 (182), DN 제 1 레그 리플리카 회로 (183), UP 제 1 레그 리플리카 회로 (184), DN 전류 소스 (185), 및 UP 전류 소스 (186) 를 포함한다. 전하 펌프 (139) 는 전하 펌프 출력 노드 (193) 상에 전하 펌프 전류 펄스 트레인 신호 ICP 를 출력한다. 컨덕터 (156) 는 전하 펌프 출력 노드 (193) 의 일부이다.
DN 전류 미러 회로 (181) 는 제 1 레그 (195), 제 2 레그 (196), 및 커패시터 (197) 를 포함한다. 제 1 레그 (195) 는 추가로 N-채널 미러 트랜지스터 (201) 및 N-채널 스위치 트랜지스터 (202) 를 포함한다. 미러 트랜지스터 (201) 의 게이트는 DN 바이어스 노드 (198) 에 커플링된다. 스위치 트랜지스터 (202) 의 게이트는 컨덕터 (146) 에 커플링되고, 신호 DN 에 의해 제어된다. 미러 트랜지스터 (201) 와 미러 트랜지스터 (203) 는 전류 미러를 형성한다. 스위치 트랜지스터 (202) 가 턴 온 된다면, 공급 노드 (167) 로부터 전류 소스 (185) 를 통해, 제 2 레그 (196) 를 통해 흐르는 전류는 제 1 레그 (195) 상에 미러화되고, 전류 IDN 는 전하 펌프 출력 노드 (193) 로부터 제 1 레그 (195) 를 통해 접지 노드 (168) 로 흐른다.
DN 제 1 레그 리플리카 회로 (183) 는 추가로 제 1 N-채널 트랜지스터 (204) 와 제 2 N-채널 트랜지스터 (205) 를 포함한다. 제 1 트래지스터 (204) 와 제 2 트래지스터 (205) 는 그들의 지오메트리 (geometry) 들과 레이아웃이 DN 전류 미러 회로 (181) 의 제 1 레그 (195) 의 트래지스터들과 실질적으로 동일하기 때문에, "리플리카 회로" 를 형성하는 것으로 언급된다. 따라서, 제 1 트랜지스터 (204) 는 미러 트랜지스터 (201) 와 동일한 폭 및 길이 치수들을 가지고, 제 2 트랜지스터 (또는 스위치 트랜지스터; 205) 는 스위치 트랜지스터 (202) 와 동일한 폭 치수 및 길이 치수를 갖는다. 제 1 트랜지스터 (204) 의 게이트는 전류 미러 회로 (181) 의 바이어스 노드 (198) 에 커플링된다. 제 2 트랜지스터 (205) 의 게이트는 컨덕터 (150) 에 커플링되고, 신호 DNB 에 의해 제어된다. 신호 DNB 가 하이로 어서트되고 바이어스 노드 (198) 에서의 전압이 제 1 트래지스터 (204) 를 턴 온하기에 충분하다면, 리플리카 전류 (206) 는 공급 노드 (167) 로부터, 제 1 트랜지스터 (204) 를 통해, 제 2 트랜지스터 (205) 를 통해 접지 노드 (168) 로 흐른다.
UP 전류 미러 회로 (182) 는 제 1 레그 (211), 제 2 레그 (212) 및 커패시터 (213) 를 포함한다. 제 1 레그 (211) 는 추가로 P-채널 미러 트랜지스터 (215) 와 P-채널 스위치 트랜지스터 (126) 를 포함한다. 미러 트랜지스터 (215) 의 게이트는 UP 바이어스 노드 (214) 에 커플링된다. 스위치 트랜지스터 (216) 의 게이트는 컨덕터 (151) 에 커플링되고, 신호 UP 의 반전된 버전인 신호 UPB 에 의해 제어된다. 제 2 레그 (212) 는 추가로 P-채널 미러 트랜지스터 (217) 를 포함한다. 미러 트랜지스터 (217) 의 게이트는 바이어스 노드 (214) 에 커플링된다. 미러 트랜지스터 (215) 및 미러 트랜지스터 (217) 는 전류 미러를 형성한다. 스위치 트랜지스터 (216) 가 턴 온된다면, 제 2 레그 (212) 를 통해 공급 노드 (167) 로부터 흐르는 전류는 제 1 레그 (211) 에서 미러화되고, 전류 IUP 는 공급 노드 (167) 로부터, 제 1 레그 (211) 를 통해 전하 펌프 출력 노드 (193) 상에 흐른다.
UP 제 1 레그 리플리카 회로 (184) 는 추가로 제 1 P-채널 트랜지스터 (218) 와 제 2 P-채널 트랜지스터 (219) 를 포함한다. 제 1 트랜지스터 (218) 와 제 2 트랜지스터 (219) 는 그들의 지오메트리 (geometry) 들과 레이아웃이 UP 전류 미러 회로 (182) 의 제 1 레그 (211) 의 트래지스터들과 실질적으로 동일하기 때문에, "리플리카 회로" 를 형성하는 것으로 언급된다. 따라서, 제 1 트랜지스터 (218) 는 미러 트랜지스터 (215) 와 동일한 폭 및 길이 치수들을 가지고, 제 2 트랜지스터 (또는 스위치 트랜지스터; 219) 는 스위치 트랜지스터 (216) 와 동일한 폭 치수 및 길이 치수를 갖는다. 제 1 트랜지스터 (218) 의 소스는 제 2 트랜지스터 (219) 의 드레인에 커플링되고, 제 1 트랜지스터 (218) 의 드레인은 접지 노드 (168) 에 커플링된다. 제 1 트랜지스터 (218) 의 게이트는 전류 미러 회로 (182) 의 바이어스 노드 (214) 에 커플링된다. 제 2 트랜지스터 (219) 의 게이트는 컨덕터 (145) 에 커플링되고, 신호 UP 에 의해 제어된다. 신호 UP 가 하이 디지털 로직 레벨로부터 로우 디지털 로직 레벨로 천이하고, 바이어스 노드 (214) 에서의 전압이 제 1 트래지스터 (218) 를 턴 온하기에 충분히 낮다면, 리플리카 전류 (220) 는 공급 노드 (167) 로부터, 제 2 트랜지스터 (219) 를 통해, 제 1 트랜지스터 (218) 를 통해 접지 노드 (168) 로 흐른다.
동작시, 신호 DN 가 하이가 될 경우, 전류 IDN 는 제 1 레그 (195) 를 통해 흐르도록 형성된다. 전류 IDN 의 크기는 전류 소스 (185) 를 흐르는 전류에 의해 세팅된다. 전류가 DN 전류 미러 회로 (181) 를 통해 흐르도록 형성될 경우, DN 바이어스 노드 (198) 상에 섭동 (perturbation) 들이 발생하며, 전류가 DN 전류 미러 회로 (181) 를 통해 흐르는 것을 중단하도록 형성될 경우에, 다른 섭동들이 발생한다. DN 바이어스 노드 (198) 상의 섭동의 일 예는 전압 외란 (disturbance) 이다. DN 전류 미러 회로 (181) 와 반대 방식으로 스위칭하는 DN 제 1 레그 리플리카 회로 (183) (여기서 DN 제 1 레그 리플리카 회로 (183) 의 트랜지스터들은 DN 제 1 레그 회로 (195) 의 대응하는 트랜지스터들의 리플리카들임) 를 제공함으로써, DN 전류 미러 회로 (181) 의 턴 온에 의해 발생된 전압 외란은 제 1 레그 리플리카 회로 (183) 가 턴 오프될 경우에 반대되는 전압 외란들에 의해 상쇄된다. 유사하게, UP 제 1 레그 리플리카 회로 (184) 는 UP 전류 미러 회로 (182) 를 스위칭함으로써 발생된 UP 바이어스 노드 (214) 상의 전압 외란들을 상쇄시키는 경향이 있다.
도 8 은 전하 펌프 (139) 의 동작에 영향을 미치는 경향이 있는 기생 커플링의 일 타입을 예시하는, 전하 펌프 (139) 의 회로도이다. 일부 경우에, 기생 커패시턴스들이 전하 펌프 (139) 에 존재하고, DN 바이어스 노드 (198) 와 UP 바이어스 노드 (214) 상에 전압 외란들을 발생하는 경향이 있다. 기생 커플링은 (기생 커패시턴스들 (221 및 222) 을 통해) DN 컨덕터 (146) 와 DN 바이어스 노드 (198) 사이에 존재한다. 따라서, 컨덕터 (146) 상의 DN 신호가 천이할 경우, DN 바이어스 노드 (198) 상의 전압은 외란된다. 유사하게, 기생 커플링은 (기생 커패시턴스들 (223 및 224) 을 통해) UPB 컨덕터 (151) 와 UP 바이어스 노드 (214) 사이에 존재한다. 따라서, 컨덕터 (151) 상의 UPB 신호가 천이할 경우, UP 바이어스 노드 (214) 상의 전압이 외란된다. 그러나, 이와 같은 내용은 이러한 전압 외란들을 발생하는 경향이 있는 일 타입의 현상에 대한 간략화된 설명일 뿐이다. 실제로는, 작업중에 다수의 커플링 메카니즘들이 발생한다.
리플리카 회로 (183 및 184) 는 바이어스 노드들 (198 및 214) 상에 이러한 전압 외란들의 영향을 감소시키도록 제공된다. DN 리플리카 회로 (183) 는 (기생 커패시턴스들 (226 및 225) 을 통해) DNB 컨덕터 (150) 와 DN 바이어스 노드 (198) 사이에 기생 커플링을 나타낸다. 제 1 레그 회로 (195) 와 리플리카 회로 (183) 는 동일하고, 반대 극성의 신호들에 의해 클록되기 때문에, 신호 DN 의 천이에 의해 발생된 DN 바이어스 노드 (198) 에서의 외란들은 신호 DNB 의 천이 동안 리플리카 회로 (183) 에 의해 생성된 동일한 및 반대되는 전압 외란들에 의해 상쇄되는 경향이 있다. 노드 (150) 상의 전하 펌프 입력 신호 DNB 의 천이와 바이어스 노드 (198) 상의 전압 간의 커플링 영향은 노드 (146) 상의 전하 펌프 입력 신호 DN 의 대응하는 천이와 바이어스 노드 (198) 상의 전압 간의 커플링 영향을 상쇄시킨다.
유사하게, UP 리플리카 회로 (184) 는 (기생 커패시턴스들 (227 및 228) 을 통해) UP 컨덕터 (145) 와 UP 바이어스 노드 (214) 사이에 기생 커플링을 나타낸다. 제 1 레그 회로 (211) 와 리플리카 회로 (184) 는 동일하고, 반대 극성의 신호들에 의해 클록되기 때문에, 신호 UPB 의 천이에 의해 발생된 UP 바이어스 노드 (214) 상의 외란들은 신호 UP 의 천이 동안 리플리카 회로 (184) 에 의해 생성된 동일한 및 반대되는 전압 외란에 의해 상쇄되는 경향이 있다.
도 9 는 전하 펌프 입력 신호들 DN 및 UPB 의 천이 동안 발생된 바이어스 노드들 (198 및 214) 상에서의 전압 외란들을 예시하는 파형도이다. 도 7 의 전하 펌프 (139) 의 일 예시적인 동작에서, 신호 DN 의 로우 디지털 로직 레벨로부터 하이 디지털 로직 레벨로의 상승하는 천이 (파형 (230)) 는 DN 바이어스 노드 (198) 상에 전압 외란을 생성한다 (도 7 에 도시). DN 바이어스 노드라 지칭되는 파형들은 전하 펌프 (139) 가 리플리카 회로 (183) 와 함께 동작할 경우 및 리플리카 회로 (183) 가 포함되지 않은 것과 같은 다른 경우에, 신호 DN 의 천이 동안 시간 (나노초) 에 걸쳐 도시된 도 7 의 DN 바이어스 노드 (198) 상의 전압 (밀리볼트) 을 도시한다. 파형 (231) 은 전하 펌프 (139) 가 리플리카 회로 (183) 없이 동작한 경우에, DN 바이어스 노드 (198) 에서의 전압을 나타낸다. 파형 (232) 은 도 7 에서와 같이 전하 펌프 (139) 가 리플리카 회로 (183) 와 함께 동작할 경우에 DN 바이어스 노드 (198) 에서의 전압을 나타낸다. 파형 (231) 은, 리플리카 회로가 제거되고 활용되지 않을 경우에, DN 바이어스 전압이 대략 625 ㎷ 로 떨어지는 것을 나타낸다. 파형 (232) 은 리플리카 회로 (183) 가 활용될 경우에 DN 바이어스 전압만이 대략 690 ㎷ 로 떨어지는 것을 나타낸다. 따라서, DN 바이어스 노드에서의 전압 외란들은 리플리카 회로 (183) 를 활용함으로써 감소된다.
유사하게, 하이 디지털 로직 레벨로부터 로우 디지털 로직 레벨로의 신호 UPB 의 하락하는 천이 (파형 (233)) 는 UP 바이어스 노드 (214) 상에 전압 외란을 생성한다. UP 바이어스 노드로 지칭되는 파형들은 전하 펌프 (139) 가 리플리카 회로 (184) 와 함께 동작하는 경우 및 리플리카 회로 (184) 가 포함되지 않는 것과 같은 다른 경우에, 신호 UPB 의 천이 동안 시간 (나노초) 에 걸쳐 도시된 도 7 의 UP 바이어스 노드 (214) 상의 전압 (밀리볼트) 을 도시한다. 파형 (234) 은, 전하 펌프 (139) 가 리플리카 회로 (184) 없이 동작한 경우에, UP 바이어스 노드 (214) 에서의 전압을 나타낸다. 파형 (235) 은, 도 7 에서와 같이 전하 펌프 (139) 가 리플리카 회로 (184) 와 함께 동작할 경우에 UP 바이어스 노드 (214) 에서의 전압을 나타낸다. 파형 (234) 은 리플리카 회로 (184) 가 제거되고 활용되지 않을 경우에 신호 UPB 의 천이시에 UP 바이어스 전압이 대략 700 ㎷ 로 상승하는 것을 나타낸다. 파형 (235) 은 리플리카 회로 (184) 가 활용될 경우에 UP 바이어스 전압만이 대략 525 ㎷ 로 상승하는 것을 나타낸다. 따라서, UP 바이어스 노드에서의 전압 외란들은 리플리카 회로 (184) 를 활용함으로써 감소된다.
도 10 은 적은 전력을 소비하는 도 5 의 전하 펌프 (139) 의 제 2 실시 형태의 회로도이다. 전하 펌프 (241) 는 리플리카 회로들 (183 및 184) 이 공급 노드와 접지 노드 양자에 커플링되지 않는다는 점을 제외하고 도 7 에 도시된 전하 펌프 (139) 와 거의 동일하다. 리플리카 회로들 (183 및 184) 을 통해 흐르는 전류의 부재는 적은 전력 소비를 발생한다. DN 리플리카회로 (183) 는 (각각 트랜지스터 (201 및 202) 와 사이즈 및 레이아웃이 동일한) 제 1 트랜지스터 (204) 와 제 2 트랜지스터 (205) 를 포함한다. 그러나, 제 1 트랜지스터 (204) 의 드레인이 접지 노드에 커플링되고, 제 2 트랜지스터 (205) 의 소스가 접지 노드에 커플링되기 때문에, 트랜지스터 (205) 가 온 되고 전도성이 되도록 제어될 경우에 DN 리플리카 회로 (183) 를 통해 최소 전류가 흐른다. 유사하게, UP 리플리카 회로 (184) 는 (각각 트랜지스터 (215 및 216) 와 사이즈 및 레이아웃이 동일한) 제 1 트랜지스터 (218) 및 제 2 트랜지스터 (219) 를 포함한다. 그러나, 제 1 트랜지스터 (218) 의 드레인이 공급 노드에 커플링되고, 제 2 트랜지스터 (219) 의 소스가 공급 노드에 커플링되기 때문에, UP 리플리카 회로 (184) 를 통해 최소 전류가 흐른다. 결과적으로, 리플리카 회로들 (183 및 184) 을 통해 흐르는 최소 전류로 인해 전하 펌프 (241) 에 의해 적은 전력이 소비된다.
도 11 은 하나의 신규한 양태에 따른 방법 (300) 의 흐름도이다. 제 1 단계 (단계 301) 에서, 전하 펌프 입력 신호는 전류 미러 회로 상에서 수신된다. 전류 미러 회로는 제 1 레그 및 제 2 레그를 포함한다. 예를 들면, 도 7 에서, 입력 신호 DN 는 전하 펌프 입력 노드 및 컨덕터 (146) 상에서 및 전류 미러 회로 (181) 의 트랜지스터 (202) 의 게이트 상에서 수신된다. 전류 미러 회로 (181) 는 제 1 레그 (195) 와 제 2 레그 (196) 를 포함한다. 제 1 단계 (단계 301) 는 추가로 제 2 레그를 통해 흐르는 전류의 제 1 레그를 통해 흐르는 전류와의 미러링을 수반한다. 제 1 단계 (단계 301) 에서, 제 1 전류는 전하 펌프 입력 신호 DN 에 의해 제어되고 (즉, 스위칭 온 및 오프하도록 제어되고), 제 2 레그 (196) 의 미러 트랜지스터 (203) 의 게이트는 바이어스 노드 (198) 및 제 1 레그 (195) 의 미러 트랜지스터 (201) 의 게이트에 커플링된다. 도 7 에 도시된 것과 같이, 입력 신호 DN 는 제 1 레그 (195) 를 통해 전류 IDN 의 흐름을 제어하는, 스위치 트랜지스터 (202) 를 제어한다.
제 2 단계 (단계 302) 에서, 전하 펌프 입력 신호의 반전된 버전은, 제 1 레그와 실질적으로 구조적으로 동일한 리플리카 회로상에서 수신된다. 도 7 에 도시된 것과 같이, 입력 신호 DNB (신호 DN 의 반전된 버전) 는 입력 노드 및 컨덕터 (150) 상에서 및 DN 제 1 레그 리플리카 회로 (183) 의 트랜지스터 (205) 의 게이트 상에서 수신된다. DN 리플리카 회로 (183) 의 트랜지스터 (204) 의 게이트는 바이어스 노드 (198) 에 커플링된다.
예시적인 목적을 위해 특정 실시형태들이 전술되었지만, 본 특허 문서의 교시들은 일반적으로 적용가능하고, 전술된 특정 실시형태들에 한정되지 않는다. 따라서, 설명된 특정 실시형태들의 다양한 특징들의 다양한 변경들, 적응들 및 조합들은 하기에서 설명되는 청구항들의 범위로부터 벗어남 없이 실행될 수 있다.
Claims (20)
- 제 1 레그 및 제 2 레그를 포함하는 전류 미러 회로로서, 전하 펌프 출력 노드로부터 상기 제 1 레그를 통해 접지 노드로 흐르는 제 1 전류는 상기 제 2 레그를 통해 상기 접지 노드로 흐르는 제 2 전류에 미러화되고, 상기 전류 미러 회로는 전하 펌프 입력 신호의 천이에 응답하여 상기 제 1 전류가 상기 제 1 레그를 통해 흐르는 것을 개시하도록 구성되고, 상기 제 2 레그의 미러 트랜지스터의 게이트는 바이어스 노드에 그리고 상기 제 1 레그의 미러 트랜지스터의 게이트에 커플링되고, 상기 전하 펌프 입력 신호의 천이와 상기 바이어스 노드 상의 전압 사이에 제 1 커플링 영향이 존재하는, 상기 전류 미러 회로; 및
상기 제 1 레그와 실질적으로 구조적으로 동일한 리플리카 회로로서, 상기 리플리카 회로는 상기 전하 펌프 입력 신호의 반전된 버전을 수신하고, 상기 전하 펌프 입력 신호의 반전된 버전의 천이와 상기 바이어스 노드 상의 상기 전압 사이에 제 2 커플링 영향을 유도함으로써 상기 바이어스 노드 상의 전압 외란을 감소시키도록 구성되고, 상기 제 1 커플링 영향과 상기 제 2 커플링 영향은 반대되는 크기들을 갖는, 상기 리플리카 회로를 포함하는, 장치. - 제 1 항에 있어서,
상기 리플리카 회로는 또한, 상기 전하 펌프 입력 신호의 반전된 버전에 의해 제어되는 리플리카 전류를 공급 노드로부터 상기 접지 노드로 전도하도록 구성되는, 장치. - 제 2 항에 있어서,
상기 리플리카 전류는 상기 공급 노드로부터, 상기 바이어스 노드에 커플링된 게이트를 갖는 상기 리플리카 회로의 제 1 트랜지스터를 통해, 그 다음 상기 리플리카 회로의 제 2 트랜지스터를 통해, 그 다음 상기 접지 노드로 흐르고,
상기 전하 펌프 입력 신호의 반전된 버전은 상기 리플리카 회로의 상기 제 2 트랜지스터의 게이트에 커플링되는, 장치. - 제 1 항에 있어서,
상기 리플리카 회로의 트랜지스터가 접지 노드 또는 공급 전압 노드 중 하나에 커플링되는 드레인을 갖는, 장치. - 제 1 항에 있어서,
상기 제 1 전류는 상기 전하 펌프 입력 신호가 제 1 로직 레벨을 가질 경우에 흐르고, 상기 제 1 전류는 상기 전하 펌프 입력 신호가 제 2 로직 레벨을 가질 경우에는 흐르지 않는, 장치. - 제 1 항에 있어서,
상기 제 1 레그는 상기 미러 트랜지스터 및 스위치 트랜지스터를 포함하며,
상기 제 1 전류는 상기 전하 펌프 출력 노드로부터 상기 제 1 레그의 상기 미러 트랜지스터를 통해, 그 다음 상기 제 1 레그의 상기 스위치 트랜지스터를 통해, 그 다음 상기 접지 노드로 흐르고,
상기 전하 펌프 입력 신호는 상기 스위치 트랜지스터의 게이트에 커플링되는, 장치. - 제 1 항에 있어서,
상기 제 1 레그는 상기 미러 트랜지스터 및 스위치 트랜지스터를 포함하며,
상기 제 1 전류는 상기 전하 펌프 출력 노드로부터, 상기 제 1 레그의 상기 미러 트랜지스터를 통해, 그 다음 상기 제 1 레그의 상기 스위치 트랜지스터를 통해, 그 다음 상기 접지 노드로 흐르며,
상기 리플리카 회로는, 상기 바이어스 노드에 커플링된 게이트를 갖는 제 1 트랜지스터, 및 상기 전하 펌프 입력 신호의 반전된 버전에 커플링된 게이트를 갖는 제 2 트랜지스터를 포함하고,
상기 제 1 레그의 상기 미러 트랜지스터와 상기 리플리카 회로의 상기 제 1 트랜지스터는 양자가 동일한 폭 치수들 및 동일한 길이 치수들을 가지는 N-채널 트랜지스터들이며,
상기 제 1 레그의 상기 스위치 트랜지스터와 상기 리플리카 회로의 상기 제 2 트랜지스터는 양자가 동일한 폭 치수들 및 동일한 길이 치수들을 가지는 N-채널 트랜지스터들인, 장치. - 제 2 항에 있어서,
제 1 레그와 제 2 레그를 포함하는 제 2 전류 미러 회로로서, 상기 공급 노드로부터 상기 제 2 전류 미러 회로의 상기 제 1 레그를 통해 상기 전하 펌프 출력 노드로 흐르는 제 3 전류는 상기 공급 노드로부터 상기 제 2 전류 미러 회로의 상기 제 2 레그를 통해 흐르는 제 4 전류에 미러화되고, 상기 제 3 전류는 제 2 전하 펌프 입력 신호에 의해 제어되며, 상기 제 2 전류 미러 회로의 상기 제 2 레그의 미러 트랜지스터의 게이트는 제 2 바이어스 노드에 그리고 상기 제 2 전류 미러 회로의 상기 제 1 레그의 미러 트랜지스터의 게이트에 커플링되는, 상기 제 2 전류 미러 회로; 및
상기 제 2 전류 미러 회로의 상기 제 1 레그와 실질적으로 구조적으로 동일한 제 2 리플리카 회로로서, 상기 제 2 리플리카 회로는 상기 제 2 전하 펌프 입력 신호의 반전된 버전에 의해 제어되는 제 2 리플리카 전류를 상기 공급 노드로부터 상기 접지 노드로 전도하도록 구성되고, 상기 제 2 리플리카 회로의 트랜지스터의 게이트는 상기 제 2 바이어스 노드에 커플링되는, 상기 제 2 리플리카 회로를 더 포함하는, 장치. - 제 1 항에 있어서,
상기 전하 펌프 입력 신호 및 상기 전하 펌프 입력 신호의 반전된 버전은 위상 검출기로부터 수신되는, 장치. - 전류 미러 회로 상에서 전하 펌프 입력 신호를 수신하는 단계로서, 상기 전류 미러 회로는 제 1 레그 및 제 2 레그를 포함하는, 상기 전하 펌프 입력 신호를 수신하는 단계;
상기 전류 미러 회로에 의해, 상기 전하 펌프 입력 신호의 천이에 응답하여, 제 1 전류가 전하 펌프 출력 노드로부터 상기 제 1 레그를 통해 접지 노드로 흐르는 것을 개시하는 단계로서, 상기 제 1 레그를 통해 흐르는 상기 제 1 전류는 상기 제 2 레그를 통해 상기 접지 노드로 흐르는 제 2 전류에 미러화되고, 상기 제 2 레그의 미러 트랜지스터의 게이트는 바이어스 노드에 그리고 상기 제 1 레그의 미러 트랜지스터의 게이트에 커플링되고, 상기 전하 펌프 입력 신호의 천이와 상기 바이어스 노드 상의 전압 사이에 제 1 커플링 영향이 존재하는, 상기 제 1 전류가 전하 펌프 출력 노드로부터 상기 제 1 레그를 통해 접지 노드로 흐르는 것을 개시하는 단계;
상기 제 1 레그와 실질적으로 구조적으로 동일한 리플리카 회로 상으로의 상기 전하 펌프 입력 신호의 반전된 버전을 수신하는 단계;
상기 전하 펌프 입력 신호의 반전된 버전에 의해 제어되는 리플리카 전류를 공급 노드로부터 상기 접지 노드로 전도하는 단계; 및
상기 전하 펌프 입력 신호의 반전된 버전의 천이와 상기 바이어스 노드 상의 상기 전압 사이에 제 2 커플링 영향을 유도하여, 상기 바이어스 노드 상의 전압 외란을 감소시키는 단계로서, 상기 제 1 커플링 영향과 상기 제 2 커플링 영향은 반대되는 크기들을 갖는, 상기 바이어스 노드 상의 전압 외란을 감소시키는 단계를 포함하는, 방법. - 제 10 항에 있어서,
상기 전하 펌프 입력 신호는, 상기 전하 펌프 입력 신호가 제 1 로직 레벨을 가질 경우에 상기 제 1 전류의 흐름을 인에이블함으로써, 그리고 상기 전하 펌프 입력 신호가 제 2 로직 레벨을 가질 경우에 상기 제 1 전류의 흐름을 디스에이블함으로써 상기 제 1 전류를 제어하는, 방법. - 제 10 항에 있어서,
상기 제 1 레그는 상기 미러 트랜지스터 및 스위치 트랜지스터를 포함하며,
상기 제 1 전류는 상기 전하 펌프 출력 노드로부터 상기 제 1 레그의 미러 트랜지스터를 통해, 그 다음 상기 제 1 레그의 상기 스위치 트랜지스터를 통해, 그 다음 상기 접지 노드로 흐르고, 상기 전하 펌프 입력 신호는 상기 스위치 트랜지스터의 게이트 상으로 수신되는, 방법. - 제 10 항에 있어서,
상기 리플리카 전류는 상기 공급 노드로부터, 상기 리플리카 회로의 제 1 트랜지스터를 통해, 그 다음 상기 리플리카 회로의 제 2 트랜지스터를 통해, 그 다음 상기 접지 노드로 흐르고,
상기 전하 펌프 입력 신호의 반전된 버전은 상기 리플리카 회로의 상기 제 2 트랜지스터의 게이트 상에서 수신되는, 방법. - 전하 펌프 출력 노드;
제 1 전하 펌프 입력 신호의 천이에 응답하여, 제 1 전류를 상기 전하 펌프 출력 노드로부터 접지 노드로 전도하도록 구성된 제 1 전류 미러 회로로서, 상기 제 1 전하 펌프 입력 신호의 천이는 상기 제 1 전류 미러 회로의 바이어스 노드 상의 전압에 대한 제 1 외란을 야기하는, 상기 제 1 전류 미러 회로;
상기 제 1 전류 미러 회로의 일부분과 실질적으로 동일한 제 1 리플리카 회로로서, 상기 제 1 리플리카 회로는 상기 제 1 전하 펌프 입력 신호의 반전된 버전을 이용하여 상기 제 1 전류 미러 회로의 상기 바이어스 노드 상의 상기 전압에 대한 상기 제 1 외란을 상쇄하도록 구성되며, 상기 제 1 전하 펌프 입력 신호와 상기 제 1 전하 펌프 입력 신호의 반전된 버전은 반대되는 극성들을 갖는, 상기 제 1 리플리카 회로;
제 2 전하 펌프 입력 신호의 천이에 응답하여, 제 2 전류를 상기 전하 펌프 출력 노드 상으로 전도하도록 구성된 제 2 전류 미러 회로로서, 상기 제 2 전하 펌프 입력 신호의 천이는 상기 제 2 전류 미러 회로의 바이어스 노드 상의 전압에 대한 제 2 외란을 야기하는, 상기 제 2 전류 미러 회로; 및
상기 제 2 전류 미러 회로의 일부분과 실질적으로 동일한 제 2 리플리카 회로로서, 상기 제 2 리플리카 회로는 상기 제 2 전하 펌프 입력 신호의 반전된 버전을 이용하여 상기 제 2 전류 미러 회로의 상기 바이어스 노드 상의 상기 전압에 대한 상기 제 2 외란을 상쇄하도록 구성되며, 상기 제 2 전하 펌프 입력 신호 및 상기 제 2 전하 펌프 입력 신호의 반전된 버전은 반대되는 극성들을 갖는, 상기 제 2 리플리카 회로를 포함하는, 전하 펌프. - 제 14 항에 있어서,
상기 제 1 전하 펌프 입력 신호는, 상기 제 1 전하 펌프 입력 신호가 상기 제 1 로직 레벨을 가질 경우에 상기 제 1 전류의 흐름을 인에이블함으로써 그리고, 상기 제 1 전하 펌프 입력 신호가 상기 제 2 로직 레벨을 가질 경우에 상기 제 1 전류의 흐름을 디스에이블함으로써 상기 제 1 전류 미러 회로를 제어하는, 전하 펌프. - 제 14 항에 있어서,
상기 제 1 전하 펌프 입력 신호, 상기 제 1 전하 펌프 입력 신호의 반전된 버전, 상기 제 2 전하 펌프 입력 신호, 및 상기 제 2 전하 펌프 입력 신호의 반전된 버전은 위상 검출기로부터 수신되는, 전하 펌프. - 전하 펌프 출력 노드;
전하 펌프 입력 신호를 수신하는 제 1 전하 펌프 입력 노드;
상기 전하 펌프 입력 신호의 반전된 버전을 수신하는 제 2 전하 펌프 입력 노드;
바이어스 노드를 갖는 전류 미러로서, 상기 전류 미러는 상기 전하 펌프 입력 신호의 천이에 응답하여 상기 전하 펌프 출력 노드로부터 접지 노드로의 전류의 흐름을 개시하도록 구성되고, 상기 전하 펌프 입력 신호의 천이와 상기 바이어스 노드 상의 전압 사이에 제 1 커플링 영향이 존재하는, 상기 전류 미러; 및
상기 전하 펌프 입력 신호의 반전된 버전의 천이와 상기 바이어스 노드 상의 상기 전압 사이에 제 2 커플링 영향을 유도함으로써 상기 전류 미러의 바이어스 노드 상의 전압 외란을 감소시키는 수단을 포함하며,
상기 제 1 및 제 2 커플링 영향들은 반대되는 크기들로 이루어지는, 장치. - 제 17 항에 있어서,
상기 전압 외란을 감소시키는 수단은 상기 제 1 및 제 2 커플링 영향들이 실질적으로 서로 상쇄되도록 상기 제 2 커플링 영향을 유도하는, 장치. - 제 17 항에 있어서,
상기 제 1 커플링 영향은 상기 제 1 전하 펌프 입력 노드와 상기 바이어스 노드 사이에 용량성 커플링을 포함하고, 상기 제 2 커플링 영향은 상기 제 2 전하 펌프 입력 노드와 상기 바이어스 노드 사이에 용량성 커플링을 포함하는, 장치. - 제 17 항에 있어서,
상기 장치는, 위상 검출기로부터 상기 전하 펌프 입력 신호 및 상기 전하 펌프 입력 신호의 반전된 버전을 수신하는 전하 펌프인, 장치.
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