KR101527630B1

KR101527630B1 - Method of manufacturing multilayer wiring substrate

Info

Publication number: KR101527630B1
Application number: KR1020120061662A
Authority: KR
Inventors: 신노스케 마에다; 하지메 사이키; 사토시 히라노
Original assignee: 니혼도꾸슈도교 가부시키가이샤
Priority date: 2011-06-09
Filing date: 2012-06-08
Publication date: 2015-06-09
Also published as: TWI492681B; TW201316857A; KR20150008363A; KR101513404B1; KR20120137300A

Abstract

개시되어 있는 것은 기판주면 및 기판이면을 가지며, 복수의 수지절연층 및 복수의 도체층을 적층하여 이루어지는 구조를 가지며, 칩 부품을 접속 가능한 복수의 칩 부품 접속단자가 상기 기판주면상에 배설된 다층 배선기판의 제조방법이다. 이 방법은 상기 기판주면측에서 노출되는 최외층의 수지절연층의 표면상에 상기 복수의 칩 부품 접속단자가 되는 제품 도금층을 형성하고, 또한 상기 제품 도금층의 주위에 더미 도금층을 형성하는 도금층 형성공정을 포함하는 것을 특징으로 한다. 이 방법에 의해, 칩 부품 접속단자의 두께 불균형을 억제하여 칩 부품과의 접속 신뢰성을 높일 수 있다.A plurality of chip component connection terminals connectable with chip components are formed on the main surface of the substrate and on the back surface of the substrate and have a structure in which a plurality of resin insulating layers and a plurality of conductor layers are laminated, And a method for manufacturing a wiring board. This method includes a step of forming a product plating layer that becomes the plurality of chip component connecting terminals on the surface of the resin insulating layer of the outermost layer exposed on the main surface side of the substrate and forming a dummy plating layer around the product plating layer And a control unit. According to this method, it is possible to suppress unevenness in the thickness of the chip component connecting terminals, thereby increasing the reliability of connection with the chip components.

Description

METHOD OF MANUFACTURING MULTILAYER WIRING SUBSTRATE [0002]

본 발명은 칩 부품을 접속 가능한 복수의 칩 부품 접속단자가 기판주면상에 배설된 다층 배선기판 및 그 제조방법에 관한 것이다.
The present invention relates to a multilayer wiring board in which a plurality of chip component connecting terminals connectable to chip components are disposed on a main surface of a substrate and a method of manufacturing the same.

컴퓨터의 마이크로 프로세서 등으로서 사용되는 반도체 집적회로 칩(IC칩)은 최근 점점 고속화, 고기능화하고 있고, 이에 부수하여 단자 수가 증가하고, 단자간 피치도 좁아지는 경향에 있다. 일반적으로 IC칩의 저면에는 다수의 단자가 밀집하여 어레이형상으로 배치되어 있고, 이와 같은 단자군은 마더보드측 단자군에 대하여 플립칩의 형태로 접속된다. 다만, IC칩측 단자군과 마더보드측 단자군에서는 단자간 피치에 큰 차이가 있기 때문에 IC칩을 마더보드상에 직접적으로 접속하기는 어렵다. 그 때문에, 통상은 IC칩을 IC칩 탑재용 배선기판상에 탑재하여 이루어지는 반도체 패키지를 제작하고, 그 반도체 패키지를 마더보드상에 탑재한다고 하는 방법이 채택된다.2. Description of the Related Art Semiconductor integrated circuit chips (IC chips) used as microprocessors in computers and the like are becoming increasingly sophisticated and sophisticated in recent years. As a result, the number of terminals increases and the pitch between terminals tends to become smaller. In general, a plurality of terminals are densely arranged in an array on the bottom surface of the IC chip, and such a terminal group is connected to the mother board side terminal group in the form of a flip chip. However, in the IC chip side terminal group and the mother board side terminal group, there is a large difference in terminal pitch, so it is difficult to directly connect the IC chip on the motherboard. Therefore, a method is generally adopted in which a semiconductor package in which an IC chip is mounted on an IC chip mounting wiring board is manufactured, and the semiconductor package is mounted on a mother board.

이 패키지를 구성하는 IC칩 탑재용 배선기판으로서는 복수의 수지절연층 및 복수의 도체층을 적층하여 구성된 다층 배선기판이 이용된다. 그리고, 그 다층 배선기판의 기판주면상에 IC칩을 접속하기 위한 복수의 IC칩 접속단자가 설치됨과 아울러 기판이면상에 마더보드(모기판)에 접속하기 위한 복수의 모기판 접속단자가 설치되어 있다. 이런 종류의 다층 배선기판에 있어서, 도체층의 배선 패턴이나 IC칩 접속단자는 파인피치화를 도모하기 위해서 구리도금으로 형성되어 있다(예를 들면, 일본국 특개 2005-272874 참조). 또한, 이런 종류의 다층 배선기판에 있어서 기판주면측에는 IC칩의 위치맞춤용 인식마크(얼라이먼트 마크)가 형성되어 있다(예를 들면, 일본국 특개 2002-204057 참조).
As the IC chip mounting wiring board constituting this package, a multilayer wiring board formed by laminating a plurality of resin insulating layers and a plurality of conductor layers is used. A plurality of IC chip connection terminals for connecting IC chips are provided on the main surface of the substrate of the multilayer wiring board, and a plurality of mother board connection terminals for connecting the mother board (mother board) to the mother board have. In this type of multilayer wiring board, the wiring pattern of the conductor layer and the IC chip connection terminal are formed by copper plating in order to achieve a fine pitch (see, for example, Japanese Patent Application Laid-Open No. 2005-272874). In this type of multilayer wiring board, a recognition mark (alignment mark) for alignment of the IC chip is formed on the main surface side of the substrate (see, for example, Japanese Patent Laid-Open No. 2002-204057).

특허문헌 1 : 일본국 특개 2005-272874Patent Document 1: Japanese Patent Application Laid-Open No. 2005-272874 특허문헌 2 : 일본국 특개 2002-204057Patent Document 2: Japanese Patent Application Laid-Open No. 2002-204057

그런데, 다층 배선기판에 있어서 내층측에 형성되는 구리도금층의 면적 비율(도체층의 면적 비율)은 통상 60%∼80% 정도인 것에 대하여 기판주면상의 구리도금층의 면적 비율(각 IC칩 접속단자의 면적 비율)은 10% 미만이 되는 경우가 있다. 또한, 일반적으로 IC칩 접속단자는 기판주면의 중앙에 치우쳐서 배치된다. 이 경우, IC칩 접속단자의 구리도금층을 형성할 때에 도금전류의 집중이 발생하여 구리도금층의 두께에 불균형이 생긴다. 그 결과, 다층 배선기판의 각 IC칩 접속단자와 IC칩의 접속 신뢰성이 저하된다. 또한, 다층 배선기판의 기판주면에는 IC칩 이외에 칩 콘덴서 등의 칩 부품을 접속하기 위한 접속단자가 설치되는 것도 있지만, 이들 접속단자도 마찬가지로 두께 불균형이 발생한다.However, the area ratio of the copper plating layer formed on the inner layer side (the ratio of the area of the conductor layer) formed on the inner layer side is usually about 60% to 80% Area ratio) may be less than 10%. In general, the IC chip connection terminals are disposed to be shifted toward the center of the main surface of the substrate. In this case, concentration of the plating current occurs when the copper plating layer of the IC chip connection terminal is formed, and the thickness of the copper plating layer is uneven. As a result, connection reliability between the IC chip connection terminals of the multilayer wiring board and the IC chip is deteriorated. In addition, on the main surface of the multilayer wiring board, connection terminals for connecting chip parts such as chip capacitors are provided in addition to the IC chip, and these connection terminals likewise have thickness unevenness.

일본국 특개 2005-272874에서는 도체 범프의 형상이나 높이 불균형을 억제하기 위해서, 도금의 전류 밀도를 초기의 전류 밀도보다도 점증시키는 방법이 개시되어 있다. 이 방법을 채택하더라도 기판주면의 중앙에 IC칩 접속단자가 치우쳐서 배치되는 경우에는 도금전류의 집중을 회피할 수 없기 때문에 구리도금층의 두께에 불균형이 발생한다. 상기 과제를 제1 과제로 한다.Japanese Patent Application Laid-Open No. 2005-272874 discloses a method of increasing the current density of plating more than the initial current density in order to suppress the shape and height unevenness of the conductor bumps. Even when adopting this method, in the case where the IC chip connection terminals are disposed at the center of the main surface of the substrate, concentration of the plating current can not be avoided, and the thickness of the copper plating layer is uneven. The above-mentioned problem is the first problem.

본 발명의 제1 특징은 제1 과제를 감안하여 이루어진 것으로, 그 목적은 칩 부품 접속단자의 두께 불균형을 억제하여 칩 부품과의 접속 신뢰성을 높일 수 있는 다층 배선기판의 제조방법을 제공하는 것에 있다.A first aspect of the present invention has been made in view of the first problem, and an object thereof is to provide a method of manufacturing a multilayer wiring board capable of suppressing thickness unevenness of chip component connection terminals and increasing connection reliability with chip components .

그런데, 상기 종래의 다층 배선기판에서는 최외층의 수지절연층에 개구부를 형성하고, 노출된 도체층에 도금을 실시함으로써 인식마크가 형성되어 있다. 이 인식마크는 도금층 표면과 수지절연층 표면에 있어서의 광반사율의 차이에 의해 인식되는 마크이다. 또한, 인식마크로서 IC칩용 얼라이먼트 마크 이외에 배선기판 자체의 위치결정을 행하기 위한 위치결정용 마크, 제품번호, 제조로드번호 등의 인식마크가 형성되는 다층 배선기판도 실용화되고 있다. 이와 같은 인식마크를 형성하는 경우, 도체층이나 개구부의 형성공정이나 도금공정이 필요해진다. 또한, 일반적으로 인식마크에 대한 도금은 IC칩 접속단자에 대한 도금과 동일한 도금공정으로 행해진다. 이 도금공정에서는 땜납 습성을 확보하기 위해서 비교적 비용이 비싼 금도금 등이 실시되는 경우가 있다. 이 때문에, 다층 배선기판의 제조 비용이 상승한다고 하는 문제가 발생한다. 상기 과제를 제2 과제로 한다.By the way, in the above-described conventional multilayer wiring board, the opening is formed in the resin insulating layer of the outermost layer, and the exposed conductor layer is plated to form a recognition mark. This recognition mark is a mark recognized by the difference in light reflectance on the surface of the plating layer and the surface of the resin insulating layer. Further, as a recognition mark, in addition to alignment marks for an IC chip, a multilayer wiring board in which recognition marks such as positioning marks, product numbers, production rod numbers, and the like for positioning the wiring boards themselves are formed is also put to practical use. In the case of forming such a recognition mark, a step of forming a conductor layer and an opening and a plating step are required. In general, the plating for the recognition mark is performed by the same plating process as for the IC chip connection terminal. In this plating step, gold plating or the like, which is relatively expensive, may be applied in order to ensure solder wetting. For this reason, there arises a problem that the manufacturing cost of the multilayer wiring board rises. The above problem is the second problem.

본 발명의 제2 특징은 제2 과제를 감안하여 이루어진 것으로, 그 목적은 기판주면에 인식마크를 저비용으로 형성할 수 있는 다층 배선기판을 제공하는 것에 있다. 또한, 다른 목적은 상기 다층 배선기판을 제조하기에 적합한 다층 배선기판의 제조방법을 제공하는 것에 있다.
The second aspect of the present invention has been made in view of the second problem, and an object thereof is to provide a multilayer wiring board capable of forming a recognition mark on the main surface of the substrate at low cost. Another object of the present invention is to provide a method of manufacturing a multilayer wiring board suitable for manufacturing the multilayer wiring board.

본 발명의 제1 특징에 의하면, 상기 과제를 해결하기 위한 수단(수단 1)으로서는, 기판주면 및 기판이면을 가지며, 복수의 수지절연층 및 복수의 도체층을 적층하여 이루어지는 구조를 가지며, 칩 부품을 접속 가능한 복수의 칩 부품 접속단자가 상기 기판주면상에 배설된 다층 배선기판의 제조방법으로서, 상기 기판주면측에서 노출되는 최외층의 수지절연층의 표면상에 상기 복수의 칩 부품 접속단자가 되는 제품 도금층을 형성하고, 또한 상기 제품 도금층의 주위에 더미 도금층을 형성하는 도금층 형성공정을 포함하는 것을 특징으로 하는 다층 배선기판의 제조방법(제1 방법)이 있다.According to a first aspect of the present invention, there is provided a means (means 1) for solving the problems described above, which has a substrate main surface and a substrate back surface and has a structure in which a plurality of resin insulating layers and a plurality of conductor layers are laminated, Wherein a plurality of chip component connection terminals are formed on a surface of a resin insulating layer of an outermost layer exposed on a main surface side of the substrate, And a plating layer forming step of forming a dummy plating layer on the periphery of the product plating layer (first method).

수단 1에 기재된 발명에 의하면, 도금층 형성공정을 행함으로써, 다층 배선기판의 기판주면상에 있어서 칩 부품 접속단자가 되는 제품 도금층에 더하여 그 제품 도금층의 주위에도 더미 도금층이 형성된다. 이 경우, 기판주면에 있어서의 도금층의 면적 비율을 늘릴 수 있고, 도금전류의 집중이 회피되어 제품 도금층의 두께 불균형이 해소된다. 그 결과, 다층 배선기판의 기판주면상에 있어서 각 칩 부품 접속단자를 균일한 두께로 형성할 수 있어 각 칩 부품 접속단자와 칩 부품의 접속 신뢰성을 향상시킬 수 있다.According to the invention described in Means 1, by performing the plating layer forming step, a dummy plating layer is formed in the periphery of the product plating layer in addition to the product plating layer serving as a chip component connecting terminal on the main surface of the substrate of the multilayer wiring board. In this case, the area ratio of the plating layer on the main surface of the substrate can be increased, concentration of the plating current is avoided, and the thickness unevenness of the product plating layer is eliminated. As a result, each chip component connection terminal can be formed with a uniform thickness on the main surface of the substrate of the multilayer wiring board, and connection reliability between the chip component connection terminals and the chip component can be improved.

다층 배선기판의 제조방법(제1 방법)에 있어서, 기판주면측에서 제품 도금층을 덮도록 에칭 레지스트를 형성하는 레지스트 형성공정과, 기판주면측에서 노출되어 있는 더미 도금층을 에칭에 의해 제거하는 도금층 제거공정을 더 포함하는 것이 바람직하다. 이 경우, 다층 배선기판의 기판주면에는 칩 부품 접속단자가 되는 제품 도금층만이 남는다. 이 때문에, 땜납 습성을 향상시키기 위한 도금을 제품 도금층의 표면에만 확실하게 형성할 수 있다. 또한, 칩 부품이 더미 도금층에 잘못 접속된다고 하는 문제가 회피된다.A method for manufacturing a multilayer wiring board (first method), comprising: a resist forming step of forming an etching resist so as to cover a product plating layer on a main surface side of a substrate; a plating layer removing step of removing a dummy plating layer exposed on the main surface side of the substrate by etching It is preferable to further include a step. In this case, only the product plated layer which becomes the chip component connection terminal remains on the main surface of the substrate of the multilayer wiring board. Therefore, plating for improving solder wetting can be surely formed only on the surface of the product plating layer. In addition, the problem that the chip parts are improperly connected to the dummy plating layer is avoided.

도금층 형성공정에서는 기판주면의 표면적에 대한 도금층의 면적 비율이 60% 이상 95% 이하가 되도록 더미 도금층을 형성하는 것이 바람직하다. 이와 같이 하면, 도금전류의 집중을 확실히 회피할 수 있어 제품 도금층을 균일한 두께로 형성할 수 있다.In the plating layer forming step, it is preferable to form the dummy plating layer so that the area ratio of the plating layer to the surface area of the main surface of the substrate is 60% or more and 95% or less. By doing so, concentration of the plating current can be reliably avoided, and the product plating layer can be formed with a uniform thickness.

또한, 코어기판을 갖지 않는 다층 배선기판을 제조하는 경우, 지지기재상에 금속박을 통하여 복수의 수지절연층 및 복수의 도체층을 적층하는 적층공정과, 금속박의 계면에서 지지기재를 분리하여 기판이면측에 금속박을 노출시키는 기재 분리공정을 포함한다. 그리고, 기재 분리공정후에 도금층 제거공정을 행하면, 기판주면측의 더미 도금층을 에칭으로 제거함과 동시에 기판이면측의 금속박을 에칭에 의해 제거할 수 있다. 이 때문에, 종래의 제조방법과 비교하여 동일한 공정수로 다층 배선기판을 제조할 수 있어 제조 비용을 낮게 억제할 수 있다.Further, in the case of manufacturing a multilayer wiring board having no core substrate, a lamination step of laminating a plurality of resin insulating layers and a plurality of conductor layers on a supporting substrate via a metal foil, a step of separating the supporting substrate from the interface of the metal foils, To expose the metal foil. Then, when the plating layer removing step is performed after the substrate separating step, the dummy plating layer on the main surface side of the substrate can be removed by etching and the metal foil on the substrate backside can be removed by etching. Therefore, the multilayer wiring board can be manufactured with the same number of steps as in the conventional manufacturing method, and the manufacturing cost can be suppressed to a low level.

다층 배선기판의 기판주면상에는 칩 부품 접속단자로서 IC칩을 접속 가능한 복수의 IC칩 접속단자와 칩 콘덴서를 접속 가능한 복수의 콘덴서 접속단자가 설치되어 있어도 된다. 이 경우, 복수의 IC칩 접속단자 및 복수의 콘덴서 접속단자의 제품 도금층을 균일한 두께로 형성할 수 있어 IC칩이나 칩 콘덴서와의 접속 신뢰성을 향상시킬 수 있다.A plurality of IC chip connection terminals capable of connecting IC chips as chip component connection terminals and a plurality of capacitor connection terminals capable of connecting the chip capacitors may be provided on the main surface of the substrate of the multilayer wiring board. In this case, the product plating layers of the plurality of IC chip connection terminals and the plurality of capacitor connection terminals can be formed with a uniform thickness, and the connection reliability with the IC chip and the chip capacitor can be improved.

더미 도금층의 패턴 형상은 특별히 한정되는 것은 아니고, 제품 도금층의 형상이나 면적 비율 등에 따라 적당히 변경할 수 있다. 구체적으로는 더미 도금층은 면적이 넓은 플레인상 패턴(솔리드 패턴)일 수도 있고, 메시를 갖는 프레인상 패턴일 수도 있다. 또한, 더미 도금층은 인접하는 제품 도금층의 형상 및 사이즈에 대응한 패턴을 갖고 있을 수도 있다.The pattern shape of the dummy plating layer is not particularly limited and can be appropriately changed in accordance with the shape and area ratio of the product plating layer. Specifically, the dummy plating layer may be a platen-like pattern (solid pattern) having a large area, or may be a pre-in-line pattern having a mesh. Further, the dummy plating layer may have a pattern corresponding to the shape and size of the adjacent product plating layer.

도금층 형성공정에서는 내층측 도체층과 칩 부품 접속단자를 접속하기 위한 필드비어를 제품 도금층 및 더미 도금층과 동시에 형성하는 것이 바람직하다.In the plating layer formation step, it is preferable to form the field via for connecting the inner layer side conductor layer and the chip component connection terminal together with the product plating layer and the dummy plating layer.

또한, 더미 도금층이 제품 도금층의 10배 이상의 면적 비율이 되도록 더미 도금층을 형성하는 것이 바람직하다. 이와 같이 하면, 제품 도금층의 면적 비율이 작은 경우이더라도 면적이 큰 더미 도금층을 형성함으로써 도금시에 있어서의 전류집중을 확실하게 회피할 수 있다.It is also preferable to form the dummy plating layer so that the dummy plating layer has an area ratio of 10 times or more of the product plating layer. By doing so, even when the area ratio of the product plated layer is small, the dummy plating layer having a large area can be formed to reliably avoid current concentration during plating.

제품 도금층 및 더미 도금층은 구리도금으로 형성되는 것이 바람직하다. 이와 같이 제품 도금층을 구리도금으로 형성하면, 칩 부품 접속단자의 전기저항을 낮게 억제할 수 있다.The product plated layer and the dummy plated layer are preferably formed by copper plating. When the product plated layer is formed by copper plating in this way, the electrical resistance of the chip component connection terminals can be suppressed to a low level.

또한, 도금층 형성공정에서는 더미 도금층의 외측 가장자리에 의해 확정되는 더미 도금층 형성영역에서 차지하는 더미 도금층의 면적 비율은 임의로 설정 가능한데, 예를 들면 30% 이상 100% 이하로 설정할 수도 있다. 이 경우, 제품 도금층과 더미 도금층의 거리가 0.1㎜ 이상 10㎜ 이하가 되도록 더미 도금층을 형성하는 것이 바람직하다. 이와 같이 함으로써, 도금시에 있어서의 전류집중을 보다 확식하게 회피할 수 있다. 또한, 더미 도금층의 면적 비율이 비교적 큰 경우에는 상기 거리를 약간 크게 설정하는 것이 좋다. 반대로, 더미 도금층의 면적 비율이 비교적 작은 경우에는 상기 거리를 약간 작게 설정하는 것이 좋다.In the plating layer forming step, the area ratio of the dummy plating layer occupied in the dummy plating layer formation region determined by the outer edge of the dummy plating layer can be set arbitrarily. For example, it may be set to 30% or more and 100% or less. In this case, it is preferable to form the dummy plating layer so that the distance between the product plating layer and the dummy plating layer is 0.1 mm or more and 10 mm or less. By doing so, it is possible to more reliably avoid current concentration during plating. When the area ratio of the dummy plating layer is relatively large, it is preferable to set the distance to be slightly larger. On the contrary, when the area ratio of the dummy plating layer is relatively small, it is preferable to set the distance to be slightly small.

여기서, 복수의 칩 부품 접속단자가 칩 부품으로서의 IC칩을 접속 가능한 복수의 IC칩 접속단자인 경우를 상정한다. 또한, 복수의 IC칩 접속단자를 어레이형상으로 배치하여 이루어지는 직사각형상의 칩 탑재영역의 세로치수가 X(㎝) 또한 가로치수가 Y(㎝)이고, 복수의 IC칩 접속단자에 있어서의 제품 도금층의 두께의 설계값이 Z(㎛)인 경우를 상정한다. 이때, 해당 제품 도금층의 두께의 실측값의 표준편차(σ)(㎛)는 하기 수학식으로 나타내는 것이 된다. 또한, 설계값 Z(㎛)는 복수의 IC칩 접속단자에 있어서의 제품 도금층의 두께의 평균값(㎛)으로 나타낼 수도 있다.Here, it is assumed that a plurality of chip component connection terminals are a plurality of IC chip connection terminals to which an IC chip as a chip component can be connected. The rectangular chip mounting area in which a plurality of IC chip connecting terminals are arranged in an array has a longitudinal dimension X (cm) and a lateral dimension Y (cm), and the product plating layer It is assumed that the design value of the thickness is Z (占 퐉). At this time, the standard deviation () (占 퐉) of the measured value of the thickness of the product plated layer is expressed by the following equation. The design value Z (占 퐉) may be expressed as an average value (占 퐉) of the thickness of the product plated layer at a plurality of IC chip connection terminals.

본 발명의 제2 특징에 의하면, 상기 과제를 해결하기 위한 수단(수단 2)으로서는, 기판주면 및 기판이면을 가지며, 복수의 수지절연층 및 복수의 도체층을 적층하여 되는 구조를 가지며, 칩 부품을 접속 가능한 복수의 칩 부품 접속단자가 상기 기판주면상에 배설된 다층 배선기판으로서, 상기 기판주면측에서 노출되는 최외층의 수지절연층이 수지 표면의 색 농담의 차이에 의해 형성된 인식마크를 구비하고 있는 것을 특징으로 하는 다층 배선기판이 있다.According to a second aspect of the present invention, there is provided a means (means 2) for solving the problems described above, which has a structure in which a plurality of resin insulating layers and a plurality of conductor layers are laminated, Wherein a plurality of chip component connection terminals connectable to the plurality of chip component connection terminals are disposed on the main surface of the substrate, wherein the resin insulating layer on the outermost layer exposed on the main surface side of the substrate is provided with a recognition mark formed by a difference in color tone of the resin surface Layered wiring substrate.

수단 2에 기재된 발명에 의하면, 칩 부품의 탑재면이 되는 기판주면상에 수지 표면의 색 농담의 차이에 의해 인식마크가 형성된다. 이 경우, 종래 기술과 같이 도체층이나 개구부를 형성하지 않아도 인식마크를 인식할 수 있으므로 다층 배선기판의 제조 비용을 억제할 수 있다.According to the invention described in Means 2, a recognition mark is formed on the main surface of the substrate, which is the mounting surface of the chip component, due to the difference in color shade of the resin surface. In this case, since the recognition mark can be recognized without forming the conductor layer or the opening portion as in the prior art, the manufacturing cost of the multilayer wiring board can be suppressed.

기판주면측 외측 가장자리부에서 도체부를 노출시켜 이루어지며, 최외층의 수지절연층의 수지 표면과 도체부 표면의 광반사율의 차이에 의해 인식되는 위치결정용 마크를 더 구비하고 있어도 된다. 이 경우, 색 농담의 차이에 의한 인식마크와 광반사율의 차이에 의한 위치결정용 마크를 용도에 따라 형성할 수 있다. 또한, 여기서 광반사율의 차이에 의한 위치결정용 마크의 형성 개수를 최소한으로 하고, 다른 인식마크를 색 농담의 차이에 의해 형성하면, 다층 배선기판의 제조 비용의 증가를 낮게 억제할 수 있다. 또한, 색 농담의 차이에 의해 형성한 인식마크를 칩 부품 등의 위치결정용 마크로서 이용할 수도 있다.And a positioning mark which is formed by exposing the conductor portion on the outer peripheral edge of the substrate main surface side and recognized by a difference in light reflectance between the resin surface of the resin insulating layer in the outermost layer and the surface of the conductor portion. In this case, the mark for positioning based on the difference between the recognition mark and the light reflectance due to the difference in color density can be formed according to the use. In this case, if the number of positioning marks formed by the difference in light reflectance is minimized and other recognition marks are formed by the difference in color tone, the increase in manufacturing cost of the multilayer wiring board can be suppressed to a low level. In addition, a recognition mark formed by the difference in color tone may be used as a positioning mark for a chip component or the like.

기판주면측에서 노출되는 최외층의 수지절연층에 있어서, 수지 표면의 색 농담의 차이에 의해 형성되며, 소정 패턴의 도안이 규칙적으로 배열된 무늬를 더 구비하고 있어도 된다. 이와 같이, 기판주면상에 무늬를 형성함으로써 다층 배선기판의 의장성을 높일 수 있다.The resin insulating layer of the outermost layer exposed from the main surface of the substrate may further include a pattern formed by a difference in color tone of the resin surface and in which patterns of predetermined patterns are regularly arranged. As described above, by forming the pattern on the main surface of the substrate, the design of the multilayer wiring board can be improved.

또한, 상기 과제를 해결하기 위한 다른 수단(수단 3)으로서는, 수단 2에 기재된 다층 배선기판을 제조하는 방법으로서, 상기 기판주면측에서 노출되는 최외층의 수지절연층의 표면에 상기 복수의 칩 부품 접속단자가 되는 제품 도금층을 형성함과 아울러 상기 인식마크에 대응한 형상을 갖는 더미 도금층을 형성하는 도금층 형성공정과, 상기 최외층의 수지절연층을 열처리함으로써 해당 최외층의 수지절연층의 표면을 변색시키는 인식마크 형성공정과, 상기 기판주면측에서 상기 제품 도금층을 덮도록 에칭 레지스트를 형성한 후, 상기 더미 도금층을 에칭에 의해 제거하는 더미 도금층 제거공정을 포함하는 것을 특징으로 하는 다층 배선기판의 제조방법(제2 방법)이 있다.As another means (means 3) for solving the above problems, there is provided a method for producing a multilayer wiring board according to the second aspect, wherein a surface of the outermost resin insulating layer exposed on the main surface side of the substrate is coated with the plurality of chip parts A plating layer forming step of forming a dummy plating layer having a shape corresponding to the recognition mark while forming a product plating layer serving as a connection terminal; and a step of forming a dummy plating layer on the surface of the outermost resin insulating layer by heat- And a dummy plating layer removing step of removing the dummy plating layer by etching after forming an etching resist so as to cover the product plating layer on the main surface side of the substrate And a manufacturing method (second method).

수단 3에 기재된 발명에 의하면, 도금층 형성공정에서 더미 도금층을 형성한 후, 인식마크 형성공정에 있어서 최외층의 수지절연층을 열처리하면, 노출된 최외층의 수지절연층의 표면이 변색하는 한편, 더미 도금층으로 덮여 있는 수지절연층의 표면은 변색하지 않는다. 그 후, 더미 도금층 제거공정에 의해 더미 도금층을 에칭 제거함으로써, 변색되어 있지 않은 수지절연층의 표면이 노출된다. 그 결과, 수지 표면에는 더미 도금층의 패턴 형상에 따라 색 농담의 차이가 생겨 그 농담의 차이에 의해 인식마크를 형성할 수 있다.According to the invention described in Means 3, after the dummy plating layer is formed in the plating layer forming step and the resin insulating layer in the outermost layer is heat-treated in the recognition mark forming step, the surface of the resin insulating layer in the exposed outermost layer is discolored, The surface of the resin insulating layer covered with the dummy plating layer does not discolor. Thereafter, the dummy plating layer is etched away by the dummy plating layer removing step to expose the surface of the resin insulating layer which has not been discolored. As a result, on the resin surface, there is a difference in color shade depending on the pattern shape of the dummy plating layer, and the recognition mark can be formed by the difference in the density.

인식마크 형성공정은 수지절연층의 어닐링을 겸하는 것이 바람직하다. 구체적으로는 인식마크 형성공정에 있어서의 열처리는 노출된 수지절연층의 표면에 열풍을 쐬는 처리이다. 이 경우, 종래의 기판제조시에 행하던 어닐공정과 인식마크 형성공정을 별개의 열처리로 행할 필요가 없어 다층 배선기판의 제조 비용을 낮게 억제할 수 있다.It is preferable that the recognition mark forming step also serves to anneal the resin insulating layer. More specifically, the heat treatment in the recognition mark forming step is a treatment of exposing the surface of the exposed resin insulating layer to hot air. In this case, it is not necessary to perform the annealing process and the recognition mark forming process in the conventional manufacturing process of the substrate by separate heat treatment, so that the production cost of the multilayer wiring substrate can be suppressed to a low level.

또한, 코어기판을 갖지 않는 코어리스 배선기판의 제조방법으로서 본 발명의 제조방법(제2 방법)을 적용하는 것이 바람직하다. 구체적으로는 코어리스 배선기판의 제조방법은 지지기재상에 금속박을 통하여 복수의 수지절연층 및 복수의 도체층을 적층하는 적층공정과, 금속박의 계면에서 지지기재를 분리하여 기판이면측에 금속박을 노출시키는 기재 분리공정을 더 포함한다. 그리고, 기재 분리공정후에 도금층 제거공정을 행하면, 기판주면측의 더미 도금층을 에칭으로 제거함과 동시에 기판이면측의 금속박을 에칭에 의해 제거할 수 있다. 그 때문에, 종래의 제조방법과 동일한 공정수로 배선기판을 제조할 수 있어 제조 비용을 낮게 억제할 수 있다.In addition, it is preferable to apply the manufacturing method (second method) of the present invention as a manufacturing method of a coreless wiring substrate having no core substrate. Specifically, a method of manufacturing a coreless wiring substrate includes a lamination step of laminating a plurality of resin insulating layers and a plurality of conductor layers on a supporting substrate through a metal foil; a step of separating the supporting substrate from the interface of the metal foil, And exposing the substrate. Then, when the plating layer removing step is performed after the substrate separating step, the dummy plating layer on the main surface side of the substrate can be removed by etching and the metal foil on the substrate backside can be removed by etching. Therefore, the wiring board can be manufactured with the same number of steps as in the conventional manufacturing method, and the manufacturing cost can be suppressed to a low level.

다층 배선기판을 구성하는 수지절연층은 열경화성 수지를 주체로 하는 빌드업재를 이용하여 형성되는 것이 바람직하다. 수지절연층의 형성 재료의 구체적인 예로서는 에폭시수지, 페놀수지, 우레탄수지, 실리콘수지, 폴리이미드수지 등의 열경화성 수지를 들 수 있다. 그 외에 이들 수지와 유리섬유(유리 직포나 유리 부직포)나 폴리아미드섬유 등의 유기섬유의 복합재료, 혹은 연속 다공질 PTFE 등의 삼차원 그물눈형상 불소계 수지 기재에 에폭시수지 등의 열경화성 수지를 함침시킨 수지-수지 복합재료 등을 사용하여도 된다.It is preferable that the resin insulating layer constituting the multilayer wiring board is formed using a build-up material mainly composed of a thermosetting resin. Specific examples of the material for forming the resin insulating layer include thermosetting resins such as epoxy resin, phenol resin, urethane resin, silicone resin and polyimide resin. In addition, a composite material of these resins and organic fibers such as glass fiber (glass woven fabric or glass nonwoven fabric) or polyamide fiber, or a three-dimensional net-like fluorinated resin base material such as continuous porous PTFE is impregnated with a thermosetting resin such as an epoxy resin, Resin composite material or the like may be used.

다층 배선기판을 구성하는 도체층은 주로 구리로 이루어지며, 서브트랙티브법, 세미 애디티브법, 풀 애디티브법 등이라는 공지의 방법에 의해 형성된다. 구체적으로 말하면, 예를 들면 동박의 에칭, 무전해 구리도금 혹은 전해 구리도금 등의 방법이 적용된다. 또한, 스퍼터나 CVD 등의 방법에 의해 박막을 형성한 후에 에칭을 행함으로써 도체층을 형성하거나 도전성 페이스트 등의 인쇄에 의해 도체층을 형성하는 것도 가능하다.The conductor layer constituting the multilayer wiring board is mainly made of copper and formed by a known method such as a subtractive method, a semi-additive method or a pull additive method. More specifically, for example, a method such as etching of a copper foil, electroless copper plating, electrolytic copper plating, or the like is applied. It is also possible to form a conductor layer by etching after forming a thin film by a method such as sputtering or CVD, or to form a conductor layer by printing such as a conductive paste.

또한, 칩 부품으로서는 IC칩이나 칩 콘덴서 이외에 칩 저항이나 칩 인덕터 등의 전자부품을 들 수 있다. 또한, IC칩으로서는 컴퓨터의 마이크로 프로세서로서 사용되는 IC칩, DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory) 등의 IC칩을 들 수 있다.
In addition to IC chips and chip capacitors, chip components include electronic components such as chip resistors and chip inductors. Examples of the IC chip include an IC chip used as a microprocessor in a computer, and an IC chip such as a DRAM (Dynamic Random Access Memory) or SRAM (Static Random Access Memory).

도 1은 제1 실시형태에 있어서의 다층 배선기판의 개략 구성을 도시한 단면도
도 2는 제1 실시형태에 있어서의 다층 배선기판의 개략 구성을 도시한 평면도
도 3은 제1 및 제3 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 4는 제1 및 제3 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 5는 제1 및 제3 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 6은 제1 및 제3 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 7은 제1 및 제3 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 8은 제1 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 9는 제1 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 10은 제1 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 11은 제1 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 12는 제1 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 13은 제1 실시형태의 제조방법에 있어서의 제품 도금층의 두께 불균형의 측정 결과를 나타내는 그래프
도 14는 종래 기술의 제조방법에 있어서의 제품 도금층의 두께 불균형의 측정 결과를 나타내는 그래프
도 15는 제1 실시형태의 제조방법 및 종래 기술의 제조방법의 각각에 있어서, IC칩 탑재영역의 사이즈와 제품 도금층의 두께 불균형의 관계를 나타내는 그래프
도 16은 제2 실시형태에 있어서의 다층 배선기판의 개략 구성을 도시한 단면도
도 17은 제2 및 제4 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 18은 제2 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 19는 제2 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 20은 제3 실시형태에 있어서의 다층 배선기판의 개략 구성을 도시한 단면도
도 21은 제3 실시형태에 있어서의 다층 배선기판의 개략 구성을 도시한 평면도
도 22는 제3 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 23은 제3 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 24는 제3 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 25는 제3 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 26은 제3 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 27은 제3 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 28은 제4 실시형태에 있어서의 다층 배선기판의 개략 구성을 도시한 단면도
도 29는 제4 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 30은 제4 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 31은 제4 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도
도 32는 제4 실시형태에 있어서의 다층 배선기판의 제조방법을 도시한 설명도1 is a cross-sectional view showing a schematic configuration of a multilayer wiring board according to the first embodiment
Fig. 2 is a plan view showing a schematic configuration of the multilayer wiring board in the first embodiment
3 is an explanatory view showing a method of manufacturing a multilayer wiring board according to the first and third embodiments
4 is an explanatory view showing a method for manufacturing a multilayer wiring board according to the first and third embodiments
5 is an explanatory view showing a method of manufacturing a multilayer wiring board according to the first and third embodiments
6 is an explanatory view showing a method for manufacturing a multilayer wiring board in the first and third embodiments
7 is an explanatory view showing a method for manufacturing a multilayer wiring board in the first and third embodiments
8 is an explanatory view showing a method for manufacturing a multilayer wiring board according to the first embodiment
9 is an explanatory view showing a method for manufacturing a multilayer wiring board according to the first embodiment
10 is an explanatory view showing a method for manufacturing a multilayer wiring board according to the first embodiment
11 is an explanatory view showing a method for manufacturing a multilayer wiring board according to the first embodiment
12 is an explanatory view showing a method for manufacturing a multilayer wiring board according to the first embodiment
13 is a graph showing the measurement result of the thickness unevenness of the product plating layer in the manufacturing method of the first embodiment
14 is a graph showing the measurement result of the thickness unevenness of the product plated layer in the conventional manufacturing method
15 is a graph showing the relationship between the size of the IC chip mounting area and the thickness unevenness of the product plating layer in each of the manufacturing method of the first embodiment and the conventional manufacturing method
16 is a cross-sectional view showing a schematic configuration of the multilayer wiring board in the second embodiment
17 is an explanatory view showing a method for manufacturing a multilayer wiring board according to the second and fourth embodiments
18 is an explanatory view showing a method for manufacturing a multilayer wiring board according to the second embodiment
19 is an explanatory view showing a method for manufacturing a multilayer wiring board according to the second embodiment
20 is a cross-sectional view showing a schematic configuration of a multilayer wiring board in the third embodiment
21 is a plan view showing a schematic configuration of a multilayer wiring board according to the third embodiment
22 is an explanatory view showing a method of manufacturing a multilayer wiring board according to the third embodiment
23 is an explanatory view showing a method of manufacturing a multilayer wiring board according to the third embodiment
24 is an explanatory view showing a method of manufacturing a multilayer wiring board according to the third embodiment
25 is an explanatory view showing a method of manufacturing a multilayer wiring board in the third embodiment
26 is an explanatory view showing a method for manufacturing a multilayer wiring board in the third embodiment
27 is an explanatory view showing a method for manufacturing a multilayer wiring board according to the third embodiment
28 is a sectional view showing a schematic configuration of a multilayer wiring board according to the fourth embodiment
29 is an explanatory view showing a method for manufacturing a multilayer wiring board in the fourth embodiment
30 is an explanatory view showing a method for manufacturing a multilayer wiring board in the fourth embodiment
31 is an explanatory view showing a method of manufacturing a multilayer wiring board according to the fourth embodiment
32 is an explanatory view showing a method for manufacturing a multilayer wiring board according to the fourth embodiment

[본 발명의 제1 특징을 실시하기 위한 형태][Mode for carrying out the first aspect of the present invention]

[제1 실시형태][First Embodiment]

이하, 본 발명의 제1 특징을 다층 배선기판에 구체화한 제1 실시형태를 도 면에 기초하여 상세하게 설명한다. 도 1은 본 실시형태의 다층 배선기판의 개략 구성을 도시한 확대 단면도이고, 도 2는 상면측에서 본 다층 배선기판의 평면도이다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, a first embodiment of a multilayer wiring board according to the first aspect of the present invention will be described in detail with reference to the drawings. Fig. 1 is an enlarged cross-sectional view showing a schematic configuration of a multilayer wiring board of the present embodiment, and Fig. 2 is a plan view of a multilayer wiring board seen from a top surface side.

도 1 및 도 2에 도시한 바와 같이 본 실시형태의 다층 배선기판(10)은 코어기판을 포함하지 않고 형성된 코어리스 배선기판이다. 다층 배선기판(10)은 동일한 수지절연재료를 주체로 한 복수의 수지절연층(20, 21, 22, 23, 24, 25, 26, 27)과 구리로 이루어지는 복수의 도체층(28)을 번갈아 적층하여 다층화한 배선적층부(30)를 갖고 있다. 각 수지절연층(20∼27)은 예를 들면 열경화성 에폭시수지를 주체로 한 빌드업재를 이용하여 형성되어 있다.As shown in Figs. 1 and 2, the multilayer wiring board 10 of the present embodiment is a coreless wiring board formed without including a core substrate. The multilayer wiring board 10 includes a plurality of resin insulating layers 20, 21, 22, 23, 24, 25, 26, 27 made of the same resin insulating material and a plurality of conductor layers 28 made of copper alternately And a multilayered wiring multilayer 30. Each of the resin insulating layers 20 to 27 is formed using a build-up material mainly composed of a thermosetting epoxy resin.

본 실시형태의 다층 배선기판(10)에 있어서, 배선적층부(30)의 상면(31)측(기판주면측)에는 접속 대상이 IC칩(칩 부품)인 복수의 IC칩 접속단자(41)(칩 부품 접속단자)와 접속 대상이 칩 콘덴서(칩 부품)인 복수의 콘덴서 접속단자(42)(칩 부품 접속단자)가 배치되어 있다. 배선적층부(30)의 상면(31)측에 있어서, 복수의 IC칩 접속단자(41)는 기판 중앙부에 형성된 칩 탑재영역(43)에서 어레이형상으로 배치되어 있다. 또한, 콘덴서 접속단자(42)는 IC칩 접속단자(41)보다도 면적이 큰 접속단자이며, 칩 탑재영역(43)보다도 외주측에 배치되어 있다. 또한, 도 2에 도시한 바와 같이 본 실시 형태의 칩 탑재영역(43)은 세로치수가 X(㎝) 또한 가로치수가 Y(㎝)인 직사각형상의 칩 탑재영역(43)으로 되어 있다.In the multilayer wiring board 10 of the present embodiment, a plurality of IC chip connection terminals 41, which are IC chips (chip components), are provided on the upper surface 31 side (main surface side of the substrate) (Chip component connection terminals) and a plurality of capacitor connection terminals 42 (chip component connection terminals) to be connected are chip capacitors (chip components) are arranged. A plurality of IC chip connection terminals 41 are arranged in an array in the chip mounting area 43 formed at the center of the substrate on the side of the top surface 31 of the wiring laminate 30. [ The capacitor connection terminal 42 is a connection terminal having a larger area than the IC chip connection terminal 41 and is disposed on the outer peripheral side of the chip mounting area 43. [ 2, the chip mounting area 43 of the present embodiment has a rectangular chip mounting area 43 having a vertical dimension X (cm) and a horizontal dimension Y (cm).

복수의 IC칩 접속단자(41) 및 복수의 콘덴서 접속단자(42)는 최외층의 수지절연층(27)상에서 볼록 설치되어 있다. 이들 IC칩 접속단자(41) 및 콘덴서 접속단자(42)는 구리층을 주체로 하여 구성되어 있고, 구리층의 상면 및 측면을 구리 이외의 도금층(46)(구체적으로는 니켈-금 도금층)으로 덮은 구조를 갖고 있다.A plurality of IC chip connecting terminals 41 and a plurality of capacitor connecting terminals 42 are provided on the resin insulating layer 27 of the outermost layer in a convex shape. These IC chip connecting terminals 41 and the capacitor connecting terminals 42 are mainly made of a copper layer and the upper surface and the side surface of the copper layer are made of a plating layer 46 (specifically, a nickel-gold plating layer) other than copper And has a covered structure.

한편, 배선적층부(30)의 하면(32)측(기판이면측)에는 접속 대상이 마더보드(모기판)인 복수의 모기판 접속단자(45)가 어레이형상으로 배치되어 있다. 이들 모기판 접속단자(45)는 상면(31)측 IC칩 접속단자(41) 및 콘덴서 접속단자(42)보다도 면적이 큰 접속단자이다.On the other hand, a plurality of mother board connection terminals 45, which are mother boards (mother board) to be connected, are arranged on the lower surface 32 side (substrate back side) of the wiring layered portion 30 in an array form. These mother board connection terminals 45 are connection terminals having a larger area than the IC chip connection terminals 41 and the capacitor connection terminals 42 on the upper surface 31 side.

배선적층부(30)의 하면(32)측에 있어서 최외층의 수지절연층(20)에는 복수의 개구부(37)가 형성되어 있고, 이들 복수의 개구부(37)에 대응하여 모기판 접속단자(45)가 배치되어 있다. 구체적으로는 모기판 접속단자(45)는 단자 외면의 높이가 수지절연층(20)의 표면보다도 낮아지도록 하는 상태에서 개구부(37)내에 배치되어 있고, 단자 외면의 외주부가 최외층의 수지절연층(20)에 의해 피복되어 있다. 모기판 접속단자(45)는 구리층을 주체로 하여 구성되어 있고, 개구부(37)내에서 노출되는 구리층의 하면만을 구리 이외의 도금층(48)(구체적으로는 니켈-금 도금층)으로 덮은 구조를 갖고 있다.A plurality of openings 37 are formed in the resin insulating layer 20 of the outermost layer on the side of the lower surface 32 of the wiring layered portion 30. A plurality of opening portions 37 are formed in the resin insulating layer 20, 45 are disposed. Specifically, the mother board connecting terminal 45 is disposed in the opening 37 in such a state that the height of the terminal outer surface is lower than the surface of the resin insulating layer 20, and the outer peripheral portion of the terminal outer surface is the resin insulating layer (20). The mother board connecting terminal 45 is formed mainly of a copper layer and has a structure in which only the lower surface of the copper layer exposed in the opening 37 is covered with a plating layer 48 (specifically, a nickel-gold plating layer) other than copper .

수지절연층(21∼27)에는 각각 비어홀(33) 및 필드비어도체(34)가 형성되어 있다. 각 비어도체(34)는 모두 동일 방향으로(도 1에서는 하면측에서 상면측을 향함에 따라) 직경이 커지는 형상을 갖고, 각 도체층(28), IC칩 접속단자(41), 콘덴서 접속단자(42) 및 모기판 접속단자(45)를 서로 전기적으로 접속하고 있다.Via holes 33 and field via conductors 34 are formed in the resin insulating layers 21 to 27, respectively. Each of the via conductors 34 has a shape in which the diameter increases in the same direction (as viewed from the lower side to the upper surface side in Fig. 1), and each of the conductor layers 28, the IC chip connecting terminal 41, (42) and the mother board connecting terminal (45) are electrically connected to each other.

상기 구성의 다층 배선기판(10)은 예를 들면 이하의 순서로 제작된다.The multilayer wiring board 10 having the above-described structure is manufactured, for example, in the following procedure.

먼저, 충분한 강도를 갖는 지지기판(50)(유리에폭시 기판 등)을 준비하고, 그 지지기판(50)상에 수지절연층(20∼27) 및 도체층(28)을 빌드업하여 배선적층부(30)를 형성한다.First, a support substrate 50 (glass epoxy substrate or the like) having sufficient strength is prepared, and the resin insulating layers 20 to 27 and the conductor layer 28 are built up on the support substrate 50, (30).

상세하게 설명하면, 도 3에 도시한 바와 같이 지지기판(50)상에 에폭시수지로 이루어지는 시트상의 절연수지 기재를 점착하여 바탕수지절연층(51)을 형성함으로써, 지지기판(50) 및 바탕수지절연층(51)으로 이루어지는 기재(52)를 얻는다. 그리고, 기재(52)의 바탕수지절연층(51)의 상면에 적층금속시트체(54)를 배치한다. 여기서, 바탕수지절연층(51)상에 적층금속시트체(54)를 배치함으로써, 이후의 제조공정에서 적층금속시트체(54)가 바탕수지절연층(51)으로부터 벗겨지지 않을 정도의 밀착성이 확보된다. 적층금속시트체(54)는 2매의 동박(55, 56)을 박리 가능한 상태로 밀착시켜 이루어진다. 구체적으로는 금속도금(예를 들면 크롬도금, 니켈도금, 티탄도금, 또는 이들의 복합 도금)을 통하여 동박(55), 동박(56)이 배치된 적층금속시트체(54)가 형성되어 있다.More specifically, as shown in Fig. 3, a sheet-like insulating resin base material made of an epoxy resin is adhered to the support substrate 50 to form a base resin insulating layer 51, A base material 52 made of an insulating layer 51 is obtained. Then, the laminated metal sheet body 54 is disposed on the upper surface of the base resin insulating layer 51 of the base material 52. By arranging the laminated metal sheet body 54 on the base resin insulating layer 51, it is possible to prevent the laminated metal sheet body 54 from being peeled off from the base resin insulating layer 51 in subsequent manufacturing steps . The laminated metal sheet body 54 is made by adhering two copper foils 55, 56 in a peelable state. Specifically, a laminated metal sheet body 54 in which the copper foil 55 and the copper foil 56 are disposed is formed through a metal plating (for example, chrome plating, nickel plating, titanium plating, or a composite plating thereof).

다음에, 기재(52)상에서 적층금속시트체(54)를 둘러싸도록 시트상의 수지절연층(20)을 배치하고, 수지절연층(20)을 점착한다. 여기서, 수지절연층(20)은 적층금속시트체(54)와 밀착함과 아울러 그 적층금속시트체(54)의 주위 영역에서 바탕수지절연층(51)과 밀착함으로써 적층금속시트체(54)를 밀봉한다(도 4 참조). 그리고, 예를 들면 엑시머 레이저나 UV 레이저나 CO₂ 레이저 등을 이용하여 레이저 가공을 실시함으로써 수지절연층(20)의 소정 위치에 동박(55)의 일부를 노출시키는 개구부(37)를 형성한다. 그 후, 무전해 구리도금을 행하여 개구부(37)내 및 수지절연층(20)을 덮는 전체면 도금층을 형성한다.Next, the sheet-like resin insulating layer 20 is disposed on the base material 52 so as to surround the laminated metal sheet body 54, and the resin insulating layer 20 is adhered thereto. The resin insulating layer 20 is brought into intimate contact with the laminated metal sheet body 54 and brought into close contact with the underlying resin insulating layer 51 in the peripheral region of the laminated metal sheet body 54 to form the laminated metal sheet body 54, (See Fig. 4). Then, an opening 37 for exposing a part of the copper foil 55 is formed at a predetermined position of the resin insulating layer 20 by performing laser processing using, for example, an excimer laser, a UV laser, a CO ₂ laser or the like. Thereafter, electroless copper plating is performed to form an entire surface plating layer in the openings 37 and covering the resin insulating layer 20. Then,

그리고, 수지절연층(20)의 상면에 도금 레지스트 형성용 드라이 필름을 라미네이트하고, 동 드라이 필름에 대하여 노광 및 현상을 행함으로써 수지절연층(20)상에 도금 레지스트를 형성한다. 그 후, 도금 레지스트를 형성한 상태에서 선택적으로 전해 구리도금을 행하여 적층금속시트체(54)의 동박(55)상에 금속도체부(58)를 형성함과 아울러 수지절연층(20)상에 도체층(28)을 형성한 후, 도금 레지스트를 박리한다(도 5 참조). 또한, 도금 레지스트의 박리에 의해 노출되며, 수지절연층(20)을 덮는 전체면 도금층을 제거한다.Then, a plating resist for forming a plating resist is laminated on the upper surface of the resin insulating layer 20, and a plating resist is formed on the resin insulating layer 20 by exposing and developing the copper dry film. Thereafter, electrolytic copper plating is selectively performed in the state where the plating resist is formed to form a metal conductor portion 58 on the copper foil 55 of the laminated metal sheet body 54, and further, on the resin insulating layer 20 After the conductor layer 28 is formed, the plating resist is peeled off (see Fig. 5). Further, the entire surface plating layer covering the resin insulating layer 20 is exposed by being peeled off from the plating resist.

금속도체부(58) 및 도체층(28)이 형성된 수지절연층(20)의 상면에 시트상의 수지절연층(21)을 배치하고, 수지절연층(21)을 점착한다. 그리고, 예를 들면 엑시머 레이저나 UV 레이저나 CO₂ 레이저 등을 이용하여 레이저 가공을 실시함으로써 수지절연층(21)의 소정 위치(금속도체부(58)의 상부 위치)에 비어홀(33)을 형성한다. 그 다음에, 과망간산칼륨 용액 등의 에칭액을 이용하여 각 비어홀(33)내의 스미어를 제거하는 디스미어 공정을 행한다. 또한, 디스미어 공정으로서는 에칭액을 이용한 처리 이외에 예를 들면 O₂ 플라스마에 의한 플라스마 애싱의 처리를 행하여도 된다.The sheet-like resin insulating layer 21 is disposed on the upper surface of the resin insulating layer 20 where the metal conductor portion 58 and the conductor layer 28 are formed and the resin insulating layer 21 is adhered. A via hole 33 is formed at a predetermined position (upper position of the metal conductor portion 58) of the resin insulating layer 21 by laser processing using, for example, an excimer laser, a UV laser or a CO ₂ laser do. Then, a desmear process is performed to remove the smear in each via hole 33 by using an etching solution such as potassium permanganate solution. Further, in the dismear process, plasma ashing treatment by, for example, O ₂ plasma may be performed in addition to the treatment using an etching solution.

디스미어 공정후, 종래 공지의 방법에 따라 무전해 구리도금 및 전해 구리도금을 행함으로써, 각 비어홀(33)내에 비어도체(34)를 형성한다. 또한, 종래 공지의 방법(예를 들면 세미 애더티브법)에 의해 에칭을 행함으로써 수지절연층(21)상에 도체층(28)을 패턴 형성한다(도 6 참조).After the dismear process, electroless copper plating and electrolytic copper plating are performed according to a conventionally known method to form the via conductors 34 in the respective via holes 33. The conductive layer 28 is patterned on the resin insulating layer 21 by etching by a conventionally known method (for example, a semi-additive method) (see FIG. 6).

또한, 다른 수지절연층(22∼27) 및 도체층(28)에 대해서도 전술한 수지절연층(21) 및 도체층(28)과 마찬가지의 방법에 의해 형성하여 수지절연층(21)상에 적층해 간다. 그리고, 최외층의 수지절연층(27)에 대하여 레이저 구멍가공을 실시함으로써 비어홀(33)을 형성한다(도 7 참조). 그 다음에 과망간산칼륨 용액 등의 에칭액을 이용하여 각 비어홀(33) 내의 스미어를 제거하는 디스미어 공정을 행한다. 또한, 무전해 구리도금을 행하여 수지절연층(27)의 비어홀(33)내 및 수지절연층(27)을 덮는 전체면 도금층을 형성한다.The other resin insulating layers 22 to 27 and the conductor layer 28 may also be formed by the same method as the resin insulating layer 21 and the conductor layer 28 described above, I'll go. Then, the resin insulating layer 27 in the outermost layer is subjected to laser drilling to form a via hole 33 (see Fig. 7). Thereafter, a desmear process is performed to remove the smear in each via hole 33 by using an etching solution such as potassium permanganate solution. Further, electroless copper plating is performed to form an entire surface plating layer in the via hole 33 of the resin insulating layer 27 and the resin insulating layer 27.

그리고, 수지절연층(27)의 상면에 도금 레지스트 형성용 드라이 필름을 라미네이트하고, 동 드라이 필름에 대하여 노광 및 현상을 행함으로써 수지절연층(27)상에 도금 레지스트를 형성한다. 그 후, 도금 레지스트를 형성한 상태에서 선택적으로 전해 구리도금을 행한다(도금층 형성공정). 그 결과, 도 8에 도시한 바와 같이 수지절연층(27)의 비어홀(33)내에 비어도체(34)를 형성함과 아울러 비어도체(34)의 상부에 IC칩 접속단자(41) 및 콘덴서 접속단자(42)의 구리층이 되는 제품 도금층(61)을 형성한다. 또한, 제품 도금층(61)의 주위에 더미 도금층(62)을 형성한다. 그 후, 수지절연층(27)의 상면에서 제품 도금층(61) 및 더미 도금층(62)을 남기면서 전체면 도금층을 제거한다. 또한, IC칩 접속단자(41)로서는 비어도체(34)를 통하여 내층측 도체층(28)과 접속되는 접속단자 이외에 내층측 도체층과 접속되지 않는 접속단자가 존재하고 있다. 도 8에는 비어도체(34)에 접속되는 IC칩 접속단자(41)만 도시되어 있지만, 비어도체(34)에 접속되어 있지 않은 IC칩 접속단자(41)도 수지절연층(27)상의 칩 탑재영역(43)에 형성되어 있다.Then, a plating resist for forming a plating resist is laminated on the upper surface of the resin insulating layer 27, and a plating resist is formed on the resin insulating layer 27 by exposing and developing the copper dry film. Thereafter, electrolytic copper plating is selectively performed in a state where the plating resist is formed (plating layer forming step). 8, a via conductor 34 is formed in the via hole 33 of the resin insulating layer 27, and an IC chip connecting terminal 41 and a capacitor connection (not shown) are formed on the via conductor 34, Thereby forming a product plated layer 61 to be a copper layer of the terminal 42. [ Further, a dummy plating layer 62 is formed around the product plating layer 61. Thereafter, the entire surface plating layer is removed while leaving the product plating layer 61 and the dummy plating layer 62 on the upper surface of the resin insulating layer 27. As the IC chip connecting terminal 41, there exists a connecting terminal which is not connected to the inner layer side conductor layer in addition to the connecting terminal to be connected to the inner layer side conductor layer 28 through the via conductor 34. 8 shows only the IC chip connecting terminals 41 connected to the via conductors 34. The IC chip connecting terminals 41 not connected to the via conductors 34 are also mounted on the resin insulating layer 27 Area 43 as shown in Fig.

도 9에 도시한 바와 같이 본 실시형태의 더미 도금층(62)은 수지절연층(27)의 상면에 있어서, IC칩 접속단자(41)의 형성영역{칩 탑재영역(43)}이나 콘덴서 접속단자(42)의 형성영역을 제외한 거의 전체면을 덮도록 플레인상 패턴(솔리드 패턴)의 도체층으로서 형성되어 있다. 여기서, 수지절연층(27)의 표면{기판주면이 되는 상면(31)}에 대한 제품 도금층(61){IC칩 접속단자(41) 및 콘덴서 접속단자(42)}의 면적 비율은 7% 정도이고, 그 제품 도금층(61)에 더미 도금층(62)을 더한 도금층 전체의 면적 비율은 90% 이상이 되도록 더미 도금층(62)이 형성되어 있다.9, the dummy plated layer 62 of the present embodiment is formed on the upper surface of the resin insulating layer 27 so as to cover the area where the IC chip connection terminal 41 is formed (the chip mounting area 43) (Solid pattern) so as to cover substantially the entire surface except for the formation region of the insulating film 42. [ Here, the area ratio of the product plated layer 61 (the IC chip connecting terminal 41 and the capacitor connecting terminal 42) to the surface of the resin insulating layer 27 (upper surface 31 as the substrate main surface) is about 7% , And the dummy plating layer 62 is formed so that the area ratio of the entire plating layer obtained by adding the dummy plating layer 62 to the product plating layer 61 is 90% or more.

상기한 도금층 형성공정후, 최외층의 수지절연층(27)의 수지 표면에 대하여 그 상방으로부터 예를 들면 180℃의 열풍을 가하는 열처리를 행하여도 된다. 이 열처리를 행하면, 노출되어 있는 수지절연층(27)의 수지 표면이 변색한다. 한편, 더미 도금층(62)으로 덮여 있는 수지절연층(27)의 수지 표면은 변색하지 않는다. 따라서, 예를 들면 더미 도금층(62)에 소정의 패턴 형상을 형성해 두면, 수지 표면에 그 패턴 형상에 맞는 색 농담의 차이를 일으킬 수 있다. 또한, 이 단계에서의 열처리는 어닐링을 겸하는 것이기 때문에, 수지절연층(27)을 경화시킴과 아울러 제품 도금층(61)에 가해지는 내부응력을 해방할 수 있다고 하는 메리트가 있다.After the above-described plating layer forming step, the resin surface of the resin insulating layer 27 on the outermost layer may be subjected to heat treatment for applying hot air of, for example, 180 DEG C from above. When this heat treatment is performed, the resin surface of the exposed resin insulating layer 27 is discolored. On the other hand, the resin surface of the resin insulating layer 27 covered with the dummy plating layer 62 is not discolored. Therefore, if a predetermined pattern shape is formed on the dummy plating layer 62, for example, a difference in color shade matching the pattern shape can be caused on the resin surface. Since the heat treatment at this stage also serves to anneal, there is an advantage that the resin insulating layer 27 can be cured and the internal stress applied to the product plating layer 61 can be relieved.

전술한 빌드업 공정을 행함으로써 기재(52)상에 적층금속시트체(54), 수지절연층(20∼27), 도체층(28), 제품 도금층(61) 및 더미 도금층(62)을 적층한 배선적층체(60)가 형성된다.The laminate metal sheet body 54, the resin insulating layers 20 to 27, the conductor layer 28, the product plating layer 61 and the dummy plating layer 62 are laminated on the base material 52 by performing the above- A wiring laminate 60 is formed.

그리고, 배선적층체(60)의 상면에 에칭 레지스트 형성용 드라이 필름을 라미네이트하고, 동 드라이 필름에 대하여 노광 및 현상을 행함으로써 제품 도금층(61)의 표면을 덮도록 에칭 레지스트(65)(도 10 참조)를 형성한다(레지스트 형성공정).Then, the dry film for forming an etching resist is laminated on the upper surface of the wiring laminate 60, and the exposed dry film is exposed and developed to cover the surface of the product plating layer 61. The etching resist 65 (Resist forming step).

에칭 레지스트(65)의 형성후, 배선적층체(60)를 다이싱 장치(도시생략)에 의해 절단하여 배선적층부(30)가 되는 부분의 주위 영역을 제거한다. 이 절단에 의해 수지절연층(20)으로 밀봉되어 있던 적층금속시트체(54)의 외측 가장자리부가 노출된 상태가 된다. 즉, 주위 영역의 제거에 의해 바탕수지절연층(51)과 수지절연층(20)의 밀착부분이 없어진다. 그 결과, 배선적층부(30)와 기재(52)는 적층금속시트체(54)만을 통하여 연결된 상태가 된다.After the etching resist 65 is formed, the wiring layered body 60 is cut by a dicing device (not shown) to remove the peripheral region of the portion to be the wiring layered portion 30. By this cutting, the outer edge portion of the laminated metal sheet body 54 sealed by the resin insulating layer 20 is exposed. That is, the adhesion of the base resin insulating layer 51 and the resin insulating layer 20 is eliminated by the removal of the peripheral region. As a result, the wiring layered portion 30 and the base material 52 are connected via the laminated metal sheet body 54 alone.

여기서, 도 11에 도시한 바와 같이 적층금속시트체(54)에 있어서의 1쌍의 동박(55, 56)의 계면에서 박리함으로써 배선적층부(30)로부터 기재(52)를 제거하여 배선적층부(30)의 하면(32)상에 있는 동박(55)을 노출시킨다(기재 분리공정).11, the base material 52 is removed from the wiring-laminated portion 30 by peeling from the interface of the pair of copper foils 55, 56 in the laminated metal sheet body 54, Thereby exposing the copper foil 55 on the lower surface 32 of the substrate 30 (substrate separating step).

그 후, 배선적층부(30)에 대하여 에칭을 행함으로써 배선적층부(30)의 상면(31)측에서 노출되어 있는 더미 도금층(62)을 제거한다(도금층 제거공정). 또한, 이와 동시에 배선적층부(30)의 하면(32)측에서 노출되어 있는 동박(55)을 전체적으로 제거함과 아울러 금속도체부(58)의 하측의 일부를 제거한다. 그 결과, 수지절연층(24)에 개구부(37)가 형성됨과 아울러 개구부(37)내에 남은 금속도체부(58)가 모기판 접속단자(45)가 된다(도 12 참조).Thereafter, the wiring layered portion 30 is etched to remove the dummy plating layer 62 exposed from the upper surface 31 side of the wiring layered portion 30 (plating layer removing step). At the same time, the copper foil 55 exposed at the lower surface 32 side of the wiring layered portion 30 is entirely removed, and a part of the lower side of the metal conductor portion 58 is removed. As a result, the opening 37 is formed in the resin insulating layer 24, and the metal conductor portion 58 remaining in the opening 37 becomes the mother board connecting terminal 45 (refer to FIG. 12).

또한, 배선적층부(30)의 상면(31)에 형성되어 있는 에칭 레지스트(65)를 제거한다. 그 후, IC칩 접속단자(41)의 표면, 콘덴서 접속단자(42)의 표면, 모기판 접속단자(45)의 표면에 대하여 무전해 니켈도금, 무전해 금도금을 순차 실시한다. 그 결과, 각 접속단자(41, 42, 45)의 표면에 도금층(46, 48)이 형성된다. 이상의 공정을 거침으로써 도 1의 다층 배선기판(10)을 제조한다.Further, the etching resist 65 formed on the upper surface 31 of the wiring layered portion 30 is removed. Thereafter, electroless nickel plating and electroless gold plating are sequentially performed on the surface of the IC chip connecting terminal 41, the surface of the capacitor connecting terminal 42, and the surface of the mother board connecting terminal 45 in this order. As a result, the plating layers 46, 48 are formed on the surfaces of the respective connection terminals 41, 42, 45. Through the above steps, the multilayer wiring board 10 of Fig. 1 is manufactured.

본 발명자들은 상기와 같이 제조한 다층 배선기판(10)에 있어서, 기판주면(31)측에 형성된 IC칩 접속단자(41) 및 콘덴서 접속단자(42)에 있어서의 각 제품 도금층(61)의 두께 불균형을 측정하였다. 그 결과를 도 13에 나타내고 있다. 또한, 더미 도금층(62)을 형성하지 않고, 제품 도금층(61)을 형성한 종래의 제조방법의 경우에 대해서도 각 제품 도금층(61)의 두께 불균형을 측정하였다. 그 결과를 도 14에 나타내고 있다. 또한, 여기서는 4개의 측정개소(P1∼P4)의 두께 불균형을 측정하였다.The present inventors have found that the thickness of each product plating layer 61 in the IC chip connecting terminal 41 and the capacitor connecting terminal 42 formed on the substrate main surface 31 side in the multilayer wiring board 10 manufactured as described above And the imbalance was measured. The results are shown in Fig. The thickness unevenness of each product plating layer 61 was also measured in the case of the conventional manufacturing method in which the product plating layer 61 was formed without forming the dummy plating layer 62. [ The results are shown in Fig. In addition, here, the thickness unevenness of the four measurement points P1 to P4 was measured.

구체적으로는 제1 측정개소(P1)는 칩 탑재영역(43)의 외주부에 있어서 비어도체(34)에 접속되어 있지 않은 IC칩 접속단자(41)의 제품 도금층(61)이고, 제2 측정개소(P2)는 칩 탑재영역(43)의 외주부에 있어서 비어도체(34)에 접속되는 IC칩 접속단자(41)의 제품 도금층(61)이다. 또한, 제3 측정개소(P3)는 칩 탑재영역(43)의 중앙부에 있어서의 IC칩 접속단자(41)의 제품 도금층(61)이고, 제4 측정개소(P4)는 콘덴서 접속단자(42)의 제품 도금층(61)이다. 또한, 제1∼제3 측정개소(P1∼P3)에 대해서는 60개의 IC칩 접속단자(41)의 제품 도금층(61)에 대하여 두께 불균형을 측정하고 있다. 또한, 제4 측정개소에서는 48개의 콘덴서 접속단자(42)의 제품 도금층(61)에 대하여 두께 불균형을 측정하였다.Specifically, the first measurement point P1 is the product plating layer 61 of the IC chip connection terminal 41 that is not connected to the via conductor 34 at the outer peripheral portion of the chip mounting area 43, (P2) is the product plated layer (61) of the IC chip connection terminal (41) connected to the via conductor (34) in the outer peripheral portion of the chip mounting area (43). The third measuring point P3 is the product plated layer 61 of the IC chip connecting terminal 41 at the center of the chip mounting area 43 and the fourth measuring point P4 is the capacitor connecting terminal 42, (61). For the first to third measurement points P1 to P3, the thickness unevenness is measured for the product plated layer 61 of the 60 IC chip connection terminals 41. In the fourth measurement point, the thickness unevenness was measured with respect to the product plated layer 61 of the 48 capacitor connection terminals 42.

도 14에 도시한 바와 같이 종래의 제조방법에서는 더미 도금층(62)이 형성되어 있지 않기 때문에 각 제품 도금층(61)의 두께 불균형이 커졌다. 구체적으로는 제1 측정개소(P1)의 도금두께의 평균값은 24.72㎛이고, 표준편차는 2.50이었다. 제2 측정개소(P2)의 도금두께의 평균값은 20.99㎛이고, 표준편차는 5.20이었다. 제3 측정개소(P3)의 도금두께의 평균값은 10.08㎛이고, 표준편차는 2.31이었다. 제4 측정개소(P4)의 도금두께의 평균값은 36.58㎛이고, 표준편차는 8.92였다.As shown in FIG. 14, in the conventional manufacturing method, since the dummy plating layer 62 is not formed, the thickness unevenness of each product plating layer 61 becomes large. Specifically, the average value of the plating thickness of the first measurement point P1 was 24.72 占 퐉, and the standard deviation was 2.50. The average value of the plating thickness of the second measurement point P2 was 20.99 mu m and the standard deviation was 5.20. The average value of the plating thicknesses at the third measurement point P3 was 10.08 mu m and the standard deviation was 2.31. The average value of the plating thickness of the fourth measurement point P4 was 36.58 mu m and the standard deviation was 8.92.

이와 같이 IC칩 접속단자(41)가 되는 각 제품 도금층(61){측정개소(P1∼P3)}에서는 접속되는 비어도체(34)의 유무나 형성 위치에 따라 두께 불균형이 발생한다. 또한, 콘덴서 접속단자(42)가 되는 제품 도금층(61){측정개소(P4)}에 대해서는 기판주면의 외주측에서 점재하여 형성되기 때문에 전류집중이 일어나기 쉽다. 그 때문에 제품 도금층(61)의 도금두께가 비교적 두꺼워지고, 또한 두께 불균형도 커졌다.As described above, in each of the product plated layer 61 (the measurement points P1 to P3) serving as the IC chip connection terminals 41, the thickness unevenness occurs depending on the presence or the formation position of the via conductor 34 to be connected. Further, the product plating layer 61 (measurement point P4) serving as the capacitor connection terminal 42 is formed by being dotted from the outer peripheral side of the main surface of the substrate, so that the current concentration tends to occur. As a result, the plating thickness of the product plating layer 61 becomes relatively thick, and the thickness unevenness becomes large.

한편, 도 13에 도시한 바와 같이 본 실시형태의 제조방법에서는 각 제품 도금층(61)의 두께 불균형은 작아졌다. 구체적으로는 제1 측정개소(P1)의 도금두께의 평균값은 12.85㎛이고, 표준편차는 1.16이었다. 제2 측정개소(P2)의 도금두께의 평균값은 12.51㎛이고, 표준편차는 1.53이었다. 제3 측정개소(P3)의 도금두께의 평균값은 12.90㎛이고, 표준편차는 1.47이었다. 제4 측정개소(P4)의 도금두께의 평균값은 12.51㎛이고, 표준편차는 1.21이었다. 이와 같이 더미 도금층(62)을 제품 도금층(61)의 주위에 형성함으로써 각 제품 도금층(61)의 두께 불균형을 억제할 수 있었다.On the other hand, as shown in Fig. 13, in the manufacturing method of the present embodiment, the thickness unevenness of each product plating layer 61 is reduced. Specifically, the average value of the plating thickness of the first measurement point P1 was 12.85 占 퐉, and the standard deviation was 1.16. The average value of the plating thickness of the second measurement point P2 was 12.51 占 퐉, and the standard deviation was 1.53. The average value of the plating thicknesses at the third measurement point P3 was 12.90 mu m and the standard deviation was 1.47. The average value of the plating thickness of the fourth measurement point P4 was 12.51 占 퐉, and the standard deviation was 1.21. By forming the dummy plating layer 62 around the product plating layer 61 in this way, the thickness unevenness of each product plating layer 61 could be suppressed.

또한, 본 발명자들은 IC칩 탑재영역(43)의 사이즈와 제품 도금층(61)의 두께 불균형의 관계를 조사하기 위해서 이하의 내용을 실시하였다. 여기서는 IC칩 탑재영역(43)의 사이즈를 변경하여(즉, X, Y의 값을 변경하여) 제1 실시형태의 제조방법으로 다층 배선기판(10)을 여러 개 제작하였다. 또한, 기판주면(31)측에 형성된 IC칩 접속단자(41)에 있어서의 제품 도금층(61)의 두께의 설계값을 Z(㎛)로 하였다. 보다 구체적으로 말하면, Z=15㎛로 설정하여 제품 도금층(61)을 형성하였다. 또한, 더미 도금층 형성영역에서 차지하는 더미 도금층(62)의 면적 비율을 30%∼100%의 범위내에서 설정함과 아울러 제품 도금층(61)과 더미 도금층(62)의 거리를 0.1㎜∼10㎜의 범위내에서 설정하였다. 그리고, 제품 도금층(61)의 두께(㎛)를 IC칩 탑재영역(43)의 코너부와 중앙부에 있어서 각각 5포인트 측정하였다. 이때의 제품 도금층(61)의 두께의 실측값의 표준편차(σ)(㎛)를 구하였다. 그 결과를 도 15의 그래프에 나타낸다. 또한, 도 15의 그래프에서는 세로축이 표준편차(σ), 가로축이 IC칩 탑재영역(43)의 대각선의 절반 길이(바꾸어 말하면, IC칩 탑재영역(43)의 코너부와 중앙부의 이간 거리)로 되어 있다.In order to investigate the relationship between the size of the IC chip mounting area 43 and the thickness unevenness of the product plated layer 61, the inventors of the present invention conducted the following contents. Here, the size of the IC chip mounting area 43 is changed (that is, the values of X and Y are changed), and a plurality of multilayer wiring boards 10 are manufactured by the manufacturing method of the first embodiment. The design value of the thickness of the product plated layer 61 in the IC chip connection terminal 41 formed on the substrate main surface 31 side was defined as Z (占 퐉). More specifically, the product plated layer 61 was formed by setting Z = 15 占 퐉. The area ratio of the dummy plating layer 62 in the dummy plating layer formation region is set within the range of 30% to 100%, and the distance between the product plating layer 61 and the dummy plating layer 62 is set to 0.1 mm to 10 mm . Then, the thickness (mu m) of the product plated layer 61 was measured at five points at the corner portion and the center portion of the IC chip mounting region 43, respectively. The standard deviation () (占 퐉) of the measured value of the thickness of the product plated layer 61 at this time was obtained. The results are shown in the graph of Fig. 15, the vertical axis represents the standard deviation (sigma) and the horizontal axis represents the half length of the diagonal line of the IC chip mounting area 43 (in other words, the distance between the corner and the center of the IC chip mounting area 43) .

도 15에 나타내는 바와 같이 제1 실시형태의 제조방법으로 제작한 다층 배선기판(10)에 있어서는, IC칩 탑재영역(43)의 사이즈 여하에 관계없이 표준편차(σ)의 값이 하기의 관계식을 만족하는 것이 분명해졌다.15, in the multilayer wiring board 10 manufactured by the manufacturing method of the first embodiment, the value of the standard deviation sigma regardless of the size of the IC chip mounting area 43 satisfies the following relational expression Satisfied that it was satisfied.

이에 대하여 더미 도금층(62)을 형성하지 않고, 제품 도금층(61)만을 형성한 종래의 제조방법으로 다층 배선기판(10)을 여러 개 제작하였다. 그리고, 마찬가지의 방법에 의해 제품 도금층(61)의 두께(㎛)를 IC칩 탑재영역(43)의 코너부와 중앙부에 있어서 각각 5포인트 측정하고, 제품 도금층(61)의 두께의 실측값의 표준편차(σ)(㎛)를 구하였다. 그 결과도 도 15의 그래프에 나타낸다. 이에 따르면, 종래의 제조방법에 의한 경우에는 분명히 표준편차(σ)의 값이 커지고, 두께 불균형이 증대하는 것을 알 수 있었다. 그러므로, 이들에 대해서는 상기 관계식을 만족하지 않는 것으로 되었다.In contrast, a plurality of multilayer wiring boards 10 were manufactured by a conventional manufacturing method in which only the product plated layer 61 was formed without forming the dummy plating layer 62. The thickness (占 퐉) of the product plated layer 61 is measured at the corner portion and the central portion of the IC chip mounting area 43 at 5 points by the same method and the measured value of the thickness of the product plated layer 61 The deviation () (占 퐉) was obtained. The results are also shown in the graph of Fig. According to this, in the case of the conventional manufacturing method, the value of the standard deviation sigma becomes apparently large, and the thickness unevenness increases. Therefore, it has become clear that these relational expressions are not satisfied.

따라서, 본 발명의 제1 특징에 의한 제1 실시형태에 의하면 이하의 효과를 얻을 수 있다.Therefore, according to the first embodiment of the first aspect of the present invention, the following effects can be obtained.

(1) 제1 실시형태에서는 다층 배선기판(10)의 상면(31)상에 있어서 IC칩 접속단자(41) 및 콘덴서 접속단자(42)가 되는 제품 도금층(61)에 더하여 그 제품 도금층(61)의 주위에 더미 도금층(62)이 형성된다. 이 경우, 다층 배선기판(10)의 상면(31)에 있어서의 도금층(61, 62)의 면적 비율을 늘릴 수 있어 도금전류의 집중이 회피되어 제품 도금층(61)의 두께 불균형이 해소된다. 그 결과, 다층 배선기판(10)에 있어서 복수의 IC칩 접속단자(41) 및 복수의 콘덴서 접속단자(42)를 균일한 두께로 형성할 수 있다. 따라서, 다층 배선기판(10)을 이용하면, IC칩 및 칩 콘덴서와 각 접속단자(41, 42)의 접속 신뢰성을 향상시킬 수 있다.(1) In the first embodiment, in addition to the product plating layer 61 serving as the IC chip connection terminal 41 and the capacitor connection terminal 42 on the upper surface 31 of the multilayer wiring board 10, the product plating layer 61 The dummy plating layer 62 is formed. In this case, the area ratio of the plating layers 61 and 62 on the upper surface 31 of the multilayer wiring board 10 can be increased, so that concentration of the plating current is avoided and the thickness unevenness of the product plating layer 61 is eliminated. As a result, a plurality of IC chip connecting terminals 41 and a plurality of capacitor connecting terminals 42 can be formed with a uniform thickness in the multilayer wiring board 10. [ Therefore, by using the multilayer wiring board 10, connection reliability between the IC chip and the chip capacitor and the connection terminals 41 and 42 can be improved.

(2) 제1 실시형태에서는 레지스트 형성공정에서 제품 도금층(61)을 덮도록 에칭 레지스트를 형성한 후, 도금층 제거공정에서 더미 도금층이 에칭에 의해 제거된다. 이 경우, 다층 배선기판(10)의 상면에는 각 접속단자(41, 42)가 되는 제품 도금층(61)만 남는다. 그 때문에, 땜납 습성을 향상시키기 위한 도금층(46)을 제품 도금층(61)의 표면에만 확실하게 형성할 수 있다. 또한, 더미 도금층(62)이 제거되기 때문에 IC칩이나 칩 콘덴서가 더미 도금층(62)에 잘못 접속된다고 하는 문제도 회피된다.(2) In the first embodiment, an etching resist is formed so as to cover the product plating layer 61 in the resist forming step, and then the dummy plating layer is removed by etching in the plating layer removing step. In this case, only the product plated layer 61, which is the connection terminals 41 and 42, remains on the upper surface of the multilayer wiring board 10. Therefore, the plating layer 46 for improving the solder wettability can be reliably formed only on the surface of the product plating layer 61. Further, since the dummy plating layer 62 is removed, the problem that the IC chip or the chip capacitor is connected to the dummy plating layer 62 is also avoided.

(3) 제1 실시형태에서는 기재 분리공정후에 도금층 제거공정을 행하도록 하고 있다. 이 경우, 다층 배선기판(10)의 상면(31)측 더미 도금층(62)을 에칭에 의해 제거함과 동시에 하면(32)측 동박(55)을 에칭에 의해 제거할 수 있다. 그 때문에, 종래의 제조방법과 동일한 공정수로 다층 배선기판(10)을 제조할 수 있어 제조 비용을 낮게 억제할 수 있다.(3) In the first embodiment, the plating layer removing step is performed after the substrate separating step. In this case, the dummy plating layer 62 on the upper surface 31 side of the multilayer wiring board 10 can be removed by etching and the copper foil on the lower surface 32 side can be removed by etching. Therefore, the multilayer wiring board 10 can be manufactured with the same number of steps as in the conventional manufacturing method, and the manufacturing cost can be kept low.

(4) 제1 실시형태에서는 수지절연층(27)의 상면(31)에 대한 IC칩 접속단자(41) 및 콘덴서 접속단자(42)의 제품 도금층(61)의 면적 비율은 7% 정도로 제품 도금층(61)의 면적 비율이 비교적 작다. 그 때문에, 수지절연층(27)의 상면(31)에 있어서의 도금층의 면적 비율이 90% 이상이 되도록 면적이 큰 더미 도금층(62)이 형성되어 있다. 이 경우, 제품 도금층(61)의 10배 이상의 면적 비율이 되도록 더미 도금층(62)이 형성되어 있다. 이와 같이 하면, 도금전류의 집중을 확실히 회피할 수 있어 각 접속단자(41, 42)의 제품 도금층(61)을 균일한 두께로 형성할 수 있다.(4) In the first embodiment, the area ratio of the IC chip connecting terminal 41 to the upper surface 31 of the resin insulating layer 27 and the product plating layer 61 of the capacitor connecting terminal 42 is about 7% (61) is relatively small. Therefore, the dummy plating layer 62 having a large area is formed so that the area ratio of the plating layer on the upper surface 31 of the resin insulating layer 27 is 90% or more. In this case, the dummy plating layer 62 is formed so as to have an area ratio of 10 times or more that of the product plating layer 61. In this case, the concentration of the plating current can be reliably avoided, and the product plating layer 61 of each connection terminal 41, 42 can be formed with a uniform thickness.

[제2 실시형태][Second Embodiment]

이하, 본 발명의 제1 특징을 다층 배선기판에 구체화한 제2 실시형태를 도 면에 기초하여 상세하게 설명한다. 도 16은 본 실시형태의 다층 배선기판의 개략 구성을 도시한 확대 단면도이다. 상기 제1 실시형태에서는 코어기판을 포함하지 않고 형성된 코어리스 배선기판에 구체화하였으나, 본 실시형태에서는 코어기판을 갖는 다층 배선기판에 구체화하고 있다.Hereinafter, a second embodiment in which the first aspect of the present invention is embodied in a multilayer wiring board will be described in detail with reference to the drawings. 16 is an enlarged cross-sectional view showing a schematic configuration of a multilayer wiring board according to the present embodiment. Although the first embodiment is embodied in the coreless wiring board formed without including the core substrate, the present embodiment is embodied in the multilayer wiring board having the core substrate.

도 16에 도시한 바와 같이 본 실시형태의 다층 배선기판(100)은 직사각형 판상의 코어기판(101)과, 코어기판(101)의 코어주면(102)상에 형성되는 제1 빌드업층(111)과, 코어기판(101)의 코어이면(103)상에 형성되는 제2 빌드업층(112)으로 이루어진다.16, the multilayer wiring board 100 according to the present embodiment includes a rectangular core plate substrate 101, a first buildup layer 111 formed on the core main surface 102 of the core substrate 101, And a second build-up layer 112 formed on the core back surface 103 of the core substrate 101. The second build-

본 실시형태의 코어기판(101)은 예를 들면 보강재로서의 유리천에 에폭시수지를 함침시켜 이루어지는 수지절연재(유리에폭시재)로 구성되어 있다. 코어기판(101)에는 복수의 스루홀 도체(106)가 코어주면(102) 및 코어이면(103)을 관통하도록 형성되어 있다. 또한, 스루홀 도체(106)의 내부는 예를 들면 에폭시수지 등의 폐색체(107)로 매립되어 있다. 또한, 코어기판(101)의 코어주면(102) 및 코어이면(103)에는 구리로 이루어지는 도체층(121)이 패턴 형성되어 있고, 각 도체층(121)은 스루홀 도체(106)에 전기적으로 접속되어 있다.The core substrate 101 of the present embodiment is made of, for example, a resin insulating material (glass epoxy material) made by impregnating a glass cloth as a reinforcing material with an epoxy resin. A plurality of through-hole conductors 106 are formed in the core substrate 101 so as to pass through the core main surface 102 and the core back surface 103. The inside of the through-hole conductor 106 is filled with an enclosing member 107 made of, for example, epoxy resin. A conductor layer 121 made of copper is patterned on the core main surface 102 and the core back surface 103 of the core substrate 101. Each conductor layer 121 is electrically connected to the through- Respectively.

코어기판(101)의 코어주면(102)상에 형성된 제1 빌드업층(111)은 열경화성 수지(에폭시수지)로 이루어지는 3층의 수지절연층(133, 135, 137)과 구리로 이루어지는 도체층(122)을 번갈아 적층한 구조를 갖고 있다. 최외층의 수지절연층(137)의 상면(141)(기판주면)상에는 상기 제1 실시형태와 마찬가지로 기판 중앙부에 복수의 IC칩 접속단자(41)(칩 부품 접속단자)가 어레이형상으로 배치됨과 아울러 IC칩 접속단자(41)보다도 외측에 복수의 콘덴서 접속단자(42)(칩 부품 접속단자)가 배치되어 있다. 이들 IC칩 접속단자(41) 및 콘덴서 접속단자(42)는 구리층을 주체로 하여 구성되어 있고, 구리층의 상면 및 측면을 도금층(46)으로 덮은 구조를 갖고 있다. 또한, 수지절연층(133, 135, 137)에는 각각 비어홀(33) 및 필드비어도체(34)가 형성되어 있다. 각 비어도체(34)는 도체층(121, 122)이나 각 접속단자(41, 42)에 전기적으로 접속하고 있다.The first build-up layer 111 formed on the core main surface 102 of the core substrate 101 is formed by three resin insulating layers 133, 135 and 137 made of a thermosetting resin (epoxy resin) and a conductor layer 122 are stacked alternately. A plurality of IC chip connection terminals 41 (chip component connection terminals) are arranged in an array on the upper surface 141 (principal surface of the substrate) of the outermost resin insulating layer 137 at the central portion of the substrate as in the first embodiment In addition, a plurality of capacitor connection terminals 42 (chip component connection terminals) are arranged outside the IC chip connection terminals 41. The IC chip connecting terminal 41 and the capacitor connecting terminal 42 are formed mainly of a copper layer and have a structure in which an upper surface and a side surface of the copper layer are covered with a plating layer 46. Via holes 33 and field via conductors 34 are formed in the resin insulating layers 133, 135, and 137, respectively. Each of the via conductors 34 is electrically connected to the conductor layers 121 and 122 and the respective connection terminals 41 and 42.

코어기판(101)의 코어이면(103)상에 형성된 제2 빌드업층(112)은 전술한 제1 빌드업층(111)과 거의 동일한 구조를 갖고 있다. 즉, 제2 빌드업층(112)은 3층의 수지절연층(134, 136, 138)과 도체층(122)을 번갈아 적층한 구조를 갖고 있다. 최외층의 수지절연층(138)의 하면(142)(기판이면)상에는 복수의 모기판 접속단자(45)가 형성되어 있다. 이들 모기판 접속단자(45)는 구리층을 주체로 하여 구성되어 있고, 구리층의 아래 및 측면을 도금층(48)으로 덮은 구조를 갖고 있다. 또한, 수지절연층(134, 136, 138)에도 비어홀(33) 및 비어도체(34)가 형성되어 있다. 각 비어도체(34)는 도체층(121, 122)이나 접속단자(45)에 전기적으로 접속되어 있다.The second buildup layer 112 formed on the core back surface 103 of the core substrate 101 has substantially the same structure as the first buildup layer 111 described above. That is, the second buildup layer 112 has a structure in which three resin insulating layers 134, 136, and 138 and a conductor layer 122 are alternately stacked. A plurality of mother board connecting terminals 45 are formed on the lower surface 142 (substrate back surface) of the resin insulating layer 138 on the outermost layer. These mother board connecting terminals 45 are made mainly of a copper layer and have a structure in which the lower and side surfaces of the copper layer are covered with a plating layer 48. [ Via holes 33 and via conductors 34 are also formed in the resin insulating layers 134, 136, and 138. Each via conductor 34 is electrically connected to the conductor layers 121 and 122 and the connection terminal 45.

다음에, 본 실시형태의 다층 배선기판(100)의 제조방법에 대하여 기술한다.Next, a method of manufacturing the multilayer wiring board 100 of the present embodiment will be described.

우선, 유리에폭시로 이루어지는 기재의 양면에 동박이 점착된 동장 적층판을 준비한다. 그리고, 드릴기를 이용해서 펀칭가공을 행하여 동장 적층판의 표리면을 관통하는 관통공(도시생략)을 소정 위치에 미리 형성해 둔다. 그리고, 동장 적층판의 관통공의 내면에 대한 무전해 구리도금 및 전해 구리도금을 행함으로써 관통공내에 스루홀 도체(106)를 형성한다. 그 후, 스루홀 도체(106)의 공동부를 절연수지 재료(에폭시수지)로 메워 폐색체(107)를 형성한다.First, a copper clad laminate is prepared in which a copper foil is adhered to both surfaces of a base made of glass epoxy. Then, a punching process is performed using a drill, and through-holes (not shown) passing through the top and bottom surfaces of the copper clad laminate are previously formed at predetermined positions. Then, the through hole conductor 106 is formed in the through hole by performing electroless copper plating and electrolytic copper plating on the inner surface of the through hole of the copper clad laminate. Thereafter, the cavity portion of the through-hole conductor 106 is filled with an insulating resin material (epoxy resin) to form an occluding body 107.

또한, 무전해 구리도금 및 전해 구리도금을 행함으로써 폐색체(107)의 노출 부분을 포함한 동장 적층판의 표면에 구리도금층을 형성한 후, 그 구리도금층 및 동박을 예를 들면 서브트랙티브법에 의해 패터닝한다. 그 결과, 도 17에 도시한 바와 같이 도체층(121) 및 스루홀 도체(106)가 형성된 코어기판(101)을 얻는다.Further, after the copper plating layer is formed on the surface of the copper clad laminate including the exposed portion of the occluding body 107 by carrying out electroless copper plating and electrolytic copper plating, the copper plating layer and the copper foil are formed by, for example, Patterning. As a result, the core substrate 101 on which the conductor layer 121 and the through-hole conductors 106 are formed is obtained as shown in Fig.

그리고, 상기 제1 실시형태와 마찬가지의 빌드업 공정을 행함으로써, 코어기판(101)의 코어주면(102)상에 제1 빌드업층(111)을 형성함과 아울러 코어기판(101)의 코어이면(103)상에도 제2 빌드업층(112)을 형성한다. 이때, 제1 빌드업층(111)의 최외층이 되는 수지절연층(137)의 상면(141)에 각 접속단자(41, 42)가 되는 제품 도금층(61)을 형성함과 아울러 그 제품 도금층(61)의 주위에 더미 도금층(62)을 형성한다(도 18 참조). 또한, 이 공정에 있어서 제2 빌드업층(112)의 최외층이 되는 수지절연층(138)의 하면(142)에 모기판 접속단자(45)가 되는 제품 도금층(61)을 형성함과 아울러 그 제품 도금층(61)의 주위에도 더미 도금층(62)을 형성한다(도 18 참조).The first build-up layer 111 is formed on the core main surface 102 of the core substrate 101 by performing the build-up step similar to that of the first embodiment, The second buildup layer 112 is also formed on the second buildup layer 103. At this time, the product plating layer 61 to be the connection terminals 41 and 42 is formed on the upper surface 141 of the resin insulating layer 137 which is the outermost layer of the first buildup layer 111, 61 are formed (see Fig. 18). In this step, the product plating layer 61 to be the mother board connection terminal 45 is formed on the lower surface 142 of the resin insulating layer 138 which is the outermost layer of the second buildup layer 112, A dummy plating layer 62 is also formed around the product plating layer 61 (see Fig. 18).

그 후, 제1 빌드업층(111)의 표면{수지절연층(137)의 상면(141)}에 에칭 레지스트 형성용 드라이 필름을 라미네이트하고, 동 드라이 필름에 대하여 노광 및 현상을 행함으로써 제품 도금층(61)의 표면을 덮는 에칭 레지스트(65)를 형성한다(도 19 참조). 또한, 제2 빌드업층(112)의 표면{수지절연층(138)의 하면(142)}에 에칭 레지스트 형성용 드라이 필름을 라미네이트하고, 동 드라이 필름에 대하여 노광 및 현상을 행함으로써 제품 도금층(61)의 표면을 덮는 에칭 레지스트(65)를 형성한다(도 19 참조).Thereafter, a dry film for forming an etching resist is laminated on the surface of the first build-up layer 111 (the upper surface 141 of the resin insulating layer 137), and the dry film is exposed and developed to form a product plating layer 61 are formed (see Fig. 19). The dry film for forming an etching resist is laminated on the surface of the second buildup layer 112 (the lower surface 142 of the resin insulating layer 138), and exposed and developed on the dry film to form a product plating layer 61 (See FIG. 19). The etching resist 65 shown in FIG.

에칭 레지스트(65)의 형성후에 에칭을 행함으로써, 각 빌드업층(111, 112)의 표면에 노출되어 있는 더미 도금층(62)을 제거하고, 그 후 에칭 레지스트(65)를 제거한다. 그리고, IC칩 접속단자(41)의 표면, 콘덴서 접속단자(42)의 표면, 모기판 접속단자(45)의 표면에 대하여 무전해 니켈도금, 무전해 금도금을 순차 실시한다. 그 결과, 각 접속단자(41, 42, 45)의 표면에 도금층(46, 48)이 형성된다. 이상의 공정을 거침으로써 도 16의 다층 배선기판(100)을 제조한다.After the formation of the etching resist 65, etching is performed to remove the dummy plating layer 62 exposed on the surfaces of the buildup layers 111 and 112, and then the etching resist 65 is removed. Electroless nickel plating and electroless gold plating are sequentially performed on the surface of the IC chip connecting terminal 41, the surface of the capacitor connecting terminal 42, and the surface of the mother board connecting terminal 45 in this order. As a result, the plating layers 46, 48 are formed on the surfaces of the respective connection terminals 41, 42, 45. The multilayer wiring board 100 of FIG. 16 is manufactured by the above-described processes.

따라서, 본 발명의 제1 특징에 의한 제2 실시형태에 의하면 이하의 효과를 얻을 수 있다.Therefore, according to the second embodiment of the first aspect of the present invention, the following effects can be obtained.

(1) 제2 실시형태에서도 수지절연층(137)의 상면(141)상에 있어서 IC칩 접속단자(41) 및 콘덴서 접속단자(42)가 되는 제품 도금층(61)에 더하여 그 제품 도금층(61)의 주위에 더미 도금층(62)이 형성된다. 이 경우, 수지절연층(137)의 상면(141)에 있어서의 도금층(61, 62)의 면적 비율을 늘릴 수 있어 도금전류의 집중이 회피되어 제품 도금층(61)의 두께 불균형이 해소된다. 그 결과, 다층 배선기판(100)에 있어서 복수의 IC칩 접속단자(41) 및 복수의 콘덴서 접속단자(42)를 균일한 두께로 형성할 수 있다. 따라서, 다층 배선기판(100)을 이용하면, IC칩 및 칩 콘덴서의 칩 부품과 각 접속단자(41, 42)의 접속 신뢰성을 향상시킬 수 있다.(1) In the second embodiment, in addition to the product plated layer 61 serving as the IC chip connecting terminal 41 and the capacitor connecting terminal 42 on the upper surface 141 of the resin insulating layer 137, the product plated layer 61 The dummy plating layer 62 is formed. In this case, the area ratio of the plating layers 61 and 62 on the upper surface 141 of the resin insulating layer 137 can be increased, so that concentration of the plating current is avoided and the thickness unevenness of the product plating layer 61 is eliminated. As a result, a plurality of IC chip connecting terminals 41 and a plurality of capacitor connecting terminals 42 can be formed with a uniform thickness in the multilayer wiring board 100. Therefore, by using the multilayer wiring board 100, it is possible to improve the connection reliability between the chip components of the IC chip and the chip capacitor and the connection terminals 41 and 42.

(2) 제2 실시형태에서는 수지절연층(138)의 하면(142)상에 있어서 모기판 접속단자(45)가 되는 제품 도금층(61)의 주위에 더미 도금층(62)이 형성되어 있다. 이와 같이 하면, 도금전류의 집중이 회피되어 각 접속단자(45)의 제품 도금층(61)의 두께 불균형을 억제할 수 있다. 그 결과, 다층 배선기판(100)에 있어서, 복수의 모기판 접속단자(45)를 균일한 두께로 형성할 수 있어 모기판 접속단자(45)와의 접속 신뢰성을 향상시킬 수 있다.(2) In the second embodiment, the dummy plating layer 62 is formed on the lower surface 142 of the resin insulating layer 138 around the product plating layer 61 to serve as the mother substrate connection terminal 45. By doing so, concentration of the plating current is avoided, and the thickness unevenness of the product plating layer 61 of each connection terminal 45 can be suppressed. As a result, in the multilayer wiring board 100, a plurality of mother board connecting terminals 45 can be formed with a uniform thickness, and connection reliability with the mother board connecting terminal 45 can be improved.

또한, 본 발명의 제1 및 제2 실시형태는 이하와 같이 변경할 수도 있다.The first and second embodiments of the present invention may be modified as follows.

상기 각 실시형태에서는 더미 도금층(62)을 에칭 제거하고 있었으나, 이 더미 도금층(62)을 남긴 상태로 다층 배선기판(10, 100)을 완성시킬 수도 있다. 이 경우, 더미 도금층(62)은 내층측의 도체층(28, 122)과 전기적으로 접속되어 있지 않기 때문에, 더미 도금층(62)이 존재하고 있어도 다층 배선기판(10, 100)의 전기 성능은 악화되지 않는다. 또한, 다층 배선기판(10, 100)에서는 비교적 광면적의 더미 도금층(62)을 갖춘 구성이 되므로 방열성을 높일 수 있다. 또한, 제1 실시형태의 다층 배선기판(10)과 같이 코어를 갖지 않는 다층 배선기판(10)에서는 기판 강도가 약해지지만, 더미 도금층(62)을 형성함으로써 그 기판 강도를 높일 수 있다. 그 결과, 다층 배선기판(10)의 휨을 억제할 수 있다.Although the dummy plating layer 62 is etched away in each of the above embodiments, the multilayer wiring board 10, 100 may be completed with the dummy plating layer 62 left. In this case, since the dummy plating layer 62 is not electrically connected to the conductor layers 28 and 122 on the inner layer side, the electrical performance of the multilayer wiring boards 10 and 100 is deteriorated even if the dummy plating layer 62 exists It does not. Further, in the multilayer wiring boards 10 and 100, since the dummy plating layer 62 having a relatively light area is provided, heat dissipation can be improved. In the multilayer wiring board 10 having no core as in the multilayer wiring board 10 of the first embodiment, the strength of the board is weakened. However, by forming the dummy plating layer 62, the strength of the board can be increased. As a result, warping of the multilayer wiring board 10 can be suppressed.

상기 각 실시형태에서는 다층 배선기판(10, 100)의 상면(31, 141)에 있어서 IC칩 접속단자(41)가 되는 제품 도금층(61)에 더하여 콘덴서 접속단자(42)가 되는 제품 도금층(61)의 주위에도 더미 도금층(62)이 형성되어 있었으나, 이에 한정되는 것은 아니다. 예를 들면, 콘덴서 접속단자(42)는 두께 불균형이 있어도 칩 콘덴서의 접속이 가능하고, 접속단자의 두께 불균형은 콘덴서 접속단자(42)보다도 IC칩 접속단자(41) 쪽이 문제가 된다. 따라서, 도금층 형성공정에 있어서 IC칩 접속단자(41)가 되는 제품 도금층(61)의 주위에만 더미 도금층(62)을 형성하고, 콘덴서 접속단자(42)가 되는 제품 도금층(61)의 주위에는 더미 도금층(62)을 형성하지 않도록 한다. 이렇게 하여도 IC칩 접속단자(41)의 두께 불균형을 억제할 수 있어 IC칩과의 접속 신뢰성을 충분히 확보할 수 있다.The product plating layer 61 that becomes the IC chip connection terminal 41 and the product plating layer 61 that becomes the capacitor connection terminal 42 are formed on the upper surfaces 31 and 141 of the multilayer wiring board 10 and 100, The dummy plating layer 62 is formed in the periphery of the dummy plating layer 62. However, the present invention is not limited thereto. For example, the capacitor connection terminal 42 can be connected to the chip capacitor even if there is a thickness unevenness, and the thickness unevenness of the connection terminal becomes a problem with respect to the IC chip connection terminal 41 rather than the capacitor connection terminal 42. [ Therefore, in the plating layer forming step, the dummy plating layer 62 is formed only around the product plating layer 61 that becomes the IC chip connecting terminal 41, and the dummy plating layer 62 is formed around the product plating layer 61 that becomes the capacitor connecting terminal 42 The plating layer 62 is not formed. In this way, the thickness unevenness of the IC chip connection terminal 41 can be suppressed, and the connection reliability with the IC chip can be sufficiently secured.

상기 각 실시형태에 있어서, 도금층 형성공정에서 형성되는 더미 도금층(62)은 메시를 갖지 않는 솔리드 패턴이었으나, 이에 한정되는 것은 아니다. 예를 들면, 메시를 갖는 플레인상의 더미 도금층(62)을 형성할 수도 있다. 이와 같이 메시를 갖는 플레인상의 더미 도금층(62)을 형성함으로써 도금층의 면적 비율을 보다 정확하게 조정할 수 있다.In each of the above embodiments, the dummy plating layer 62 formed in the plating layer forming step is a solid pattern not having a mesh, but the present invention is not limited thereto. For example, a dummy plating layer 62 on a plane having a mesh may be formed. By forming the dummy plating layer 62 on the plane having the mesh as described above, the area ratio of the plating layer can be more accurately adjusted.

상기 각 실시형태에서는, 내층측 도체층(28, 122)과 거의 동일한 두께(10㎛ 정도의 두께)의 각 접속단자(41, 42)를 형성하는 것이었으나, 이에 한정되는 것은 아니다. 예를 들면, 내층측 도체층(28, 122)보다도 두꺼워 예컨대 30㎛ 이상의 두께를 갖는 포스트상의 접속단자(포스트 전극)를 형성하도록 할 수도 있다. 이와 같이 비교적 두꺼운 접속단자를 형성하는 경우이더라도 더미 도금층(62)을 형성함으로써 각 접속단자를 균일한 두께로 형성할 수 있다.The connection terminals 41 and 42 having substantially the same thickness (about 10 mu m in thickness) as those of the inner layer side conductor layers 28 and 122 are formed. However, the present invention is not limited thereto. For example, a post connection terminal (post electrode) having a thickness greater than that of the inner layer side conductor layers 28, 122, for example, 30 占 퐉 or more may be formed. Even in the case of forming the relatively thick connecting terminals, the dummy plating layers 62 are formed, so that the connecting terminals can be formed with a uniform thickness.

다음에, 특허 청구 범위에 기재된 기술적 사상 외에 전술한 각 실시형태에 의해 파악되는 기술적 사상을 이하에 열거한다.Next, in addition to the technical ideas described in the claims, the technical ideas grasped by the respective embodiments described above are listed below.

(1) 수단 1에 있어서, 상기 기판주면상에는 상기 칩 부품 접속단자로서 IC칩을 접속 가능한 복수의 IC칩 접속단자와 칩 콘덴서를 접속 가능한 복수의 콘덴서 접속단자가 설치되는 것을 특징으로 하는 다층 배선기판의 제조방법.(1) In the means (1), a plurality of IC chip connection terminals connectable with an IC chip as the chip component connection terminals and a plurality of capacitor connection terminals connectable to the chip capacitor are provided on the main surface of the substrate. &Lt; / RTI >

(2) 수단 1에 있어서, 상기 더미 도금층은 플레인상 패턴인 것을 특징으로 하는 다층 배선기판의 제조방법.(2) The method according to (1), wherein the dummy plating layer is a pattern in the form of a plate.

(3) 수단 1에 있어서, 상기 더미 도금층은 메시를 갖는 플레인상 패턴인 것을 특징으로 하는 다층 배선기판의 제조방법.(3) The method according to (1), wherein the dummy plated layer is a platen-like pattern having a mesh.

(4) 수단 1에 있어서, 상기 더미 도금층은 인접하는 상기 제품 도금층의 형상 및 사이즈에 대응한 패턴을 갖는 것을 특징으로 하는 다층 배선기판의 제조방법.(4) The method for manufacturing a multilayer wiring board according to (1), wherein the dummy plating layer has a pattern corresponding to the shape and size of the adjacent product plating layer.

(5) 수단 1에 있어서, 상기 도금층 형성공정에서는 내층측 상기 도체층과 상기 칩 부품 접속단자에 연결되는 필드비어를 상기 도금층과 동시에 형성하는 것을 특징으로 하는 다층 배선기판의 제조방법.(5) The method for manufacturing a multilayer wiring board according to (1), wherein in the plating layer formation step, a field via connected to the conductor layer on the inner layer side and the chip component connection terminal is formed simultaneously with the plating layer.

(6) 수단 1에 있어서, 상기 도금층 형성공정에서는 상기 더미 도금층이 상기 제품 도금층의 10배 이상의 면적 비율이 되도록 상기 더미 도금층을 형성하는 것을 특징으로 하는 다층 배선기판의 제조방법.(6) The method for manufacturing a multilayer wiring board according to (1), wherein the dummy plating layer is formed in the plating layer forming step such that the dummy plating layer has an area ratio of 10 times or more of the product plating layer.

(7) 수단 1에 있어서, 상기 제품 도금층 및 상기 더미 도금층은 구리도금으로 형성되는 것을 특징으로 하는 다층 배선기판의 제조방법.(7) The method according to (1), wherein the product plating layer and the dummy plating layer are formed by copper plating.

(8) 수단 1에 있어서, 상기 수지절연층은 열경화성 수지를 주체로 하는 빌드업재를 이용하여 형성되는 것을 특징으로 하는 다층 배선기판의 제조방법.(8) The method for manufacturing a multilayer wiring board according to (1), wherein the resin insulating layer is formed using a build-up material composed mainly of a thermosetting resin.

[본 발명의 제2 특징을 실시하기 위한 형태][Mode for carrying out the second aspect of the present invention]

[제3 실시형태][Third embodiment]

이하, 본 발명의 제2 특징을 다층 배선기판에 구체화한 제3 실시형태를 도 면에 기초하여 상세하게 설명한다. 도 20은 본 실시형태의 다층 배선기판의 개략 구성을 도시한 확대 단면도이고, 도 21은 상면측에서 본 다층 배선기판의 평면도이다.Hereinafter, a third embodiment in which the second aspect of the present invention is embodied in a multilayer wiring board will be described in detail with reference to the drawings. Fig. 20 is an enlarged cross-sectional view showing a schematic configuration of the multilayer wiring board of the present embodiment, and Fig. 21 is a plan view of the multilayer wiring board seen from the upper surface side.

도 20 및 도 21에 도시한 바와 같이 본 실시형태의 다층 배선기판(10)은 코어기판을 포함하지 않고 형성된 코어리스 배선기판이다.20 and 21, the multilayer wiring board 10 of the present embodiment is a coreless wiring board formed without including a core substrate.

이 다층 배선기판의 기본적 구성 및 작성 순서는 제1 실시형태의 그들과 동일하다. 따라서, 제1 실시형태와 상이한 구성 및 작성 순서만을 이하에 기술한다.The basic constitution and preparation procedure of this multilayer wiring board are the same as those of the first embodiment. Therefore, only the constitution and preparation procedure different from those of the first embodiment will be described below.

도 21에 도시한 바와 같이, 다층 배선기판(10)에 있어서 상면(31)측에서 노출되는 최외층의 수지절연층(27)은 수지 표면의 색 농담의 차이에 의해 형성된 인식마크(71, 72, 73)를 구비하고 있다. 본 실시형태에서는 인식마크로서 회사명 등을 나타내는 문자의 마크(71)나 제조번호를 나타내는 숫자의 마크(72)가 외측 가장자리부(도 21에서는 왼쪽 상측의 가장자리부)에 형성됨과 아울러 칩 탑재영역(43)의 모서리부 근방에 IC칩의 위치결정용 마크(73)가 형성되어 있다. 또한, 최외층의 수지절연층(27)은 수지 표면의 색 농담의 차이에 의해 형성되어 그물눈형상의 패턴이 규칙적으로 배열된 무늬(74)를 구비하고 있다. 이 무늬(74)는 상면(31)측에서 노출된 수지절연층(27)의 거의 전체면에 형성되어 있다.21, the resin insulating layer 27 of the outermost layer exposed on the side of the upper face 31 in the multilayer wiring board 10 has the recognition marks 71 and 72 And 73, respectively. In this embodiment, a mark 71 of a character indicating a company name or the like as a recognition mark and a mark 72 of a number indicating a serial number are formed on the outer edge portion (the upper left edge in Fig. 21) An IC chip positioning mark 73 is formed in the vicinity of the corner of the opening 43. [ The resin insulating layer 27 on the outermost layer is formed by the difference in color tone of the resin surface and has the pattern 74 in which the patterns of the net-like patterns are regularly arranged. The pattern 74 is formed on almost the entire surface of the resin insulating layer 27 exposed from the upper surface 31 side.

또한, 다층 배선기판(10)에 있어서 상면(31)측 외측 가장자리부가 되는 기판 모서리부(도 21에서는 기판 오른쪽 상측의 모서리부)에는 도체부(75)를 노출시켜 되는 위치결정용 마크(76)를 구비하고 있다. 본 실시형태에서는 위치결정용 마크(76)의 도체부(75)는 최외층의 수지절연층(27)상에 도금을 실시함으로써 형성되어 있다. 이 위치결정용 마크(76)는 최외층의 수지절연층(27)의 수지 표면과 도체부(75) 표면의 광반사율의 차이를 도시하지 않은 검출 장치로 검출함으로써 인식된다.A positioning mark 76 for exposing the conductor portion 75 is formed on the edge of the substrate (the corner on the upper right side of the substrate in Fig. 21) of the multilayer wiring board 10, . In the present embodiment, the conductor portion 75 of the positioning mark 76 is formed by plating the resin insulating layer 27 on the outermost layer. This positioning mark 76 is recognized by detecting a difference in light reflectance between the resin surface of the outermost resin insulating layer 27 and the surface of the conductor portion 75 with a detection device not shown.

전술한 바와 같이 상기 구성의 다층 배선기판(10)의 예시적 제작 순서는 제1 실시형태의 그것과 기본적으로 동일하다. 따라서, 제1 실시형태와 상이한 예시적 제작 순서만을 이하에 기술한다.The exemplary fabrication sequence of the multilayer wiring board 10 having the above-described structure is basically the same as that of the first embodiment. Therefore, only an exemplary manufacturing sequence different from the first embodiment will be described below.

도금층 형성공정까지 제1 실시형태와 동일한 순서를 행한다. 그 결과, 도 22에 도시한 바와 같이 수지절연층(27)의 비어홀(33)내에 비어도체(34)를 형성함과 아울러 비어도체(34)의 상부에 IC칩 접속단자(41) 및 콘덴서 접속단자(42)의 구리층이 되는 제품 도금층(61)을 형성한다. 또한, 기판 모서리부가 되는 위치에 위치결정용 마크(76)의 도체부(75)가 되는 제품 도금층(61)을 형성한다. 또한, 각 제품 도금층(61)의 주위에 더미 도금층(62)을 형성한다. 그 후, 수지절연층(27)의 상면에서 제품 도금층(61) 및 더미 도금층(62)을 남기면서 전체면 도금층을 제거한다.The same steps as those of the first embodiment are performed until the plating layer forming step. 22, a via conductor 34 is formed in the via hole 33 of the resin insulating layer 27 and an IC chip connection terminal 41 and a capacitor connection (not shown) are formed on the via conductor 34, Thereby forming a product plated layer 61 to be a copper layer of the terminal 42. [ Further, a product plated layer 61 to be a conductor portion 75 of the positioning mark 76 is formed at a position where the substrate edge is added. Further, a dummy plating layer 62 is formed around each product plating layer 61. Thereafter, the entire surface plating layer is removed while leaving the product plating layer 61 and the dummy plating layer 62 on the upper surface of the resin insulating layer 27.

도 23에 도시한 바와 같이, 본 실시형태의 더미 도금층(62)은 수지절연층(27)의 상면에 있어서 IC칩 접속단자(41)의 형성영역{칩 탑재영역(43)}이나 콘덴서 접속단자(42)의 형성영역을 제외한 거의 전체면을 덮도록 플레인상 패턴의 도체층으로서 형성되어 있다. 이 더미 도금층(62)은 무늬(74)에 대응하는 그물눈형상의 펀칭패턴인 메시(63)를 가지며 형성된다. 또한, 더미 도금층(62)에 있어서, 외측 가장자리부가 되는 위치에 문자의 인식마크(71)나 숫자의 인식마크(72)에 맞는 펀칭패턴(64, 65a)이 형성됨과 아울러 칩 탑재영역(43)의 모서리부 근방이 되는 위치에 위치결정용 인식마크(73)에 맞는 펀칭패턴(66)이 형성된다.23, the dummy plated layer 62 of the present embodiment is formed on the upper surface of the resin insulating layer 27 in a region where the IC chip connecting terminal 41 is formed (the chip mounting region 43) Like pattern of the plating layer so as to cover substantially the entire surface except for the formation region of the conductive film 42. This dummy plating layer 62 is formed with a mesh 63 as a mesh-like punching pattern corresponding to the pattern 74. In the dummy plating layer 62, punching patterns 64 and 65a corresponding to a character recognition mark 71 and a number recognition mark 72 are formed at the position of the outer edge portion, A punching pattern 66 that matches the positioning recognition mark 73 is formed.

도금층 형성공정후, 도 24에 도시한 바와 같이 최외층의 수지절연층(27)의 수지 표면에 대하여 그 상방으로부터 예를 들면 180℃의 열풍(68)을 가하는 열처리를 행한다(인식마크 형성공정). 이 열처리에 의해, 더미 도금층(62)에 메시(63)나 펀칭패턴(64∼66)이 형성되어 노출되어 있는 수지절연층(27)의 수지 표면을 변색시킨다. 또한, 여기서의 열처리는 어닐링을 겸하는 것으로 수지절연층(27)을 경화시킴과 아울러 제품 도금층(61)에 가해지는 내부응력을 해방한다.After the plating layer forming step, as shown in Fig. 24, the resin surface of the resin insulating layer 27 in the outermost layer is subjected to heat treatment in which hot air 68 of, for example, 180 DEG C is applied from above to the resin surface (recognition mark forming step) . By this heat treatment, the mesh 63 and the punching patterns 64 to 66 are formed in the dummy plating layer 62 to discolor the resin surface of the exposed resin insulating layer 27. The heat treatment here also serves to cure the resin insulating layer 27 by annealing, and releases the internal stress applied to the product plating layer 61.

그리고, 배선적층체(60)의 상면에 에칭 레지스트 형성용 드라이 필름을 라미네이트하고, 동 드라이 필름에 대하여 노광 및 현상을 행함으로써 제품 도금층(61)의 표면을 덮도록 에칭 레지스트(69)(도 25 참조)를 형성한다.An etching resist 69 is laminated on the top surface of the wiring laminate 60 to cover the surface of the product plating layer 61 by laminating the dry film for etching resist formation and exposing and developing the dry film, ).

에칭 레지스트(69)의 형성후, 배선적층체(60)를 다이싱 장치(도시생략)에 의해 절단하여 배선적층부(30)가 되는 부분의 주위 영역을 제거한다. 이 절단에 의해 수지절연층(20)으로 밀봉되어 있던 적층금속시트체(54)의 외측 가장자리부가 노출된 상태가 된다. 즉, 주위 영역의 제거에 의해 바탕수지절연층(51)과 수지절연층(20)의 밀착 부분이 없어진다. 그 결과, 배선적층부(30)와 기재(52)는 적층금속시트체(54)만을 통하여 연결된 상태가 된다.After the etching resist 69 is formed, the wiring layered body 60 is cut by a dicing machine (not shown) to remove the peripheral region of the portion to be the wiring layered portion 30. [ By this cutting, the outer edge portion of the laminated metal sheet body 54 sealed by the resin insulating layer 20 is exposed. That is, the adhesion of the base resin insulating layer 51 and the resin insulating layer 20 is eliminated by the removal of the peripheral region. As a result, the wiring layered portion 30 and the base material 52 are connected via the laminated metal sheet body 54 alone.

여기서, 도 26에 도시한 바와 같이 적층금속시트체(54)에 있어서의 1쌍의 동박(55, 56)의 계면에서 박리함으로써 배선적층부(30)로부터 기재(52)를 제거하여 배선적층부(30)의 하면(32)상에 있는 동박(55)을 노출시킨다(기재 분리공정).26, the substrate 52 is removed from the wiring-laminated portion 30 by peeling from the interface of the pair of copper foils 55, 56 in the laminated metal sheet body 54, Thereby exposing the copper foil 55 on the lower surface 32 of the substrate 30 (substrate separating step).

그 후, 배선적층부(30)에 대하여 에칭을 행함으로써 배선적층부(30)의 상면(31)측에서 노출되어 있는 더미 도금층(62)을 제거한다(더미 도금층 제거공정). 또한, 이와 동시에 배선적층부(30)의 하면(32)측에서 노출되어 있는 동박(55)을 전체적으로 제거함과 아울러 금속도체부(58)의 하측 일부를 제거한다. 그 결과, 수지절연층(24)에 개구부(37)가 형성됨과 아울러 개구부(37)내에 남은 금속도체부(58)가 모기판 접속단자(45)가 된다(도 27 참조). 또한, 배선적층부(30){수지절연층(27)}의 상면(31)에는 더미 도금층(62)을 에칭 제거함으로써 변색되어 있지 않은 수지절연층(27)의 표면이 노출된다. 그 결과, 수지 표면에는 더미 도금층(62)의 메시(63)나 펀칭패턴(64∼66)의 형상에 따라 색 농담의 차이가 생겨 그 농담의 차이에 의해 인식마크(71∼73)나 그물눈형상의 무늬(74)가 형성된다.Thereafter, the wiring layered portion 30 is etched to remove the dummy plating layer 62 exposed from the upper surface 31 side of the wiring layered portion 30 (dummy plating layer removing step). At the same time, the copper foil 55 exposed at the lower surface 32 side of the wiring layered portion 30 is entirely removed, and a lower portion of the metal conductor portion 58 is removed. As a result, the opening 37 is formed in the resin insulating layer 24 and the metallic conductor portion 58 remaining in the opening 37 becomes the mother board connecting terminal 45 (see FIG. 27). The dummy plating layer 62 is etched away on the upper surface 31 of the wiring laminate portion 30 (resin insulating layer 27) to expose the surface of the resin insulating layer 27 which has not been discolored. As a result, on the resin surface, there is a difference in color tint depending on the shapes of the mesh 63 of the dummy plating layer 62 and the shapes of the punching patterns 64 to 66, and the recognition marks 71 to 73, The pattern 74 is formed.

또한, 배선적층부(30)의 상면(31)에 형성되어 있는 에칭 레지스트(69)를 제거한다. 그 후, IC칩 접속단자(41)의 표면, 콘덴서 접속단자(42)의 표면, 모기판 접속단자(45)의 표면에 대하여 무전해 니켈도금, 무전해 금도금을 순차 실시한다. 그 결과, 각 접속단자(41, 42, 45)의 표면에 도금층(46, 48)이 형성된다. 이상의 공정을 거침으로써 도 20의 다층 배선기판(10)을 제조한다.Further, the etching resist 69 formed on the upper surface 31 of the wiring layered portion 30 is removed. Thereafter, electroless nickel plating and electroless gold plating are sequentially performed on the surface of the IC chip connecting terminal 41, the surface of the capacitor connecting terminal 42, and the surface of the mother board connecting terminal 45 in this order. As a result, the plating layers 46, 48 are formed on the surfaces of the respective connection terminals 41, 42, 45. The multilayer wiring board 10 shown in Fig. 20 is manufactured through the above steps.

따라서, 본 발명의 제2 특징에 의한 제3 실시형태에 의하면 이하의 효과를 얻을 수 있다.Therefore, according to the third embodiment of the second aspect of the present invention, the following effects can be obtained.

(1) 제3 실시형태의 다층 배선기판(10)에서는 IC칩이 탑재되는 상면(31)상에 수지 표면의 색 농담의 차이에 의해 인식마크(71∼73)가 형성된다. 이 경우, 종래 기술처럼 도체층이나 개구부를 형성하지 않아도 인식마크(71∼73)를 인식할 수 있으므로 다층 배선기판(10)의 제조 비용을 억제할 수 있다.(1) In the multilayer wiring board 10 of the third embodiment, the recognition marks 71 to 73 are formed on the upper surface 31 on which the IC chip is mounted due to the difference in color tone of the resin surface. In this case, since the recognition marks 71 to 73 can be recognized without forming a conductor layer or an opening portion as in the prior art, the production cost of the multilayer wiring board 10 can be suppressed.

(2) 제3 실시형태의 다층 배선기판(10)에서는 상면(31)측의 외측 가장자리부에 있어서 도체부(75)를 노출시켜 이루어지며, 최외층의 수지절연층(27)의 수지 표면과 도체부(75) 표면의 광반사율의 차이에 의해 인식되는 위치결정용 마크(76)를 더 구비하고 있다. 이와 같이 색 농담의 차이에 의한 인식마크(71∼73)와 광반사율의 차이에 의한 위치결정용 마크(76)를 용도에 맞게 형성할 수 있다. 또한, 위치결정용 마크(76)의 형성 위치는 광반사율의 차이에 의해 신속하고 확실하게 인식할 수 있다. 그 때문에, 다층 배선기판(10)의 위치결정을 보다 정확하게 행할 수 있다. 또한, 인식마크(73)는 IC칩을 위치결정하기 위한 마크이며, 칩 탑재영역(43)의 근방에 형성되어 있다. 이 인식마크(73)는 색 농담의 차이에 의해 형성되어 있고, 도체부(75)는 형성되어 있지 않다. 그 때문에, IC칩이 도체부(75)에 잘못 접속된다고 하는 문제를 회피할 수 있다.(2) In the multilayer wiring board 10 of the third embodiment, the conductor portion 75 is exposed at the outer edge portion on the side of the top face 31, and the resin surface of the resin insulating layer 27 of the outermost layer And a positioning mark 76 which is recognized by a difference in light reflectance on the surface of the conductor portion 75. As described above, the positioning marks 76, which are obtained by the difference in the light reflectance from the recognition marks 71 to 73 due to the difference in color shading, can be formed in accordance with the use. Further, the formation position of the positioning mark 76 can be recognized quickly and reliably by the difference in the light reflectance. Therefore, the positioning of the multilayer wiring board 10 can be performed more accurately. The recognition mark 73 is a mark for positioning the IC chip and is formed in the vicinity of the chip mounting area 43. [ The recognition mark 73 is formed by the difference in color shade, and the conductor portion 75 is not formed. Therefore, the problem that the IC chip is incorrectly connected to the conductor portion 75 can be avoided.

(3) 제3 실시형태의 다층 배선기판(10)에서는 최외층의 수지절연층(27)에 있어서 수지 표면의 색 농담의 차이에 의해 형성되는 그물눈형상의 무늬(74)를 구비하고 있다. 이 무늬(74)는 수지절연층(27)의 상면 전체에 규칙적으로 형성되어 있기 때문에 다층 배선기판(10)의 의장성을 높일 수 있다.(3) In the multilayer wiring board 10 of the third embodiment, the resin insulating layer 27 of the outermost layer has a net-like pattern 74 formed by a difference in color tone of the resin surface. Since the pattern 74 is regularly formed on the entire upper surface of the resin insulating layer 27, the design of the multilayer wiring board 10 can be enhanced.

(4) 제3 실시형태에서는 인식마크(71∼73)를 형성하기 위해서 수지절연층(27)의 수지 표면을 변색시키는 열처리를 행하고 있는데, 이 열처리는 수지절연층(27)의 어닐링을 겸하고 있다. 이 경우, 종래부터 행하던 어닐공정과 인식마크 형성공정을 별개의 열처리로 행할 필요가 없어 다층 배선기판(10)의 제조 비용을 낮게 억제할 수 있다.(4) In the third embodiment, heat treatment for discoloring the resin surface of the resin insulating layer 27 is performed in order to form the identification marks 71 to 73, and this heat treatment also serves to anneal the resin insulating layer 27 . In this case, the conventional annealing process and the recognition mark forming process need not be performed by separate heat treatment, and the manufacturing cost of the multilayer wiring board 10 can be suppressed to a low level.

(5) 제3 실시형태에서는 기재 분리공정후에 더미 도금층 제거공정을 행하도록 하고 있다. 이 경우, 다층 배선기판(10)의 상면(31)측의 더미 도금층(62)을 에칭에 의해 제거함과 동시에 하면(32)측의 동박(55)을 에칭에 의해 제거할 수 있다. 이와 같이 하면 종래의 제조방법과 동일한 공정수로 다층 배선기판(10)을 제조할 수 있어 제조 비용을 낮게 억제할 수 있다.(5) In the third embodiment, the dummy plating layer removing step is performed after the substrate separation step. In this case, the dummy plating layer 62 on the upper surface 31 side of the multilayer wiring board 10 can be removed by etching and the copper foil 55 on the lower surface 32 side can be removed by etching. By doing so, the multilayer wiring board 10 can be manufactured with the same number of steps as in the conventional manufacturing method, and the manufacturing cost can be kept low.

(6) 제3 본 실시형태에서는 다층 배선기판(10)의 상면(31)상에 있어서 IC칩 접속단자(41) 및 콘덴서 접속단자(42)가 되는 제품 도금층(61)에 더하여 그 제품 도금층(61)의 주위에 더미 도금층(62)이 형성된다. 이와 같이 하면 다층 배선기판(10)의 상면(31)에 있어서의 도금층(61, 62)의 면적 비율을 늘릴 수 있다. 그 때문에, 도금시에 있어서의 전류집중이 회피되어 제품 도금층(61)의 두께 불균형이 해소된다. 그 결과, 다층 배선기판(10)에 있어서 복수의 IC칩 접속단자(41) 및 복수의 콘덴서 접속단자(42)를 균일한 두께로 형성할 수 있다. 따라서, 다층 배선기판(10)을 이용하면, IC칩 및 칩 콘덴서의 칩 부품과 각 접속단자(41, 42)의 접속 신뢰성을 향상시킬 수 있다.(6) In the third embodiment, in addition to the product plated layer 61 serving as the IC chip connecting terminal 41 and the capacitor connecting terminal 42 on the upper face 31 of the multilayer wiring board 10, A dummy plating layer 62 is formed around the periphery of the dummy plating layer 62. By doing so, the area ratio of the plating layers 61 and 62 on the upper surface 31 of the multilayer wiring board 10 can be increased. Therefore, current concentration during plating is avoided, and the thickness unevenness of the product plating layer 61 is eliminated. As a result, a plurality of IC chip connecting terminals 41 and a plurality of capacitor connecting terminals 42 can be formed with a uniform thickness in the multilayer wiring board 10. [ Therefore, by using the multilayer wiring board 10, it is possible to improve the connection reliability between the chip components of the IC chip and the chip capacitor and the connection terminals 41 and 42.

[제4 실시형태][Fourth Embodiment]

이하, 본 발명의 제2 특징을 다층 배선기판에 구체화한 제4 실시형태를 도 면에 기초하여 상세하게 설명한다. 도 28은 본 실시형태의 다층 배선기판의 개략 구성을 도시한 확대 단면도이다. 상기 제3 실시형태에서는 코어기판을 포함하지 않고 형성된 코어리스 배선기판에 구체화하였으나, 본 실시형태에서는 코어기판을 갖는 다층 배선기판에 구체화하고 있다. 이 다층 배선기판의 구성 및 그 제조방법은 제2 실시형태의 그들과 기본적으로 동일하다. 따라서, 제2 실시형태와 상이한 특징에 대해서만 이하에 기술한다.A fourth embodiment of the multilayer wiring board according to the second aspect of the present invention will now be described in detail with reference to the drawings. 28 is an enlarged cross-sectional view showing a schematic configuration of a multilayer wiring board according to the present embodiment. Although the third embodiment is embodied in the coreless wiring substrate formed without including the core substrate, the present embodiment embodies the multilayer wiring substrate having the core substrate in this embodiment. The structure of the multilayer wiring board and the manufacturing method thereof are basically the same as those of the second embodiment. Therefore, only features different from those of the second embodiment will be described below.

제4 실시형태의 다층 배선기판(100)에 있어서도 제1 빌드업층(111)의 상면측에서 노출되는 최외층의 수지절연층(137)에는 제3 실시형태의 다층 배선기판(10)과 마찬가지로 수지 표면의 색 농담의 차이에 의해 형성된 인식마크(71, 72, 73)(도 21 참조)가 형성되어 있다. 또한, 최외층의 수지절연층(137)에는 수지 표면의 색 농담의 차이에 의해 형성된 그물눈형상의 무늬(74)가 형성되어 있다.In the multilayer wiring board 100 of the fourth embodiment, the resin insulating layer 137 of the outermost layer exposed on the upper surface side of the first build-up layer 111 is provided with a resin (not shown) similar to the multilayer wiring board 10 of the third embodiment, The recognition marks 71, 72 and 73 (refer to Fig. 21) formed by the difference in color tone of the surface are formed. The resin insulating layer 137 on the outermost layer is formed with a net-like pattern 74 formed by the difference in color tone of the resin surface.

또한, 제2 빌드업층(112)의 하면측에서 노출되는 최외층의 수지절연층(138)에도 수지 표면의 색 농담의 차이에 의해 형성된 그물눈형상의 무늬(74)가 형성되어 있다. 또한, 다층 배선기판(100)에 있어서 인식마크(71, 72, 73) 중 회사명을 나타내는 문자의 마크(71)나 제조번호를 나타내는 숫자의 마크(72)는 제1 빌드업층(111)의 상면측이 아니라 제2 빌드업층(112)의 하면측에 형성할 수도 있다.The resin insulating layer 138 of the outermost layer exposed from the lower side of the second buildup layer 112 is also formed with a net-like pattern 74 formed by the difference in color tone of the resin surface. The mark 71 of the character indicating the company name and the mark 72 of the number indicating the production number among the identification marks 71, 72 and 73 in the multilayer wiring board 100 are printed on the first build- It may be formed on the lower surface side of the second buildup layer 112 instead of the upper surface side.

다음에, 제4 실시형태의 다층 배선기판(100)의 제조방법에 대하여 기술한다. 전술한 바와 같이 이 다층 배선기판(100)의 제조는 제2 실시형태의 그것과 기본적으로 동일하다. 따라서, 제2 실시형태와 상이한 공정만을 이하에 기술한다.Next, a method of manufacturing the multilayer wiring board 100 of the fourth embodiment will be described. As described above, the manufacture of the multilayer wiring board 100 is basically the same as that of the second embodiment. Therefore, only processes different from the second embodiment will be described below.

더미 도금층(62)을 형성하는 공정까지 제2 실시형태와 동일한 순서를 행한다(도 29 참조). 또한, 제2 빌드업층(112)의 최외층이 되는 수지절연층(138)의 하면(142)에 모기판 접속단자(45)가 되는 제품 도금층(61)을 형성함과 아울러 그 제품 도금층(61)의 주위에도 더미 도금층(62)을 형성한다(도 29 참조).Up to the step of forming the dummy plating layer 62, the same procedure as in the second embodiment is performed (see FIG. 29). The product plating layer 61 to be the mother board connection terminal 45 is formed on the lower surface 142 of the resin insulating layer 138 which is the outermost layer of the second buildup layer 112 and the product plating layer 61 A dummy plating layer 62 is formed (see Fig. 29).

여기서, 수지절연층(137)의 상면(141)에 형성되는 더미 도금층(62)에는 무늬(74)에 대응한 메시(63)가 형성됨과 아울러, 각 인식마크(71∼73)에 대응한 펀칭패턴(64∼66)(도 23 참조)이 형성되어 있다. 또한, 수지절연층(138)의 하면(142)상에 형성되는 더미 도금층(62)에는 무늬(74)에 대응한 메시(63)가 형성된다.A mesh 63 corresponding to the pattern 74 is formed on the dummy plating layer 62 formed on the upper surface 141 of the resin insulating layer 137 and punching corresponding to the identification marks 71 to 73 Patterns 64 to 66 (see Fig. 23) are formed. A mesh 63 corresponding to the pattern 74 is formed on the dummy plating layer 62 formed on the lower surface 142 of the resin insulating layer 138. [

각 도금층(61, 62)의 형성후, 제1 빌드업층(111)의 최외층이 되는 수지절연층(137)의 수지 표면에 대하여 그 상방으로부터 열풍(68)을 가하는 열처리를 행한다(도 30 참조). 이 열처리에 의해, 더미 도금층(62)에 메시(63)나 펀칭패턴(64∼66)이 형성되어 노출되어 있는 수지절연층(137)의 수지 표면을 변색시킨다. 또한, 이와 동시에 제2 빌드업층(112)의 최외층이 되는 수지절연층(138)의 수지 표면에 대하여 그 하방으로부터 열풍(68)을 가하는 열처리를 행한다(도 31 참조). 이 열처리에 의해, 더미 도금층(62)에 메시(63)가 형성되어 노출되어 있는 수지절연층(138)의 수지 표면을 변색시킨다.After the formation of the plating layers 61 and 62, the resin surface of the resin insulating layer 137, which is the outermost layer of the first buildup layer 111, is subjected to heat treatment for applying hot air 68 from above to the resin surface ). By this heat treatment, the mesh 63 and the punching patterns 64 to 66 are formed in the dummy plating layer 62 to discolor the resin surface of the exposed resin insulating layer 137. At the same time, the resin surface of the resin insulating layer 138, which is the outermost layer of the second buildup layer 112, is subjected to heat treatment to apply hot air 68 from below the resin surface (see FIG. 31). By this heat treatment, the mesh 63 is formed in the dummy plating layer 62 to discolor the resin surface of the exposed resin insulating layer 138.

그 후, 제1 빌드업층(111)에 있어서의 수지절연층(137)의 상면(141)에 에칭 레지스트 형성용 드라이 필름을 라미네이트하고, 동 드라이 필름에 대하여 노광 및 현상을 행함으로써 제품 도금층(61)의 표면을 덮는 에칭 레지스트(69)를 형성한다(도 32 참조). 또한, 제2 빌드업층(112)에 있어서의 수지절연층(138)의 하면(142)에 에칭 레지스트 형성용 드라이 필름을 라미네이트하고, 동 드라이 필름에 대하여 노광 및 현상을 행함으로써 제품 도금층(61)의 표면을 덮는 에칭 레지스트(69)를 형성한다(도 32 참조).Thereafter, the dry film for forming an etching resist is laminated on the upper surface 141 of the resin insulating layer 137 in the first buildup layer 111, and the exposed and developed portions of the dry film are exposed to the product plating layer 61 (See Fig. 32). The dry film for forming an etching resist is laminated on the lower surface 142 of the resin insulating layer 138 in the second buildup layer 112 and exposed and developed on the dry film to form the product plating layer 61, An etching resist 69 is formed so as to cover the surface of the etching resist 69 (see FIG. 32).

에칭 레지스트(69)의 형성후에 에칭을 행함으로써, 각 빌드업층(111, 112)의 표면에 노출되어 있는 더미 도금층(62)을 제거하고, 그 후 에칭 레지스트(69)를 제거한다. 이때, 더미 도금층(62)의 제거에 의해, 제1 빌드업층(111)의 상면(141)에는 변색되어 있지 않은 수지절연층(137)의 표면이 노출됨과 아울러 제2 빌드업층(112)의 하면(142)에도 변색되어 있지 않은 수지절연층(138)의 표면이 노출된다. 그 결과, 수지절연층(137)의 수지 표면에는 더미 도금층(62)의 메시(63)나 펀칭패턴(64∼66)의 형상에 따라 색 농담의 차이가 생겨 그 농담의 차이에 의해 인식마크(71∼73)나 그물눈형상의 무늬(74)가 형성된다. 또한, 수지절연층(138)의 수지 표면에는 더미 도금층(62)의 메시(63)의 형상에 따라 색 농담의 차이가 생겨 그 농담의 차이에 의해 그물눈형상의 무늬(74)가 형성된다.Etching is performed after formation of the etching resist 69 to remove the dummy plating layer 62 exposed on the surfaces of the buildup layers 111 and 112 and then the etching resist 69 is removed. At this time, the surface of the resin insulating layer 137 which is not discolored is exposed on the upper surface 141 of the first buildup layer 111 by the removal of the dummy plating layer 62 and the lower surface of the second buildup layer 112 The surface of the resin insulating layer 138 which is not discolored also is exposed on the insulating layer 142. As a result, on the resin surface of the resin insulating layer 137, color shading differs depending on the shapes of the mesh 63 of the dummy plating layer 62 and the shapes of the punching patterns 64 to 66, 71 to 73 and a net-like pattern 74 are formed. In addition, on the resin surface of the resin insulating layer 138, there is a difference in color tint depending on the shape of the mesh 63 of the dummy plating layer 62, and a mesh-like pattern 74 is formed due to the difference in the density.

그 후, IC칩 접속단자(41)의 표면, 콘덴서 접속단자(42)의 표면, 모기판 접속단자(45)의 표면에 대하여 무전해 니켈도금, 무전해 금도금을 순차 실시한다. 그 결과, 각 접속단자(41, 42, 45)의 표면에 도금층(46, 48)이 형성된다. 이상의 공정을 거침으로써 도 17의 다층 배선기판(100)을 제조한다.Thereafter, electroless nickel plating and electroless gold plating are sequentially performed on the surface of the IC chip connecting terminal 41, the surface of the capacitor connecting terminal 42, and the surface of the mother board connecting terminal 45 in this order. As a result, the plating layers 46, 48 are formed on the surfaces of the respective connection terminals 41, 42, 45. The multilayer wiring board 100 shown in Fig. 17 is manufactured through the above steps.

따라서, 본 발명의 제2 특징에 의한 제4 실시형태에 의하면 이하의 효과를 얻을 수 있다.Therefore, according to the fourth embodiment of the second aspect of the present invention, the following effects can be obtained.

(1) 제4 실시형태의 다층 배선기판(100)에서는 IC칩이 탑재되는 제1 빌드업층(111)의 상면(141)상에 수지 표면의 색 농담의 차이에 의해 인식마크(71∼73)가 형성된다. 이 경우, 종래 기술처럼 도체층이나 개구부를 형성하지 않아도 인식마크(71∼73)를 인식할 수 있으므로 다층 배선기판(100)의 제조 비용을 억제할 수 있다.(1) In the multilayer wiring board 100 of the fourth embodiment, the recognition marks 71 to 73 are formed on the upper surface 141 of the first build-up layer 111 on which the IC chip is mounted, . In this case, since the recognition marks 71 to 73 can be recognized without forming a conductor layer or an opening as in the prior art, the manufacturing cost of the multilayer wiring board 100 can be suppressed.

(2) 제4 실시형태의 다층 배선기판(100)에서는 제1 빌드업층(111)의 상면(141)에 더하여 제2 빌드업층(112)의 하면(142)에도 수지 표면의 색 농담의 차이에 의해 그물눈형상의 무늬(74)가 형성되어 있다. 이와 같이 하면 다층 배선기판(100)의 의장성을 충분히 높일 수 있다.(2) In the multilayer wiring board 100 according to the fourth embodiment, in addition to the upper surface 141 of the first build-up layer 111, the lower surface 142 of the second build- A pattern 74 of a net-like shape is formed. By doing so, the designability of the multilayer wiring board 100 can be sufficiently enhanced.

또한, 본 발명의 제3 및 제4 실시형태의 각각은 이하와 같이 변경할 수도 있다.Each of the third and fourth embodiments of the present invention may be modified as follows.

상기 제3 및 제4 실시형태에서는 수지절연층(27, 137, 138)의 표면에 있어서 각 접속단자(41, 42, 45)의 형성영역을 제외한 거의 전체면을 덮도록 더미 도금층(62)을 형성하였으나, 이에 한정되는 것은 아니다. 예를 들면, 인식마크(71∼73)의 형성영역에만 더미 도금층(62)을 형성할 수도 있다. 단, 상기 제3 및 제4 실시형태와 같이 면적이 넓은 플레인상의 더미 도금층(62)을 형성하는 경우, 각 접속단자(41, 42, 45)가 되는 제품 도금층(61)의 두께 불균형을 억제할 수 있다. 또한, 이 경우, 더미 도금층(62)에 메시(63)를 형성함으로써 기판의 표면 전체에 무늬(74)를 형성할 수 있다. 또한, 무늬(74)로서는 그물눈형상 이외의 무늬일 수도 있으며, 예를 들면 원이나 다각형상의 도안이나 꽃무늬 등이 규칙적으로 배열된 무늬일 수도 있다.In the third and fourth embodiments, the dummy plating layer 62 is formed on the surfaces of the resin insulating layers 27, 137, and 138 so as to cover substantially the entire surface excluding the connection terminals 41, 42, But is not limited thereto. For example, the dummy plating layer 62 may be formed only in the region where the recognition marks 71 to 73 are formed. However, in the case of forming the planar dummy plating layer 62 having a large area as in the third and fourth embodiments, the thickness unevenness of the product plating layer 61 to be the connection terminals 41, 42, and 45 can be suppressed . In this case, by forming the mesh 63 in the dummy plating layer 62, the pattern 74 can be formed on the entire surface of the substrate. The pattern 74 may be a pattern other than a mesh pattern, for example, a pattern in which a circle, a polygonal pattern, or a flower pattern is regularly arranged.

상기 제3 및 제4 실시형태에서는 다층 배선기판(10, 100)의 상면(31, 141)의 외측 가장자리부에 회사명 등을 나타내는 인식마크(71)나 제조번호를 나타내는 인식마크(72)가 형성되어 있었으나, 이들 인식마크(71, 72)의 형성 위치는 적당히 변경할 수 있다. 예를 들면, 제조번호를 나타내는 인식마크(72)를 칩 탑재영역(43)의 근방에 형성할 수도 있다. 또한, 무늬(74)를 형성하지 않는 경우에는 수지절연층(27, 137)의 노출된 표면 전체를 사용하여 회사명 등을 나타내는 인식마크(71)를 형성할 수도 있다. 이들 인식마크(71, 72)는 수지 표면의 색 농담의 차이에 의해 형성된다. 그 때문에, 각 접속단자(41, 42)나 위치결정용 마크(76)의 근방에 각 인식마크(71, 72)를 형성한 경우이더라도, 각 접속단자(41, 42)의 접속이나 위치결정용 마크(76)의 검출 등에 영향을 미치는 일은 없다.In the third and fourth embodiments, a recognition mark 71 indicating a company name or the like and a recognition mark 72 indicating a production number are formed on the outer edge portions of the upper surfaces 31 and 141 of the multilayer wiring boards 10 and 100 However, the formation positions of the recognition marks 71 and 72 can be changed as appropriate. For example, a recognition mark 72 indicating the production number may be formed in the vicinity of the chip mounting area 43. When the pattern 74 is not formed, the entire exposed surface of the resin insulating layers 27 and 137 may be used to form a recognition mark 71 indicating a company name or the like. These recognition marks (71, 72) are formed by the difference in color density of the resin surface. Therefore, even when the identification marks 71 and 72 are formed in the vicinity of the respective connection terminals 41 and 42 and the positioning mark 76, The detection of the mark 76 is not affected.

상기 제3 실시형태의 다층 배선기판(10)에서는 최외층이 되는 수지절연층(27)의 표면에 수지 표면과 도체부(75) 표면의 광반사율의 차이에 의해 인식되는 위치결정용 마크(76)를 형성하고 있었으나, 이에 한정되는 것은 아니다. 예를 들면, 제2층의 수지절연층(26)의 표면에 도체부(75)를 형성함과 아울러 최외층의 수지절연층(27)에 도체부(75)의 표면을 노출시키는 개구부를 형성하여 위치결정용 마크(76)를 형성할 수도 있다. 이렇게 하여도 수지 표면과 도체부(75) 표면의 광반사율의 차이에 의해 위치결정용 마크(76)를 인식할 수 있다.In the multilayer wiring board 10 of the third embodiment, the positioning mark 76 (FIG. 7) recognized by the difference in light reflectance between the resin surface and the surface of the conductor portion 75 is formed on the surface of the resin insulating layer 27, However, the present invention is not limited thereto. For example, a conductor portion 75 is formed on the surface of the resin insulating layer 26 of the second layer, and an opening is formed in the resin insulating layer 27 of the outermost layer to expose the surface of the conductor portion 75 The positioning mark 76 may be formed. Even in this way, the positioning mark 76 can be recognized by the difference in light reflectance between the resin surface and the surface of the conductor portion 75.

상기 제1∼제4 실시형태의 각각에 있어서 다층 배선기판(10, 100)의 상면(31, 141)에는 IC칩 접속단자(41) 및 콘덴서 접속단자(42)가 칩 부품 접속단자로서 설치되어 있었으나, 콘덴서 접속단자(42)를 생략하고, IC칩 접속단자(41)만 형성되어 있을 수도 있다. 또한, 다층 배선기판(10, 100)의 상면(31, 141)에는 IC칩 접속단자(41)나 콘덴서 접속단자(42) 이외에 칩 인덕터 등의 칩 부품을 탑재하기 위한 다른 칩 부품 접속단자를 설치할 수도 있다.The IC chip connection terminals 41 and the capacitor connection terminals 42 are provided as chip component connection terminals on the upper surfaces 31 and 141 of the multilayer wiring boards 10 and 100 in each of the first to fourth embodiments However, the capacitor connecting terminal 42 may be omitted, and only the IC chip connecting terminal 41 may be formed. In addition to the IC chip connecting terminals 41 and the capacitor connecting terminals 42, other chip component connecting terminals for mounting chip parts such as chip inductors are provided on the upper surfaces 31 and 141 of the multilayer wiring boards 10 and 100 It is possible.

상기 제1∼제4 실시형태의 각각에서는 구리도금으로 제품 도금층(61) 및 더미 도금층(62)을 형성하였으나, 주석도금이나 니켈도금 등의 다른 도금으로 제품 도금층(61) 및 더미 도금층(62)을 형성할 수도 있다. 단, 제품 도금층(61) 및 더미 도금층(62)을 구리도금으로 형성하는 경우, IC칩 접속단자(41)나 콘덴서 접속단자(42)의 전기저항을 낮게 억제할 수 있어 실용상 바람직한 것이 된다.The product plating layer 61 and the dummy plating layer 62 are formed by copper plating in each of the first to fourth embodiments, but the product plating layer 61 and the dummy plating layer 62 are formed by other plating such as tin plating or nickel plating. May be formed. However, when the product plated layer 61 and the dummy plating layer 62 are formed by copper plating, the electrical resistance of the IC chip connection terminal 41 and the capacitor connection terminal 42 can be suppressed to a low level, which is preferable for practical use.

다음에, 특허 청구 범위에 기재된 기술적 사상 외에 전술한 제3 및 제4 실시형태의 각각에 의해 파악되는 기술적 사상을 이하에 열거한다.Next, the technical ideas that are grasped by each of the third and fourth embodiments described above in addition to the technical ideas described in the claims are listed below.

(1) 수단 2에 있어서, 상기 인식마크는 위치결정용 마크인 것을 특징으로 하는 다층 배선기판.(1) The multilayer wiring board according to (2), wherein the identification mark is a positioning mark.

(2) 수단 3에 있어서, 상기 제품 도금층 및 상기 더미 도금층이 구리도금으로 형성되는 것을 특징으로 하는 다층 배선기판의 제조방법.(2) The method according to (3), wherein the product plating layer and the dummy plating layer are formed by copper plating.

(3) 수단 3에 있어서, 상기 인식마크 형성공정은 어닐링을 겸하는 것을 특징으로 하는 다층 배선기판의 제조방법.(3) The method for manufacturing a multilayer wiring board according to (3), wherein the recognition mark forming step also serves as annealing.

(4) 수단 3에 있어서, 상기 인식마크 형성공정에 있어서의 열처리는 노출된 수지절연층의 표면에 열풍을 쐬는 처리인 것을 특징으로 하는 다층 배선기판의 제조방법.(4) The method for manufacturing a multilayer wiring board according to (3), wherein the heat treatment in the recognition mark forming step is a treatment for exposing the surface of the exposed resin insulating layer to hot air.

(5) 수단 3에 있어서, 상기 수지절연층은 열경화성 수지를 주체로 하는 빌드업재를 이용하여 형성되는 것을 특징으로 하는 다층 배선기판의 제조방법.(5) The method for manufacturing a multilayer wiring board according to (3), wherein the resin insulating layer is formed using a build-up material mainly composed of a thermosetting resin.

(6) 수단 2에 기재된 다층 배선기판을 제조하는 방법으로서, 지지기재상에 금속박을 통하여 상기 복수의 수지절연층 및 복수의 도체층을 적층하는 적층공정과, 상기 기판주면측에서 노출되는 최외층의 수지절연층의 표면에 상기 복수의 칩 부품 접속단자를 구성하는 제품 도금층을 형성함과 아울러 상기 인식마크에 대응한 형상을 갖는 더미 도금층을 형성하는 도금층 형성공정과, 상기 최외층의 수지절연층을 열처리함으로써 해당 최외층의 수지절연층의 표면을 변색시킴과 아울러 어닐링을 행하는 인식마크 형성공정과, 상기 기판주면측에서 상기 제품 도금층을 덮도록 에칭 레지스트를 형성하는 레지스트 형성공정과, 상기 금속박의 계면에서 상기 지지기재를 분리하여 상기 기판이면측에 상기 금속박을 노출시키는 기재 분리공정과, 상기 기판주면측에서 노출되어 있는 상기 더미 도금층을 에칭에 의해 제거함과 동시에 상기 기판이면측에서 노출되어 있는 상기 금속박을 에칭에 의해 제거하는 제거공정을 포함하는 것을 특징으로 하는 다층 배선기판의 제조방법.
(6) A method of manufacturing a multilayer wiring board according to (2), comprising: a lamination step of laminating the plurality of resin insulating layers and a plurality of conductor layers on a supporting substrate through a metal foil; A plating layer forming step of forming a product plating layer constituting the plurality of chip component connecting terminals on the surface of the resin insulating layer of the outermost layer and forming a dummy plating layer having a shape corresponding to the recognition mark, A resist forming step of forming an etching resist so as to cover the product plating layer on the main surface side of the substrate, and a step of forming a resist pattern on the surface of the metal foil, A substrate separation step of separating the support substrate from the interface and exposing the metal foil to the back surface side of the substrate, And removing the exposed dummy plating layer by etching and removing the exposed metal foil on the back side of the substrate by etching.

10,100 - 다층 배선기판 20∼27,133∼138 - 수지절연층
28,122 - 도체층 31,141 - 기판주면으로서의 상면
32,142 - 기판이면으로서의 하면
41 - 칩 부품 접속단자로서의 IC칩 접속단자
42 - 칩 부품 접속단자로서의 콘덴서 접속단자
52 - 지지기재 55 - 금속박으로서의 동박
61 - 제품 도금층 62 - 더미 도금층
65 - 에칭 레지스트 69 - 에칭 레지스트
71∼73 - 인식패턴 74 - 무늬
75 - 도체부 76 - 위치결정용 마크10,100 - multilayer wiring board 20 - 27, 133 - 138 - resin insulating layer
28, 122 - Conductor layer 31, 141 - Top surface as a substrate main surface
32, and 142,
41 - IC chip connection terminal as chip component connection terminal
42 - Capacitor connection terminal as chip component connection terminal
52 - Support substrate 55 - Copper foil as metal foil
61 - Product plated layer 62 - Dummy plated layer
65 - Etch resist 69 - Etch resist
71 - 73 - Recognition pattern 74 - Pattern
75 - Conductor part 76 - Mark for positioning

Claims

A structure in which a plurality of resin insulating layers 20 to 27 and 133 to 138 and a plurality of conductor layers 28 and 122 are alternately stacked has substrate main surfaces 31 and 141 and substrate back surfaces 32 and 142, A method for manufacturing a multilayer wiring board (10, 100) having a plurality of chip component connection terminals (41, 42) capable of connecting chip components on the main surface (31, 141)
A product plating layer 61 to be the plurality of chip component connection terminals 41 and 42 is formed on the surface of the resin insulating layer 27 and 137 on the outermost layer exposed on the substrate main surfaces 31 and 141 side, And a plating layer forming step of forming a dummy plating layer (62) around the product plating layer (61).

The method according to claim 1,
A resist forming step of forming an etching resist 65 so as to cover the product plating layer 61 on the substrate main surfaces 31 and 141 side;
Further comprising a plating layer removing step of removing the dummy plating layer (62) exposed at the side of the substrate main surfaces (31, 141) by etching.

The method according to claim 1 or 2,
Wherein the dummy plating layer (62) is formed so that the area ratio of the plating layer (61, 62) to the surface area of the main surface (31, 141) of the substrate is 60% or more and 95% or less in the plating layer forming step / RTI >

The method of claim 2,
A lamination step of laminating the plurality of resin insulating layers 20 to 27 and the plurality of conductor layers 28 on the supporting substrate 52 through the metal foil 55,
And separating the metal foil (55) and the supporting substrate (52) to expose the metal foil (55) to the substrate back surface (32) side,
The plating layer removing step is performed after the substrate separating step to remove the dummy plating layer 62 on the substrate main surface 31 side by etching and the metal foil 55 on the substrate back surface 32 side is removed by etching Wherein the multilayer interconnection substrate is a multilayer interconnection substrate.

The method according to claim 1 or 2,
In the plating layer forming step, when the area ratio of the dummy plating layer 62 occupied in the dummy plating layer formation region defined by the outer edge of the dummy plating layer 62 is 30% or more and 100% or less, Wherein the dummy plating layer (62) is formed such that the distance between the dummy plating layer (62) and the dummy plating layer (62) is 0.1 mm or more and 10 mm or less.

The method of claim 5,
Wherein the plurality of chip component connection terminals (41) are a plurality of IC chip connection terminals (41) connectable to the IC chip as the chip component, and the plurality of IC chip connection terminals (41) And the design value of the thickness of the product plating layer 61 in the plurality of IC chip connection terminals 41 is Z (cm) (탆) of an actually measured value of the thickness of the product plating layer (61) is represented by the following formula when the thickness (탆) of the product plating layer (61).

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