KR101526581B1 - Printed circuit board and method for manufacturing the same - Google Patents

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Abstract

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.The present invention relates to a printed circuit board and a manufacturing method thereof.

실시예에 따른 인쇄회로기판의 제조방법은 제1 금속층이 형성된 캐리어가 준비되는 단계; 상기 제1 금속층 상에 칩을 부착하는 단계; 상기 칩의 연결단자와 제1 금속층을 연결와이어에 의해 연결하는 단계; 상기 제1 금속층 및 상기 칩 상에 절연층을 형성하고, 상기 절연층 상에 제2 금속층을 형성하는 단계; 상기 캐리어를 제거하는 단계; 및 상기 제1 금속층 및 제2 금속층을 선택적으로 제거하여 연결회로패턴을 포함하는 제1 회로패턴 및 제2 회로패턴을 형성하는 단계를 포함한다.A method of manufacturing a printed circuit board according to an embodiment of the present invention includes: preparing a carrier having a first metal layer; Attaching a chip on the first metal layer; Connecting the connection terminal of the chip and the first metal layer by a connection wire; Forming an insulating layer on the first metal layer and the chip, and forming a second metal layer on the insulating layer; Removing the carrier; And selectively removing the first metal layer and the second metal layer to form a first circuit pattern and a second circuit pattern including a connection circuit pattern.

인쇄회로기판 Printed circuit board

Description

인쇄회로기판 및 그 제조 방법{PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING THE SAME} BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a printed circuit board

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.The present invention relates to a printed circuit board and a manufacturing method thereof.

최근 전자 제품이 미세화, 패키지화, 소형화되는 추세에 따라, 미세화, 패키지화, 소형화된 인쇄회로기판에 대한 수요도 증가하고 있다.Recently, with the tendency that electronic products are miniaturized, packaged, and miniaturized, demand for miniaturized, packaged, miniaturized printed circuit boards is also increasing.

이에 따라, 인쇄회로기판에 칩을 내장한 내장형(Embedded) 인쇄회로기판에 대한 수요도 증가하고 있다. Accordingly, there is an increasing demand for an embedded printed circuit board in which a chip is embedded in a printed circuit board.

내장형 인쇄회로기판을 제조하는 공정에는, 상기 인쇄회로기판에 내장되는 칩과, 상기 인쇄회로기판의 회로 패턴들을 연결하는 공정이 포함된다.The step of manufacturing the built-in printed circuit board includes a step of connecting the chip embedded in the printed circuit board and the circuit patterns of the printed circuit board.

칩에는 베어 칩(Bare Chip)과, 상기 베어 칩에 재배선층이 형성된 웨이퍼 레벨 패키지 단계의 칩(Wafer Level Package : WLP)이 있을 수 있다. 그런데 베어 칩의 경우, 외부 회로나 소자 등과 연결되기 위한 연결단자가 너무 작거나, 연결단자 간의 피치(Pitch)가 좁아서 회로 패턴과의 연결이 어려운 문제가 있다. 따라서, 상기 베어 칩에 추가적으로 재배선층을 형성하여, 이러한 문제를 해결해왔으나, 상기 재배선층을 형성하는 추가적인 공정이 필요하여, 제조 공정이 효율적이지 못하고 수율이 떨어지며, 제조 단가가 상승하는 문제가 있다. The chip may be a wafer level package (WLP) having a bare chip and a re-wiring layer on the bare chip. However, in the case of a bare chip, there is a problem that a connection terminal to be connected to an external circuit or a device is too small, or a pitch between the connection terminals is narrow, so that connection with a circuit pattern is difficult. Therefore, the re-wiring layer is formed in addition to the bare chip to solve such a problem. However, the additional process for forming the re-wiring layer is required, resulting in a problem that the manufacturing process is not efficient, the yield is low, and the manufacturing cost is increased.

따라서, 상기 베어 칩을 사용하여 외부 회로나 소자를 연결할 수 있는 인쇄회로기판의 제조 방법이 개발될 필요가 있다. Therefore, a method of manufacturing a printed circuit board that can connect an external circuit or a device using the bare chip needs to be developed.

실시예는 새로운 구조의 인쇄회로기판 및 그 제조방법을 제공한다.An embodiment provides a printed circuit board of a new structure and a method of manufacturing the same.

실시예는 칩과 회로패턴을 간단한 공정에 의해 연결하는 인쇄회로기판 및 그 제조방법을 제공한다. Embodiments provide a printed circuit board connecting a chip and a circuit pattern by a simple process and a method of manufacturing the same.

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.The present invention relates to a printed circuit board and a manufacturing method thereof.

실시예에 따른 인쇄회로기판은 연결회로패턴을 포함하는 제1 회로패턴; 상기 제1 회로패턴 상에 칩; 상기 제1 회로패턴에 형성된 위치결정홈; 상기 칩의 연결단자와 상기 연결회로패턴을 연결하는 연결와이어; 상기 칩 및 제1 회로패턴 상에 절연층; 및 상기 절연층 상에 제2 회로패턴을 포함한다. A printed circuit board according to an embodiment includes a first circuit pattern including a connecting circuit pattern; A chip on the first circuit pattern; A positioning groove formed in the first circuit pattern; A connection wire connecting the connection terminal of the chip and the connection circuit pattern; An insulating layer on the chip and the first circuit pattern; And a second circuit pattern on the insulating layer.

실시예에 따른 인쇄회로기판의 제조방법은 제1 금속층이 형성된 캐리어가 준비되는 단계; 상기 제1 금속층 상에 칩을 부착하는 단계; 상기 칩의 연결단자와 제1 금속층을 연결와이어에 의해 연결하는 단계; 상기 제1 금속층 및 상기 칩 상에 절연층을 형성하고, 상기 절연층 상에 제2 금속층을 형성하는 단계; 상기 캐리어를 제거하는 단계; 및 상기 제1 금속층 및 제2 금속층을 선택적으로 제거하여 연결회로패턴을 포함하는 제1 회로패턴 및 제2 회로패턴을 형성하는 단계를 포함한다.A method of manufacturing a printed circuit board according to an embodiment of the present invention includes: preparing a carrier having a first metal layer; Attaching a chip on the first metal layer; Connecting the connection terminal of the chip and the first metal layer by a connection wire; Forming an insulating layer on the first metal layer and the chip, and forming a second metal layer on the insulating layer; Removing the carrier; And selectively removing the first metal layer and the second metal layer to form a first circuit pattern and a second circuit pattern including a connection circuit pattern.

실시예는 새로운 구조의 인쇄회로기판 및 그 제조방법을 제공할 수 있다.The embodiments can provide a printed circuit board of a new structure and a method of manufacturing the same.

실시예는 칩의 연결단자가 작거나, 회로패턴이 미세한 경우에도, 연결와이어 에 의해 간단하고 효율적으로 칩과 회로패턴을 연결하는 인쇄회로기판 및 그 제조방법을 제공할 수 있다.The embodiment can provide a printed circuit board and a method of manufacturing the same that connect the chip and the circuit pattern simply and efficiently by the connecting wire even when the connection terminal of the chip is small or the circuit pattern is fine.

본 발명에 따른 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In describing an embodiment according to the present invention, it is to be understood that each layer (film), region, pattern or structure may be referred to as being "on" or "under / under" quot; on "and" under "are to be understood as being" directly "or" indirectly & . In addition, the criteria for above or below each layer will be described with reference to the drawings.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. Also, the size of each component does not entirely reflect the actual size.

도 1 내지 도 11은 본 발명의 실시예에 따른 인쇄회로기판 및 그 제조방법을 설명한 도면이다. 1 to 11 are views illustrating a printed circuit board and a method of manufacturing the same according to an embodiment of the present invention.

먼저, 도 11을 참조하면, 도 11에 도시된 인쇄회로기판은 본 발명의 바람직한 일 실시예에 따라 제조된 인쇄회로기판이다. 11. Referring to FIG. 11, the printed circuit board shown in FIG. 11 is a printed circuit board manufactured according to a preferred embodiment of the present invention.

상기 인쇄회로기판은, 연결회로패턴(85)을 포함하는 제1 회로패턴(80); 상기 제1 회로패턴(80) 상에 부착된 칩(40); 상기 칩(40)의 연결단자(41)와 상기 연결회로패턴(85)을 연결하는 연결와이어(25); 상기 칩(40) 및 제1 회로패턴(80) 상에 형성된 제1 절연층(50); 상기 제1 절연층(50) 상에 형성된 제2 회로패턴(81); 상기 제1, 제2 회로패턴(80)(81) 및 제1 절연층(50)을 관통하는 제1 도전비아(70); 상기 제1, 제2 회로패턴(80)(81) 및 제1 도전비아(70)에 형성된 제2 절연층(90); 상기 제2 절연층(90) 상에 형성된 제3 회로패턴(120); 제1, 제2 회로패턴(80)(81)과 제3 회로패턴(120)을 연결하는 제2 도전비아(110)를 포함한다. The printed circuit board includes a first circuit pattern (80) including a connecting circuit pattern (85); A chip (40) attached on the first circuit pattern (80); A connection wire 25 connecting the connection terminal 41 of the chip 40 and the connection circuit pattern 85; A first insulating layer 50 formed on the chip 40 and the first circuit pattern 80; A second circuit pattern (81) formed on the first insulating layer (50); A first conductive via 70 passing through the first and second circuit patterns 80 and 81 and the first insulating layer 50; A second insulating layer 90 formed on the first and second circuit patterns 80 and 81 and the first conductive vias 70; A third circuit pattern (120) formed on the second insulating layer (90); And a second conductive via 110 connecting the first and second circuit patterns 80 and 81 to the third circuit pattern 120.

이하, 도 1 내지 도 11을 참조하여, 실시예에 따른 인쇄회로기판 및 그 제조방법에 대해 보다 상세히 설명하도록 한다.Hereinafter, a printed circuit board according to an embodiment and a method of manufacturing the same will be described in detail with reference to FIGS. 1 to 11. FIG.

도 1을 참조하면, 제1 금속층(20)이 형성된 캐리어(10)가 준비된다. Referring to FIG. 1, a carrier 10 on which a first metal layer 20 is formed is prepared.

상기 제1 금속층(20)은 금속, 예를 들어, 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나로 형성될 수 있다. The first metal layer 20 may be formed of at least one of a metal such as copper (Cu), tin (Sn), aluminum (Al), nickel (Ni), gold (Au) have.

상기 제1 금속층(20)은 상기 캐리어(10) 상에 전체적으로 형성되어 준비될 수 있다. The first metal layer 20 may be formed on the carrier 10 as a whole.

또는 상기 제1 금속층(20)은 상기 캐리어(10)가 준비된 후, 스퍼터링 공정, 도금 공정 및 적층 공정 등을 통해 형성될 수 있다. Alternatively, the first metal layer 20 may be formed through a sputtering process, a plating process, and a laminating process after the carrier 10 is prepared.

상기 캐리어(10)는 금속 또는 수지 재질로 형성될 수 있다. 다만, 상기 캐리어(10)는 상기 제1 금속층(20)과 다른 재질로 형성된다.The carrier 10 may be formed of metal or resin. However, the carrier 10 is formed of a material different from that of the first metal layer 20.

도 2를 참조하면, 상기 제1 금속층(20)을 선택적으로 제거하여, 위치결정홈(21)을 형성할 수 있다. 상기 위치결정홈(21)은 상기 인쇄회로기판에 형성될 제1 회로패턴(80) 및 연결회로패턴(85)을 형성하는 위치, 칩(40)을 부착하는 위치 등에 대한 기준이 될 수 있다. 더 상세한 내용은 해당 공정에서 후술한다. Referring to FIG. 2, the first metal layer 20 may be selectively removed to form the positioning groove 21. The positioning groove 21 may be a position for forming the first circuit pattern 80 and the connection circuit pattern 85 to be formed on the printed circuit board, a position for attaching the chip 40, and the like. More details will be described later in the process.

상기 위치결정홈(21)은 상기 제1 금속층(20) 상에 포토레지스트 패턴( 미도시)을 형성한 후, 상기 포토레지스트 패턴(미도시)을 마스크로 하여, 상기 제1 금속층(20)에 에칭을 실시하여 형성할 수 있다. The positioning groove 21 is formed in the first metal layer 20 by using a photoresist pattern (not shown) as a mask after forming a photoresist pattern (not shown) on the first metal layer 20 Etching can be performed.

예를 들어, 상기 위치결정홈(21)은 상기 제1 금속층(20)의 가장자리에 형성될 수 있다. 즉, 상기 위치결정홈(21)은 후에 형성될 제1 회로패턴(80)에 형성될 수 있으며, 바람직하게는 상기 제1 회로패턴(80)의 가장자리에 형성될 수 있다. 하지만 상기 위치결정홈(21)의 위치는 필요에 따라 다양하게 정해질 수 있다. For example, the positioning groove 21 may be formed at the edge of the first metal layer 20. That is, the positioning groove 21 may be formed on the first circuit pattern 80 to be formed later, and preferably on the edge of the first circuit pattern 80. However, the position of the positioning groove 21 can be variously determined as necessary.

도 3을 참조하면, 상기 제1 금속층(20) 상에 접착층(30)을 형성한 후, 상기 접착층(30) 상에 칩(40)을 부착한다. Referring to FIG. 3, an adhesive layer 30 is formed on the first metal layer 20, and then a chip 40 is attached on the adhesive layer 30.

상기 접착층(30)은 상기 칩(40)이 부착되는 위치에 국부적으로 형성된 것으로 도시되었으나, 필요에 따라, 상기 제1 금속층(20)에 전체적으로 도포될 수 있다. Although the adhesive layer 30 is formed locally at a position where the chip 40 is attached, the adhesive layer 30 may be entirely applied to the first metal layer 20, if necessary.

상기 접착층(30)은 접착력을 가진 재질, 예를 들어, 에폭시 수지 또는 페놀 수지로 형성될 수 있다. The adhesive layer 30 may be formed of a material having an adhesive force, for example, an epoxy resin or a phenol resin.

상기 칩(40)은 베어 칩(Bare Chip) 이거나, 상기 베어 칩에 재배선층을 형성한 웨이퍼 레벨 패키지(Wafer Level Package : WLP) 단계의 칩 또는 와이어 본딩(Wire Bonding)에 의해 연결될 수 있는 칩을 모두 포함할 수 있다. The chip 40 may be a bare chip or a chip of a wafer level package (WLP) stage in which a re-wiring layer is formed on the bare chip or a chip that can be connected by wire bonding You can include both.

상기 칩(40)은 상기 칩(40)을 외부 회로나 소자 등과 전기적으로 연결하는 연결단자(41)를 포함할 수 있다. The chip 40 may include a connection terminal 41 electrically connecting the chip 40 to an external circuit or device.

상기 칩(40)이 부착되는 위치는 상기 위치결정홈(21)에 의해 결정될 수 있다. 상세히 설명하면, 상기 접착층(30)을 상기 위치결정홈(21)을 기준으로, 미리 설계되어 정해진 상기 칩(40)의 부착 위치에 형성하고, 상기 접착층(30) 상에 상기 칩(40)을 부착할 수 있다. The position where the chip 40 is attached can be determined by the positioning groove 21. Specifically, the adhesive layer 30 is formed at a predetermined attachment position of the chip 40 with reference to the positioning groove 21, and the chip 40 is placed on the adhesive layer 30 Can be attached.

도 4를 참조하면, 상기 칩(40)의 연결단자(41)와 상기 제1 금속층(20)을 연결와이어(25)에 의해 연결할 수 있다. Referring to FIG. 4, the connection terminal 41 of the chip 40 and the first metal layer 20 may be connected by a connection wire 25.

상기 연결와이어(25)와 연결되는 상기 제1 금속층(20) 상의 위치는, 상기 위치결정홈(21)에 의해 결정될 수 있다. The position of the first metal layer 20 connected to the connection wire 25 may be determined by the positioning groove 21.

상기 연결와이어(25)와 연결되는 상기 제1 금속층(20) 상의 위치에는 후에 연결회로패턴(85)이 형성된다. 더 자세한 내용은 후술한다. A connection circuit pattern 85 is formed at a position on the first metal layer 20 connected to the connection wire 25. More details will be described later.

종래에는 칩과 회로패턴을 연결할 때, 상기 칩과 회로패턴 사이의 절연층에 도전비아를 형성하여 연결하였다. Conventionally, when connecting a chip and a circuit pattern, a conductive via is formed in the insulating layer between the chip and the circuit pattern and connected.

그런데, 상기한 대로, 상기 칩(40)은 베어 칩(Bare Chip) 이거나, 상기 베어 칩에 재배선층을 형성한 웨이퍼 레벨 패키지(Wafer Level Package : WLP) 단계의 칩 또는 와이어 본딩으로 연결될 수 있는 모든 칩을 포함할 수 있는데, 상기 칩(40)이 베어 칩인 경우, 상기 칩(40)의 연결단자(41) 간의 간격(Pitch)이 좁고(150μm 이하), 상기 연결단자(41)의 너비도 좁아서(100μm 이하), 상기 도전비아를 형성하여 외부 회로나 소자와 연결하기가 어려운 문제가 있다. However, as described above, the chip 40 may be a bare chip, a chip of a wafer level package (WLP) in which a re-wiring layer is formed on the bare chip, or a chip The pitch between the connection terminals 41 of the chip 40 is narrow (150 μm or less) and the width of the connection terminal 41 is narrow (100 μm or less), it is difficult to form the conductive vias and connect them to external circuits or devices.

그래서 종래에는 베어 칩(Bare Chip)에 추가적인 공정을 실시하여, 효율성이 떨어지더라도 상기 베어 칩에 재배선층(Redistribution Layer)을 형성함으로써, 외부 회로나 소자와의 연결을 용이하게 하였다. Thus, conventionally, a bare chip is further processed to form a redistribution layer on the bare chip even if the efficiency is lowered, thereby facilitating connection with an external circuit or device.

하지만 본 발명의 실시예에 따른 인쇄회로기판은, 상기 연결와이어(25)에 의 해 상기 칩(40)의 연결단자(41)와 제1 금속층(20)을 연결하므로, 상기 칩(40)이 베어 칩(Bare Chip)인 경우에도 용이하게 공정을 진행할 수 있다. 즉, 상기 칩(40)에 재배선층을 형성하는 추가적인 공정 및 상기 도전비아를 형성하는 공정이 불필요하여, 제조 공정이 간단하고 효율적인 효과가 있다.However, the printed circuit board according to the embodiment of the present invention connects the connection terminal 41 of the chip 40 with the first metal layer 20 by the connection wire 25, Even in the case of a bare chip, the process can be easily carried out. That is, the additional process of forming the re-wiring layer on the chip 40 and the process of forming the conductive via are not necessary, and the manufacturing process is simple and efficient.

상기 연결와이어(25)는 금속, 예를 들어, 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나일 수 있다. The connection wire 25 may be at least one of a metal, for example, copper (Cu), tin (Sn), aluminum (Al), nickel (Ni), gold (Au), and silver (Ag).

도 5를 참조하면, 상기 제1 금속층(20) 및 상기 칩(40) 상에 반경화 상태(B-stage)의 제1 절연층(50)이 준비되고, 상기 제1 절연층(50) 상에 제2 금속층(60)이 준비된다. 5, a first insulating layer 50 in a semi-cured state (B-stage) is prepared on the first metal layer 20 and the chip 40, A second metal layer 60 is prepared.

상기 제1 절연층(50)은, 상기 제1 금속층(20)의 상면 및 상기 칩(40)을 둘러싸며, 상기 칩(40)의 높이에 상응하는 제 1층(51)과, 상기 칩(40)의 상면 및 상기 제1 층(51)을 덮는 제2 층(52)을 포함한다. 또한, 상기 제 1층(51) 및 제 2층(52)은 각각 하나의 층으로 형성되는 것에 한정되지 않고, 각각 여러 개 층으로 형성될 수 있다. The first insulating layer 50 includes a first layer 51 surrounding the top surface of the first metal layer 20 and the chip 40 and corresponding to the height of the chip 40, 40 and a second layer (52) covering the first layer (51). In addition, the first layer 51 and the second layer 52 are not limited to one layer, but may be formed of several layers.

상기 제1 절연층(50)은 접착력과 절연성을 가진 재질로 준비될 수 있다. 예를 들어, 상기 제1 절연층(50)은 에폭시 수지, 페놀 수지 등의 수지 재질로 형성될 수 있다. 또는, 상기 제1 절연층(50)은 프리프레그(Prepreg), 폴리이미드(Polyimide) 필름, ABF 필름 등으로 형성될 수도 있다. 즉, 상기 제1 절연층(50)의 재질은 필요에 따라 다양하게 선택될 수 있다. The first insulating layer 50 may be prepared from a material having adhesive strength and insulating properties. For example, the first insulating layer 50 may be formed of a resin material such as an epoxy resin, a phenol resin, or the like. Alternatively, the first insulating layer 50 may be formed of a prepreg, a polyimide film, an ABF film, or the like. That is, the material of the first insulation layer 50 may be selected variously as needed.

상기 제2 금속층(60)은 금속, 예를 들어, 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나일 수 있다. The second metal layer 60 may be at least one of a metal such as copper (Cu), tin (Sn), aluminum (Al), nickel (Ni), gold (Au) .

도 6을 참조하면, 반경화 상태로 준비된 상기 제1 절연층(50) 및 상기 제1 절연층(50) 상에 준비된 제2 금속층(60)을, 상기 제1 금속층(20) 및 상기 칩(40)과, 열 및 압력을 가해 압착한다. 이후, 상기 제1 절연층(50)을 열 및 자외선을 가해 경화시킬 수 있다. 6, the first insulating layer 50 prepared in a semi-cured state and the second metal layer 60 prepared on the first insulating layer 50 are formed on the first metal layer 20 and the chip 40), and heat and pressure are applied thereto. Thereafter, the first insulating layer 50 may be cured by applying heat and ultraviolet rays.

상기 제1 절연층(50)은 반경화 상태로 준비되기 때문에, 상기 연결와이어(25)를 손상하지 않고, 상기 압착에 의해, 상기 칩(40) 및 상기 제1 금속층(20) 상에 형성될 수 있다. Since the first insulating layer 50 is prepared in a semi-cured state, the connection wire 25 is not damaged, and the first insulating layer 50 is formed on the chip 40 and the first metal layer 20 .

또한, 상기 연결와이어(25)는 상기 제1 절연층(50)을 관통하여, 상기 칩(40)의 연결단자(41)와 상기 제1 금속층(20)을 연결하게 된다. The connection wire 25 penetrates through the first insulation layer 50 and connects the connection terminal 41 of the chip 40 to the first metal layer 20.

도 7을 참조하면, 상기 캐리어(10)를 제거하고, 상기 제1, 제2 금속층(20)(60) 및 제1 절연층(50)을 관통하는 제1 도전비아(70)를 형성할 수 있다. 7, the carrier 10 may be removed and a first conductive via 70 may be formed through the first and second metal layers 20 and 60 and the first insulating layer 50 have.

상기 제1 도전비아(70)는 상기 인쇄회로기판 상면 및 하면에 형성될 회로패턴이 전기적으로 도통될 필요가 있는 경우 형성될 수 있다. The first conductive vias 70 may be formed when circuit patterns to be formed on the upper and lower surfaces of the printed circuit board need to be electrically conducted.

상기 제1 도전비아(70)는 상기 제1, 제2 금속층(20)(60) 및 제1 절연층(50)을 관통하는 비아홀(미도시)을 레이저 드릴링(Laser Drilling) 등을 사용해 형성한 후, 상기 비아홀(미도시)에 도금 공정을 실시하여 형성할 수 있다. The first conductive vias 70 are formed by laser drilling or the like in a via hole (not shown) passing through the first and second metal layers 20 and 60 and the first insulating layer 50 And then performing a plating process on the via hole (not shown).

상기 도금 공정은 무전해도금(Electroless Plating)을 실시하여 씨드층(Seed Layer)를 형성한 후, 전기도금(Electro Plating)을 실시하여 형성될 수 있다.The plating process may be performed by forming a seed layer by performing electroless plating and then performing electroplating.

도 8을 참조하면, 상기 제1, 제2 금속층(20)(60)을 선택적으로 제거하여, 상기 제1 회로패턴(80) 및 제2 회로패턴(81)을 형성한다. 상기 제1 회로패턴(80)은 연결회로패턴(85)을 포함한다. Referring to FIG. 8, the first and second metal layers 20 and 60 are selectively removed to form the first circuit pattern 80 and the second circuit pattern 81. The first circuit pattern 80 includes a connection circuit pattern 85.

상기 제1, 제2 회로패턴(80)(81) 및 연결회로패턴(85)은 상기 제1, 제2 금속층(20)(60)에 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴(미도시)을 마스크로 하여, 상기 제1, 제2 금속층(20)(60)에 에칭을 실시하여 형성할 수 있다. The first and second circuit patterns 80 and 81 and the connection circuit pattern 85 may be formed by forming a photoresist pattern (not shown) on the first and second metal layers 20 and 60, The first and second metal layers 20 and 60 may be etched using a resist pattern (not shown) as a mask.

이때, 상기 제1, 제2 회로패턴(80)(81) 및 연결회로패턴(85)이 형성되는 위치는 상기 위치결정홈(21)을 기준으로 결정될 수 있다. At this time, the positions where the first and second circuit patterns 80 and 81 and the connection circuit pattern 85 are formed can be determined based on the positioning groove 21.

상기 연결회로패턴(85)은 상기 연결와이어(25)가 연결되는 위치에 형성되며, 상기 연결와이어(25)에 의해 상기 칩(40)의 연결단자(41)와 전기적으로 연결된다.The connection circuit pattern 85 is formed at a position where the connection wire 25 is connected and is electrically connected to the connection terminal 41 of the chip 40 by the connection wire 25.

상기와 같이 상기 제1 금속층(20)을 선택적으로 제거하여 상기 제1, 제2 회로패턴(80)(81) 및 연결회로패턴(85)을 동시에 형성함으로써, 제조 공정이 간단해지는 효과가 있다. As described above, the first metal layer 20 is selectively removed to form the first and second circuit patterns 80 and 81 and the connection circuit pattern 85 at the same time, thereby simplifying the manufacturing process.

도 9를 참조하면, 상기 제1, 제2 회로패턴(80)(81) 및 상기 제1 도전비아(70)에 제2 절연층(90)을 형성하고, 상기 제2 절연층(90) 상에 제3 금속층(100)을 형성할 수 있다. Referring to FIG. 9, a second insulating layer 90 is formed on the first and second circuit patterns 80 and 81 and the first conductive vias 70, The third metal layer 100 may be formed.

상기 제2 절연층(90)은 상기 제1 절연층(50)과 같은 재질일 수 있으므로 상세한 설명은 생략한다. The second insulating layer 90 may be formed of the same material as the first insulating layer 50, and thus its detailed description is omitted.

상기 제2 절연층(90) 및 제3 금속층(100)은, 상기 제1, 제2 회로패턴(80)(81) 상에 반경화 상태(B-stage)의 상기 제2 절연층(90)을 준비하고, 상기 제2 절연층(90) 상에 상기 제3 금속층(100)을 준비한 후, 이들을 상기 제1, 제2 회로패턴(80)(81) 및 제1 도전비아(70)에 열과 압력에 의해 압착하여 형성할 수 있다. 이후, 상기 제2 절연층(90)을 경화시킬 수 있다.The second insulating layer 90 and the third metal layer 100 are formed on the first and second circuit patterns 80 and 81 in the semi-cured state (B-stage) And then the third metal layer 100 is prepared on the second insulating layer 90 and then the first and second circuit patterns 80 and 81 and the first conductive vias 70 are heat- And can be formed by pressing under pressure. Thereafter, the second insulating layer 90 may be cured.

상기 제3 금속층(100)은 상기 제1, 제2 금속층(20)(60)과 같은 재질일 수 있다. The third metal layer 100 may be made of the same material as the first and second metal layers 20 and 60.

도 10을 참조하면, 상기 제3 금속층(100)과 제1, 제2 회로패턴(80)(81)이 전기적으로 연결될 필요가 있는 경우, 제2 도전비아(110)를 형성할 수 있다. Referring to FIG. 10, when the third metal layer 100 and the first and second circuit patterns 80 and 81 need to be electrically connected, the second conductive via 110 may be formed.

상기 제2 도전비아(110)는 상기 제2 절연층(90)에 비아홀(미도시)을 형성하고, 상기 비아홀(미도시)에 도금 공정을 실시하여 형성할 수 있다. The second conductive vias 110 may be formed by forming a via hole (not shown) in the second insulating layer 90 and plating the via hole (not shown).

도 11을 참조하면, 상기 제3 금속층(100)을 선택적으로 제거하여 제3 회로패턴(120)을 형성할 수 있다. Referring to FIG. 11, the third circuit pattern 120 may be formed by selectively removing the third metal layer 100.

상기 제3 회로패턴(120)을 형성하는 과정은, 상기 제1, 제2 회로패턴(80)(81)을 형성하는 과정과 같을 수 있으므로, 상세한 설명은 생략한다. The process of forming the third circuit pattern 120 may be the same as the process of forming the first and second circuit patterns 80 and 81, and thus a detailed description thereof will be omitted.

한편, 상기 제1, 제2, 제3 회로패턴(80)(81)(120)을 형성하고, 상기 제1, 제2, 제3 회로패턴(80)(81)(120) 사이에 제1, 제2 절연층(50)(90)을 형성하는 공정은 상기 인쇄회로기판 상의 회로구현의 필요에 따라 생략 혹은 반복될 수 있으며, 당업자가 용이하게 실시할 수 있는 범위 내에서 변형되어 실시될 수 있다. The first, second, and third circuit patterns 80, 81, and 120 are formed, and the first, second, and third circuit patterns 80, 81, And the second insulating layers 50 and 90 may be omitted or repeated depending on the necessity of circuit implementation on the printed circuit board and may be modified and carried out within a range that can be readily practiced by those skilled in the art. have.

이후, 상기 인쇄회로기판의 회로구현의 필요에 따라, 상기 제3 회로패턴(120) 상에 솔더마스크(Solder Mask) 및 솔더볼(Solder Ball) 등을 형성하 여, 다른 회로나 소자, 혹은 기판들과 연결할 수 있다. Thereafter, a solder mask and a solder ball may be formed on the third circuit pattern 120 according to the need for circuit implementation of the printed circuit board, ≪ / RTI >

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

도 1 내지 도 11은 실시예에 따른 인쇄회로기판 및 그 제조방법을 설명하는 도면이다. 1 to 11 are views for explaining a printed circuit board according to an embodiment and a method of manufacturing the same.

Claims (20)

제1 금속층이 형성된 캐리어가 준비되는 단계;Preparing a carrier having a first metal layer formed thereon; 상기 제1 금속층 상에 칩을 부착하는 단계;Attaching a chip on the first metal layer; 상기 칩의 연결단자와 제1 금속층을 연결와이어에 의해 연결하는 단계;Connecting the connection terminal of the chip and the first metal layer by a connection wire; 상기 제1 금속층 및 상기 칩 상에 절연층을 형성하고, 상기 절연층 상에 제2 금속층을 형성하는 단계;Forming an insulating layer on the first metal layer and the chip, and forming a second metal layer on the insulating layer; 상기 캐리어를 제거하는 단계; 및Removing the carrier; And 상기 제1 금속층 및 제2 금속층을 선택적으로 제거하여 연결회로패턴을 포함하는 제1 회로패턴 및 제2 회로패턴을 형성하는 단계를 포함하며,And selectively removing the first metal layer and the second metal layer to form a first circuit pattern and a second circuit pattern including a connection circuit pattern, 상기 와이어는 상기 칩 위에 위치한 제 1 부분과, 상기 칩 아래에 위치한 제 2 부분과, 상기 칩의 측면에 위치한 제 3 부분을 포함하는 인쇄회로기판 제조 방법.Wherein the wire comprises a first portion located above the chip, a second portion located below the chip, and a third portion located on a side of the chip. 제 1항에 있어서,The method according to claim 1, 상기 제1 금속층 상에 칩을 부착하는 단계 이전에, Prior to attaching the chip to the first metal layer, 상기 제1 금속층을 선택적으로 제거하여 위치결정홈을 형성하는 단계를 포함하고,And selectively removing the first metal layer to form a positioning groove, 상기 연결회로패턴이 형성되는 위치는 상기 위치결정홈을 기준으로 하여 결정되는 것을 특징으로 하는 인쇄회로기판 제조 방법.Wherein a position at which the connection circuit pattern is formed is determined based on the positioning groove. 제 1항에 있어서,The method according to claim 1, 상기 제1 금속층 상에 칩을 부착하는 단계 이전에,Prior to attaching the chip to the first metal layer, 상기 제1 금속층 상에 접착층을 형성하는 단계를 포함하는 인쇄회로기판 제조방법And forming an adhesive layer on the first metal layer 제 3항에 있어서,The method of claim 3, 상기 접착층의 면적은 상기 칩의 면적보다 크게 형성되는 인쇄회로기판 제조방법.Wherein an area of the adhesive layer is larger than an area of the chip. 제 3항에 있어서,The method of claim 3, 상기 와이어는 상기 접착층과 이격되어 배치되는 인쇄회로기판 제조방법.And the wire is disposed apart from the adhesive layer. 제 1항에 있어서,The method according to claim 1, 상기 와이어는 곡선 또는 포물선 형태로 형성되는 인쇄회로기판 제조방법.Wherein the wire is formed in a curved or parabolic shape. 제 1항에 있어서,The method according to claim 1, 상기 절연층은 상기 와이어를 둘러싸는 인쇄회로기판 제조방법.Wherein the insulating layer surrounds the wire. 제 1항에 있어서,The method according to claim 1, 상기 제1 회로패턴 및 제2 회로패턴을 형성하는 단계 이전에,Before forming the first circuit pattern and the second circuit pattern, 상기 절연층을 관통하는 비아홀을 형성하고 상기 비아홀 내에 상기 제1 금속층 및 제2 금속층을 전기적으로 연결하는 도전비아를 형성하는 단계를 포함하는 인쇄회로기판 제조방법.Forming a via hole through the insulating layer and forming a conductive via electrically connecting the first metal layer and the second metal layer in the via hole. 연결 회로패턴을 포함하는 제1 회로패턴;A first circuit pattern including a connecting circuit pattern; 상기 제1 회로패턴 상에 칩;A chip on the first circuit pattern; 상기 칩의 연결단자와 상기 연결 회로패턴을 연결하는 와이어;A wire connecting the connection terminal of the chip and the connection circuit pattern; 상기 칩 및 제1 회로패턴 상에 상기 칩을 둘러싸는 제1 절연층; 및A first insulating layer surrounding the chip and the chip on the first circuit pattern; And 상기 제1 절연층 상에 제2 회로패턴을 포함하며,And a second circuit pattern on the first insulating layer, 상기 와이어는 상기 칩 위에 위치한 제 1 부분과, 상기 칩 아래에 위치한 제 2 부분과, 상기 칩의 측면에 위치한 제 3 부분을 포함하는 인쇄회로기판.The wire comprising a first portion located above the chip, a second portion located below the chip, and a third portion located on a side of the chip. 제 9항에 있어서,10. The method of claim 9, 상기 제1 회로패턴에 형성된 위치 결정 홈을 포함하는 인쇄회로기판.And a positioning groove formed in the first circuit pattern. 제 9항에 있어서,10. The method of claim 9, 상기 제1 회로패턴과 상기 칩 사이에 배치되는 접착층을 포함하는 인쇄회로기판.And an adhesive layer disposed between the first circuit pattern and the chip. 제 11항에 있어서,12. The method of claim 11, 상기 접착층의 면적은 상기 칩의 면적보다 크게 형성되는 인쇄회로기판.Wherein an area of the adhesive layer is larger than an area of the chip. 제 11항에 있어서,12. The method of claim 11, 상기 와이어는 상기 접착층과 이격되어 배치되는 인쇄회로기판.Wherein the wire is disposed apart from the adhesive layer. 제 9항에 잇어서,The method of claim 9, 상기 와이어는 곡선 또는 포물선 형태로 형성되는 인쇄회로기판.Wherein the wire is formed in a curved or parabolic shape. 제 9항에 있어서,10. The method of claim 9, 상기 제1 절연층은 상기 와이어를 둘러싸는 인쇄회로기판.Wherein the first insulating layer surrounds the wire. 제 9항에 있어서,10. The method of claim 9, 상기 제1 절연층을 관통하여 상기 제1 회로패턴과 상기 제2 회로패턴을 전기적으로 연결하는 도전비아를 포함하는 인쇄회로기판.And a conductive via which electrically connects the first circuit pattern and the second circuit pattern through the first insulating layer. 제 9항에 있어서,10. The method of claim 9, 상기 제1 절연층, 제1 회로패턴, 및 제2 회로패턴 상에 제2 절연층을 포함하는 인쇄회로기판.And a second insulating layer on the first insulating layer, the first circuit pattern, and the second circuit pattern. 제 17항에 있어서,18. The method of claim 17, 상기 제2 절연층 상에 제3 회로패턴을 포함하고, 상기 제3 회로패턴은 도전비아를 통해 상기 제1 회로패턴 및 제2 회로패턴과 전기적으로 연결되는 인쇄회로기판.And a third circuit pattern on the second insulating layer, the third circuit pattern being electrically connected to the first circuit pattern and the second circuit pattern through a conductive via. 제 11항에 있어서,12. The method of claim 11, 상기 제1 절연층, 제1 회로패턴, 및 제2 회로패턴 상에 제2 절연층을 포함하고, 상기 제2 절연층은 상기 접착층과 접하는 인쇄회로기판.And a second insulating layer on the first insulating layer, the first circuit pattern, and the second circuit pattern, and the second insulating layer contacts the adhesive layer. 제 16항에 있어서,17. The method of claim 16, 상기 제1 절연층, 제1 회로패턴, 및 제2 회로패턴 상에 제2 절연층을 포함하고, 상기 제2 절연층은 일부가 상기 도전비아의 내측에 배치되는 인쇄회로기판.And a second insulating layer on the first insulating layer, the first circuit pattern, and the second circuit pattern, and the second insulating layer is partially disposed inside the conductive via.
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