KR101515087B1

KR101515087B1 - 액정 표시 장치 및 이의 제조 방법

Info

Publication number: KR101515087B1
Application number: KR1020090005229A
Authority: KR
Inventors: 김순동; 태승규; 정세진; 문준희; 이명우
Original assignee: 삼성디스플레이 주식회사
Priority date: 2009-01-21
Filing date: 2009-01-21
Publication date: 2015-04-27
Also published as: KR20100085768A; US8085368B2; US20100182553A1

Abstract

외부광의 휘도를 정확히 측정할 수 있고, 제조 공정이 단순화된 액정 표시 장치 및 이의 제조 방법이 제공된다. 액정 표시 장치는, 기판과, 기판 상에 형성된 박막 트랜지스터 어레이와, 기판 상의 적어도 일측에 형성된 반사 패턴, 반사 패턴 상부에 형성되어 반사 패턴에 의해 반사된 외부광을 수광하는 제1 반도체 영역을 구비하는 광전 변환 영역, 및 제1 반도체 영역과 상응하는 폭으로 광전 변환 영역 상부에 형성된 더미 패턴을 포함하고, 박막 트랜지스터 어레이에 입사되는 광량을 조절하는 광전 변환 소자를 포함한다.

광전 변환 소자, 반사 패턴, 더미 패턴

Description

액정 표시 장치 및 이의 제조 방법{Liquid crystal display and method of fabricating thereof}

본 발명은 액정 표시 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 외부광의 휘도를 정확히 측정할 수 있고, 제조 공정이 단순화된 액정 표시 장치 및 이의 제조 방법에 관한 것이다.

액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.

이러한 액정 분자는 전기장의 방향 및 세기에 의하여 광의 투과율을 변경하여 영상을 표시하기 때문에 액정 표시 장치는 광을 출사하는 백라이트 유닛을 필요로 한다. 최근 백라이트 유닛의 소비 전력을 줄이기 위하여 외부광에 따라서 백라이트의 휘도를 조절하는 기술이 개발되고 있다. 이러한 기술을 구현하기 위해서 액정 표시 장치는 외부광의 휘도를 정확히 측정할 수 있는 광 측정기를 필요로 한다.

이러한 광 측정기를 제조하기 위해서 마스크 공정이 추가되는 등 액정 표시 장치의 제조 공정이 복잡해질 수 있다.

본 발명이 해결하고자 하는 과제는, 외부광의 휘도를 정확히 측정할 수 있고, 제조 공정이 단순화된 액정 표시 장치를 제공하고자 하는 것이다.

본 발명이 해결하고자 하는 다른 과제는, 이러한 액정 표시 장치의 제조 방법을 제공하고자 하는 것이다.

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 기판과, 상기 기판 상에 형성된 박막 트랜지스터 어레이와, 상기 기판 상의 적어도 일측에 형성된 반사 패턴, 상기 반사 패턴 상부에 형성되어 상기 반사 패턴에 의해 반사된 외부광을 수광하는 제1 반도체 영역을 구비하는 광전 변환 영역, 및 상기 제1 반도체 영역과 상응하는 폭으로 상기 광전 변환 영역 상부에 형성된 더미 패턴을 포함하고, 상기 박막 트랜지스터 어레이에 입사되는 광량을 조절하는 광전 변환 소자를 포함한다.

상기 다른 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치의 제조 방법은, 기판을 제공하는 단계와, 상기 기판 상에 형성된 박막 트랜지스터 어레이, 및 상기 기판 상의 적어도 일측에 형성된 반사 패턴, 상기 반사 패턴 상부에 형성되어 상기 반사 패턴에 의해 반사된 외부광을 수광하는 제1 반도체 영역을 구비하는 광전 변환 영역, 상기 제1 반도체 영역과 상응하는 폭으로 상기 광전 변환 영역 상부에 형성된 더미 패턴을 포함하고 상기 박막 트랜지스터 어레이에 입사되는 광량을 조절하는 광전 변환 소자를 제공하는 단계를 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.

이하 도 1 내지 도 6b를 참조하여 본 발명의 제1 실시예에 의한 액정 표시 장치에 대하여 상세히 설명한다. 도 1은 본 발명의 실시예들에 따른 액정 표시 장치를 설명하기 위한 블록도이다. 도 2는 본 발명의 실시예들에 따른 액정 표시 장치에 포함되는 액정 패널의 배치도이다. 도 3은 도 2의 B-B'선을 따라 자른 본 발 명의 제1 실시예에 따른 액정 패널의 단면도이다.

도 1을 참조하면, 액정 표시 장치는 영상이 표시되는 표시부(DA), 즉 박막 트랜지스터 어레이와 광 측정부(900, 1000)가 실장된 비표시부(PA)를 포함하는 액정 패널(150), 영상 신호 제어부(600_1)와 광데이터 신호 제어부(600_2)를 포함하는 신호 제어부(600), 게이트 드라이버(400), 데이터 드라이버(500), 백라이트 드라이버(800) 및 백라이트 드라이버(800)에 연결된 발광 블록(700)을 포함한다. 여기서, 백라이트 드라이버(800)와 발광 블록(700)은 반사 시트(미도시), 도광판(미도시), 및 하부 수납 용기와 함께 백라이트 유닛(700, 800)을 구성한다. 도 1에서는 간명한 도시를 위하여 백라이트 유닛의 반사 시트, 도광판, 및 하부 수납 용기 등은 도시하지 아니하였다. 또한, 데이터 드라이버(500), 신호 제어부(600), 백라이트 드라이버(800)는 하나의 구동 칩의 형태로 액정 패널(150)에 실장될 수도 있다.

도 1 및 도 2를 참조하면, 액정 패널(150)은 제1 표시판(100), 제2 표시판(200) 및 이들 사이에 개재된 액정층(300)을 포함하며, 제1 표시판(100)은 다수의 게이트 라인(G1~Gk)과 다수의 데이터 라인(D1~Dj) 및 다수의 화소(PX)를 포함하고, 백라이트 유닛으로부터 광을 제공받아 영상을 표시한다. 각 게이트 라인(G1~Gk)과 각 데이터 라인(D1~Dj)이 교차하는 영역에 각 화소(PX)가 정의된다. 도시하지는 아니하였으나, 다수의 화소(PX)는 레드 부화소, 그린 부화소, 및 블루 부화소로 구분될 수 있다.

제1 표시판(100) 및 제2 표시판(200)에 각각 배치된 두 전극이 형성하는 전 계에 따라서 액정 분자(310)들의 배열 상태가 달라진다. 액정 분자(310)은 예를 들어 도시된 바와 같이 제1 표시판(100)의 화소 전극(PE)과, 제2 표시판(200)의 공통 전극(CE)이 형성하는 전계에 따라서 배열 상태가 달라질 수 있다. 각 화소(PX)가 원하는 영상을 표시하도록 액정 분자(310)들의 배열 상태가 변화할 수 있다.

다시 도 1을 참조하면, 액정 패널(150)은 영상이 표시되는 표시부(DA)와 영상이 표시되지 않는 비표시부(PA)로 구분될 수 있다.

표시부(DA)는 전술한 다수의 화소(PX)들을 포함하고, 각 화소(PX)는 데이터 드라이버(500)가 제공하는 영상 데이터 전압에 응답하여서 영상을 표시한다.

비표시부(PA)는 제1 표시판(도 2의 100 참조)이 제2 표시판(도 2의 200 참조)보다 더 넓게 형성되어 영상이 표시되지 않는 부분을 의미한다. 비표시부(PA)에는 광 측정부(900, 1000)가 실장될 수 있다. 광 측정부(900, 1000)는 외부광의 휘도에 따른 백라이트의 휘도 레벨(IL)를 산출하여서 신호 제어부(600)에 제공할 수 있다.

신호 제어부(600)는 제1 영상 신호(R, G, B), 제1 영상 신호(R, G, B)의 표시를 제어하는 외부 제어 신호들(Vsync, Hsync, Mclk, DE), 및 백라이트의 휘도 레벨(IL)을 입력받고, 제2 영상 신호(IDAT), 데이터 제어 신호(CONT1), 게이트 제어 신호(CONT2) 및 광데이터 신호(LDAT)을 출력한다.

구체적으로, 신호 제어부(600)는 제1 영상 신호(R, G, B)를, 제2 영상 신호(IDAT)로 변환하여 출력할 수 있다. 신호 제어부(600)는 또한, 광 측정부(900, 1000)가 제공하는 백라이트의 휘도 레벨(IL)를 입력받아서, 백라이트의 휘도 레 벨(IL)에 따라서 보상된 광데이터 신호(LDAT)를 백라이트 드라이버(800)에 제공할 수 있다.

신호 제어부(600)는 기능적으로 영상 신호 제어부(600_1)와 광데이터 신호 제어부(600_2)로 구분될 수 있다. 영상 신호 제어부(600_1)는 액정 패널(150)에 표시되는 영상을 제어하고, 광데이터 신호 제어부(600_2)는 백라이트 드라이버(800)를 제어할 수 있다. 또한, 영상 신호 제어부(600_1)와 광데이터 신호 제어부(600_2)는 물리적으로 분리될 수도 있다.

구체적으로 영상 신호 제어부(600_1)는 제1 영상 신호(R, G, B)를 입력받아 이에 대응하는 제2 영상 신호(IDAT)를 출력할 수 있다. 영상 신호 제어부(600_1)는 또한, 외부로부터 외부 제어 신호들(Vsync, Hsync, Mclk, DE)을 입력받아 데이터 제어 신호 (CONT1) 및 게이트 제어 신호(CONT2)를 생성할 수 있다. 외부 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클럭 신호(Mclk), 데이터 인에이블 신호(DE) 등이 있다. 데이터 제어 신호(CONT1)는 데이터 드라이버(500)의 동작을 제어하기 위한 신호이고, 게이트 제어 신호(CONT2)는 게이트 드라이버(400)의 동작을 제어하기 위한 신호이다.

영상 신호 제어부(600_1)는 또한, 제1 영상 신호(R, G, B)를 입력 받아서 이에 대응하는 대표 영상 신호(R_DB)를 출력하여서, 광데이터 신호 제어부(600_2)에 제공할 수 있다.

광데이터 신호 제어부(600_2)는 대표 영상 신호(R_DB)와 백라이트의 휘도 레벨(IL)를 입력받아 광데이터 신호(LDAT)를 백라이트 드라이버(800)에 제공할 수 있 다.

게이트 드라이버(400)는 영상 신호 제어부(600_1)로부터 게이트 제어 신호(CONT2)를 제공받아 게이트 신호를 게이트 라인(G1~Gk)에 인가한다. 여기서 게이트 신호는 게이트 온/오프 전압 발생부(미도시)로부터 제공된 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어질 수 있다. 게이트 제어 신호(CONT1)는 게이트 드라이버(400)의 동작을 제어하기 위한 신호로써, 게이트 드라이버(500)의 동작을 개시하는 수직 시작 신호, 게이트 온 전압의 출력 시기를 결정하는 게이트 클럭 신호 및 게이트 온 전압의 펄스 폭을 결정하는 출력 인에이블 신호 등을 포함할 수 있다. 이러한 게이트 드라이버(400)는 도시하지는 아니하였으나, 다수의 게이트 구동칩의 형태로 구현될 수 있다.

데이터 드라이버(500)는 영상 신호 제어부(600_1)로부터 데이터 제어 신호(CONT1)를 제공받아 제2 영상 신호(IDAT)에 대응하는 전압을 데이터 라인(D1~Dj)에 인가한다. 제2 영상 신호(IDAT)에 대응하는 전압은 계조 전압 발생부(미도시)로부터 제공된 전압일 수 있다. 곧, 제2 영상 신호(IDAT)가 가지는 계조에 따라서 계조 전압 발생부의 구동 전압을 분배한 전압일 수 있다. 데이터 제어 신호(CONT1)는 데이터 드라이버(500)의 동작을 제어하는 신호를 포함한다. 데이터 드라이버(500)의 동작을 제어하는 신호는 데이터 드라이버(500)의 동작을 개시하는 수평 개시 신호 및 영상 데이터 전압의 출력을 지시하는 출력 지시 신호 등을 포함할 수 있다. 이러한 데이터 드라이버(500)는 도시하지는 아니하였으나, 다수의 데이터 구동칩의 형태로 구현될 수 있다.

백라이트 드라이버(800)는 광데이터 신호(LDAT)에 응답하여 발광 블록(700)이 제공하는 백라이트의 휘도를 조절한다. 발광 블록(700)의 휘도는 광데이터 신호(LDAT)가 가지는 펄스폭 또는 듀티비에 따라서 달라질 수 있다.

발광 블록(700)은 적어도 하나 이상의 광원을 포함하여서, 액정 패널(150)에 광을 제공할 수 있다. 예를 들어, 발광 블록(700)은 도시한 바와 같이 점광원의 하나인 발광 다이오드(LED)를 포함할 수 있다. 이와 달리, 광원은 선광원이나 면광원일 수도 있다. 발광 블록(700)의 휘도는 발광 블록(700)에 연결된 백라이트 드라이버(800)에 의해서 제어될 수 있다.

도 2 및 도 3을 참조하여, 본 발명의 액정 표시 장치에 포함되는 액정 패널에 대하여 상세히 설명한다.

본 실시예의 액정 표시 장치는, 서로 대향하도록 배치된 제1 표시판(100)과 제2 표시판(200), 및 이들 두 표시판(100, 200) 사이에 개재된 액정층(300)으로 이루어진다.

먼저, 본 실시예의 액정 표시 장치에 포함되는 제1 표시판(100)은, 기판(10) 상에 형성된 박막 트랜지스터 어레이 및 박막 트랜지스터 어레이에 입사되는 광량을 조절하는 광전 변환 소자(1000)를 포함한다.

기판(10)은 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등의 유리 또는 플라스틱 등으로 이루어질 수 있다. 박막 트랜지스터 어레이에 포함되는 각 화소(PX)는 제1 도메인 형성 수단(83) 이 형성된 화소 전극(82) 등의 다수의 소자를 포함한다.

화소(PX) 영역의 기판(10) 위에는 예를 들어 산화 규소로 이루어진 블로킹막(1020)이 형성되어 있다. 블로킹막(1020) 상에는 질화 규소(SiNx) 등으로 이루어진 제1 게이트 절연막(1060)이 형성되어 있다.

제1 게이트 절연막(1060) 상에는 예를 들어 가로 방향으로 형성된 게이트선(22), 게이트 전극(26) 및 스토리지 배선(28)을 포함하는 게이트 배선(22, 26, 28)이 형성되어 있다. 게이트 배선(22, 26, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.

게이트 배선(22, 26, 28) 위에는 질화규소(SiNx), 산화 규소 등으로 이루어진 제2 게이트 절연막(30), 수소화 비정질 규소(hydrogenated amorphous silicon) 또는 다결정 규소 등으로 이루어진 트랜지스터용 반도체층(40), 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 오믹 콘택층(Ohmic contact layer)(55, 56)이 형성되어 있다.

오믹 콘택층(55, 56) 및 제2 게이트 절연막(30) 위에는 예를 들어 세로 방향으로 형성된 데이터선(62), 소스 전극(65) 및 드레인 전극(66)을 포함하는 데이터 배선이 형성되어 있다.

데이터선(62), 드레인 전극(66) 및 노출된 트랜지스터용 반도체층(40) 위에는 절연막으로 이루어진 보호막(70)이 형성되어 있다. 보호막(70)에는 드레인 전 극(66)을 드러내는 제1 콘택홀(76)이 형성되어 있다.

보호막(70) 위에는 각 화소마다 제1 콘택홀(76)을 통하여 드레인 전극(66)과 전기적으로 연결된 화소 전극(82)이 형성되어 있다. 즉 화소 전극(82)은 제1 콘택홀(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 드레인 전극(66)으로부터 데이터 전압을 인가받는다. 화소 전극(82)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어진다.

화소 전극(82)은 제1 도메인 형성 수단 (83)에 의해 다수의 도메인 영역으로 구획된다. 여기서 제1 도메인 형성 수단(83)은 예를 들어 화소 전극(82)을 패터닝하여 형성된 절개 패턴, 즉 화소 전극(82) 내에 형성된 제1 간극(aperture)일 수 있다. 구체적으로 제1 도메인 형성 수단(83)은 화소 전극(82)을 상하로 반분하는 위치에 가로 방향으로 형성되어 있는 가로부와, 반분된 화소 전극(82)의 상하 부분에 각각 사선 방향으로 형성되어 있는 사선부를 포함한다. 여기서 상하의 사선부는 서로 수직을 이루고 있는데, 이는 수평 전계의 방향을 4방향으로 고르게 분산시키기 위함이다. 사선부는 게이트선(22)과 실질적으로 45°를 이루는 부분과 -45°를 이루는 부분을 포함하며, 제1 도메인 형성 수단(83)은 화소 영역을 상하로 이등분하는 선(게이트선과 나란한 선)에 대하여 상부 및 하부가 실질적으로 거울 대칭되는 구조를 가질 수 있다. 예를 들어 도 1에 도시된 바와 같이, 화소의 중심으로부터 상부에 위치하는 화소 전극(82)에는 게이트선(22)과 실질적으로 45°를 이루는 제1 도메인 형성 수단(83)의 사선부가 형성되고, 화소의 중심으로부터 하부에 위치 하는 화소 전극(82)에는 게이트선(22)과 실질적으로 -45°를 이루는 제1 도메인 형성 수단(83)의 사선부가 형성될 수 있다. 다만 본 발명은 이에 한정되지 않으며 제1 도메인 형성 수단(83)의 사선부가 게이트선(22)과 실질적으로 45° 또는 -45°를 이루는 범위에서 제1 도메인 형성 수단(83) 사선부의 모양 및 배치는 여러 형태로 변형될 수 있다.

이와 같은 화소 전극(82)의 제1 도메인 형성 수단(83)과 후술할 공통 전극(140)의 제2 도메인 형성 수단(142)을 이용하면 화소 전극(82)의 표시 영역은 액정층(300)에 포함된 액정 분자(310)의 주 방향자(director)가 전계 인가시 배열되는 방향에 따라 다수의 도메인으로 분할된다. 여기서 도메인이란 화소 전극(82)과 공통 전극(140) 사이에 형성된 전계에 의해 액정 분자(310)의 방향자가 특정 방향으로 무리를 지어 기울어지는 액정들로 이루어진 영역을 의미한다.

본 실시예의 화소 전극(82) 및 보호막(70) 위에는 액정들을 배향할 수 있는 제1 수직 배향막(미도시)이 형성될 수 있다. 제1 수직 배향막은 후술하는 제2 수직 배향막(미도시)과 함께 액정 분자(310)들을 수직으로 배향시킨다.

제2 표시판(200)은, 상부 기판(110) 상에 형성되고 제2 도메인 형성 수단(142) 이 형성된 공통 전극(140) 등의 다수의 소자를 포함하며, 제1 표시판(100)과 대향하도록 배치된다.

상부 기판(110) 위에 빛샘을 방지하고 화소 영역을 정의하는 블랙 매트릭스(120)가 형성되어 있다. 그리고 블랙 매트릭스(120) 사이의 화소 영역에는 적색, 녹색, 청색의 컬러필터(130)가 순차적으로 배열되어 있다. 이러한 컬러필터(130) 위에는 이들의 단차를 평탄화하기 위한 오버코트층(135)이 형성될 수 있다. 오버코트층(135) 위에는 ITO 또는 IZO 등의 투명한 도전 물질로 이루어진 공통 전극(140)이 형성되어 있다.

공통 전극(140)은 제2 도메인 형성 수단(142)에 의해 다수의 도메인 영역으로 구획된다. 제2 도메인 형성 수단(142)은 예를 들어 공통 전극(140)을 패터닝하여 형성된 절개 패턴, 즉 공통 전극(140) 내에 형성된 제2 간극일 수 있다. 여기서 제2 도메인 형성 수단(142)은 화소 전극(82)의 제1 도메인 형성 수단(83)의 사선부와 교대로 나란히 배치된 사선부와, 화소 전극(82)의 가장자리와 중첩되는 단부를 포함한다. 여기서 제2 도메인 형성 수단(142)의 단부는 세로 방향 단부와 가로 방향 단부로 구성될 수 있다.

화소 전극(82)의 제1 도메인 형성 수단(83)의 사선부과 공통 전극(140)의 제2 도메인 형성 수단(142)의 사선부는 동일한 방향으로 나란히 배열되는 것이 바람직하다. 또한 화소 전극(82)의 제1 도메인 형성 수단(83)의 사선부는 공통 전극(140)의 제2 도메인 형성 수단(142)의 사선부와 교대로 배열되어 수평 전계를 형성한다. 이상, 제1 및 제2 도메인 형성 수단(82, 142)으로서 제1 간극과 제2 간극을 이용하여 수직 전계를 형성하는 액정 표시 장치를 예로 들어 설명하였으나, 본 실시예는 이에 한정되지 않으며 제1 및 제2 도메인 형성 수단(82, 142)으로서 돌기를 이용하여 수직 전계를 형성할 수도 있다.

공통 전극(140) 위에는 액정 분자(310)들을 수직으로 배향하는 제2 수직 배향막(미도시)이 형성될 수 있다. 제2 수직 배향막은 제1 수직 배향막과 동일한 재 료로 이루어질 수 있다.

서로 대향하는 제1 표시판(100)과 제2 표시판(200) 사이에는 액정 분자(310)를 포함하는 액정층(300)이 개재된다.

액정층(300)에 포함되어 있는 액정 분자(310)는 음의 유전율 이방성을 가질 수 있으며, 예를 들어 네마틱 액정 분자(310)일 수 있다. 화소 전극(82)과 공통 전극(140) 사이에 개재된 액정 분자(310)들은 프리틸트(pretilt)되어 있을 수 있으며 이 경우 액정 분자(310)의 응답 속도가 향상된다.

이하, 도 1 내지 도 5를 참조하여, 본 실시예에 포함되는 광전 변환 소자에 대하여 상세히 설명한다. 도 4는 본 발명의 제1 실시예에 따른 액정 표시 장치에 포함되는 광전 변환 소자를 나타낸 배치도이다. 도 5는 도 4의 광전 변환 소자를 C-C'선을 따라 자른 단면도이다.

도 4 및 도 5를 참조하면, 본 실시예의 액정 패널(150)의 비표시부(PA)에는 광 측정부(900, 1000)가 실장될 수 있으며, 광 측정부(900, 1000) 중 광전 변환 소자(1000)는 액정 패널(150)의 4 모서리 중 적어도 1곳에 적어도 하나 이상 배치될 수 있다. 광전 변환 소자(1000)는 외부 광을 측정하여 백라이트 유닛으로부터 박막 트랜지스터 어레이로 입사되는 광량을 조절하는 역할을 한다.

광전 변환 소자(1000)는 제1 표시판(100) 상에 형성될 수 있다. 광전 변환 소자(1000)는 기판(10) 상의 일측에 형성된 반사 패턴(1010), 반사 패턴(1010) 상부에 형성되어 반사 패턴(1010)에 의해 반사된 외부광을 수광하는 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b), 및 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)과 상응하는 폭으로 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b) 상부에 형성된 더미 패턴(1070)을 포함한다.

반사 패턴(1010)은 백라이트 유닛으로부터 출사된 광이 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)에 도달하는 것을 방지하는 역할을 한다. 반사 패턴(1010)은 이를 위해 광 불투과성 물질, 예를 들어 Mo 또는 Cr 등으로 이루어질 수 있다. 반사 패턴(1010)은 후술하는 더미 패턴(1070)과 제1 배선 패턴(1080a) 또는 더미 패턴(1070)과 제2 배선 패턴(1080b) 사이로 입사된 외부광을 반사시켜 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)의 수광 영역인 제1 반도체 영역(1030)으로 입사시키는 역할을 한다.

반사 패턴(1010)은 사각형 또는 원형 등 다양한 형상으로 형성될 수 있다. 반사 패턴(1010)은 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)을 전부 커버하도록 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)의 면적보다 큰 면적을 가질 수 있다. 구체적으로 반사 패턴(1010)은 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)의 가장 자리로부터 40㎛ 이상 외곽으로 연장된 가장자리(S)를 가질 수 있다.

반사 패턴(1010) 상에는 반사 패턴(1010)과 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)을 절연시키는 블로킹막(1020)이 형성된다. 블로킹막(1020)은 반사 패턴(1010)으로부터 반사된 광의 손실이 최소화되도록 광투과성 물질, 예를 들어 산화 규소 또는 질화 규소로 이루어질 수 있다.

블로킹막(1020) 상부에는 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)이 형성되어 있다. 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)은 폴리 실리콘으로 이루어진 제1 내지 제3 반도체 영역(1030, 1040a, 1040b, 1050a, 1050b)을 포함한다.

광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)은 반사 패턴(1010)으로부터 반사된 광을 수광하는 제1 반도체 영역(1030), 서로 반대 극성의 불순물로 도핑된 제2 반도체 영역(1040a, 1040b) 및 제3 반도체 영역(1050a, 1050b)을 포함한다.

제1 반도체 영역(1030)은 불순물이 도핑되지 않은 진성 반도체로 이루어져 I형 반도체 영역이라고도 하며, 반사 패턴(1010)으로부터 반사된 외부광을 수광하여 전자-정공쌍을 형성한다. 제1 반도체 영역(1030)은 광전 변환 소자(1000)의 채널 영역으로 기능하며 광전 변환 소자(1000)의 감도(sensitivity)를 고려하여 제1 반도체 영역(1030)의 채널 길이(L)는 2.5 내지 20㎛일 수 있다. 제1 반도체 영역(1030)의 채널 폭(W)은 광전 변환 소자의 감도를 고려하여 설정할 수 있으며, 예를 들어 10,000㎛일 수 있다.

제2 반도체 영역(1040a, 1040b)은 예를 들어 P형 불순물로 도핑된 반도체 영역일 수 있다. 제2 반도체 영역(1040a, 1040b)은 고농도 제2 반도체 영역(1040a) 및 저농도 제2 반도체 영역(1040b)으로 구분될 수 있다.

제3 반도체 영역(1050a, 1050b)은 예를 들어 N형 불순물로 도핑된 반도체 영역일 수 있다. 제3 반도체 영역(1050a, 1050b)은 고농도 제3 반도체 영역(1050a) 및 저농도 제3 반도체 영역(1050b)으로 구분될 수 있다.

제2 반도체 영역(1040a, 1040b) 또는 제3 반도체 영역(1050a, 1050b)은 제1 폭(I1)으로 형성될 수 있다. 제1 폭(I1)은 반사 패턴(1010)으로 입사되는 광량이 많아지도록 넓게 형성할 수 있다.

광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)의 상부에는 더미 패턴(1070)과 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)을 절연시키는 제1 게이트 절연막(1060)이 형성될 수 있다. 제1 게이트 절연막(1060)은 예를 들어 산화 규소로 이루어질 수 있다.

제1 게이트 절연막(1060) 상에는 상기 제1 반도체 영역(1030)에 상응하는 폭으로 더미 패턴(1070)이 형성되어 있다. 더미 패턴(1070)은 상술한 게이트 배선(22, 26, 28)과 동일한 물질로 이루어질 수 있다. 더미 패턴(1070)은 제1 반도체 영역(1030)과 동일한 폭(L)을 가질 수 잇다.

더미 패턴(1070) 상에는 제2 게이트 절연막(30)이 형성되어 있다. 제2 게이트 절연막(30)은 기판 전체에 형성되며, 화소(PX)에 대한 설명 부분에서 언급한 바와 같다.

제2 반도체 영역(1040a, 1040b) 및 제3 반도체 영역(1050a, 1050b) 상부의 제1 게이트 절연막(1060) 및 제2 게이트 절연막(30) 상에는 각각 제2 콘택홀(1080a) 및 제3 콘택홀(1080b)이 형성될 수 있다. 제2 콘택홀(1080a) 및 제3 콘택홀(1080b)은 각각 복수개씩 형성될 수 있다. 제2 콘택홀(1080a) 및 제3 콘택홀(1080b)은 외부광(EL)의 유입량을 극대화하기 위해 각각 제2 반도체 영역(1040a, 1040b) 및 제3 반도체 영역(1050a, 1050b)의 최외각부에 형성한다.

제1 배선 패턴(1090a)은 제2 콘택홀(1080a)을 통하여 제2 반도체 영역(1040a, 1040b)과 콘택하고, 제2 배선 패턴(1090b)은 제3 콘택홀(1080b)을 통하여 제3 반도체 영역(1050a, 1050b)과 콘택한다.

제1 배선 패턴(1090a)과 제2 배선 패턴(1090b) 사이의 이격 폭(P1)은 제1 반도체 영역(1030)의 채널 길이(L)의 2배 이상 10배 이하일 수 있다. 제1 배선 패턴(1090a)과 제2 배선 패턴(1090b) 사이의 이격 폭(P1)은 제1 반도체 영역의 채널 길이(L)의 10배를 초과하는 경우 광전 변환 소자(1000)가 차지하는 면적이 지나치게 넓어지고, 제1 배선 패턴(1090a)과 제2 배선 패턴(1090b) 사이의 이격 폭(P1)은 제1 반도체 영역의 채널 길이(L)의 2배 미만인 경우 반사 패턴(1010)으로부터 반사되어 제1 반도체 영역(1030)으로 입사되는 광량이 미미해진다.

제1 배선 패턴(1090a)과 제2 배선 패턴(1090b) 사이의 이격 폭(P1)은 제1 반도체 영역의 채널 길이(L)의 2배 이상 10배 이하인 경우 외부광(EL)은 제1 배선 패턴(1090a)과 더미 패턴(1070) 사이 및 제2 배선 패턴(1090b)과 더미 패턴(1070) 사이의 공간으로 유입된다. 이어서, 유입된 외부광(EL)은 제2 반도체 영역(1040a, 1040b) 및 제3 반도체 영역(1050a, 1050b)을 관통하고 반사 패턴(1010)에서 반사되어 제1 반도체 영역(1030)으로 유입되고 전자-정공 쌍을 생성한다. 이렇게 형성된 전공과 전자는 각각 제2 반도체 영역(1040a, 1040b) 및 제3 반도체 영역(1050a, 1050b)으로 이동하고 제1 배선 패턴(1090a)과 제2 배선 패턴(1090b)을 통해 외부 회로로 이동함으로써 백라이트 유닛의 광량을 조절한다.

제2 게이트 절연막(30)과 제1 배선 패턴(1090a) 및 제2 배선 패턴(1090b) 상 부에는 보호막(70)이 형성되어 있다.

이어서, 도 6a 및 도 6b를 참조하여, 본 실시예의 광전 변환 소자의 특성을 비교예와 비교하여 설명한다. 도 6a 및 도 6b는 본 발명의 제1 실시예에 따른 액정 표시 장치에 포함되는 광전 변환 소자의 특성을 비교예와 비교하여 나타낸 그래프이다.

도 6a를 참조하면, 본 실시예의 광전 변환 소자는 다수의 샘플(sample)들이 5,000룩스(Lux) 이상의 외부광이 유입되는 경우 반응하는 것을 확인할 수 있다. 이에 반해 도 6b의 광전 변환 소자는 제1 배선 패턴(1090a)과 제2 배선 패턴(1090b) 사이의 이격 폭이 좁아 저농도 제2 및 제3 반도체 영역으로만 외부광이 입사되는 것으로 10,000룩스 이상의 외부광이 유입되는 경우에 비로소 반응하는 것을 확인할 수 있다. 즉, 더미 패턴의 존재로 제1 반도체 영역에 유입되는 광량이 급격히 감소한다. 따라서, 도 6a에 나타낸 본 실시예의 광전 변환 소자는 더미 패턴을 제거하지 않았음에도 불구하고 제1 배선 패턴(1090a)과 제2 배선 패턴(1090b) 사이의 이격 폭(P1)을 증가시킴으로써 비교적 적은량의 외부광으로 광전 변환 소자가 작동함을 확인할 수 있다.

이하, 도2, 도 3, 및 도 7 내지 도 18을 참조하여, 본 발명의 제1 실시예에 따른 액정 표시 장치의 제조 방법에 대하여 상세히 설명한다. 도 7 내지 도 18은 본 발명의 제1 실시예에 따른 액정 표시 장치의 제조 방법을 공정 순서대로 나타낸 단면도이다.

먼저, 도 7을 참조하면, 기판(10)을 제공한다. 본 실시예의 기판(10)은 평판 형상의 기판일 수 있다.

이어서, 예를 들어 스퍼터링(sputtering)법을 이용하여 반사 패턴용 금속막(미도시)을 적층한 후 이를 패터닝하여 반사 패턴(1010)을 형성한다.

이어서, 도 8을 참조하면, 예를 들어, 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD) 등을 이용하여, 반사 패턴(1010) 및 기판(10) 상에 블로킹막(1020)을 형성한다.

이어서, 도 9를 참조하면, 기판(10)의 적어도 일측의 블로킹막(1020) 상에 폴리 실리콘으로 이루어진 예비 광전 변환 영역(1029)을 형성한다. 이를 위해 먼저, 기판(10)의 일측에 비정질 실리콘으로 이루어진 패턴(미도시)을 형성한다. 이어서, 비정질 실리콘 패턴을 결정화시킨다. 비정질 실리콘을 다결정 실리콘으로 결정화 방법으로는, 엑시머 레이저 어닐링(Excimer Laser Annealing, ELA) 또는 순차 측면 고상법(Sequential Lateral Solidification, SLS) 등이 사용될 수 있다.

여기서, 엑시머 레이저 어닐링은 약 30 ~ 200 나노 세컨드(nano second)의 짧은 시간 내에 레이저 빔을 펄스 타입으로 주사하여 비정질 실리콘을 부분 용융(partially melting)시킨 후 응고시켜 다결정 실리콘으로 변환시키는 기술이다.

순차 측면 고상법은 패턴된 마스크를 통과한 레이저 빔을 비정질 실리콘의 일정 영역에 조사하여 비정질 실리콘을 완전 용융(complete melting)시킨 후 응고시켜 다결정 실리콘으로 변환시키는 기술이다. 이 때, 레이저 빔 또는 비정질 실리콘이 놓여진 스테이지를 이동하고 다시 레이저 빔을 조사하여 이전에 형성된 결정을 시드(seed)로 하여 계속적으로 결정의 크기를 성장시킨다.

이어서, 도 10을 참조하면, 예비 광전 변환 영역(1029) 및 기판(10) 상에 예를 들어, 플라즈마 강화 화학 기상 증착법을 이용하여 제1 게이트 절연막(1060)을 형성한다.

이어서, 도 2 및 도 11을 참조하면, 예를 들어 스퍼터링법을 이용하여 제1 게이트 절연막(1060) 상에 게이트 배선용 도전막을 증착하고, 이를 패터닝하여 화소(PX) 영역에 게이트 배선(22, 26, 28)을, 기판(10)의 적어도 일측에 더미 패턴(1070)을 형성한다. 더미 패턴(1070)은 더미 패턴(1070) 하부에 불순물이 함유되지 않은 진성 반도체로 이루어진 제1 반도체 영역(도 3의 1030 참조)을 형성하고, 더미 패턴(1070) 양측에 불순물이 함유된 제2 반도체 영역(1040a, 1040b) 및 제3 반도체 영역(1050a, 1050b)을 형성하기 위한 마스크 패턴으로 이용될 수 있다.

이어서, 도 12를 참조하면, 더미 패턴(1070)을 제거하지 않은 채로 예를 들어, 플라즈마 강화 화학 기상 증착법을 이용하여 더미 패턴(1070) 및 게이트 배선(22, 26, 28)을 덮는 제2 게이트 절연막(30)을 형성한다. 본 실시예에서는 더미 패턴(1070)을 제거하는 공정을 수행하지 않음으로써 이를 제거하는 데 요구되는 별도의 마스크 및 식각액이 불필요해진다. 따라서, 액정 표시 장치를 제조하는 데 소요되는 공정 시간 및 제조 원가가 절감된다.

이어서, 도 13을 참조하면, 예비 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)의 일측에 예를 들어 P형 불순물을 제1 도핑하여 제2 반도체 영역(1040a, 1040b)을 형성한다. 이 경우 제2 반도체 영역(1040a, 1040b)이 형성될 부분을 제외한 예비 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)의 나머지 부분은 제1 마스크(1210)로 차단할 수 있다. 제1 도핑은 농도가 서로 다른 2회의 이온 주입으로 이루어질 수 있으며 이 경우 제2 반도체 영역(1040a, 1040b)은 고농도 제2 반도체 영역(1040a) 및 저농도 제2 반도체 영역(1040b)으로 형성될 수 있다.

이어서, 도 14를 참조하면, 더미 패턴(1070)을 중심으로 제2 반도체 영역(1040a, 1040b)의 반대측에 예를 들어 N형 불순물을 제2 도핑하여 제3 반도체 영역(1050a, 1050b)을 형성한다. 이 경우 제3 반도체 영역(1050a, 1050b)이 형성될 부분을 제외한 예비 광전 변환 영역(1030, 1040a, 1040b, 1050a, 1050b)의 나머지 부분은 제2 마스크(1220)로 차단할 수 있다. 제2 도핑도 농도가 서로 다른 2회의 이온 주입으로 이루어질 수 있으며 이 경우 제3 반도체 영역(1050a, 1050b)은 고농도 제3 반도체 영역(1050a) 및 저농도 제3 반도체 영역(1050b)으로 형성될 수 있다. 제2 반도체 영역(1040a, 1040b)과 제3 반도체 영역(1050a, 1050b) 사이에는 더미 패턴(1070)에 상응하는 폭으로 제1 반도체 영역(1030)이 형성된다. 제2 반도체 영역(1040a, 1040b)과 제3 반도체 영역(1050a, 1050b) 형성 공정은 서로 뒤바뀔 수 있다.

이어서, 도 15를 참조하면, 화소(PX) 영역의 게이트 절연막(30) 위에 수소화 비정질 규소(hydrogenated amorphous silicon) 또는 다결정 규소로 이루어진 반도체층(40), n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소층(50)을 형성한다.

이어서, 도 1, 도 15 및 도 16을 참조하면, 기판(10)의 적어도 일측에 위치 한 제2 반도체 영역(1040a, 1040b) 및 제3 반도체 영역 상부의 제1 게이트 절연막(1060) 및 제2 게이트 절연막(30) 상에는 각각 제2 콘택홀(1080a) 및 제3 콘택홀(1080b)을 형성하고, 제2 콘택홀(1080a)을 통하여 제2 반도체 영역(1040a, 1040b)과 콘택하는 제1 배선 패턴(1090a) 및 제3 콘택홀(1080b)을 통하여 제3 반도체 영역(1050a, 1050b)과 콘택하는 제2 배선 패턴(1090b)을 형성한다. 한편, 이 경우 화소(PX) 영역의 n+ 수소화 비정질 규소층(50) 상에는 예를 들어, 스퍼터링을 이용하여 데이터 배선용 도전막을 증착하고, 포토 리소그래피법에 의해 식각하여 오믹 콘택층(55, 56), 및 데이터선(62), 소스 전극(65) 및 드레인 전극(66)을 포함하는 데이터 배선(62, 65, 66)을 형성한다. 이 경우, 데이터 배선(62, 65, 66) 및 제1 배선 패턴(1090a) 또는 제2 배선 패턴(1090b)은 동일한 도전성 물질을 증착하고 패터닝하여 동시에 형성될 수 있다.

이어서, 도 17을 참조하면, 상기 결과물 위에 예를 들어 반응성 화학 기상 증착법 등을 이용하여 보호막(70)을 형성한다.

이어서, 도 2 및 도 18을 참조하면, 드레인 전극(66)의 일부를 노출시키는 제1 콘택홀(76)을 형성한다. 이어서, 보호막(70) 상에 화소 전극용 도전 물질을 예를 들어 스퍼터링법에 의해 형성하고 패터닝하여, 제1 도메인 형성 수단(83) 및 제1 도메인 형성 수단(83)이 형성된 화소 전극(82)을 형성한다. 여기서 화소 전극(82)은 가로부와 사선부를 가지도록 형성하며, 광투과율을 향상시킬 수 있도록 제1 도메인 형성 수단(83)의 폭은 좁게, 화소 전극(82)의 폭은 넓게 형성한다.

이어서, 도 18을 참조하면, 제1 표시판(100)과 대향하도록, 제2 도메인 형성 수단(142)이 형성된 공통 전극(140) 등의 다수의 소자가 형성된 제2 표시판(200)을 배치한다.

제2 표시판(200)을 형성하기 위해, 우선 상부 기판(110) 상에 크롬 등의 불투명 물질을 증착하고 패터닝하여 화소(PX) 영역 및 광전 변환 소자(1000)에 상응하는 영역에 각각 블랙 매트릭스(120) 및 차광 패턴(1120)을 형성한다.

이어서, 블랙 매트릭스(120) 상부 및 블랙 매트릭스(120)에 의해 노출된 화소(PX) 영역의 상부 기판(110) 전면에 예를 들어 감광성 레지스트를 도포하여 컬러필터층을 형성한다. 이 컬러필터층을 노광 및 현상하여 적색, 녹색 및 청색 컬러필터(130)를 형성한다. 이어서 블랙 매트릭스(120), 차광 패턴(1120) 및 컬러필터(130) 상에 오버코트층(135)을 형성한다.

이어서, 오버코트층(135)의 상부에 공통 전극용 도전 물질을 도포하고, 패터닝하여, 제2 도메인 형성 수단(142) 및 제2 도메인 형성 수단(142)이 형성된 공통 전극(140)을 형성한다.

이어서, 도 3을 참조하면, 이와 같이 완성된 제2 표시판(200)을 제1 표시판(100)에 대향하도록 배치하고, 제1 표시판(100)과 제2 표시판(200)의 거리 즉, 셀 갭(cell gap)을 유지하는 스페이서(spacer)(미도시)를 도포할 수 있다. 이어서, 실런트를 도포하여 제1 및 제2 표시판(100, 200)을 합착한다.

제1 표시판(100), 제2 표시판(200) 및 이들 사이에 개재된 액정층(300)을 포함하는 액정 패널의 하부에 램프 등을 포함하는 백라이트 어셈블리가 배치되어 액정 표시 장치가 완성된다.

이어서, 도 19 내지 도 21을 참조하여, 본 발명의 제2 실시예에 따른 액정 표시 장치에 대하여 상세히 설명한다. 도 19는 도 2의 B-B'선을 따라 자른 본 발명의 제2 실시예에 따른 액정 표시 장치에 포함되는 액정 패널의 단면도이다. 도 20은 발명의 제2 실시예에 따른 액정 표시 장치에 포함되는 광전 변환 소자를 나타낸 배치도이다. 도 21은 도 20의 광전 변환 소자를 D-D'선을 따라 자른 단면도이다.

도 19 내지 도 20을 참조하면, 본 실시예의 광전 변환 소자(1001)의 제2 반도체 영역(1041a, 1041b) 또는 제3 반도체 영역(1051a, 1051b)은 제2 폭(I2)으로 형성된다. 한편, 제2 반도체 영역(1041a, 1041b) 및 제3 반도체 영역(1051a, 1051b) 상부의 제1 게이트 절연막(1060) 및 제2 게이트 절연막(30) 상에는 각각 제2 콘택홀(1080a) 및 제3 콘택홀(1080b)이 형성될 수 있다. 제1 배선 패턴(1090a)은 제2 콘택홀(1080a)을 통하여 제2 반도체 영역(1041a, 1041b)과 콘택하고, 제2 배선 패턴(1090b)은 제3 콘택홀(1080b)을 통하여 제3 반도체 영역(1051a, 1051b)과 콘택한다. 제1 배선 패턴(1090a)과 제2 배선 패턴(1090b) 사이의 이격 폭(P2)은 제1 반도체 영역(1030)의 채널 길이(L)보다 클 수 있다. 이 경우 외부광(EL)은 이격 폭(P2) 및 제1 반도체 영역(1030)의 채널 길이(L) 사이의 공간을 통과하고, 이어서 저농도 제2 반도체 영역(1041b) 저농도 제3 반도체 영역(1051b)을 통과할 수 있다.

본 실시예의 반사 패턴(1011a, 1011b, 1011c)은 오목부(1011a, 1011b)를 포함한다. 제1 반도체 영역(1030)은 오목부(1011a, 1011b)에 오버랩된다. 오목부(1011a, 1011b)는 평판부(1011c)의 일부를 제거하여 형성하며, 두께가 점진적으로 감소하는 경사면(1011b)을 포함한다. 오목부(1011a, 1011b)의 단면 형상은 사다 리꼴 형상, 반원 형상, 타원 형상 등 다양한 변화가 가능하다.

저농도 제2 반도체 영역(1041b) 및 저농도 제3 반도체 영역(1051b)으로 입사된 광은 오목부(1011a, 1011b)의 경사면(1011b)에서 반사되어 제1 반도체 영역(1030) 내로 입사하여 전하-정공쌍을 생성한다. 본 실시예의 경우 반사 패턴(1011a, 1011b, 1011c)이 오목부(1011a, 1011b)를 포함함에 따라 이격 폭(P2) 및 제1 반도체 영역(1030)의 채널 길이(L) 사이의 공간이 좁아 외부광(EL)이 통과할 수 있는 폭이 매우 좁더라도 오목부(1011a, 1011b)의 경사면(1011b)에 의해 외부광(EL)이 제1 반도체 영역(1030) 내로 집광되어 제1 반도체 영역(1030) 내로 입사되는 광량이 증가한다.

이하, 도 7, 도 9 내지 도 19, 도 22 및 도 23을 참조하여, 본 발명의 제2 실시예에 따른 액정 표시 장치의 제조 방법에 대하여 상세히 설명한다. 도 22 및 도 23은 본 발명의 제2 실시예에 따른 액정 표시 장치의 제조 방법을 공정 순서대로 나타낸 단면도이다.

먼저, 도 7에서 설명한 공정에 따라 반사 패턴용 금속막(미도시)을 형성한 후 이를 소정 면적으로 패터닝한다.

이어서, 도 22를 참조하면, 패터닝된 반사 패턴용 금속막에 오목부(1011a, 1011b)를 형성한다. 오목부(1011a, 1011b)는 패터닝된 반사 패턴용 금속막을 습식 식각하여 형성하거나 레이저 조사하여 두께가 점진적으로 감소하는 경사면(1011b)을 포함하도록 형성할 수 있다. 이와 같이 하면 오목부(1011a, 1011b) 및 평판부(1011c)를 포함하는 반사 패턴(1011a, 1011b, 1011c))이 형성된다.

이어서, 도 23을 참조하면, 반사 패턴(1011a, 1011b, 1011c)) 상에 블로킹막(1020)을 형성한다. 블로킹막(1020)은 오목부(1011a, 1011b)를 메우고 상부가 평탄화되도록 형성할 수 있다.

이어서, 도 9 내지 도 18에서 설명한 공정을 이용하여 제1 및 제2 표시판(100, 200)을 형성하고 이들을 합착하여, 도 19에 나타낸 광전 변한 소자(1001)를 포함하는 액정 표시 장치를 완성한다.

이하, 도 24 및 도 25을 참조하여, 본 발명의 제3 실시예에 따른 액정 표시 장치에 대하여 상세히 설명한다. 도 24는 도 2의 B-B'선을 따라 자른 본 발명의 제3 실시예에 따른 액정 표시 장치에 포함되는 액정 패널의 단면도이다. 도 25는 도 24의 액정 표시 장치 중 광전 변환 소자를 확대하여 나타낸 단면도이다.

도 24 및 도 25를 참조하면, 본 발명의 제3 실시예에 따른 액정 표시 장치는 광전 변환 소자(1002) 영역의 기판(10) 내에 트렌치(12)가 형성되어 있다. 본 실시예의 반사 패턴(1012a, 1012b, 1012c)은 오목부(1012a, 1012b)를 포함하며, 오목부(1012a, 1012b)는 트렌치(12) 내에 형성된다. 트렌치(12)의 단면 형상은 사다리꼴 형상, 반원 형상, 타원 형상 등을 수 있으며 트렌치(12)의 형상은 제1 반도체 영역(1030)에 외부관(EL)을 집광할 수 있는 한 제한되지 않는다.

본 실시예의 반사 패턴(1012a, 1012b, 1012c)은 광전 변환 소자(1002) 영역의 기판(10) 내에 콘포말(conformal)하게 형성되어 경사면(1012b)을 가지는 오목부(1012a, 1012b)가 형성된다. 오목부(1012a, 1012b)는 본 발명의 제2 실시예와 마찬가지로 제1 반도체 영역(1030)으로 외부광(EL)을 집광시킨다.

이하, 도 8 내지 도 18, 도 24, 도 26 및 도 27을 참조하여, 본 발명의 제3 실시예에 따른 액정 표시 장치에 대하여 상세히 설명한다. 도 26 및 도 27은 본 발명의 제3 실시예에 따른 액정 표시 장치의 제조 방법을 공정 순서대로 나타낸 단면도이다.

도 26을 참조하면, 기판(10)을 패터닝하여 광전 변환 소자(1002)가 형성될 기판(10)의 적어도 일측에 트렌치(12)를 형성한다. 트렌치(12)를 형성하기 위해 습식 식각, 건식 식각, 또는 레이저 조사법 등이 이용될 수 있다.

도 27을 참조하면, 광전 변환 소자(1002)가 형성될 기판(10)의 적어도 일측 표면 및 트렌치(12) 내에 반사 패턴용 금속막을 콘포말하게 형성하여 반사 패턴(1012a, 1012b, 1012c)을 형성한다. 이에 따라 반사 패턴(1012a, 1012b, 1012c)은 경사면(1012b)을 포함하는 오목부(1012a, 1012b) 및 평판부(1012b)를 포함한다.

이어서, 도 9 내지 도 18에서 설명한 공정을 이용하여 제1 및 제2 표시판(100, 200)을 형성하고 이를 합착하여 도 24에 나타낸 광전 변환 소자(1002)를 포함하는 액정 표시 장치를 형성한다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

도 1은 본 발명의 실시예들에 따른 액정 표시 장치를 설명하기 위한 블록도이다.

도 2는 본 발명의 실시예들에 따른 액정 표시 장치에 포함되는 액정 패널의 배치도이다.

도 3은 도 2의 B-B'선을 따라 자른 본 발명의 제1 실시예에 따른 액정 패널의 단면도이다.

도 4는 본 발명의 제1 실시예에 따른 액정 표시 장치에 포함되는 광전 변환 소자를 나타낸 배치도이다.

도 5는 도 4의 광전 변환 소자를 C-C'선을 따라 자른 단면도이다.

도 6a 및 도 6b는 본 발명의 제1 실시예에 따른 액정 표시 장치에 포함되는 광전 변환 소자의 특성을 비교예와 비교하여 나타낸 그래프이다.

도 7 내지 도 18은 본 발명의 제1 실시예에 따른 액정 표시 장치의 제조 방법을 공정 순서대로 나타낸 단면도이다.

도 19는 도 2의 B-B'선을 따라 자른 본 발명의 제2 실시예에 따른 액정 표시 장치에 포함되는 액정 패널의 단면도이다.

도 20은 발명의 제2 실시예에 따른 액정 표시 장치에 포함되는 광전 변환 소자를 나타낸 배치도이다.

도 21은 도 20의 광전 변환 소자를 D-D'선을 따라 자른 단면도이다.

도 22 및 도 23은 본 발명의 제2 실시예에 따른 액정 표시 장치의 제조 방법 을 공정 순서대로 나타낸 단면도이다.

도 24는 도 2의 B-B'선을 따라 자른 본 발명의 제3 실시예에 따른 액정 표시 장치에 포함되는 액정 패널의 단면도이다.

도 25는 도 24의 액정 표시 장치 중 광전 변환 소자를 확대하여 나타낸 단면도이다.

도 26 및 도 27은 본 발명의 제3 실시예에 따른 액정 표시 장치의 제조 방법을 공정 순서대로 나타낸 단면도이다.

(도면의 주요부분에 대한 부호의 설명)

100: 제1 표시판 150: 액정 패널

200: 제2 표시판 300: 액정층

400: 게이트 드라이버 500: 데이터 드라이버

600_1: 영상 신호 제어부 600_2: 광데이터 신호 제어부

1000: 광전 변환 소자 1010: 반사 패턴

1030: 제1 반도체 영역 1040a, 1040b: 제2 반도체 영역

1050a, 1050b: 제2 반도체 영역 1070: 더미 패턴

Claims

기판;

상기 기판 상에 형성된 박막 트랜지스터 어레이; 및

상기 기판 상의 적어도 일측에 형성된 반사 패턴, 상기 반사 패턴 상부에 형성되어 상기 반사 패턴에 의해 반사된 외부광을 수광하는 제1 반도체 영역을 구비하는 광전 변환 영역, 및 상기 제1 반도체 영역과 상응하는 폭으로 상기 광전 변환 영역 상부에 형성된 더미 패턴을 포함하고, 상기 박막 트랜지스터 어레이에 입사되는 광량을 조절하는 광전 변환 소자를 포함하는 액정 표시 장치.
제1 항에 있어서,

상기 박막 트랜지스터 어레이에 포함된 박막 트랜지스터는 각각 게이트 배선을 포함하고,

상기 더미 패턴은 상기 게이트 배선과 동일한 물질로 이루어진 액정 표시 장치.
제1 항에 있어서,

상기 광전 변환 영역은 상기 제1 반도체 영역 양측에 형성되고 서로 반대의 극성을 가지는 제2 및 제3 반도체 영역을 더 포함하는 액정 표시 장치.
제3 항에 있어서,

상기 제1 내지 제3 반도체 영역은 폴리 실리콘을 포함하고,

상기 제2 및 제3 반도체 영역은 각각 P형 및 N형으로 도핑된 액정 표시 장치.
제3 항에 있어서,

상기 제2 및 제3 반도체 영역에 각각 콘택되어 외부 회로와 연결되는 제1 및 제2 배선 패턴을 더 포함하는 액정 표시 장치.
제5 항에 있어서,

상기 제1 및 제2 배선 패턴 사이의 이격 폭은 상기 제1 반도체 영역의 채널 폭의 2배 이상 10배 이하인 액정 표시 장치.
제3 항에 있어서,

상기 반사 패턴은 오목부를 더 포함하고,

상기 제1 반도체 영역은 상기 오목부에 오버랩되는 액정 표시 장치.
제7 항에 있어서,

상기 오목부는 두께가 점진적으로 감소하는 경사면을 포함하는 액정 표시 장치.
제7 항에 있어서,

상기 기판 내에 형성된 트렌치를 더 포함하고,

상기 오목부는 상기 트렌치 내에 형성되는 액정 표시 장치.
기판을 제공하는 단계;

상기 기판 상에 형성된 박막 트랜지스터 어레이, 및 상기 기판 상의 적어도 일측에 형성된 반사 패턴, 상기 반사 패턴 상부에 형성되어 상기 반사 패턴에 의해 반사된 외부광을 수광하는 제1 반도체 영역을 구비하는 광전 변환 영역, 상기 제1 반도체 영역과 상응하는 폭으로 상기 광전 변환 영역 상부에 형성된 더미 패턴을 포함하고 상기 박막 트랜지스터 어레이에 입사되는 광량을 조절하는 광전 변환 소자를 제공하는 단계를 포함하는 액정 표시 장치의 제조 방법.
제10 항에 있어서,

상기 박막 트랜지스터 어레이를 제공하는 단계는 상기 기판 상에 게이트 배선을 형성하는 단계를 포함하고, 상

기 더미 패턴 및 상기 게이트 배선을 형성하는 단계는,

상기 기판 상에 상기 게이트 배선용 도전막을 형성하는 단계; 및

상기 게이트 배선용 도전막을 패터닝하여 상기 더미 패턴 및 상기 게이트 배선을 동시에 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
제11 항에 있어서,

상기 광전 변환 소자를 형성하는 단계는,

상기 반사 패턴 상에 상기 반사 패턴과 오버랩되는 블로킹막을 형성하는 단계; 및

상기 블로킹막 상에 폴리 실리콘으로 이루어진 예비 광전 변환 영역을 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
제12 항에 있어서,

상기 광전 변환 영역은 상기 제1 반도체 영역 양측에 형성되고 서로 반대의 극성을 가지는 제2 및 제3 반도체 영역을 더 포함하고,

상기 광전 변환 영역을 형성하는 단계는 상기 더미 패턴을 형성한 이후, 상기 더미 패턴의 양측에 위치한 상기 예비 광전 변환 영역에 서로 반대 극성을 가지는 불순물을 각각 주입하여, 상기 더미 패턴에 상응하는 제1 반도체 영역, 및 상기 제1 반도체 영역의 양측에 서로 반대의 극성을 가지는 상기 제2 및 제3 반도체 영역을 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
제13 항에 있어서,

상기 예비 광전 변환 영역을 형성한 후 상기 더미 패턴을 형성하기 이전에 상기 기판 상에 상기 예비 광전 변환 영역을 덮는 제1 게이트 절연막을 형성하는 단계;

상기 더미 패턴을 형성한 이후 상기 더미 패턴을 덮는 제2 게이트 절연막을 형성하는 단계; 및

상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 관통하여 상기 제2 반도체 영역 및 상기 제3 반도체 영역과 콘택하는 제1 및 제2 배선 패턴을 형성하는 단계를 더 포함하는 액정 표시 장치의 제조 방법.
제14 항에 있어서,

상기 제1 및 제2 배선 패턴 사이의 이격 폭은 상기 제1 반도체 영역의 폭의 2배 이상 10배 이하인 액정 표시 장치의 제조 방법.
제10 항에 있어서,

상기 광전 변환 영역은 상기 제1 반도체 영역 양측에 형성되고 서로 반대의 극성을 가지는 제2 및 제3 반도체 영역을 포함하고,

상기 반사 패턴은 오목부를 더 포함하고,

상기 반사 패턴을 형성하는 단계는,

상기 기판 상에 반사 패턴용 금속막을 형성하는 단계; 및

상기 반사 패턴용 금속막을 패터닝하여 상기 제1 반도체 영역이 오버랩되는 상기 오목부를 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
제16 항에 있어서,

상기 반사 패턴용 금속막을 패터닝하는 단계는, 상기 반사 패턴용 금속막을 패터닝하여 두께가 점진적으로 감소하는 경사면을 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
제10 항에 있어서,

상기 기판을 제공하는 단계는 상기 기판 내에 트렌치를 형성하는 단계를 더 포함하고,

상기 반사 패턴을 형성하는 단계는 상기 기판 표면 및 상기 트렌치 내에 반사 패턴용 금속막을 콘포말하게 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.