KR101495467B1 - 어레이 기판, 액정 표시 패널 및 구동 방법 - Google Patents

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Abstract

본 발명의 실시예들은, 픽셀 영역의 개구율을 증가시키고, 인접한 행들에 있는 블랙 매트릭스들 사이의 형상에 있어서의 차이로 인해 야기되는 가로 줄무늬의 표시를 피하고, 표시 품질을 개선하기 위한, 어레이 기판, 액정 표시 패널 및 구동 방법을 개시한다. 어레이 기판은: 서로 교차하도록 제공되는 복수의 데이터 라인 및 복수의 게이트 라인과, 복수의 데이터 라인 및 복수의 게이트 라인으로 둘러싸여 정의되고 어레이 형태로 배열되며 각각 박막 트랜지스터와 픽셀 전극을 포함하는 복수의 픽셀 유닛을 포함하고, 박막 트랜지스터는 게이트 전극, 대응하는 데이터 라인에 접속되는 소스 전극 및 픽셀 전극에 접속되는 드레인 전극을 포함하고; 서로 인접하는 2개의 게이트 라인은 2개의 게이트 라인에 의해 구동되는 2개의 인접한 행에 있는 대응하는 픽셀 유닛들 사이에 위치하고, 2개의 인접한 행에 있는 픽셀 유닛들 각각에 대해, 박막 트랜지스터의 드레인 전극과 픽셀 전극의 접속 위치는 2개의 게이트 라인 사이 혹은 하나의 대응하는 게이트 라인 위에 있다.

Description

어레이 기판, 액정 표시 패널 및 구동 방법{ARRAY SUBSTRATE, LIQUID CRYSTAL DISPLAY PANEL AND DRIVING METHOD}
본 발명의 실시예들은 어레이 기판, 액정 표시 패널, 및 구동 방법에 관한 것이다.
사람들은 ADS(Advanced Super Dimension Switch) 기술의 액정 표시 제품들을 점점 더 많이 필요로 하고, 뿐만 아니라 제품의 전력 소모에 대한 제어에 대해 점점 더 높은 요구 사항을 가지며, 이는, 전력 소모를 줄이기 위해 픽셀 유닛들(pixel units)의 개구율이 높은 수준에 도달하도록 요구한다. 프로세스의 제어에 더해, 디자인의 개선은 개구율을 증가시키는 중요한 방식이 되고 있다.
공통 전극들이 포함되는 기존 ADS 모드 액정 표시 제품에서, 공통 전극들은, 저항을 감소시키기 위해, 병렬로 공통 전극들을 접속시키는 기능을 수행하는 비아 홀들을 통해, 주기적으로 공통 전극 라인들(예컨대, ITO 층)에 접속된다. 도 1을 참조하면, 도시된 바와 같은 어레이 기판에서, 픽셀 유닛 A은 게이트 라인(101), 2개의 세로 데이터 라인(102) 및 공통 전극 라인(103)으로 둘러싸여 정의되고, 게이트 전극들로서 기능하는 게이트 라인(101) 상의 돌출부들(protrusive parts)은 게이트 전극들에 의해 구동되는 대응하는 픽셀 유닛들을 향해 확장하여, 어레이 기판 상의 공간을 효과적으로 활용할 수 없는 결과를 초래한다. 또한, 픽셀 유닛들 각각에 대한 픽셀 전극에 박막 트랜지스터의 소스 전극을 접속하기 위한 비아 홀(B)은 픽셀 유닛의 표시 영역 내에 위치한다. 광 누출을 방지하기 위해, 컬러 필터 기판 상에 블랙 매트릭스(BM, 도면에 표시되지 않음)가 일반적으로 형성되어 차폐(shield)를 제공하고, 컬러 필터 기판이 어레이 기판과 함께 사용되고, 그 구성은 픽셀 유닛들의 개구율을 크게 감소시키고, 게다가, 어레이 기판과 컬러 필터 기판이 서로 대향하여 배치될 때 직면하게 되는 정확성 문제로 인해, 비아 홀에서 광 누출은 여전히 발생될 수 있다.
또한, 공통 전극들이 포함되는 기존 ADS 모드 제품에서, 박막 트랜지스터들과 게이트 라인은 어레이 기판의 게이트 라인 위에 있는 컬러 필터 기판 상의 블랙 매트릭스의 행에 의해 차폐되며, 이러한 블랙 매트릭스의 행은, 불규칙적인 형상을 갖고, 어레이 기판의 공통 전극 라인 위에 위치하고 규칙적인 형상을 갖는, 컬러 필터 기판 상의 블랙 매트릭스의 행과 일치하지 않는다. 이로써, 최종적으로 완성된 제품에서 가로 줄무늬들(horizontal stripes)이 발생할 것이고, 결국, 인접한 행들 사이의 휘도 차이는 전체 화면 상의 비정상적인 표시로 이어진다.
본 발명의 실시예들은, 픽셀 유닛들의 개구율을 증가시키고, 인접한 행들에 있는 블랙 매트릭스들 사이의 형상에 있어서의 차이로 인한 표시에 있어서의 가로 줄무늬들의 발생을 피하고, 표시 품질을 개선하기 위한, 어레이 기판, 액정 표시 패널 및 구동 방법을 제공한다.
본 발명의 일 실시예에 의해 제공되는 어레이 기판은: 서로 교차하도록 제공되는 복수의 데이터 라인 및 복수의 게이트 라인과, 복수의 데이터 라인 및 복수의 게이트 라인으로 둘러싸여 구획되고 어레이 형태로 배열되며 각각 박막 트랜지스터 및 픽셀 전극을 포함하는 복수의 픽셀 유닛을 포함하고, 박막 트랜지스터는 게이트 전극, 대응하는 데이터 라인에 접속되는 소스 전극, 및 픽셀 전극에 접속되는 드레인 전극을 포함하며, 여기서, 서로 인접하는 2개의 게이트 라인은 2개의 게이트 라인에 의해 구동되는 2개의 인접한 행에 있는 대응하는 픽셀 유닛들 사이에 위치하고, 2개의 인접한 행에 있는 픽셀 유닛 각각에 대해, 박막 트랜지스터의 드레인 전극과 픽셀 전극의 접속 위치는 2개의 게이트 라인 사이 혹은 하나의 대응하는 게이트 라인 위에 있다.
본 발명의 일 실시예에 의해 제공되는 액정 표시 패널은, 서로 대향하여 배치되는 컬러 필터 기판 및 어레이 기판을 포함하고, 여기서, 어레이 기판은 위에서 언급한 어레이 기판이다.
본 발명의 일 실시예에 의해 제공되는 위의 어레이 기판을 구동하기 위한 구동 방법은:
인접하고, 2개의 인접한 행에 있는 픽셀 유닛들 사이에 위치하는 2개의 게이트 라인에 대하여, 인접하는 2개의 게이트 라인 중 다음 행(following row)에 있는 게이트 라인이 먼저 스캔되고, 인접하는 2개의 게이트 라인 중 이전 행(preceding row)에 있는 게이트 라인이 나중에 스캔되며; 또는, 인접하는 2개의 게이트 라인 중 이전 행에 있는 게이트 라인이 먼저 스캔되고, 인접하는 2개의 게이트 라인 중 다음 행에 있는 게이트 라인이 나중에 스캔된다.
본 발명의 실시예들에 대한 기술적 솔루션을 더 명확하게 예시하기 위해, 실시예들의 도면들이 아래에 간략하게 설명될 것이고; 아래에 설명된 바와 같은 도면들은 단지 본 발명의 일부 실시예들과 관련된 것으로 본 발명을 제한하고자 하는 것이 아님이 분명하다.
도 1은 기존의 TFT 어레이 기판의 구조를 나타내는 개략적인 평면도이고;
도 2a는 본 발명의 일 실시예에 의해 제공되는 TFT 어레이 기판의 구조를 나타내는 개략적인 평면도이고;
도 2b는 본 발명의 일 실시예에 의해 제공되는 또 다른 TFT 어레이 기판의 구조를 나타내는 개략적인 평면도이고;
도 3은 본 발명의 일 실시예에 의해 제공되는 L-형 TFT를 사용하는 어레이 기판의 구조를 나타내는 개략적인 평면도이고;
도 4는 본 발명의 일 실시예에 의해 제공되는 U-형 TFT를 사용하는 어레이 기판의 구조를 나타내는 개략적인 평면도이고;
도 5는 어레이 기판의 개개의 제조 단계들의 끝에서 본 발명의 일 실시예에 의해 제공되는 어레이 기판의 단면, 즉, 도 3에서 a-a' 방향에 대응하는 단면을 나타내는 구조적인 도면이고;
도 6은, 어레이 기판의 개개의 제조 단계들의 끝에서 본 발명의 일 실시예에 의해 제공되는 어레이 기판, 특히, 도 3에 있는 C에 중심을 둔 단면에 대응하는 우측 파선 상자에 있는 부분을 나타내는 구조적 단면도이고;
도 7은 본 발명의 일 실시예에 의해 제공되는 또 다른 TFT 어레이 기판을 나타내는 개략적인 단면도이고;
도 8은 본 발명의 일 실시예에 의해 제공되는 액정 표시 패널의 일부를 나타내는 개략적인 평면도이고;
도 9는 본 발명의 일 실시예에 의해 제공되는 액정 표시 패널을 나타내는 개략적인 단면도이다.
본 발명의 실시예들의 목적, 기술적 세부 사항 및 장점을 명백히 하기 위해, 이하에서는, 본 발명의 실시예들과 관련된 도면들과 관련하여 명확하고 완벽하게 이해할 수 있는 방식으로 본 발명의 실시예들의 기술적 해결책이 설명될 것이다. 설명된 실시예들은 본 발명의 실시예들의 단지 일부로서 전부가 아니라는 것이 분명하다. 설명된 본 발명의 실시예들에 기초하면, 당업자는, 임의의 독창적인 작업 없이, 본 발명에 의한 보호를 추구하는 범위 내에 있는 다른 실시예(들)를 얻을 수 있다.
다르게 정의되지 않는 한, 여기에서 사용된 기술적 용어나 과학적 용어는 본 발명이 속한 기술에 있어서의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 발명의 특허 출원의 명세서 및 청구항에서 사용된 "제1(first)", "제2(second)" 등은 임의의 순서, 번호 또는 중요도를 나타내는 것이 아니라, 단지 서로 다른 구성 부분을 구별하는 데 사용된다. 마찬가지로, "일(a, an)", "상기(the)" 등의 용어는 번호에 있어서의 제한을 나타내는 것이 아니라, 적어도 하나의 존재를 지정하는 것이다. "포함한다(comprises, contains)", "포함하는(comprising)" 등의 용어는 이 용어 앞의 요소(element) 또는 아티클(article)이 이 용어 뒤에 나열된 요소(들)이나 아티클(들) 및 그의(그들의) 등가물을 포함한다(encompasses)는 것을 의미하지만, 다른 요소들이나 아티클들의 존재를 배제하는 것은 아니다. "접속(connection)", "접속된(connected)" 등의 용어는 물리적 또는 기계적 접속으로 제한되지 않지만, 직접적이든 간접적이든, 전기적 접속을 포함할 수 있다. "상부(upper)", "하부(lower)", "왼쪽(left)", "오른쪽(right)" 등은 단지 상대적인 위치 관계를 설명하는 데 사용되고, 설명된 객체의 절대적인 위치가 변경될 때, 상대적인 위치 관계 또한 그에 따라 변경될 수 있다.
본 발명의 실시예들은, 픽셀 유닛들의 개구율을 증가시키고, 인접한 행들에 대한 블랙 매트릭스들 사이의 차이로 인해 표시에 있어서 가로 줄무늬들이 발생하는 것을 피하고, 표시 품질을 개선하기 위한, 어레이 기판, 액정 표시 패널 및 구동 방법을 제공한다.
본 발명의 일 실시예에 의해 제공되는 어레이 기판은: 서로 교차하는 복수의 데이터 라인 및 복수의 게이트 라인과, 복수의 데이터 라인 및 복수의 게이트 라인으로 둘러싸여 정의되고 어레이 형태로 배열되는 복수의 픽셀 유닛을 포함하고, 픽셀 유닛 각각은 박막 트랜지스터와 픽셀 전극을 포함하고; 박막 트랜지스터는 게이트 전극, 대응하는 데이터 라인에 접속되는 소스 전극, 및 픽셀 전극에 접속되는 드레인 전극을 포함하고; 서로 인접하는 2개의 게이트 라인은 2개의 게이트 라인에 의해 구동되는 2개의 인접한 행에 있는 대응하는 픽셀 유닛들 사이에 위치하고, 2개의 인접한 행에 있는 픽셀 유닛들 각각에 대해, 박막 트랜지스터의 드레인 전극과 픽셀 전극의 접속 위치는 2개의 게이트 라인 사이 혹은 하나의 대응하는 게이트 라인 위에 있다.
또한, 예를 들어, 2개의 인접한 행에 있는 픽셀 유닛들 각각에 대해, 박막 트랜지스터의 드레인 전극과 픽셀 전극은 제1 비아 홀을 통해 접속된다.
또한, 예를 들어, 게이트 라인들은 돌출부들을 포함하고, 2개의 인접한 행에 있는 픽셀 유닛들을 구동하기 위한, 서로 인접하는 2개의 게이트 라인의 돌출부들은 스태거(stagger)되고 열 방향으로 대향한다.
또한, 예를 들어, 인접하는 2개의 게이트 라인 중 이전 행에 있는 게이트 라인은 2개의 인접한 행에 있는 픽셀 유닛들 중 다음 행에 있는 픽셀 유닛들을 구동하는 역할을 하고, 인접하는 2개의 게이트 라인 중 다음 행에 있는 게이트 라인은 2개의 인접한 행에 있는 픽셀 유닛들 중 이전 행에 있는 픽셀 유닛들을 구동하는 역할을 하고; 또는, 이전 행에 있는 게이트 라인은 이전 행에 있는 픽셀 유닛들을 구동하는 역할을 하고, 다음 행에 있는 게이트 라인은 다음 행에 있는 픽셀 유닛들을 구동하는 역할을 하는 것도 가능하다.
또한, 예를 들어, 기판은 복수의 공통 전극 라인을 더 포함하고, 2개의 인접한 행의 공통 전극 라인들은 2개의 인접한 행에 있는 픽셀 유닛들에 의해 분리되며, 공통 전극 라인들은 제2 비아 홀들을 통해 픽셀 유닛들의 공통 전극들에 접속된다.
또한, 예를 들어, 공통 전극 라인과 공통 전극을 접속하기 위한 비아 홀의 수는 적어도 2개이다.
예를 들어, 공통 전극은 ITO(Indium Tin Oxide)와 같은 투명 전극 재료로 형성될 수 있지만, ITO의 저항은 보통 큰데 반해, 공통 전극 라인들은 보통 게이트-라인 금속층(GATE)과 동일한 층에 생성되고 더 작은 저항을 갖는다. 따라서, 공통 전극들에 공통 전극 라인들을 접속하면, 공통 전극들의 저항을 줄일 수 있고, 이로써, 신호의 응답 속도를 개선할 수 있다. 게다가, 공통 전극 라인들의 수가 더 많을수록, 더 나은 효과를 얻을 수 있고, 그 수는 픽셀 유닛들의 열들(columns)의 수와 동일한 것이 바람직하다. 그 이유는, 공통 전극 라인들은 공통 전극층을 위한 재료보다 더 작은 저항을 갖는 금속 재료로 생성되며, 이에 따라, 공통 전극 라인의 수가 많을수록 저항은 더 작기 때문이다. 실제로, 공통 전극 라인들의 수는 픽셀 유닛들의 열의 수와 동일한 것이 바람직하고; 반면에, 그 수가 픽셀 유닛들의 열들의 수를 초과하면, 차폐를 위한 프로세스의 측면에서 추가적인 블랙 매트릭스가 필요하고, 결국, 비용이 증가한다.
도 2a는 본 발명의 일 실시예에 의해 제공되는 박막 트랜지스터(TFT) 어레이 기판(100)을 보여준다. 어레이 기판(100)은 복수의 게이트 라인(101), 복수의 데이터 라인(102) 및 복수의 공통 전극 라인(103)을 포함하고, 이들은 베이스 기판(미도시)상에서 서로 교차하도록 구비된다. 도면에 도시된 바와 같이, 게이트 라인(101) 및 공통 전극 라인(103)은 가로로 확장하고, 데이터 라인(102)은 세로로 확장한다. 데이터 라인(102)과 게이트 라인(101)은 둘러싸는 방식으로 어레이 형태로 배열된 복수의 픽셀 유닛을 정의하기 위해 서로 교차하고, 2개의 인접한 열의 픽셀 유닛들에서의 상부 픽셀 유닛(A1) 및 하부 픽셀 유닛(A2)은 단지 예로서 도면에 표시된다. 픽셀 유닛들 각각에 대해, 상부 및 하부 방향에 있는 그것의 2개의 측면(two sides)에는 각각 게이트 라인들과 공통 전극 라인들이 구비되고, 우측과 좌측 양쪽에는 데이터 라인들이 구비된다. 픽셀 유닛들(A1, A2)의 각각은 스위치 요소로 기능하는 TFT와 픽셀 전극(104)(1041 1042)을 포함한다. 데이터 라인들(102) 각각은 2개의 인접한 열의 픽셀 유닛들 사이에 위치하고, 도면에 도시된 바와 같이, 데이터 라인(102)은 2개의 인접한 열의 픽셀 유닛들 중에서 왼쪽 열에 있는 픽셀 유닛(A2)과 오른쪽 열에 있는 픽셀 유닛(A1)을 교대로 구동하는 역할을 하고; 2개의 인접한 행의 게이트 라인들(101)(1011, 1012)은 그들에 의해 구동되는 2개의 인접한 행의 픽셀 유닛들 사이에 위치한다. 2개의 인접한 행에 있는 픽셀 유닛들의 동일한 열에 있는 2개의 픽셀 유닛(즉, A1, A2)의 TFT의 게이트 전극은 스태거(stagger)되고 대향하며, 2개의 인접한 행의 공통 전극 라인들(103)은 2개의 행의 픽셀 유닛들에 의해 분리되고; 맨 위에 위치한 공통 전극 라인(103)은 도 2a에서는 생략된다. 설명을 용이하게 할 목적으로, 도 2a에는 단지 4개의 인접 픽셀 유닛이 예로서 도시된다.
동일한 열에 있는 2개의 인접한 픽셀 유닛(A1, A2)에 대한 게이트 라인들(101)에 대해, 도면에서, 이전 행에 있는 게이트 라인(1011)에 대한 돌출부(G1)와 다음 행에 있는 게이트 라인(1012)에 대한 돌출부(G2)는 스태거된 위치들(staggered locations)을 갖고 대향하도록 배열되는데; 즉, 도면에서, 돌출부(G1)는 수직 방향으로 아래로 확장하고, 돌출부(G2)는 도면에서 수직 방향으로 위로 확장하며, 돌출부(G1) 및 돌출부(G2)는 상호간에 스태거되지만 서로 마주하지는 않는다. 게이트 라인(1011)은 픽셀 유닛(A2)을 구동하는 역할을 하고, 게이트 라인(1012)은 픽셀 유닛(A1)을 구동하는 역할을 한다. 실시예에서 이용되는 게이트 라인(1011, 1012)은 돌출부(G1, G2)를 갖지만, 이러한 설명은 게이트 라인이 돌출부를 갖는 예만 참조하여 제공된 것으로, 본 발명을 제한하는 데 사용될 수는 없다는 것에 유의해야 한다. 예를 들어, 본 발명의 목적에서 벗어나지 않는 한, 직선 게이트 라인 또한 이용될 수 있다. 상기 돌출부(G1, G2)는 TFT의 게이트 전극으로 기능한다.
한편, 도 2a에 도시된 바와 같이, 동일한 열에 대해, 이전 행에 있는 픽셀 유닛(A1)에 대한 TFT의 드레인 전극(D1)을 대응하는 픽셀 전극(1041)에 접속하기 위한, 제1 비아 홀(B1)의 접속 위치는 픽셀 유닛(A2)의 TFT에 대한 게이트 라인(1011)의 영역 내에 위치하고; 광 투과(light transmission)의 방향(즉, 도면에서, 종이 면에 수직인 방향)에서, 비아 홀 위치(B1)의 투영(projection)은 다음 행에 있는 픽셀 유닛(A2)을 위한 게이트 라인(1011)의 투영 내에 완전히 속하는데; 즉, 이러한 구성은 비아 홀(B1)이 대응하는 블랙 매트릭스의 차폐 아래 충분히 위치하도록 보장하고, 따라서 개구율은 영향을 받지 않을 것이다. 마찬가지로, 픽셀 유닛(A2)에 대해, TFT의 드레인 전극(D2)을 대응하는 픽셀 전극(1042)에 접속하기 위한, 제1 비아 홀(B2)의 접속 위치는, 픽셀 유닛(A1)의 TFT를 위한 게이트 라인(1012)의 영역 내에 위치하고; 광 투과의 방향에서, 비아 홀 위치(B2)의 투영은 이전 행에 있는 픽셀 유닛(A1)을 위한 게이트 라인(1012)의 투영 내에 완전히 속한다. 또는, 비아 홀(B1, B2)이 게이트 라인(1011, 1012)에 대응하는 블랙 매트릭스의 투영 내에 확실히 속할 수 있는 한, 드레인 전극(D1, D2)과 대응하는 픽셀 전극(1041, 1042)을 접속하기 위한 비아 홀(B1, B2)은 상기 인접한 게이트 라인(1011, 1012) 사이에 위치할 수도 있고, 비아 홀의 위치들이 픽셀 유닛의 개구율에 영향을 미치지 않도록 보장될 수 있다. 실행시, 비아 홀의 위치에 대해 추가적인 차폐(extra shielding)를 부가할 필요가 없다. 여기서, 게이트 라인(1011, 1012)에 대응하는 블랙 매트릭스는, 액정 셀을 형성하기 위해 실시예에 따라 어레이 기판의 맞은편에 배치되는 대향 기판(예컨대, 컬러 필터 기판) 상의 블랙 매트릭스를 지칭하고, 도 2a에는 도시되지 않는다.
위에 명시된 드레인 전극(D1)은, 돌출부(G2)를 오버랩하는 대응하는 데이터 라인(102)의 일부(소스 전극으로서 기능함)와 함께 픽셀 유닛(A1)을 위한 박막 트랜지스터를 구성하기 위해 게이트 라인(1012)의 돌출부(G2)를 오버랩하도록 확장하고; 드레인 전극(D2)은, 돌출부(G2)를 오버랩하는 대응하는 데이터 라인(102)의 일부(소스 전극으로서 기능함)와 함께 픽셀 유닛(A2)을 위한 또 다른 박막 트랜지스터를 구성하기 위해 게이트 라인(1011)의 돌출부(G1)를 오버랩하도록 확장한다. 간단하고 편리하게 하기 위해, 박막 트랜지스터의 반도체층들 등은 표시되지 않는다.
도 2a에서 볼 수 있는 바와 같이, 공통 전극 라인(103) 상에는 제2 비아 홀을 위한 위치들(C)이 존재하고, 제2 비아 홀을 위한 위치들(C)은 픽셀 유닛들에 있는 공통 전극들(도면에 도시하지 않음)과 공통 전극 라인의 접속 위치들이다. 픽셀 유닛에 있는 픽셀 전극과 공통 전극이 협력하여 액정 구동 전계를 형성한다. 하나의 공통 전극 라인(103)은 이러한 공통 전극 라인에 대해 상부와 하부 방향에 있는 2개의 픽셀 유닛에 의해 사용될 수 있다.
어레이 기판의 상기 디자인은, 대향 기판 상의 블랙 매트릭스들이 반드시 균일한 형상을 갖도록 할 수 있다. 즉, 2개의 인접한 게이트 라인과 공통 전극 라인이 교대로 배열되어 있기 때문에, 각각의 블랙 매트릭스는, 공통 전극 라인과 2개의 인접한 게이트 라인이 어레이 기판의 동일한 영역을 점유할 때, 그에 따라 동일한 형상을 갖도록 디자인될 수 있다. 이는, 인접한 행에 대한 블랙 매트릭스들 역시 반드시 동일한 형상을 갖도록 하고, 인접한 행들에 대한 블랙 매트릭스들 사이의 형상에 있어서의 차이로 인해 야기되는 가로 줄무늬가 표시 동안 발생하지 않을 것이다. 또한, 픽셀 전극과 드레인 전극이 비아 홀로 접속되는 경우에, 상기 디자인에 의해, 대응하는 블랙 매트릭스가 차폐를 위해 추가적으로 부가되지 않을 것이고, 픽셀 유닛의 개구율이 개선된다.
도 2a에 도시된 TFT 어레이 기판에 기초하여, 또 다른 실시예에서, 도 2b에 도시된 수정이 채택될 수 있다. 도 2b의 실시예 및 도 2a의 실시예는, 게이트 라인(1011, 1012) 상에서 게이트 전극으로 기능하는 돌출부(G1, G2)가 도면에서 좌-우 방향으로 그들의 위치가 변경된다는 점에 있어서만 다르다. 또한, 도 2a 및 도 2b에 도시된 TFT를 위해 직선형 TFT가 사용되고, 본 발명은 이러한 구조의 TFT로 제한되지 않는다. 예를 들어, L-형과 U-형 TFT 또한 사용될 수 있는데, 이는 각각 도 3 및 도 4에 도시된다. 즉, 박막 트랜지스터들의 소스 전극들로 기능하기 위해 돌출부들(G1, G2)을 오버랩하는 데이터 라인들(102)의 일부분들의 형상은 L형 및 U형이다.
본 발명의 실시예에 의해 제공되는 어레이 기판에서의 데이터 라인들(102)의 접속은 위의 실시예들에서 주어진 접속 방식으로 제한되지 않고, 데이터 라인들의 다른 접속 방식들이 사용될 수도 있으며; 드레인 전극들(D1, D2) 및 픽셀 전극들(1041,1042)은 비아홀들(B1,B2)을 통해 접속될 수 없고, 다른 방식들이 또한 사용될 수 있다는 것에 유의해야 한다. 예를 들어, 접속이 실현될 수 있는 한, 그들은 직접 오버랩하는 방식으로 접속된다.
이하에서는, 본 발명의 일 실시예에 의해 제공되는 기술적 해결책이 어레이 기판의 단면도와 함께 상세히 더 설명될 것이다.
도 5는, L-형 TFT가 사용되는 TFT 어레이 기판의 픽셀 구조를 도시하는 단면도를 보여주며, 이는 도 3에서 a-a' 방향을 따라 절취한 L-형 TFT를 갖는 픽셀 구조의 단면도에 대응한다. 도 3에 있는 어레이 기판을 제조하는 단계 S1 내지 S8의 단계들의 각 단계의 끝에서의 대응하는 단면도가 도 5에 도시된다. 제조 방법은 픽셀 전극과 드레인 전극이 비아 홀로 접속되는 예를 참조하여 설명될 것이지만, 본 발명은 이로 제한되지 않는다는 것에 유의해야 한다. 도 5에 도시된 것에 대해, 어레이 기판의 제조 방법의 단계들 S1-S8이 아래에 간단히 설명될 것이다.
단계 S1에서, 게이트 라인들이 하나의 패터닝 프로세스를 통해 형성된다. 예를 들어, 스퍼터링, 노광 및 에칭에 의해, 도 5에서 S1으로 도시되는 바와 같이, 게이트 라인들(101)을 포함하는 게이트 전극층이 유리 기판(또는 플라스틱 기판) 상에 제조된다.
본 발명의 실시예들에서 언급된 패터닝 프로세스는 포토레지스트 코팅(photoresist coating), 마스킹(masking), 노광(exposure), 현상(development), 에칭(etching), 포토레지스트 스트립핑(photoresist stripping) 및 다른 프로세스들을 포함할 수 있다. 포토레지스트의 예로서 포지티브 포토레지스트가 설명되지만, 본 발명은 이로 제한되지 않는다.
단계 S2에서, 게이트 절연층(GI 층)이 형성된다. 예를 들어, 게이트 절연층은, 도 5에서 S2로 도시된 바와 같이, 유리 기판 및 상기 게이트 전극층을 피복하기 위해 기상 증착 방법(vapor deposition method)에 의해 제조될 수 있다. 게이트 절연층은, 예를 들어, 유기 또는 무기 절연층일 수 있다.
단계 S3에서는, 도 5에서 S3의 왼쪽 부분에 도시된 바와 같이, 게이트 절연층(GI) 상에 활성층(ACT 층)이 제조된다. 활성층은 (비정질 실리콘 또는 폴리실리콘의) 실리콘 반도체층 또는 (예컨대, IGZO의) 산화물 반도체층일 수 있다.
단계 S4에서는, 도 5에서 S4의 왼쪽 부분에 도시된 바와 같이, 소스 전극, 드레인 전극 및 데이터 라인을 포함하는 소스-드레인층(SD 층)이 형성된다. 예를 들어, 소스 전극(S)은 데이터 라인에 접속되고, 드레인 전극(D)의 하나의 단자는 우측 게이트 라인의 상면을 오버랩하는데, 이는 도 5에서 S4의 오른쪽 부분에 도시된다.
단계 S5에서, 소스 및 드레인 전극들과 게이트 절연층을 피복하기 위해 SD 층 상에 제2 절연층(I)이 형성되고, 도 5에서 S5의 오른쪽 부분에 도시된 바와 같이, 드레인 전극의 끝에 비아 홀(B)을 형성한다. 제2 절연층(I)은 수지층(resin layer)일 수 있다.
단계 S6에서, 픽셀 전극(P)으로서 기능하는 제1 투명 전극이 형성된다. 픽셀 전극(P)은, 도 5에서 S6의 오른쪽 부분에 도시된 바와 같이, 제2 절연층(I)에 있는 비아 홀(B)을 통해 드레인 전극(D)에 접속된다. 예를 들어, 픽셀 전극(P)은 투명 도전층(이를테면, ITO 층)으로 포토리소그래피를 수행하여 얻어진다.
단계 S7에서는, 도 5에서 S7로 도시되는 바와 같이, 페시베이션층(PVX 층)으로 기능하기 위해 픽셀 전극(P) 상에 절연층이 형성되고, PVX 층은 제2 절연층(I)과 픽셀 전극(P)을 피복한다.
단계 S8에서는, 도 5에서 S8의 오른쪽 부분에 도시된 바와 같이, 공통 전극(Vcom)으로 기능하기 위해 PVX 층의 상면에 제2 투명 전극이 형성된다. 공통 전극(Vcom)과 픽셀 전극은 용량 커패시터 및 액정을 편향시키도록 구동하기 위한 전계를 구성한다. 예를 들어, 공통 전극(Vcom)은 투명 도전층(이를테면, ITO 층)으로 포토리소그래피를 수행하여 얻어진다.
픽셀 전극(P)과 공통 전극(Vcom)은 슬릿들로 형성될 수 있다.
도 5에서 S8 전체는, 도 3에서 a-a' 방향으로 절취한 TFT 어레이 기판의 L-형 TFT를 갖는 픽셀 구조에 대응하는 단면도이고, 비아 홀 위치(B)는 도 3에서 비아 홀 위치(B)에 대응한다.
도 5에 도시된 위의 방법에서, SD 층과 ACT 층이 각각 형성되지만, 그들은 또한 하나의 마스크(예컨대, 회색 톤 또는 하프 톤 마스크)로 하나의 포토리소그래피 프로세스로 형성될 수도 있다는 것에 유의해야 한다. 실제로, 본 발명에 의해 제공되는 TFT 어레이 기판의 구조가 최종적으로 달성되는 한, 절차 및 프로세스들의 특정 시퀀스는 변경될 수 있다.
바람직하게, 도 3을 참조하면, 공통 전극 라인의 영역 내에 비아 홀(C)이 존재하고, 비아 홀(C)은 공통 전극과 공통 전극 라인을 접속하는 역할을 한다.
예를 들어, 도 6에서 좌측 파선 상자에 있는 모든 단계의 끝에 대응하는 단면도들을 참조하고, 게이트 라인의 위치에 대응하는 구조의 제조 단계들과 결합할 때, 공통 전극 라인의 영역 내에 있는 비아 홀의 제조 프로세스는 다음과 같다.
단계 S1에서, 도 6에 있는 S1의 오른쪽 부분에 도시된 바와 같이, 게이트 전극층에 공통 전극 라인(103)이 더 포함된다.
공통 전극 위에, 단계 S2, S5 및 S7 이후에, 공통 전극의 상면에, 게이트 절연층(GI), 제2 절연층(I) 및 패시베이션층(PVX)을 포함하는 3개의 절연층이 각각 맨 아래에서 맨 위로 피착된다. 단계 S7에서, 비아 홀(C)은, 도 6에서 S7의 왼쪽 부분에 도시된 바와 같이, 위의 3개의 층의 스택에서 에칭 제거되고; 비아 홀(C)을 얻기 위한 프로세스 흐름은 하나의 에칭에 의해 달성될 수 있고, 3개의 층을 별도로 에칭함으로써 달성될 수도 있다는 것에 유의해야 하며, 본 발명의 실시예들은 이로 제한되지 않는다.
단계 S8에서, 도 6에서 S8의 오른쪽 부분에서 C로 도시되는 바와 같이, 공통 전극(Vcom)이 형성되어, 게이트 전극층에 위치한 공통 전극 라인에 접속된다.
바람직하게는, 각각의 공통 전극 라인의 영역 내에서, 비아 홀(C)의 수는 적어도 2개이며; 바람직하게는, 비아 홀(C)의 수는 어레이 기판에 있는 픽셀 유닛 열의 수이고, 비아 홀(C)은 공통 전극 라인을 따라 주기적으로 배열된다.
실시예에 따라, 도 6에서 S8로 도시된 구조의 경우, 게이트 전극층에 있는 가로 공통 전극 라인(transverse common electrode line)이 픽셀 영역에 추가되고, 공통 전극(Vcom)에 주기적으로 도통된다. 이는, 공통 전극(Vcom)의 저항을 크게 감소시키고, 누화(crosstalk) 등과 같이 공통 전극(Vcom)의 큰 저항에 의해 야기되는 불리한 현상이 발생하는 것을 방지한다.
어레이 기판의 위의 구조에서, 제2 투명 도전층은 공통 전극(Vcom)으로서 사용된다는 것에 유의해야 한다. 그러나, 본 발명의 일 실시예에서, 제1 투명 도전층이 공통 전극(Vcom)으로서 사용되고, 제2 투명 도전층이 픽셀 전극(P)으로서 사용되는 것도 가능하다. 공통 전극(Vcom)으로서 사용되는 제1 투명 도전층을 갖는 TFT 어레이 기판의 단면이 도 7에 도시된다.
추가로, 절연 효과가 얻어질 수 있는 한, 위의 프로세스들에서 제2 절연층(I), 패시베이션층(PVX) 및 다른 절연층을 위해 다른 재료들이 사용될 수도 있다.
본 발명의 일 실시예에 의해 제공되는 액정 표시 패널은 상기 픽셀 구조를 포함하는 어레이 기판을 이용한다.
도 9에 도시된 바와 같이, 표시 패널(10)은, 셀을 형성하기 위해 함께 조립되는, 위의 실시예들 중 임의의 것에 따른 대향 기판(300) 및 어레이 기판(200)을 포함한다. 대향 기판(300)은 어레이 기판의 픽셀 유닛들에 대응하는 블랙 매트릭스를 포함한다. 어레이 기판(200) 및 대향 기판(300)은 액정 셀을 형성하기 위해 서로 대향하도록 배치되고, 액정 재료(400)로 채워진 액정 셀은 실란트(sealant; 350)로 밀봉된다. 대향 기판(300)은, 예를 들어, 컬러 필터 기판이고, 그 위의 블랙 매트릭스들은 어레이 기판(200) 상의 픽셀 유닛들에 대응하는 픽셀 유닛들을 정의하고, 컬러 필터 기판의 픽셀 유닛의 모두에는, RGB 필터와 같은 컬러 필터들이 각각 형성되어 있다. 일부 실시예들에서, 액정 표시 디바이스(10)는, 어레이 기판(300) 아래 위치하는, 예를 들어, 표시를 위해 백라이트를 제공하기 위한 백라이트 소스(500)를 더 포함한다.
바람직하게는, 액정 표시 패널(10)에서, 광 투과(light transmission)의 방향(도 9에서 수직 방향)에서, 어레이 기판 상의 게이트 라인들과 공통 전극 라인들의 투영은 컬러 필터 기판 상의 블랙 매트릭스들의 투영 내에 속한다.
바람직하게는, 대향 기판 상의, 액정 표시 패널(10)에 대해, 게이트 라인들의 위치에 대응하는 블랙 매트릭스와 공통 전극 라인에 대응하는 블랙 매트릭스는 동일한 형상을 갖는다. 동일한 열에서 세로 방향으로 있는 4개의 픽셀 유닛의 평면도인 도 8과, 대향 기판 측의 블랙 매트릭스들에 대응하는 파선 상자들을 참조하면, 게이트 라인들의 위치에 대응하는 블랙 매트릭스는 게이트 라인들의 외측 주변과 동일 평면 상에 있고 전체적으로 평평한 프로파일을 가지고 있으며, 공통 전극 라인의 위치에 대응하는 블랙 매트릭스와 일치한다. 따라서, 표시 패널(10)에서 인접한 행에 있는 표시 픽셀 유닛의 크기는 동일하고, 가로 줄무늬가 발생하지 않을 것이다.
본 발명의 또 다른 실시예에 따르면, 위의 실시예들 중 임의의 것에 있는 어레이 기판과 같은 어레이 기판을 위한 게이트 구동 방법이 더 제공되며, 이 방법은 다음과 같은 단계들을 포함한다.
서로 인접하고, 2개의 인접한 행의 픽셀 유닛들 사이에 위치한 2개의 게이트 라인에 대해, 인접하는 2개의 게이트 라인 중 다음 행에 있는 게이트 라인이 먼저 스캔되고, 인접하는 2개의 게이트 라인 중 이전 행에 있는 게이트 라인은 나중에 스캔된다.
또는, 인접하는 2개의 게이트 라인 중 이전 행에 있는 게이트 라인이 먼저 스캔되고, 인접하는 2개의 게이트 라인 중 다음 행에 있는 게이트 라인이 나중에 스캔된다.
예를 들어, 세로 방향으로 인접하는 4개의 픽셀 유닛을 나타내는 도 8을 참조하면, 게이트 라인들(1011, 1012, 1013, 1014 ...)이 세로 방향으로 순서대로 배열된 게이트 라인들이고, 이러한 게이트 라인들은 쌍으로 분할되어 각 쌍은 2개의 인접한 행의 픽셀 유닛 사이에 분포된다. 이러한 게이트 라인들의 구동 순서에 대하여, 포워드 스캐닝의 경우에, 픽셀 유닛들의 스위칭-온 순서(switching-on order)를 처음에서 끝까지 보장하기 위해, 1012-1011-1014-1013...이고 나머지는 동일한 방식으로 스캔되며; 백워드 스캐닝의 경우에, 구동 순서는 1013-1014-1011-1012...이고 나머지는 동일한 방식으로 스캔된다.
위에서, 본 발명의 실시예들에는 어레이 기판, 액정 표시 패널 및 구동 방법이 제공되고, 여기서, 박막 트랜지스터의 드레인 전극과 픽셀 전극의 접속 위치는 인접하는 픽셀 유닛들에 대한 게이트 라인들 사이에 또는 게이트 라인 위에 제공되고, 픽셀 유닛들, 즉, 세로로 인접하는 2개의 픽셀 유닛의 게이트 전극들은 스태거되고 또한 대향하도록 만들어질 수 있으므로, 세로로 인접하는 2개의 픽셀 유닛의 TFT들은 대향한다. 따라서, 게이트 라인들에 대응하는 블랙 매트릭스는 게이트 라인들의 에지에 평행한 에지를 갖고, 공통 전극 라인에 대응하는 블랙 매트릭스와 일치하고 평평한 프로파일을 갖는다. 따라서, 픽셀 유닛들의 모든 개구부는 동일한 크기와 균일한 외관을 가지고, 인접 행들에 대한 블랙 매트릭스들 사이의 차이에 의해 생성되는 가로 줄무늬의 표시를 피할 수 있다. 또한, 픽셀 전극과 드레인 전극이 비아 홀을 통해 접속될 때, 비아 홀로부터의 광 누설을 방지하기 위해 블랙 매트릭스의 영역이 특별히 추가되는 것 또한 피할 수 있고, 이는 개구율을 확대시킨다.
전술한 것은 단지 본 발명의 예시적인 실시예들로서, 본 발명의 보호 범위를 제한하는 데 사용되지 않는다. 본 발명의 보호 범위는 첨부된 청구항들에 의해 결정된다.

Claims (14)

  1. 어레이 기판으로서,
    서로 교차하도록 구비되는 복수의 데이터 라인 및 복수의 게이트 라인; 및
    상기 복수의 데이터 라인 및 상기 복수의 게이트 라인으로 둘러싸여 구획되고, 어레이 형태로 배열되며, 각각 박막 트랜지스터 및 픽셀 전극을 포함하는 복수의 픽셀 유닛 - 상기 박막 트랜지스터는 게이트 전극, 대응하는 데이터 라인에 접속되는 소스 전극 및 상기 픽셀 전극에 접속되는 드레인 전극을 포함함 -
    을 포함하고,
    서로 인접하는 2개의 게이트 라인은 상기 2개의 게이트 라인에 의해 구동되는 2개의 인접한 행에 있는 대응하는 픽셀 유닛들 사이에 위치하고, 상기 2개의 인접한 행에 있는 상기 픽셀 유닛들 각각에 대해, 상기 박막 트랜지스터의 상기 드레인 전극과 상기 픽셀 전극의 접속 위치는 상기 2개의 게이트 라인 사이에 있는, 어레이 기판.
  2. 제1항에 있어서, 인접하는 상기 2개의 게이트 라인 중 이전 행에 있는 게이트 라인은 상기 2개의 인접한 행에 있는 상기 픽셀 유닛들 중 다음 행에 있는 픽셀 유닛들을 구동하는 역할을 하고, 인접하는 상기 2개의 게이트 라인 중 다음 행에 있는 게이트 라인은 상기 2개의 인접한 행에 있는 상기 픽셀 유닛들 중 이전 행에 있는 픽셀 유닛들을 구동하는 역할을 하는, 어레이 기판.
  3. 제1항에 있어서, 상기 게이트 라인들은 돌출부들(protrusions)을 포함하며, 상기 2개의 인접한 행에 있는 상기 픽셀 유닛들을 구동하는 데 사용되고 인접하는 상기 2개의 게이트 라인의 돌출부들은 스태거(stagger)되고 열 방향으로 대향하는, 어레이 기판.
  4. 제1항에 있어서, 상기 2개의 인접한 행에 있는 상기 픽셀 유닛들 각각에 대해, 상기 박막 트랜지스터의 상기 드레인 전극은 제1 비아 홀을 통해 상기 픽셀 전극에 접속되는, 어레이 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 복수의 공통 전극 라인을 더 포함하며, 2개의 인접한 행의 상기 공통 전극 라인들은 상기 2개의 인접한 행에 있는 상기 픽셀 유닛들에 의해 분리되고, 상기 공통 전극 라인들은 제2 비아 홀들을 통해 상기 픽셀 유닛들의 공통 전극들에 접속되는, 어레이 기판.
  6. 제5항에 있어서, 상기 공통 전극 라인들과 상기 픽셀 유닛들의 상기 공통 전극들을 접속하기 위한 상기 제2 비아 홀들의 수는 적어도 2개인, 어레이 기판.
  7. 액정 표시 패널로서,
    서로 대향하도록 배치되는 컬러 필터 기판 및 어레이 기판
    을 포함하고,
    상기 어레이 기판은 제1항에 기재된 어레이 기판인, 액정 표시 패널.
  8. 제7항에 있어서, 상기 액정 표시 패널의 광 투과 방향에 있어서, 상기 게이트 라인들의 투영(projection)은 대향 기판의 블랙 매트릭스의 투영 내에 속하는, 액정 표시 패널.
  9. 제7항 또는 제8항에 있어서, 상기 대향 기판 상에서, 상기 게이트 라인들의 위치에 대응하는 블랙 매트릭스의 프로파일(profile)과 공통 전극 라인의 위치에 대응하는 블랙 매트릭스의 프로파일이 동일한, 액정 표시 패널.
  10. 제1항에 기재된 어레이 기판을 구동하기 위한 구동 방법으로서,
    인접하고 2개의 인접한 행에 있는 픽셀 유닛들 사이에 위치하는 2개의 게이트 라인에 대하여, 인접하는 상기 2개의 게이트 라인 중 다음 행에 있는 게이트 라인이 먼저 스캔되고, 인접하는 상기 2개의 게이트 라인 중 이전 행에 있는 게이트 라인은 나중에 스캔되거나;
    인접하고 상기 2개의 인접한 행에 있는 상기 픽셀 유닛들 사이에 위치하는 상기 2개의 게이트 라인에 대하여, 인접하는 상기 2개의 게이트 라인 중 이전 행에 있는 게이트 라인이 먼저 스캔되고, 인접하는 상기 2개의 게이트 라인 중 다음 행에 있는 게이트 라인은 나중에 스캔되는, 구동 방법.
  11. 어레이 기판으로서,
    서로 교차하도록 구비되는 복수의 데이터 라인 및 복수의 게이트 라인; 및
    상기 복수의 데이터 라인 및 상기 복수의 게이트 라인으로 둘러싸여 구획되고, 어레이 형태로 배열되며, 각각 박막 트랜지스터 및 픽셀 전극을 포함하는 복수의 픽셀 유닛 - 상기 박막 트랜지스터는 게이트 전극, 대응하는 데이터 라인에 접속되는 소스 전극 및 상기 픽셀 전극에 접속되는 드레인 전극을 포함함 -
    을 포함하고,
    서로 인접하는 2개의 게이트 라인은 상기 2개의 게이트 라인에 의해 구동되는 2개의 인접한 행에 있는 대응하는 픽셀 유닛들 사이에 위치하고, 상기 2개의 인접한 행에 있는 상기 픽셀 유닛들 각각에 대해, 상기 박막 트랜지스터의 상기 드레인 전극과 상기 픽셀 전극의 접속 위치는 상기 2개의 게이트 라인 위에 있으며,
    인접하는 상기 2개의 게이트 라인 중 이전 행에 있는 게이트 라인은 상기 2개의 인접한 행에 있는 상기 픽셀 유닛들 중 다음 행에 있는 픽셀 유닛들을 구동하는 역할을 하고, 인접하는 상기 2개의 게이트 라인 중 다음 행에 있는 게이트 라인은 상기 2개의 인접한 행에 있는 상기 픽셀 유닛들 중 이전 행에 있는 픽셀 유닛들을 구동하는 역할을 하는, 어레이 기판.
  12. 제11항에 있어서, 복수의 공통 전극 라인을 더 포함하며, 2개의 인접한 행의 상기 공통 전극 라인들은 상기 2개의 인접한 행에 있는 상기 픽셀 유닛들에 의해 분리되고, 상기 공통 전극 라인들은 제2 비아 홀들을 통해 상기 픽셀 유닛들의 공통 전극들에 접속되는, 어레이 기판.
  13. 액정 표시 패널로서,
    서로 대향하도록 배치되는 컬러 필터 기판 및 어레이 기판
    을 포함하고,
    상기 어레이 기판은 제11항에 기재된 어레이 기판인, 액정 표시 패널.
  14. 제11항에 기재된 어레이 기판을 구동하기 위한 구동 방법으로서,
    인접하고 2개의 인접한 행에 있는 픽셀 유닛들 사이에 위치하는 2개의 게이트 라인에 대하여, 인접하는 상기 2개의 게이트 라인 중 다음 행에 있는 게이트 라인이 먼저 스캔되고, 인접하는 상기 2개의 게이트 라인 중 이전 행에 있는 게이트 라인은 나중에 스캔되거나;
    인접하고 상기 2개의 인접한 행에 있는 상기 픽셀 유닛들 사이에 위치하는 상기 2개의 게이트 라인에 대하여, 인접하는 상기 2개의 게이트 라인 중 이전 행에 있는 게이트 라인이 먼저 스캔되고, 인접하는 상기 2개의 게이트 라인 중 다음 행에 있는 게이트 라인은 나중에 스캔되는, 구동 방법.
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