JP2005292848A - トランジスタマトリクス装置の駆動方法 - Google Patents

Abstract

【課題】 大きな容量値の補助容量を形成することができ、製造上の歩留まりを悪化させることがない薄膜トランジスタマトリクス装置を提供する。
【解決手段】 ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…、ドレインバスライン１８ｍ、１８ｍ＋１、…が平行に複数本設けられている。薄膜トランジスタ１４は、補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…の下端近傍に設けられている。薄膜トランジスタ１４のソース電極３６はコンタクトホール３８を介して画素電極１２に接続されている。画素電極１２は、次の列のゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…を越えた位置に形成されている。画素電極１２の下端には、補助容量Ｃsを形成するための中間電極４０が形成されている。
【選択図】 図６

Description

本発明は、トランジスタマトリクス装置及びその駆動方法に係り、特にラップトップパソコンや壁掛けＴＶとして用いられるＴＦＴマトリクス型液晶ディスプレー装置及びその駆動方法に関する。

ＴＦＴマトリクス型液晶ディスプレー装置は薄型軽量、低消費電力等の特徴を有し、ＣＲＴに代わるディスプレー装置として将来大きな市場をもつことが期待されている。ワークステーション用等の大画面、高精度のＴＦＴパネルを実現するためには、画素の開口率が画質を向上させるために重要な問題である。

最も一般的なノーマリホワイトモードの液晶パネルにおいては、画素電極とドレインバスラインやゲートバスラインとの隙間から漏れ光が生じてコントラストが低下することを防止するために、ブラックマトリクスと呼ばれる遮光膜を対向基板に設けている。しかし、このような構造の液晶パネルにおいては、ＴＦＴが設けられたＴＦＴ基板と対向基板との位置合わせマージンを考慮する必要があり、ブラックマトリクスの遮光膜の面積が増えて開口率が低下してしまう。開口率は液晶パネルの表示品質を左右する重要なパラメータであり、明るい表示を実現するために開口率を向上する必要がある。

また、液晶の容量値である液晶容量も、液晶パネルの表示品質を左右する重要なパラメータであり、表示品質を向上するためには液晶容量を大きくする必要がある。

液晶容量を大きくして、しかも、開口率を向上することが、液晶パネルにおける重要な技術的課題となっている。

従来の薄膜トランジスタマトリクス装置を図３８に示す。図３８（ａ）はパターンレイアウトを示し、図３８（ｂ）はＡ−Ａ′線断面を示す。

薄膜トランジスタマトリクス装置のパターンレイアウトを図３８（ａ）を用いて説明する。画素電極１０２は、透明絶縁基板１００上にマトリクス状に配置されている。各画素電極１０２には薄膜トランジスタ１０４が設けられている。薄膜トランジスタ１０４のゲートを共通接続するため、図３８（ａ）の横方向に延びるゲートバスライン１０６が設けられている。薄膜トランジスタ１０４のドレインを共通接続するため、図３８（ａ）の縦方向に延びるドレインバスライン１０８が設けられている。

薄膜トランジスタの構造の詳細について図３８（ｂ）を用いて説明する。透明絶縁基板１００上にはゲート電極１０９が形成され、ゲート電極１０９上にゲート絶縁膜１１０が形成されている。ゲート絶縁膜１１０上には、薄膜トランジスタのチャネル層となるアモルファスシリコン層１１２が形成されている。アモルファスシリコン層１１２上には、中央のチャネル領域を保護するためにチャネル保護膜１１４が設けられている。アモルファスシリコン層１１２上であって、チャネル保護膜１１４の両側には、ｎ+型アモルファスシリコン層１１６、１１８が形成され、ｎ+型アモルファスシリコン層１１６上にドレイン電極１２０が形成され、ｎ+型アモルファスシリコン層１１８上にソース電極１２２が形成されている。薄膜トランジスタ１０４全体は保護膜１２４により覆われている。保護膜１２４上には画素電極１０２が形成されている。画素電極１０２とソース電極１２２とは、保護膜１２４に形成されたコンタクトホール１２６を介して接続されている。

薄膜トランジスタマトリクス装置の等価回路を図３９に示す。ゲートバスライン１０６とドレインバスライン１０８の交差位置に薄膜トランジスタ１０４が設けられている。薄膜トランジスタ１０４のソース電極１２２には液晶による容量である液晶容量Ｃlcが接続されている。更に、画素電極１０２とゲートバスライン１０６間には寄生容量Ｃgsが存在する。この寄生容量Ｃgsは、薄膜トランジスタ１０４のゲート電極１０９とソース電極１２２が重なる程度に応じた容量値と、画素電極１０２とゲートバスライン１０６が隣接することによって生じる容量値との合計になる。

次に、薄膜トランジスタマトリクス装置の動作を図４０を用いて説明する。

ゲートバスライン１０６に正パルスを印加すると、薄膜トランジスタ１０４がオンして、ドレイン電極１２０に印加されているドレイン電圧ＶDが画素電極１０２に印加される。このときのドレイン電圧ＶDを変化することにより、階調も含めた所望の表示を行うことができる。

しかしながら、寄生容量Ｃgsが存在すると画素電極１０２に所望のドレイン電圧ＶDを書き込むことができなくなる。すなわち、所望のドレイン電圧ＶDを印加し、ゲート電圧ＶGをオフ時の電圧ＶGoffからオン時の電圧ＶGonに変化すると、薄膜トランジスタ１０４はオンし、画素電極１０２にドレイン電圧ＶDが印加される。しかしながら、ゲート電圧ＶGがオン時の電圧ＶGonからオフ時の電圧ＶGoffまでΔＶGだけ変化すると、寄生容量Ｃgsによる容量結合により、画素電極１０２の電位も次式に示すようにΔＶだけ下がってしまう。

ΔＶ＝Ｃgs／（Ｃgs＋Ｃlc）・ΔＶG （１）
したがって、画素電極１０２の電位にΔＶの直流雑音成分が重畳されることになり、液晶表示のちらつきであるフリッカや、コントラストの低下や、液晶・配向膜の分解等の信頼性低下や、液晶表示の焼き付き等の問題が発生する。このため、対向電極の電位であるコモン電位ＶcをΔＶだけ下げるようにして、液晶に所望の電圧が印加するようにしている。

しかしながら、液晶容量Ｃlcは液晶のオンオフ状態で変化する。液晶に電圧が印加されているオン状態の液晶容量Ｃlc(on)の方が、液晶に電圧が印加されていないオフ状態の液晶容量Ｃlc(off)よりも大きい。このため、寄生容量Ｃgsによる容量結合により低下する電圧ΔＶが表示状態により変化することになる。

したがって、コモン電位Ｖcを下げるようにしても、表示状態によっては、液晶表示の焼き付き等の前述した問題が発生する。

このような問題を解決するために、液晶容量と並列に補助容量を設けた薄膜トランジスタマトリクス装置が提案されている。

このような薄膜トランジスタマトリクス装置を図４１に示す。図４１（ａ）はパターンレイアウトを示し、図４１（ｂ）はＡ−Ａ′線断面を示し、図４１（ｃ）はＢ−Ｂ′線断面を示す。

薄膜トランジスタマトリクス装置のパターンレイアウトを図４１（ａ）を用いて説明する。画素電極１０２は、透明絶縁基板１００上にマトリクス状に配置されている。各画素電極１０２には薄膜トランジスタ１０４が設けられている。薄膜トランジスタ１０４のゲートを共通接続するゲートバスライン１０６、薄膜トランジスタ１０４のドレインを共通接続するドレインバスライン１０８が設けられている。

画素電極１０２の下部には、補助容量Ｃsを形成するための中間電極１２８が形成されている。ゲートバスライン１０６は、中間電極１２８下方に形成され、ドレインバスライン１０８に沿った画素電極１０２間の隙間に対応して形成されている。

薄膜トランジスタマトリクス装置の構造を図４１（ｂ）、図４１（ｃ）を用いて説明する。

補助容量Ｃsの構造は、図４１（ｃ）に示すように、透明絶縁基板１００上にゲートバスライン１０６が形成され、ゲートバスライン１０６上にゲート絶縁膜１１０を介して中間電極１２８が形成されている。中間電極１２８は保護膜１２４により覆われている。保護膜１２４上には画素電極１０２が形成されている。画素電極１０２と中間電極１２８とは、保護膜１２４に形成されたコンタクトホール１３０を介して接続されている。

薄膜トランジスタマトリクス装置の等価回路を図４２に示し、薄膜トランジスタマトリクス装置の動作波形を図４３を示す。

ゲートバスライン１０６とドレインバスライン１０８の交差位置に薄膜トランジスタ１０４が設けられている。薄膜トランジスタ１０４のソース電極１２２には液晶による容量である液晶容量Ｃlcが接続されている。更に、画素電極１０２と隣接するゲートバスライン１０６との間には補助容量Ｃsが存在する。この寄生容量Ｃsは、ゲートバスライン１０６と中間電極１２８が重なる程度に応じた値となる。

薄膜トランジスタマトリクス装置における画素電極１０２の直流電圧変動ΔＶは次式のようになる。

ΔＶ＝Ｃgs／（Ｃgs＋Ｃlc＋Ｃs）・ΔＶG （２）
したがって、（Ｃlc＋Ｃs）＞＞Ｃgsとなるように、補助容量の容量値Ｃsをできるだけ大きくすれば、図４３に示すように、電圧変動ΔＶを小さくすることができ、表示品質を大幅に改善することができる。なお、図４３に示すように、補助容量Ｃsが接続されたゲートバスライン１０６の書き込みパルスにより画素電極１０２の電圧は変動するが、非常に短期間であるので表示品質に影響を与えることはない。

このように、表示品質を向上させるためには、補助容量を設けて見かけ上の液晶容量を大きくすることが非常に有効である。このことを実現するために、ゲートバスラインの一部を絶縁膜を挟んで画素電極の一部と重なるように配置して補助容量を形成する、Ｃｓ−ｏｎ−Ｇａｔｅ構造と呼ばれる構造が提案されている。なお、前述した図４１の構造もこのＣｓ−ｏｎ−Ｇａｔｅ構造に該当している。

Ｃｓ−ｏｎ−Ｇａｔｅ構造の一例を図４４に示す。図４４（ａ）はパターンレイアウトを示し、図４４（ｂ）はＣ−Ｃ′線断面を示す。

この薄膜トランジスタマトリクス装置は、補助容量を形成するためのパターンが、漏れ光を遮光するブラックマトリクスをも兼ねるようにして、開口率の向上も図るものである。

画素電極１０２は、透明絶縁基板１００上にマトリクス状に配置されている。各画素電極１０２には薄膜トランジスタ１０４が設けられている。薄膜トランジスタ１０４のゲートを共通接続するゲートバスライン１０６、薄膜トランジスタ１０４のドレインを共通接続するドレインバスライン１０８が設けられている。 画素電極１０２の左右両側に隣接する画素電極との間の隙間を覆う補助パターン１３２が設けられている。この補助パターン１３２は、画素電極１０２と縁部で重なっている。補助パターン１３２とゲートバスライン１０６とは連続して一体のパターンとなっている。

図４４（ｂ）に示すように、透明絶縁基板１００上にはゲートバスライン１０６に連続する補助パターン１３２が形成され、補助パターン１３２上にゲート絶縁膜１１０が形成されている。ゲート絶縁膜１１０上には、ドレインバスライン１０８が形成され、ドレインバスライン１０８上には、保護膜１２４が形成されている。保護膜１２４上に画素電極１０２が形成されている。

画素電極１０２と補助パターン１３２は、ゲート絶縁膜１１０と保護膜１２４を挟んで、一部が互いに重なっており、これにより、画素電極１０２とゲートバスライン１０６間に補助容量Ｃsが形成される。

なお、補助パターン１３２は漏れ光を遮光する遮光膜としても機能するので、対向基板に形成されるブラックマトリクス１３４のパターンは、図４４（ａ）に示すように、画素電極１０２の上部の薄膜トランジスタ１０４を含む領域と、ゲートバスライン１０６と画素電極１０２との間の領域となっている。

しかしながら、図４４（ａ）に示すＣｓ−ｏｎ−Ｇａｔｅ構造の薄膜トランジスタマトリクス装置では、画素電極１０２の三辺しか囲んでいないので、残り一辺はブラックマトリクスが必要となり、その分開口率が低下する。

このため、画素電極１０２を取り囲むように補助パターン１３２を形成したＣｓ−ｏｎ−Ｇａｔｅ構造がある。そのようなＣｓ−ｏｎ−Ｇａｔｅ構造を図４５に示す。図４５（ａ）はパターンレイアウトを示し、図４５（ｂ）はＣ−Ｃ′線断面を示す。

この薄膜トランジスタマトリクス装置では、補助パターン１３２を更に画素電極１０２の上部にも延ばして、画素電極１０２を取り囲むリング状のパターンとしたものである。対向基板に形成されるブラックマトリクス１３４のパターンは、薄膜トランジスタ１０４だけを遮蔽できればよく、位置合わせマージンを非常に小さくすることができる。

しかしながら、図４５に示す薄膜トランジスタマトリクス装置では、隣接するゲートバスライン同士がかなり長い距離にわたって近接したパターンとなるため、精度よく製造することが困難であり、製造上の歩留まりが悪化するという問題があった。

一方、寄生容量に関しては、画素電極とゲートバスライン間の寄生容量だけでなく、画素電極間の寄生容量も問題となる。画素電極間の寄生容量が大きい場合には、ある行の画素電極にデータを書き込んでも、隣接する行の画素電極にデータを書き込む際に、容量結合により画素電極の電位が変化してしまうという問題があった。

このため、たとえパターン上の余裕があったとしても、画素電極同士を例えば５μｍより近づけることはできず、一定程度以上に開口率を向上することができなかった。

また、補助容量を設けて見かけ上の液晶容量を大きくする構造として、上述したＣｓ−ｏｎ−Ｇａｔｅ構造の他に、ゲートバスラインとは独立に補助容量Ｃｓ用の容量バスラインを設け、この容量バスライン上に補助容量Ｃｓを設けた、いわゆる独立Ｃｓ方式の構造が提案されている。

図４６に、独立Ｃｓ方式の構造を採用した従来の薄膜トランジスタマトリクス装置を示す。

画素電極１０２は透明基板上にマトリクス状に配置されている。各画素電極１０２には薄膜トランジスタ１０４が設けられている。薄膜トランジスタ１０４には、ゲート電極１０９、ドレイン電極１２０、ソース電極１２２が設けられている。薄膜トランジスタ１０４のゲート電極１０９は、図４６の横方向に延びるゲートバスライン１０６により共通接続されている。薄膜トランジスタ１０４のドレイン電極１２０は、図４６の縦方向に延びるドレインバスライン１０８により共通接続されている。薄膜トランジスタ１０４のソース電極１２２はコンタクトホール１２６を介して画素電極１０２に接続されている。

補助容量Ｃｓを形成するために、画素電極１０２の中央に中間電極１２８が設けられている。中間電極１２８はコンタクトホール１３０を介して画素電極１０２に接続されている。中間電極１２８下には、図４６の横方向に延びる容量バスライン１４０が設けられている。中間電極１２８と容量バスライン１４０間に補助容量Ｃｓが形成される。

薄膜トランジスタマトリクス装置における画素電極１０２とゲートバスライン１０６、ドレインバスライン１０８の間の隙間を遮光するために、ＴＦＴ基板に対向する対向基板側にブラックマトリクスと呼ばれる遮光膜１５０を形成している。

しかしながら、独立Ｃｓ方式の薄膜トランジスタマトリクス装置の場合にも、ブラックマトリクスにより隙間を遮光する方法では、ＴＦＴ基板と対向基板との貼り合わせ誤差を考慮して、図４６に示すように、貼り合わせ精度に応じたマージンを考慮する必要がある。このため、一定程度以上に開口率を向上することが難しかった。

したがって、開口率を向上させるためには、対向基板のブラックマトリクスを用いることなく、ＴＦＴ基板側のゲートバスラインや容量バスライン等を利用して隙間を遮光することが考えられる。薄膜トランジスタマトリクス基板側のパターンにより遮光する場合には、貼り合わせ精度に比べて高い位置合せ精度が確保できるため、開口率を向上することができる。

図４７に、ゲートバスラインを用いて隙間を遮光する従来の薄膜トランジスタマトリクス装置の一例を示す。図４７（ａ）はパターンレイアウトを示し、図４７（ｂ）はＩ−Ｉ′線断面を示す。

図４７の薄膜トランジスタマトリクス装置では、ゲートバスライン１０６の幅を太くすることにより、画素電極１０２とゲートバスライン１０６間の隙間を遮光するようにしている。このように、ゲートバスライン１０６や、容量バスライン１４０等のＴＦＴ基板側のパターンを用いて、隙間を遮光するようにすれば、大きな位置合せマージンを考慮する必要がないので、開口率を向上することができる。

しかしながら、図４７（ｂ）に示すように、ゲートバスライン１０６を用いて隙間を遮光するようにすると、画素電極１０２とゲートバスライン１０６の間に新たな容量Ｃｇｓが発生し、画素電極１０２の直流電圧変動ΔＶ、すなわち、フィールドスルー電圧ΔＶは、前述した式（１）又は（２）で与えられる。これら式から明らかなように、容量Ｃｇｓが増大すると、フィールドスルー電圧ΔＶが増大し、白表示時と黒表示時での実効画素電圧の差が大きくなり、表示品質を劣化を招くことになる。

また、ゲートバスラインを用いて画素電極の隙間を遮光するようにすると、ゲートバスライン近傍の液晶の配向状態に歪みが発生し、その歪みにより漏れ光が生じるという問題がある。

図４８及び図４９に、ゲートバスラインを用いて隙間を遮光する従来の薄膜トランジスタマトリクス装置の一例を示す。図４８はパターンレイアウトを示し、図４９はＪ−Ｊ′線断面を示す。

この薄膜トランジスタマトリクス装置では、図４８に示すように、ゲートバスライン１０６を２つの画素電極１０２に重なるような位置に設け、画素電極１０２間の隙間を遮光するようにしている。しかしながら、この遮光部分では、図４９に示すように、画素電極１０２と共通電極１４４間の液晶１４２の配向状態に歪みを生ずる。すなわち、画素電極１０２とゲートバスライン１０６の間には、その電位差に応じて横方向電界が印加し、これにより液晶１４２が配向する。このため、横方向電界による配向方向が、液晶１４２の配向方向と反対の場合には、図４９に示すように、その画素電極１０２の端部近傍の液晶１４２に、配向方向が反転する反転境界１４３があらわれ、この反転境界１４３から光が漏れるという問題がある。

以上詳述したように、従来の薄膜トランジスタマトリクス装置では、明るい表示を実現するために開口率を向上し、表示品質を向上するために液晶容量を大きくする必要があるにもかかわらず、この点について依然として不十分であった。 また、従来の薄膜トランジスタマトリクス装置では、隣接するゲートバスライン同士がかなり長い距離にわたって近接したパターンとなるため、精度よく製造することが困難であり、製造上の歩留まりが悪化するという問題があった。

また、従来の薄膜トランジスタマトリクス装置では、画素電極間の容量結合により、隣接する画素電極にデータを書き込む際に、容量結合により画素電極の電位が変化してしまうという問題があった。

また、画素電極とゲートバスライン間の横方向電界により、液晶内に配向方向が反転する境界があらわれ、この境界から光が漏れるという問題があった。

本発明の目的は、開口率を向上して明るい表示を実現し、液晶容量を大きくすして表示品質を向上した薄膜トランジスタマトリクス装置を提供することにある。

本発明の他の目的は、大きな容量値の補助容量を形成することができ、製造上の歩留まりを悪化させることがない薄膜トランジスタマトリクス装置を提供することにある。

本発明の更に他の目的は、画素電極間の寄生容量が大きい場合でも、画素電極の電位を変化することがない薄膜トランジスタマトリクス装置の駆動方法を提供することにある。

本発明の更に他の目的は、液晶内に配向方向が反転する境界ががあらわれても光が漏れることのない薄膜トランジスタマトリクス装置を提供することにある。

上記目的は、透明絶縁基板と、前記透明絶縁基板上にマトリクス状に配置された複数の画素電極と、前記複数の画素電極にそれぞれ設けられ、各画素電極をスイッチングする複数のトランジスタと、前記トランジスタのゲートを共通接続する複数のゲートバスラインと、前記トランジスタのドレインを共通接続する複数のドレインバスラインとを有するトランジスタマトリクス装置において、第ｎ番目のゲートバスラインに前記トランジスタを介して接続された第ｎ番目の行の画素電極の少なくとも一部の領域が、前記第ｎ番目のゲートバスラインに隣接する第ｎ＋１番目のゲートバスラインと、前記ｎ＋１番目のゲートバスラインに隣接する第ｎ＋２番目のゲートバスラインとの間に位置していることを特徴とするトランジスタマトリクス装置によって達成される。

上述したトランジスタマトリクス装置において、前記第ｎ番目の行の画素電極が、前記ｎ＋１番目のゲートバスラインと前記第ｎ＋２番目のゲートバスラインの間の領域に設けられていることが望ましい。

上述したトランジスタマトリクス装置において、前記第ｎ番目の行の画素電極と前記ｎ＋１番目のゲートバスラインとの間に設けられた第１の補助容量を更に有することが望ましい。

上述したトランジスタマトリクス装置において、前記第ｎ番目の行の画素電極と前記ｎ＋２番目のゲートバスラインとの間に設けられた第２の補助容量を更に有することが望ましい。

上述したトランジスタマトリクス装置において、前記第２の補助容量の容量値が前記第１の補助容量の容量値よりも大きいことが望ましい。

上述したトランジスタマトリクス装置において、前記第１の補助容量の容量値が前記第２の補助容量の容量値よりも大きいことが望ましい。

上述したトランジスタマトリクス装置において、前記画素電極と前記ゲートバスラインとの間に設けられ、前記画素電極に接続された中間電極を更に有し、
前記中間電極と前記ゲートバスラインとの間に前記第１の補助容量又は前記第２の補助容量が形成されていることが望ましい。

上述したトランジスタマトリクス装置において、前記トランジスタのソースと前記画素電極との間に設けられ、前記ソースと前記画素電極とを接続するソース電極を更に有し、前記ソース電極と前記ゲートバスラインとの間に前記第１の補助容量が形成されていることが望ましい。

上述したトランジスタマトリクス装置において、前記ソース電極により、前記画素電極と前記ゲートバスラインとの間の隙間を遮光することが望ましい。

上述したトランジスタマトリクス装置において、前記第ｎ番目の行の画素電極又は画素電極に接続された電極と、前記ｎ＋１番目の行の画素電極又は画素電極に接続された電極とが、５μｍ以下に接近していることが望ましい。

上述したトランジスタマトリクス装置において、前記第ｎ番目の行の画素電極と、前記ｎ番目の行の画素電極に隣接する第ｎ＋１番目の行の画素電極との間の隙間をそれぞれ遮光する複数の遮光膜を更に有することが望ましい。

上述したトランジスタマトリクス装置において、前記第ｎ番目の行の画素電極と前記第ｎ＋１番目の行の画素電極との間の隙間を遮光する第ｎ番目の遮光膜が、前記第ｎ＋２番目のゲートバスラインに接続されていることが望ましい。

上述した薄膜トランジスタマトリクス装置において、前記複数のゲートバスラインの間に設けられた複数の容量バスラインと、前記画素電極と前記容量バスラインとの間に設けられた第３の補助容量とを更に有することが望ましい。

上述したトランジスタマトリクス装置において、第ｎ番目の行の画素電極と、第ｎ＋１番目の行の画素電極との間の隙間を、第ｎ＋１番目の容量バスラインにより遮光することが望ましい。

上述したトランジスタマトリクス装置において、前記画素電極に接続され、前記容量バスラインとの間で前記第３の補助容量を形成する中間電極を更に有し、第ｎ番目の行の画素電極と、第ｎ＋１番目の行の画素電極との間の隙間を、前記中間電極により遮光することが望ましい。

上述したトランジスタマトリクス装置において、前記ゲートバスライン又は前記容量バスラインから前記ドレインバスラインに沿って延び、前記画素電極と前記ドレインバスラインの間の隙間を遮光する補助パターンを更に有することが望ましい。

上記目的は、透明絶縁基板と、前記透明絶縁基板上にマトリクス状に配置された複数の画素電極と、前記複数の画素電極にそれぞれ設けられ、各画素電極をスイッチングする複数のトランジスタと、前記トランジスタのゲートを共通接続する複数のゲートバスラインと、前記トランジスタのドレインを共通接続する複数のドレインバスラインとを有するトランジスタマトリクス装置において、前記ゲートバスラインは、隣接する２つの行の画素電極又は前記画素電極に接続された電極の縁部とそれぞれ重なっており、一方の行の前記画素電極又は電極と重なる幅を他方の行の前記画素電極又は電極と重なる幅よりも大きくして、前記一方の行の前記画素電極又は電極の縁部近傍に生ずる液晶の反転境界を遮蔽することを特徴とするトランジスタマトリクス装置によって達成される。

上述したトランジスタマトリクス装置において、前記ゲートバスラインは、隣接する２つの行の画素電極又は前記画素電極に接続された電極の縁部とそれぞれ重なっており、一方の行の前記画素電極又は電極と重なる幅を他方の行の前記画素電極又は電極と重なる幅よりも大きくして、前記一方の行の前記画素電極又は電極の縁部近傍に生ずる液晶の反転境界を遮蔽することが望ましい。

上述したトランジスタマトリクス装置において、前記液晶の配向方向は、前記画素電極又は電極における、前記ゲートバスラインと重なる幅が相対的に大きい縁部から、前記ゲートバスラインと重なる幅が相対的に小さい縁部に向かう方向の成分を有することが望ましい。

上述したトランジスタマトリクス装置において、前記画素電極は、ひとつのカラー画素を構成する３つの副画素の画素電極であることが望ましい。

上述したトランジスタマトリクス装置において、前記カラー画素を構成する３つの副画素は、三角形の３つの頂点にそれぞれ位置するように配置されていることが望ましい。

上述したトランジスタマトリクス装置において、前記トランジスタは薄膜トランジスタであることが望ましい。

上記目的は、上述したトランジスタマトリクス装置と、前記トランジスタマトリクス装置に対向して配置された対向基板と、前記トランジスタマトリクス装置と前記対向基板の間に挟まれた液晶とを有することを特徴とする液晶パネルによって達成される。

上述した液晶パネルにおいて、前記第ｎ番目のゲートバスラインと前記第ｎ番目の遮光膜との間の第１の領域に対応する液晶の配向方向と、前記第ｎ番目の遮光膜と前記第ｎ＋１番目のゲートバスラインとの間の第２の領域に対応する液晶の配向方向とが異なることが望ましい。

上記目的は、上述した液晶パネルと、前記液晶パネルを駆動する駆動回路と、前記液晶パネルと前記駆動回路を接続する接続配線とを有することを特徴とする液晶表示ユニットによって達成される。

上記目的は、透明絶縁基板と、前記透明絶縁基板上にマトリクス状に配置された複数の画素電極と、前記複数の画素電極にそれぞれ設けられ、各画素電極をスイッチングする複数のトランジスタと、前記トランジスタのゲートを共通接続する複数のゲートバスラインと、前記トランジスタのドレインを共通接続する複数のドレインバスラインとを有するトランジスタマトリクス装置を駆動するトランジスタマトリクス装置の駆動方法において、第ｎ番目の行の画素電極と、第ｎ＋２番目の行の画素電極を、互いに極性が反対になるように駆動することを特徴とするトランジスタマトリクス装置の駆動方法によって達成される。

上述したトランジスタマトリクス装置の駆動方法において、表示画像の第１のフレームでは、第ｎ番目の行の画素電極と、第ｎ＋２番目の行の画素電極を、互いに極性が反対になるように駆動し、表示画像の第２のフレームでは、第ｎ＋１番目の行の画素電極と、第ｎ＋３番目の行の画素電極を、互いに極性が反対になるように駆動することが望ましい。

上述したトランジスタマトリクス装置の駆動方法において、前記第ｎ番目の行の画素電極の極性と、前記第ｎ＋１番目の行の画素電極の極性が、互いに反対になるように駆動することが望ましい。

以上の通り、本発明によれば、第ｎ番目のゲートバスラインにトランジスタを介して接続された第ｎ番目の行の画素電極の少なくとも一部の領域が、第ｎ番目のゲートバスラインに隣接する第ｎ＋１番目のゲートバスラインと、ｎ＋１番目のゲートバスラインに隣接する第ｎ＋２番目のゲートバスラインとの間に位置しているので、画素電極間の隙間をゲートバスラインと遮光膜により簡単に遮光することができ、この部分を遮光するためのブラックマトリクスを形成する必要がない。したがって、対向基板のブラックマトリクスは、薄膜トランジスタの部分だけを遮蔽すればよく、位置合わせマージンを非常に小さくすることができる。

また、第ｎ番目の行の画素電極が、ｎ＋１番目のゲートバスラインと第ｎ＋２番目のゲートバスラインの間の領域に設けるようにすれば、大きな容量値の補助容量を形成することができる。

また、第ｎ番目の行の画素電極と第ｎ＋１番目の行の画素電極との間の隙間を遮光膜により遮光するようにすれば、画素電極間の隙間をゲートバスラインと遮光膜により簡単に遮光することができ、この部分を遮光するためのブラックマトリクスを形成する必要がなくなる。したがって、対向基板のブラックマトリクスは、薄膜トランジスタの部分だけを遮蔽すればよく、位置合わせマージンを非常に小さくすることができる。

また、複数のゲートバスラインの間に複数の容量バスラインと、画素電極に接続された中間電極を設けるようにすれば、画素電極間の隙間を容量バスライン又は中間電極により簡単に遮光することができ、この部分を遮光するためのブラックマトリクスを形成する必要がなくなる。したがって、対向基板のブラックマトリクスは、薄膜トランジスタの部分だけを遮蔽すればよく、位置合わせマージンを非常に小さくすることができる。

また、ゲートバスラインが隣接する２つの行の画素電極又は画素電極に接続された電極の縁部と重なっており、一方の行の画素電極又は電極と重なる幅を他方の行の画素電極又は電極と重なる幅よりも大きくすれば、一方の行の画素電極又は電極の縁部近傍に生ずる液晶の反転境界をゲートバスラインにより遮蔽して、光漏れのない優れた表示品質の薄膜トランジスタマトリクス装置を実現することができる。

また、第ｎ番目のゲートバスラインと第ｎ番目の遮光膜との間の第１の領域に対応する液晶の配向方向と、第ｎ番目の遮光膜と第ｎ＋１番目のゲートバスラインとの間の第２の領域に対応する液晶の配向方向とが異なるようにすれば、電界により液晶配向が不安定になることを防止して、液晶の液晶配向を安定化することができる。

本発明によれば、トランジスタマトリクス装置において、第ｎ番目の行の画素電極と、第ｎ＋２番目の行の画素電極を、互いに極性が反対になるようにしたので、画素電極間の寄生容量が大きい場合でも、画素電極の電位を変化することなく薄膜トランジスタマトリクス装置の駆動することができる。

また、トランジスタマトリクス装置の駆動方法において、表示画像の第１のフレームでは、第ｎ番目の行の画素電極と、第ｎ＋２番目の行の画素電極を、互いに極性が反対になるように駆動し、表示画像の第２のフレームでは、第ｎ＋１番目の行の画素電極と、第ｎ＋３番目の行の画素電極を、互いに極性が反対になるように駆動すれば、画素電極の電位の変化を更に抑制することができる。

［第１の実施形態］
本発明の第１の実施形態による薄膜トランジスタマトリクス装置を図１乃至図３を用いて説明する。図１はパターンレイアウトを示し、図２はＤ−Ｄ′線断面を示し、図３は等価回路を示す。

透明絶縁基板１０上に、図１の横方向に延びるゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…が平行に複数本設けられ、図２の縦方向に延びるドレインバスライン１８ｍ、１８ｍ＋１、…が平行に複数本設けられている。

薄膜トランジスタ１４は、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…とドレインバスライン１８ｍ、１８ｍ＋１、…が交差する位置に設けられている。薄膜トランジスタ１４のゲート電極はゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…により共通接続され、ドレイン電極はドレインバスライン１８ｍ、１８ｍ＋１、…により共通接続されている。薄膜トランジスタ１４のソース電極には画素電極１２が接続されている。

本実施形態における各画素電極１２は、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…にまたがって形成されている。例えば、ゲートバスライン１６ｎに薄膜トランジスタ１４を介して接続された画素電極１２は、上端がゲートバスライン１６ｎとゲートバスライン１６ｎ＋１の間にあり、下端がゲートバスライン１６ｎ＋１とゲートバスライン１６ｎ＋２の間にある。すなわち、薄膜トランジスタ１４は、ゲートバスライン１６ｎとドレインバスライン１８ｍの交差位置にあるが、薄膜トランジスタ１４のソース電極が下方に延びて、画素電極１２の上端に接続されている。

これにより、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…間に、隣接する画素電極１２間の隙間ができるので、この隙間を遮光するために遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…が設けられている。

図２に示すように、透明絶縁基板１０上にゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…と遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…が形成されている。ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…と、遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…上には、薄膜トランジスタ１４のゲート絶縁膜２２が形成されている。ゲート絶縁膜２２上には、薄膜トランジスタ１４を保護する保護膜２４が形成されている。保護膜２４上には画素電極１２が形成されている。各画素電極１２は、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…をまたがり、端部が遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…の位置に合致するように形成されている。

図３は、特定の画素電極１２に注目した場合の等価回路である。

ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…とドレインバスライン１８ｍ、１８ｍ＋１、…の交差位置に薄膜トランジスタ１４が設けられている。薄膜トランジスタ１４のゲート電極はゲートバスライン１６ｎに接続され、ドレイン電極はドレインバスライン１８ｍに接続され、ソース電極は下方に延びて画素電極１２に接続されている。その結果、薄膜トランジスタ１４のソース電極には液晶による容量である液晶容量Ｃlcが接続されている。

更に、画素電極１２と遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…が重なりあっているので、遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…をゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…に接続することにより、画素電極１２とゲートバスライン１６ｎ＋１の間に補助容量Ｃsが形成される。

このように、本実施形態によれば、画素電極間の隙間をゲートバスラインと遮光膜により遮光するようにしたので、この部分を遮光するためのブラックマトリクスを形成する必要がない。したがって、対向基板のブラックマトリクスは、薄膜トランジスタの部分だけを遮蔽すればよく、位置合わせマージンを非常に小さくすることができる。
［第２の実施形態］
本発明の第２の実施形態による薄膜トランジスタマトリクス装置を図４及び図５を用いて説明する。図４はパターンレイアウトを示し、図５はＤ−Ｄ′線断面を示す。図１乃至図３に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態では、第１の実施形態における遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…をゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…と接続している。遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…とゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…を、ドレインバスライン１８ｍ、１８ｍ＋１、…下の接続パターン２６ｎ、２６ｎ＋１、２６ｎ＋２、…により接続する。画素電極１２の上半部は、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…と、遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…と、接続パターン２６ｎ、２６ｎ＋１、２６ｎ＋２、…により取り囲まれる。画素電極１２の下半部は、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…と遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…間の領域に位置する。

画素電極１２が、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…と、遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…と、接続パターン２６ｎ、２６ｎ＋１、２６ｎ＋２、…と重なり合うので、大きな補助容量Ｃsが形成される。

なお、本実施形態では遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…近傍で、遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…と画素電極１２の間に大きな横方向電界が発生することがある。例えば、遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…に−１２．５Ｖが印加され、画素電極１２に±３〜５Ｖが印加された場合には、横方向電界により液晶配向が不安定になる。このため、本実施形態では、対向基板に液晶配向処理を施して、図５に示すように、画素電極１２と共通電極２９間の液晶２８の配向方向を遮光膜２０ｎ、２０ｎ＋１、２０ｎ＋２、…に向かって傾ける。これにより、液晶２８の液晶配向を安定化することができる。

このように、本実施形態によれば、画素電極の上半部の周囲をゲートバスラインにより取り囲むようにしたので、この部分を遮光するためのブラックマトリクスを形成する必要がない。したがって、対向基板のブラックマトリクスは、薄膜トランジスタの部分だけを遮蔽すればよく、位置合わせマージンを非常に小さくすることができる。

また、ゲートバスラインと遮光膜とは一定の距離をおいて配置されているので、精度よく製造することができ、製造上の歩留まりが低下することはない。

更に、液晶の配向を遮蔽膜に向かって傾けることにより、液晶配向を安定化することができる。
［第３の実施形態］
本発明の第３の実施形態による薄膜トランジスタマトリクス装置を図６乃至図８を用いて説明する。図６はパターンレイアウトを示し、図７（ａ）はＥ−Ｅ′線断面を示し、図７（ｂ）はＦ−Ｆ′線断面を示し、図７（ｃ）はＧ−Ｇ′線断面を示し、図８は等価回路を示す。

透明絶縁基板１０上に、図６の横方向に延びるゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…が平行に複数本設けられ、図６の縦方向に延びるドレインバスライン１８ｍ、１８ｍ＋１、…が平行に複数本設けられている。

ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…には、ドレインバスライン１８ｍ、１８ｍ＋１、…に沿って下方に延びる補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…が形成されている。

薄膜トランジスタ１４は、この補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…の下端近傍に設けられている。薄膜トランジスタ１４のゲート電極３２は補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…を介してゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…により共通接続され、ドレイン電極３４はドレインバスライン１８ｍ、１８ｍ＋１、…により共通接続されている。薄膜トランジスタ１４のソース電極３６はコンタクトホール３８を介して画素電極１２に接続されている。

本実施形態における各画素電極１２は、次の列のゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…を越えた位置に形成されている。例えば、ゲートバスライン１６ｎに薄膜トランジスタ１４を介して接続された画素電極１２は、全体がゲートバスライン１６ｎ＋１とゲートバスライン１６ｎ＋２との間に位置している。薄膜トランジスタ１４は、ゲートバスライン１６ｎの補助パターン３０ｎの下端に設けられ、ソース電極３６がゲートバスライン１６ｎ＋１上まで延びて、画素電極１２の上端に接続されている。

画素電極１２の下端には、補助容量Ｃsを形成するための中間電極４０が形成されている。中間電極４０は、コンタクトホール４２を介して画素電極１２に接続されている。

本実施形態による薄膜トランジスタマトリクス装置の構造を図７（ａ）、図７（ｂ）、図７（ｃ）を用いて説明する。

図７（ａ）のＥ−Ｅ′線断面図に示すように、薄膜トランジスタ１４では、透明絶縁基板１０上にゲート電極３２が形成され、ゲート電極３２上にゲート絶縁膜２２が形成されている。ゲート絶縁膜２２上には、薄膜トランジスタ１４のチャネル層となるアモルファスシリコン層４４が形成されている。アモルファスシリコン層４４上の中央のチャネル領域の両側には、ドレイン電極３４とソース電極３６が形成されている。薄膜トランジスタ１４全体は保護膜２４により覆われている。

図７（ｂ）のＦ−Ｆ′線断面図に示すように、薄膜トランジスタ１４の下部では、透明絶縁基板１０上にゲートバスライン１６ｎ＋１が形成され、ゲートバスライン１６ｎ＋１上にゲート絶縁膜２２が形成されている。ゲート絶縁膜２２上には、薄膜トランジスタ１４のチャネル層となるアモルファスシリコン層４４が形成されている。アモルファスシリコン層４４上にソース電極３６が形成されている。ソース電極３６全体は保護膜２４により覆われている。保護膜２４上には画素電極１２が形成されている。画素電極１２は、保護膜２４に形成されたコンタクトホール３８を介してソース電極３６に接続されている。

図７（ｃ）のＧ−Ｇ′線断面図に示すように、画素電極１２の下端近傍では、透明絶縁基板１０上にゲートバスライン１６ｎ＋２が形成され、ゲートバスライン１６ｎ＋２上にゲート絶縁膜２２が形成されている。ゲート絶縁膜２２上には、ソース電極３６と同一層の中間電極４０が形成されている。中間電極４０全体は保護膜２４により覆われている。保護膜２４上には画素電極１２が形成されている。画素電極１２は、保護膜２４に形成されたコンタクトホール４２を介して中間電極４０に接続されている。

図８は、特定の画素電極１２に注目した場合の等価回路である。

ゲートバスライン１６ｎとドレインバスライン１８ｍの交差位置からゲートバスライン１６ｎ＋１に近い位置に薄膜トランジスタ１４が設けられている。薄膜トランジスタ１４のゲート電極はゲートバスライン１６ｎに接続され、ドレイン電極はドレインバスライン１８ｍに接続され、ソース電極は下方に延びて画素電極１２に接続されている。その結果、薄膜トランジスタ１４のソース電極には液晶による容量である液晶容量Ｃlcが接続されている。

また、ソース電極３６がゲートバスライン１６ｎ＋１上を覆うように大きく形成されているので、画素電極１２とゲートバスライン１６ｎ＋１の間に補助容量Ｃs′が形成される。ソース電極３６がゲートバスライン１６ｎ＋１と重なる面積を変化することにより、補助容量Ｃsの容量値を調整することができる。

更に、画素電極１２に接続された中間電極４０がゲートバスライン１６ｎ＋２上を覆うように形成されているので、画素電極１２とゲートバスライン１６ｎ＋２の間に補助容量Ｃs″が形成される。中間電極４０がゲートバスライン１６ｎ＋２と重なる面積を変化することにより、補助容量Ｃs″を調整することができる。

このように、本実施形態によれば、画素電極間の隙間をゲートバスラインにより遮光するようにしたので、この部分を遮光するためのブラックマトリクスを形成する必要がない。しかも、遮光するために設けた全ての膜が補助容量を形成するためにも用いられているので、パターンの無駄がなく、極めて高い開口率と、高い製造歩留まりを実現することができる。
［第４の実施形態］
本発明の第４の実施形態による薄膜トランジスタマトリクス装置を図９及び図１０を用いて説明する。図９はパターンレイアウトを示し、図１０は等価回路を示す。図６乃至図８に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の基本構成は第３の実施形態と同じであるが、ソース電極３６の大きさと中間電極４０の大きさが異なっている。前述したように、ソース電極３６がゲートバスライン１６ｎ＋１と重なる面積を変化することにより、補助容量Ｃsの容量値を調整することができ、中間電極４０がゲートバスライン１６ｎ＋２と重なる面積を変化することにより、補助容量Ｃs″を調整することができる。

本実施形態では、ソース電極３６の大きさを必要最小限にし、中間電極４０の面積を最大限大きくすることにより、補助容量Ｃs″に対して補助容量Ｃs′が無視できる値となり（補助容量Ｃs″＞＞補助容量Ｃs′）、図１０に示すように、実質的に補助容量Ｃs′が形成されていないようにしている。

通常のデータ書き込み動作の場合、ある行の画素電極１２に書き込みが行われた直後に、次の行の画素電極１２に書き込みが行われる。このため、画素電極１２が、次の行のゲートバスライン１６ｎ＋１と容量結合していると、薄膜トランジスタ１４が完全にオフする前に次の行の書き込み動作が行われ、書き込み信号が異なってしまうおそれがある。そこで、本実施形態では、画素電極１２が次の行のゲートバスライン１６ｎ＋１とは容量結合せず、次の次の行のゲートバスライン１６ｎ＋２と容量結合するようにしている。

したがって、本実施形態によれば、データ信号の書き込み時に、他の行の書き込み動作の影響を受けないようにして、表示品質を向上させることができる。
［第５の実施形態］
本発明の第５の実施形態による薄膜トランジスタマトリクス装置を図１１乃至図１６を用いて説明する。図１１はパターンレイアウトを示し、図１２はＨ−Ｈ′線断面を示し、図１３は等価回路を示し、図１４は液晶表示ユニットを示し、図１５及び図１６は駆動方法の説明図である。図６乃至図８に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の基本構成は第３の実施形態とほぼ同じであるが、図１１に示すように、中間電極４０を設けていない。前述したように、ソース電極３６がゲートバスライン１６ｎ＋１と重なる面積を変化することにより、補助容量Ｃsの容量値を調整することができ、中間電極４０がゲートバスライン１６ｎ＋２と重なる面積を変化することにより、補助容量Ｃs″を調整することができる。

本実施形態では、中間電極４０を全く設けずに、ソース電極３６の面積を最大限大きくすることにより、図１３に示すように、補助容量Ｃs′に対して補助容量Ｃs″が無視できる値となり（補助容量Ｃs′＞＞補助容量Ｃs″）、実質的に補助容量Ｃs″が形成されていないようにしている。

このように、本実施形態によれば、中間電極を設けないので、コンタクトホールの数を減らすことができ、接続不良による欠陥を防止することができる。また、中間電極を設けないので、ソース電極をパターン形成する際の制限や無駄がなくなり、開口率を向上することができる。

ここまでの説明では、画素電極１２とゲートバスライン１６間の寄生容量について注目していたが、画素電極１２とゲートバスライン１６間の寄生容量だけでなく、画素電極１２間の寄生容量も問題となる。

画素電極１２間の構造を、図１２（ａ）のＨ−Ｈ′線断面図に示す。画素電極１２の間の領域では、透明絶縁基板１０上にゲートバスライン１６ｎ＋１が形成され、ゲートバスライン１６ｎ＋１上にゲート絶縁膜２２が形成されている。ゲート絶縁膜２２上には、ソース電極３６が形成されている。ソース電極３６全体は保護膜２４により覆われている。保護膜２４上には２つの隣接する画素電極１２が形成されている。隣接する画素電極１２は、ゲートバスライン１６ｎ＋１、ソース電極３６、ゲート絶縁膜２２、保護膜２４を介して接続されているので、画素電極１２同士が接近すると、図１２（ｂ）に示すように、画素電極１２間の寄生容量Ｃssが無視できなくなる。

画素電極１２間の寄生容量Ｃssが大きい場合には、ある行の画素電極１２にデータを書き込んでも、隣接する行の画素電極１２にデータを書き込む際に、容量結合により画素電極１２の電位が変化してしまう。

このため、たとえパターン上の余裕があったとしても、画素電極１２同士を例えば５μｍより近づけることはできず、一定程度以上に開口率を向上することができなかった。

本実施形態では、画素電極１２同士の寄生容量が大きい場合でも、画素電極１２の電位が変化しない薄膜トランジスタマトリクス装置の新規な駆動方法を提案する。

図１４に、本実施形態による薄膜トランジスタマトリクス装置を用いて液晶表示ユニットを示す。

液晶パネル５０は、本実施形態による薄膜トランジスタマトリクス装置に対向して対向基板（図示せず）を配置し、薄膜トランジスタマトリクス装置と対向基板との間に液晶（図示せず）を挟んで形成されている。この液晶パネル５０を駆動する駆動回路してスキャンドライバ５２とデータドライバ５４が設けられている。スキャンドライバ５２及びデータドライバ５４は、接続配線５６により液晶パネル５０に接続されている。

スキャンドライバ５２は、書き込みパルスを順次ゲートバスライン１６に出力し、マトリクス状に配置された画素電極１２を順次走査する。データドライバ５４は、書き込むべきデータ信号をドレインバスライン１８に出力して画素電極１２に所望の表示を行う。

本実施形態による薄膜トランジスタマトリクス装置の駆動方法を図１５及び図１６を用いて説明する。

本実施形態では、ひとつの表示画像を、奇数行目の画素により構成された奇数フレームと、偶数行目の画素により構成された偶数フレームによりあらわす。奇数フレームは奇数番目のゲートバスライン１６ｎ、１６ｎ＋２、…に書き込みパルスを入力して画素電極１２に信号を書き込む。偶数フレームは偶数番目のゲートバスライン１６ｎ＋１、１６ｎ＋３、…に書き込みパルスを入力して画素電極１２に信号を書き込む。このとき、本実施形態では、ひとつの画素電極１２を挟んだ両側の画素電極１２に対する書き込み電圧を互いに正負反対になるように駆動する。これにより、画素電極１２は一方の側の画素電極１２により、正負いずれかの電位に引っ張られても、他方の側の画素電極１２により反対の電位に引っ張られて補償されるので、画素電極１２間の寄生容量の影響を最小限に抑えることができる。

図１５は、本実施形態の駆動方法の説明図である。第ｎ番目の行の画素電極１２ｎ、第ｎ＋１番目の行の画素電極１２ｎ＋１、第ｎ＋２番目の行の画素電極１２ｎ＋２、第ｎ＋３番目の行の画素電極１２ｎ＋３の駆動状態を示している。

第１の画像Ｉの奇数フレームでは、画素電極１２ｎを負電位から正電位に駆動すると共に、画素電極１２ｎ＋２を正電位から負電位に駆動する。つづいて、第１の画像Ｉの偶数フレームでは、画素電極１２ｎ＋１を正電位から負電位に駆動すると共に、画素電極１２ｎ＋３を負電位から正電位に駆動する。

つづいて、次の第２の画像IIの奇数フレームでは、画素電極１２ｎを正電位から負電位に駆動すると共に、画素電極１２ｎ＋２を負電位から正電位に駆動する。つづいて、第２の画像IIの偶数フレームでは、画素電極１２ｎ＋１を負電位から正電位に駆動すると共に、画素電極１２ｎ＋３を正電位から負電位に駆動する。第２の画像IIでは第１の画像Ｉとは正負の駆動方向を反対にしている。

以降は、同様の動作を繰り返す
図１６は、図１５の駆動方法を実現するためのゲートバスライン１６とドレインバスライン１８の駆動波形である。

第１の画像Ｉの奇数フレームでは、ドレインバスライン１８ｍを正電位にしてゲートバスライン１６ｎに書き込みパルスを印加する。これにより、画素電極１２ｎを負電位から正電位に駆動する。その直後に、ドレインバスライン１８ｍを負電位にしてゲートバスライン１６ｎ＋２に書き込みパルスを印加する。これにより、画素電極１２ｎ＋２を正電位から負電位に駆動する。

つづいて、第１の画像Ｉの偶数フレームでは、ドレインバスライン１８ｍを負電位にしてゲートバスライン１６ｎ＋１に書き込みパルスを印加する。これにより、画素電極１２ｎ＋１を正電位から負電位に駆動する。その直後に、ドレインバスライン１８ｍを正電位にしてゲートバスライン１６ｎ＋３に書き込みパルスを印加する。これにより、画素電極１２ｎ＋３を負電位から正電位に駆動する。

第２の画像IIの奇数フレームでは、ドレインバスライン１８ｍを負電位にしてゲートバスライン１６ｎに書き込みパルスを印加する。これにより、画素電極１２ｎを正電位から負電位に駆動する。その直後に、ドレインバスライン１８ｍを正電位にしてゲートバスライン１６ｎ＋２に書き込みパルスを印加する。これにより、画素電極１２ｎ＋２を負電位から正電位に駆動する。

つづいて、第２の画像IIの偶数フレームでは、ドレインバスライン１８ｍを正電位にしてゲートバスライン１６ｎ＋１に書き込みパルスを印加する。これにより、画素電極１２ｎ＋１を負電位から正電位に駆動する。その直後に、ドレインバスライン１８ｍを負電位にしてゲートバスライン１６ｎ＋３に書き込みパルスを印加する。これにより、画素電極１２ｎ＋３を正電位から負電位に駆動する。

以降は、同様の動作を繰り返す
このように、本実施形態の駆動方法によれば、各画素電極を挟む両側の画素電極に対する書き込み電圧を互いに正負反対になるように駆動するので、画素電極が一方の画素電極により正負いずれかの電位に引っ張られても、他方の画素電極により反対の電位に引っ張られて補償され、画素電極間の寄生容量の影響を最小限に抑えることができる。

画素電極間の距離が３μｍにした薄膜トランジスタマトリクス装置に対して、次に示す駆動方法により駆動して画素電極間の電圧変動を測定した。薄膜トランジスタマトリクス装置において、５Ｖでオン状態となる液晶に対して全画素がオン状態の全黒になるように駆動する。各画素電極には＋５Ｖと−５Ｖの電圧を交互に印加するので、電圧変動は１０Ｖとなる。このような駆動方法により薄膜トランジスタマトリクス装置を駆動したところ、画素電極間の電圧変動は０．３Ｖとなった。

同じ薄膜トランジスタマトリクス装置を、本実施形態の駆動方法により駆動したところ、画素電極の電圧変動は０．１Ｖ以下と大幅に改善された。

また、画素電極間の距離を２μｍと近づけた薄膜トランジスタマトリクス装置に対しても、本実施形態の駆動方法により駆動したところ、画素電極間の電圧変動は０．２Ｖ程度に抑えられた。
［第６の実施形態］
本発明の第６の実施形態による薄膜トランジスタマトリクス装置を図１７を用いて説明する。図１７はパターンレイアウトを示す。図１１に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の基本構成は第６の実施形態とほぼ同じであるが、図１７に示すように、ソース電極３６を大きくして、前行の画素電極１２との間の隙間を遮光するようにしている。これにより、対向基板側のブラックマトリクスの一部分が不要となり、開口率を更に向上することができる。

ソース電極３６を大きくした結果、ソース電極３６と前行のゲートバスライン１６との重なり面積が増えると共に、ソース電極３６と前行の画素電極１２との重なり面積が増える。したがって、図１３の等価回路の補助容量Ｃｓ′が増加すると共に、ソース電極３６と前行の画素電極１２との間の寄生容量が増加する。

ソース電極３６と前行の画素電極１２間に寄生容量が増加するが、画素電極１２の印加電圧は最大で±５Ｖ程度しか変動しない。したがって、ゲート電圧ＶGの変動幅（２６Ｖ）に比べるとかなり小さいので、増加した寄生容量が表示品質に与える影響は小さい。また、先に述べた駆動方法を用いることで更に影響は小さくできる。

このように、本実施形態によれば、ソース電極を大きくして隙間を遮光するようにしたので、開口率が向上して光利用効率が高くなり、明るい表示を実現すると共に低消費電力化を図ることができる。また、ソース電極が大きくなって寄生容量が増加しても、表示品質に与える影響は小さくてすみ、表示品質を劣化させることがない。
［第７の実施形態］
本発明の第７の実施形態による薄膜トランジスタマトリクス装置を図１８を用いて説明する。図１８はパターンレイアウトを示す。

本実施形態による薄膜トランジスタマトリクス装置は、カラー用の液晶表示ユニットに用いられる薄膜トランジスタマトリクス装置である。ひとつの画素に対してＲＧＢ用の３つの画素電極が設けられている。図６乃至図８に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

透明絶縁基板１０上に、図１８の横方向に延びるゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…が平行に複数本設けられ、図１８の縦方向に延びるドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…が平行に複数本設けられている。

ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…は、ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…に沿って下方に延びる補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…が形成されている。

薄膜トランジスタ１４は、この補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…の下端近傍に設けられている。薄膜トランジスタ１４のゲート電極３２は補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…を介してゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…により共通接続され、ドレイン電極３４はドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…により共通接続されている。薄膜トランジスタ１４のソース電極３６は画素電極１２に連続している。

本実施形態では、ひとつの画素に対して３つの画素電極１２Ｒ、１２Ｇ、１２Ｂが設けられている。画素電極１２Ｒ、１２Ｇ、１２Ｂは、次の列のゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…を越えた位置に形成されている。例えば、ゲートバスライン１６ｎに薄膜トランジスタ１４を介して接続された画素電極１２Ｒ、１２Ｇ、１２Ｂは、全体がゲートバスライン１６ｎ＋１とゲートバスライン１６ｎ＋２との間に位置している。

このように、本実施形態によれば、画素電極間の隙間をゲートバスラインにより遮光するようにしたので、この部分を遮光するためのブラックマトリクスを形成する必要がない。しかも、遮光するために設けた全ての膜が補助容量を形成するためにも用いられているので、パターンの無駄がなく、極めて高い開口率と、高い製造歩留まりのカラー用の液晶パネルを実現することができる。
［第８の実施形態］
本発明の第８の実施形態による薄膜トランジスタマトリクス装置を図１９及び図２０を用いて説明する。図１９はパターンレイアウトを示し、図２０はＩ−Ｉ′線断面を示す。

薄膜トランジスタマトリクス装置のパターンレイアウトを図１９を用いて説明する。画素電極１２は、透明絶縁基板１０上にマトリクス状に配置されている。各画素電極１２には薄膜トランジスタ１４が設けられている。薄膜トランジスタ１４のゲート電極３２を共通接続するため、図１９の横方向に延びるゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…が設けられている。薄膜トランジスタ１４のドレイン電極３４を共通接続するため、図１９の縦方向に延びるドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…が設けられている。薄膜トランジスタ１４のソース電極３６はコンタクトホール３８を介して画素電極１２に接続されている。

本実施形態の薄膜トランジスタマトリクス装置においても、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…を用いて、画素電極１２間の隙間を遮光するようにしているが、図４８に示す従来の薄膜トランジスタマトリクス装置と異なり、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…が両側の画素電極１２と重なる部分の面積を異なるようにしている。すなわち、図１９に太い矢印で示すように、画素電極１２内において液晶２８が右下から左上に向かうような配向処理がなされている場合、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…の上方の画素電極１２と大きく重なり、下方の画素電極１２と小さく重なるようにしている。

このようにすることにより、図２０に示すように、画素電極１２とゲートバスライン１６の間の電位差に応じた横方向電界により液晶１４２が配向し、画素電極１２の端部近傍の液晶２８に、配向方向が反転する反転境界２７があらわれても、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…により遮蔽され、この歪みによる反転境界２７から光が漏れることはない。

すなわち、本実施形態でも、画素電極１２とゲートバスライン１６の間の電位差に応じた横方向電界により液晶２８の配向状態の歪みによる反転境界２７が発生するが、その発生位置は画素電極１２の縁部から一定距離のところである。したがって、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…を、歪みによる反転境界２７が発生する画素電極１２と大きく重なるようにして、光漏れを遮蔽する。

横方向電界により発生する配向状態の歪みの発生位置は、液晶２８の配向状態に関連している。図２０に示すように、画素電極１２とゲートバスライン１６間の電位差に応じた横方向電界は、液晶２８をゲートバスライン１６の方向に傾かせる。図２０の右側の画素電極１２では、横方向電界による配向方向と液晶２８の配向処理方向が一致するので歪みは発生しないが、図２０の左側の画素電極１２では、横方向電界による配向方向が液晶２８の配向処理方向の反対となるため、画素電極１２の縁部から一定距離の位置に歪みによる反転境界２７が発生する。

例えば、画素ピッチが６５×６５μｍで６４０×４８０画素の薄膜トランジスタマトリクス装置の場合、歪みによる反転境界２７は画素電極１２の縁部から４〜５μｍの位置に発生するので、ゲートバスライン１６を上方の画素電極１２に約７μｍと大きく重なり、下方の画素電極１２とは約２μｍと小さく重なるようにしている。

なお、本実施形態では、液晶２８の配向処理方向が画素電極１２に対して約４５度斜めに傾いているが、いかなる斜めの角度でも良く、画素電極１２に対して上下方向に配向処理されていてもよい。液晶２８の配向処理方向が、ゲートバスライン１６に直交する方向の成分を有しておれば、その成分の方向に応じてゲートバスライン１６の画素電極１２に対する重なりが異なるようにすればよい。

このように本実施形態によれば、液晶中の歪みによる反転境界をゲートバスラインの位置をずらすことにより遮蔽したので、光漏れのない優れた表示品質の薄膜トランジスタマトリクス装置を実現できる。
［第９の実施形態］
本発明の第９の実施形態による薄膜トランジスタマトリクス装置を図２１を用いて説明する。図２１はパターンレイアウトを示す。図６に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

透明絶縁基板上に、図２１の横方向に延びるゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…が平行に複数本設けられ、図２１の縦方向に延びるドレインバスライン１８ｍ、１８ｍ＋１、…が平行に複数本設けられている。

ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…には、ドレインバスライン１８ｍ、１８ｍ＋１、…に沿って下方に延びる補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…が形成されている。

薄膜トランジスタ１４は、この補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…の下端近傍に設けられている。薄膜トランジスタ１４のゲート電極３２は補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…を介してゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…により共通接続され、ドレイン電極３４はドレインバスライン１８ｍ、１８ｍ＋１、…により共通接続されている。薄膜トランジスタ１４のソース電極３６はコンタクトホール３８を介して画素電極１２に接続されている。

本実施形態における各画素電極１２は、次の列のゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…を越えた位置に形成されている。例えば、ゲートバスライン１６ｎに薄膜トランジスタ１４を介して接続された画素電極１２は、全体がゲートバスライン１６ｎ＋１とゲートバスライン１６ｎ＋２との間に位置している。薄膜トランジスタ１４は、ゲートバスライン１６ｎの補助パターン３０ｎの下端に設けられ、ソース電極３６がゲートバスライン１６ｎ＋１上まで延びて、画素電極１２の上端に接続されている。

本実施形態の薄膜トランジスタマトリクス装置においても、第８の実施形態と同様に、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…を用いて、画素電極１２間の隙間を遮光するようにしている。本実施形態では、図２１に太い矢印で示すように、画素電極１２内において液晶２８が左上から右下に向かうような配向処理がなされているので、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…の下方の画素電極１２と大きく重なり、上方の画素電極１２と小さく重なるようにしている。

これは、横方向電界による液晶２８の配向状態の歪みによる反転境界２７が、ゲートライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…下方の画素電極１２の上縁部から一定距離のところに発生するからである。ゲートライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…により液晶２８の反転境界２７を遮蔽する。

このように本実施形態によれば、液晶中の歪みによる反転境界をゲートバスラインにより遮蔽したので、光漏れのない優れた表示品質の薄膜トランジスタマトリクス装置を実現できる。
［第１０の実施形態］
本発明の第１０の実施形態による薄膜トランジスタマトリクス装置を図２２を用いて説明する。図２１はパターンレイアウトを示す。図２１に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の薄膜トランジスタマトリクス装置では、ソース電極３６が画素電極１２と接続するための必要最小限の大きさであったが、本実施形態では、ソース電極３６を画素電極１２の大きさ程度に横方向に延ばしている。図２２に太い矢印で示すように、画素電極１２内において液晶２８が左上から右下に向かうような配向処理がなされている。

本実施形態の薄膜トランジスタマトリクス装置では、画素電極１２の間にソース電極３６が挟まれた配置となっている。ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…を用いて、画素電極１２とソース電極３６間の隙間を遮光する。ソース電極３６は画素電極１２とほぼ同電位となっているので、液晶２８の反転境界２７はソース電極３６の上縁部から一定距離、例えば、４〜５μｍの位置に発生する。したがって、ゲートバスライン１６を下方のソース電極３６及び画素電極１２に約７μｍと大きく重ならせ、上方の画素電極１２とは約２μｍと小さく重なるようにする。

このように本実施形態によれば、液晶中の歪みによる反転境界をゲートバスラインにより遮蔽したので、光漏れのない優れた表示品質の薄膜トランジスタマトリクス装置を実現できる。
［第１１の実施形態］
本発明の第１１の実施形態による薄膜トランジスタマトリクス装置を図２３を用いて説明する。図２３（ａ）に詳細なパターンレイアウトを示し、図２３（ｂ）に画素電極とゲートバスラインと容量バスラインの配置関係を示す。

本実施形態による薄膜トランジスタマトリクス装置は、カラー用の液晶表示ユニットに用いられる薄膜トランジスタマトリクス装置である。ひとつの画素に対してＲＧＢ用の３つの副画素が設けられている。本実施形態の画素電極はひとつの画素中の副画素を構成するものである。

透明絶縁基板（図示せず）上に、図２３の横方向に延びるゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…が平行に複数本設けられている。また、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…の間には、図２３の横方向に延びる容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…が平行に複数本設けられている。更に、図２３の縦方向に延びるドレインバスライン１８ｍ、１８ｍ＋１、…が平行に複数本設けられている。

ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…からは、ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…に沿って補助パターンが下方に延びている。

薄膜トランジスタ１４は、この補助パターンの下端近傍に設けられている。薄膜トランジスタ１４のゲート電極３２は補助パターンを介してゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…により共通接続され、ドレイン電極３４はドレインバスライン１８ｍ、１８ｍ＋１、…により共通接続されている。薄膜トランジスタ１４のソース電極３６はコンタクトホール３８を介して画素電極１２に接続されている。

本実施形態における各画素電極１２は、自己の列の容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…と、次の行のゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…とを越えた位置まで形成されている。例えば、ゲートバスライン１６ｎ＋１に薄膜トランジスタ１４を介して接続された画素電極１２は、薄膜トランジスタ１４から容量バスライン６０ｎ＋１、ゲートバスライン１６ｎ＋２を越えて、次の行の薄膜トランジスタ１４までの間に位置している。薄膜トランジスタ１４は、ゲートバスライン１６ｎ＋１の補助パターンの下端に設けられ、ソース電極３６がコンタクトホール３８を解して画素電極１２の上端に接続されている。

画素電極１２中央の容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…上には、補助容量Ｃｓを形成するための中間電極６２が形成されている。中間電極６２は、コンタクトホール６４を介して画素電極１２に接続されている。補助容量Ｃｓは、中間電極６２と容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…間に形成される。

画素電極１２間の隙間、画素電極１２とドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…間の隙間は、対向基板上に形成されたブラックマトリクスと呼ばれる遮光膜７０により遮光されている。

なお、本実施形態において、中間電極６２は、小さな面積で大きな補助容量を実現するために設けられたものであり、本発明の実施に特に必須なものではない。

このように、本実施形態によれば、画素電極が自己を制御するゲートバスラインから離れた領域に設けられているので、画素電極とゲートバスライン間の容量を増加することがない。また、容量バスラインは書き込み時に電圧変動しないので、駆動電圧による変動を考慮することなく、容量バスラインを用いて画素電極の隙間を遮光することができる。
［第１２の実施形態］
本発明の第１２の実施形態による薄膜トランジスタマトリクス装置を図２４を用いて説明する。図２４（ａ）に詳細なパターンレイアウトを示し、図２４（ｂ）に画素電極とゲートバスラインと容量バスラインの配置関係を示す。図２３に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

透明絶縁基板（図示せず）上に、図２４の横方向に延びるゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…が平行に複数本設けられている。また、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…間のほぼ中央には、図２４の横方向に延びる容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…が平行に複数本設けられている。更に、図２４の縦方向に延びるドレインバスライン１８ｍ、１８ｍ＋１、…が平行に複数本設けられている。

ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…からは、ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…に沿って補助パターンが容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…近傍まで下方に延びている。

薄膜トランジスタ１４は、この補助パターンの下端近傍に設けられている。薄膜トランジスタ１４のゲート電極３２は補助パターンを介してゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…により共通接続され、ドレイン電極３４はドレインバスライン１８ｍ、１８ｍ＋１、…により共通接続されている。薄膜トランジスタ１４のソース電極３６はコンタクトホール３８を介して画素電極１２に接続されている。

本実施形態における各画素電極１２は、自己の列の容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…から、次の行の容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…の間に形成されている。薄膜トランジスタ１４は、ゲートバスライン１６ｎ＋１の補助パターンの下端に設けられ、ソース電極３６がコンタクトホール３８を解して画素電極１２の上端に接続されている。

容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…は、薄膜トランジスタ１４の直ぐ下方であって、画素電極１２間に設けられている。容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…上には、補助容量Ｃｓを形成するための中間電極６２が形成されている。中間電極６２は、コンタクトホール６４を介して画素電極１２に接続されている。

本実施形態では、図２４に示すように、画素電極１２間の隙間は容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…により遮光されている。画素電極１２とドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…間の隙間は、対向基板上に形成されたブラックマトリクスと呼ばれる遮光膜７０により遮光されている。

このように、本実施形態によれば、容量バスラインは書込み時に電圧変動しないので、駆動電圧による変動を考慮することなく、容量バスラインを用いて画素電極の隙間を遮光することができる。
［第１３の実施形態］
本発明の第１３の実施形態による薄膜トランジスタマトリクス装置を図２５を用いて説明する。図２４に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の薄膜トランジスタマトリクス装置は、図２４に示す第１２の実施形態による薄膜トランジスタマトリクス装置とほぼ同様な構成であるが、中間電極６２の幅を容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…の幅より大きくしている点に特徴がある。このようにして、画素電極１２間の隙間を容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…ではなく、中間電極６２により遮光している。

中間電極６２の幅を広げて画素電極１２間を遮光することにおり、中間電極６２と前の行の画素電極１２との間に寄生容量が発生するが、値は小さく、表示品質に与える影響は小さくてすみ、表示品質を劣化させることがない。

このように、本実施形態によれば、画素電極が自己を制御するゲートバスラインから離れた領域に設けられているので、画素電極とゲートバスライン間の容量を増加することなく、画素電極に接続された中間電極を用いて画素電極の隙間を遮光することができる。
［第１４の実施形態］
本発明の第１４の実施形態による薄膜トランジスタマトリクス装置を図２６を用いて説明する。図２４に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の薄膜トランジスタマトリクス装置は、図２４に示す第１２の実施形態による薄膜トランジスタマトリクス装置とほぼ同様な構成であるが、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…から図２６下方のゲート電極３２に延びる補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…を太くすると共に、図２６上方の容量パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…近傍に達する補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…を設けている点に特徴がある。この補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…により、画素電極１２とドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…間の隙間を遮光している。対向基板上の遮光膜７０は、薄膜トランジスタ１４近傍だけを遮光するように形成されている。したがって、ＴＦＴ基板と対向基板の位置合せのために大きなマージンを考慮する必要がないので、開口率を向上することができる。

このように、本実施形態によれば、ゲートバスラインの補助パターンを用いて画素電極とドレインバスラインの間の隙間を遮光しているので、対向基板上の遮光膜による遮光領域を少なくすることができ、開口率を向上することができる。［第１５の実施形態］
本発明の第１５の実施形態による薄膜トランジスタマトリクス装置を図２７を用いて説明する。図２４に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の薄膜トランジスタマトリクス装置は、図２４に示す第１２の実施形態による薄膜トランジスタマトリクス装置とほぼ同様な構成であるが、容量バスライン３０ｎ、３０ｎ＋１、３０ｎ＋２、…から図２６下方のゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…に延びる補助パターン６６ｎ、６６ｎ＋１、６６ｎ＋２、…を設けている点に特徴がある。この補助パターン６６ｎ、６６ｎ＋１、６６ｎ＋２、…により、画素電極１２とドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…間の隙間を遮光している。対向基板上の遮光膜７０は、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…から薄膜トランジスタ１４間の画素電極１２とドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…間の隙間と、薄膜トランジスタ１４近傍の隙間だけを遮光するように形成されている。したがって、ＴＦＴ基板と対向基板の位置合せのために大きなマージンを考慮する必要がないので、開口率を向上することができる。

このように、本実施形態によれば、容量バスラインの補助パターンを用いて画素電極とドレインバスラインの間の隙間を遮光しているので、対向基板上の遮光膜による遮光領域を少なくすることができ、開口率を向上することができる。
［第１６の実施形態］
本発明の第１６の実施形態による薄膜トランジスタマトリクス装置を図２８を用いて説明する。図２４に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の薄膜トランジスタマトリクス装置は、図２４に示す第１２の実施形態による薄膜トランジスタマトリクス装置とほぼ同様な構成であるが、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…から図２６下方のゲート電極３２に延びる補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…を太くすると共に、容量バスライン３０ｎ、３０ｎ＋１、３０ｎ＋２、…から図２６下方のゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…に延びる補助パターン６６ｎ、６６ｎ＋１、６６ｎ＋２、…を設けている点に特徴がある。この補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…及び補助パターン６６ｎ、６６ｎ＋１、６６ｎ＋２、…により、画素電極１２とドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…間の隙間を遮光している。対向基板上の遮光膜７０は、薄膜トランジスタ１４近傍だけを遮光するように形成されている。したがって、ＴＦＴ基板と対向基板の位置合せのために大きなマージンを考慮する必要がないので、開口率を向上することができる。

このように、本実施形態によれば、ゲートバスラインの補助パターンと容量バスラインの補助パターンとを用いて画素電極とドレインバスラインの間の隙間を遮光しているので、対向基板上の遮光膜による遮光領域を少なくすることができ、開口率を向上することができる。
［第１７の実施形態］
本発明の第１７の実施形態による薄膜トランジスタマトリクス装置を図２９を用いて説明する。図２６に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の薄膜トランジスタマトリクス装置は、図２６に示す第１４の実施形態による薄膜トランジスタマトリクス装置とほぼ同様な構成であるが、第１４の実施形態におけるソース電極３６と中間電極６２とを一体化してひとつの中間電極６２にしている点に特徴がある。画素電極１２に接続するコンタクトホールの数を減らすことができ、薄膜トランジスタ１４と容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…とを近接することができる。

このように、本実施形態によれば、ソース電極と中間電極を一体化して、コンタクトホールの数を減らすことができ、薄膜トランジスタと容量バスラインとを近接することができ、開口率を更に向上することができる。
［第１８の実施形態］
本発明の第１８の実施形態による薄膜トランジスタマトリクス装置を図３０を用いて説明する。図２９に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の薄膜トランジスタマトリクス装置は、図２９に示す第１７の実施形態による薄膜トランジスタマトリクス装置の構成を、デルタ配列と呼ばれるカラー用の副画素配列に適用したものである。デルタ配列では、ひとつの画素に対するＲＧＢ用の３つの副画素を三角形の３つの頂点に位置するように配置されている。ＡＶ（Ａｕｄｉｏ Ｖｉｓｕａｌ）用のカラー液晶表示装置に多く採用されている。

カラー用の３つの画素電極１２Ｒ、１２Ｇ、１２Ｂがデルタ配列されるように、各行の画素電極１２Ｒ、１２Ｇ、１２Ｂが半ピッチずつずれて配置されている。したがって、ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…は、画素電極１２Ｒ、１２Ｇ、１２Ｂのずれに沿って屈曲している。薄膜トランジスタ１４は、各画素電極１２Ｒ、１２Ｇ、１２Ｂの上縁部中央の右側に位置している。各画素電極１２Ｒ、１２Ｇ、１２Ｂと接続された中間電極６２の上縁中央の右側は、薄膜トランジスタ１４のソース電極として機能するように凸形状となっている。各画素電極１２Ｒ、１２Ｇ、１２Ｂの下縁部は、ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…の屈曲形状に合致した形状となっている。

ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…から下方に延びる補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…は、ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…の屈曲形状に沿って屈曲しており、画素電極１２Ｒ、１２Ｇ、１２Ｂとドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…の間の隙間を遮光している。

このように、本実施形態によれば、デルタ配列のカラー液晶表示装置用の薄膜トランジスタマトリクス装置に対しても、ゲートバスラインの補助パターンを用いて画素電極とドレインバスラインの間の隙間を遮光し、対向基板上の遮光膜による遮光領域を少なくして、開口率を向上することができる。
［第１９の実施形態］
本発明の第１９の実施形態による薄膜トランジスタマトリクス装置を図３１を用いて説明する。図３０に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の薄膜トランジスタマトリクス装置は、図３０に示す第１８の実施形態による薄膜トランジスタマトリクス装置とほぼ同様な構成であるが、容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…に補助パターン６６ｎ、６６ｎ＋１、６６ｎ＋２、…を設けることにより、中間電極６２上縁のドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…と画素電極１２Ｒ、１２Ｇ、１２Ｂの間の隙間を遮光している点に特徴がある。第１８の実施形態のように、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…の補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…を屈曲形状にすることなく遮光することができる。

このように、本実施形態によれば、ゲートバスラインの補助パターンと容量バスラインの補助パターンを用いて画素電極とドレインバスラインの間の隙間を遮光し、対向基板上の遮光膜による遮光領域を少なくして、開口率を向上することができる。
［第２０の実施形態］
本発明の第２０の実施形態による薄膜トランジスタマトリクス装置を図３２を用いて説明する。図３０に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の薄膜トランジスタマトリクス装置は、図３０に示す第１８の実施形態による薄膜トランジスタマトリクス装置と同様に、デルタ配列と呼ばれるカラー用の副画素配列に本発明を適用したものである。第１８の実施形態では、カラー用の３つの画素電極１２Ｒ、１２Ｇ、１２Ｂをデルタ配列するために、ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…を直角に屈曲したが、本実施形態では、ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…を９０度より小さな角度で曲げている点に特徴がある。ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…は、容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…の上縁部で約４５度曲がり、そのまま斜めに延びて、下縁部で再び約４５度曲がっている。中間電極６２は、ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…の形状に合わせて平行四辺形の形状をしている。ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…と画素電極１２Ｒ、１２Ｇ、１２Ｂとの間の隙間は、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…の補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…により遮光されている。

このように、本実施形態によれば、ドレインバスラインを直角に屈曲することなく、デルタ配列のカラー液晶表示装置用の薄膜トランジスタマトリクス装置を実現することができる。
［第２１の実施形態］
本発明の第２１の実施形態による薄膜トランジスタマトリクス装置を図３３を用いて説明する。図３２に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の薄膜トランジスタマトリクス装置は、図３２に示す第２０の実施形態による薄膜トランジスタマトリクス装置とほぼ同様の構成であるが、薄膜トランジスタ１４を設けている位置に特徴がある。容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…のドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…下の領域を凹ませて、その凹部に、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…の補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…の端部を入れている。薄膜トランジスタ１４はこの凹部に形成される。補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…の端部がゲート電極として機能し、ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…の一部がドレイン電極として機能し、中間電極６２の一部がソース電極として機能する。

ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…と画素電極１２Ｒ、１２Ｇ、１２Ｂとの間の隙間は、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…の補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…により遮光されている。遮光膜７０は、容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…の凹部近傍だけに設けられる。

このように、本実施形態によれば、薄膜トランジスタを容量バスラインの形成領域に設けたので、画素電極の実効面積を増大して、開口率を更に向上することができる。
［第２２の実施形態］
本発明の第２２の実施形態による薄膜トランジスタマトリクス装置を図３４を用いて説明する。図２６に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の薄膜トランジスタマトリクス装置は、図２６に示す第１４の実施形態による薄膜トランジスタマトリクス装置とほぼ同様な構成であるが、薄膜トランジスタ１４を設けている位置に特徴がある。容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…のドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…下の領域を凹ませて、その凹部に、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…の補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…の端部のゲート電極３２を入れている。薄膜トランジスタ１４はこの凹部に形成される。ゲート電極３２とドレイン電極３４と中間電極６２の一部のソース電極により、薄膜トランジスタ１４が構成される。

ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…と画素電極１２Ｒ、１２Ｇ、１２Ｂとの間の隙間は、ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…の補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…により遮光されている。遮光膜７０は、容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…の凹部近傍だけに設けられる。

このように、本実施形態によれば、薄膜トランジスタを容量バスラインの形成領域に設けたので、画素電極の実効面積を増大して、開口率を更に向上することができる。
［第２３の実施形態］
本発明の第２３の実施形態による薄膜トランジスタマトリクス装置を図３５を用いて説明する。図３４に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の薄膜トランジスタマトリクス装置は、図３４に示す第２２の実施形態による薄膜トランジスタマトリクス装置の構成を、デルタ配列と呼ばれるカラー用の副画素配列に適用したものである。ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…が、画素電極１２Ｒ、１２Ｇ、１２Ｂのずれに沿って直角に屈曲している。ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…を、容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…の上縁部の一部を凹ませた凹部で屈曲するようにして、この凹部内に薄膜トランジスタ１４を形成する。補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…の端部がゲート電極として機能し、ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…の一部がドレイン電極として機能し、中間電極６２の一部がソース電極として機能する。

ゲートバスライン１６ｎ、１６ｎ＋１、１６ｎ＋２、…から下方に延びる補助パターン３０ｎ、３０ｎ＋１、３０ｎ＋２、…は、ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…の屈曲形状に沿って屈曲しており、画素電極１２Ｒ、１２Ｇ、１２Ｂとドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…の間の隙間を遮光している。

このように、本実施形態によれば、デルタ配列のカラー液晶表示装置用の薄膜トランジスタマトリクス装置に対しても、薄膜トランジスタを容量バスラインの形成領域に設けて、画素電極の実効面積を増大して、開口率を更に向上することができる。
［第２４の実施形態］
本発明の第２４の実施形態による薄膜トランジスタマトリクス装置を図３６を用いて説明する。図３５に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の薄膜トランジスタマトリクス装置は、図３５に示す第２３の実施形態による薄膜トランジスタマトリクス装置とほぼ同様の構成であるが、容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…の凹部を小さくしている点が異なっている。ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…の全ての屈曲部分を含むように凹部を形成するのではなく、薄膜トランジスタ１４に必要最小限の領域だけを凹ませている。中間電極６２の面積を大きくすることができ、大きな補助容量を実現できる。

このように、本実施形態によれば、デルタ配列のカラー液晶表示装置用の薄膜トランジスタマトリクス装置に対しても、薄膜トランジスタを容量バスラインの形成領域に設けて、画素電極の実効面積を増大して、開口率を更に向上することができる。
［第２５の実施形態］
本発明の第２５の実施形態による薄膜トランジスタマトリクス装置を図３７を用いて説明する。図２９に示す薄膜トランジスタマトリクス装置と同一又は同種の構成要素には同一の符号を付して説明を省略又は簡略にする。

本実施形態の薄膜トランジスタマトリクス装置は、図２９に示す第１７の実施形態による薄膜トランジスタマトリクス装置とほぼ同様な構成であるが、ゲート電極３２の更に大きくして、薄膜トランジスタ１４近傍の隙間を遮光するようにした点に特徴がある。ゲート電極３２により、ドレインバスライン１８ｍ、１８ｍ＋１、１８ｍ＋２、…及びドレイン電極３４と、画素電極１２との間の隙間を覆うようにしている。対向基板の遮光膜７０は薄膜トランジスタ１４と容量バスライン６０ｎ、６０ｎ＋１、６０ｎ＋２、…間の隙間だけを遮光すればよい。

このように、ゲート電極３２を大きくすることにおり、ゲート電極３２と前の行の画素電極１２との間に寄生容量が発生するが、値は小さく、表示品質に与える影響は小さくてすみ、表示品質を劣化させることがない。

このように、本実施形態によれば、ゲート電極を用いて画素電極の隙間を遮光することにより、対向基板の遮光膜による遮光領域を更に少なくすることができ、開口率を更に向上することができる。
［変形例］
本発明は上述した実施の形態に限らず種々の変形が可能である。

例えば、上述した実施の形態では、トランジスタとして薄膜トランジスタを記載したが、画素電極にスイッチングする素子であれば、ＭＯＳトランジスタ等の他の非線形素子であってもよい。

本発明の第１の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第１の実施形態による薄膜トランジスタマトリクス装置の断面図である。 本発明の第１の実施形態による薄膜トランジスタマトリクス装置の等価回路を示す図である。 本発明の第２の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第２の実施形態による薄膜トランジスタマトリクス装置の断面図である。 本発明の第３の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第３の実施形態による薄膜トランジスタマトリクス装置の断面図である。 本発明の第３の実施形態による薄膜トランジスタマトリクス装置の等価回路を示す図である。 本発明の第４の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第４の実施形態による薄膜トランジスタマトリクス装置の等価回路を示す図である。 本発明の第５の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第５の実施形態による薄膜トランジスタマトリクス装置の断面図である。 本発明の第５の実施形態による薄膜トランジスタマトリクス装置の等価回路を示す図である。 本発明の第５の実施形態による液晶表示ユニットを示す図である。 本発明の第５の実施形態による薄膜トランジスタマトリクス装置の駆動方法の説明図である。 本発明の第５の実施形態による薄膜トランジスタマトリクス装置の駆動方法の説明図である。 本発明の第６の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第７の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第８の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第８の実施形態による薄膜トランジスタマトリクス装置の断面図である。 本発明の第９の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第１０の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第１１の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第１２の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第１３の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第１４の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第１５の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第１６の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第１７の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第１８の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第１９の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第２０の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第２１の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第２２の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第２３の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第２４の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 本発明の第２５の実施形態による薄膜トランジスタマトリクス装置のパターンレイアウトを示す図である。 従来の薄膜トランジスタマトリクス装置を示す図である。 図３８に示す薄膜トランジスタマトリクス装置の等価回路を示す図である。 図３８に示す薄膜トランジスタマトリクス装置の動作波形を示す図である。 従来の薄膜トランジスタマトリクス装置を示す図である。 図４１に示す薄膜トランジスタマトリクス装置の等価回路を示す図である。 図４１に示す薄膜トランジスタマトリクス装置の動作波形を示す図である。 従来の薄膜トランジスタマトリクス装置を示す図である。 従来の薄膜トランジスタマトリクス装置を示す図である。 従来の薄膜トランジスタマトリクス装置を示す図である。 従来の薄膜トランジスタマトリクス装置を示す図である。 従来の薄膜トランジスタマトリクス装置を示す図である。 図４８に示す薄膜トランジスタマトリクス装置の断面図である。

符号の説明

１０：透明絶縁基板
１２：画素電極
１４：薄膜トランジスタ
１６ｎ、１６ｎ＋１、１６ｎ＋２、…：ゲートバスライン
１８ｍ、１８ｍ＋１、１８ｍ＋２、…：ドレインバスライン
２０ｎ、２０ｎ＋１、２０ｎ＋２、…：遮光膜
２２：ゲート絶縁膜
２４：保護膜
２６ｎ、２６ｎ＋１、２６ｎ＋２、…：接続パターン
２７：反転境界
２８：液晶
２９：共通電極
３０ｎ、３０ｎ＋１、３０ｎ＋２、…：補助パターン
３２：ゲート電極
３４：ドレイン電極
３６：ソース電極
３８：コンタクトホール
４０：中間電極
４２：コンタクトホール
４４：アモルファスシリコン層
５０：液晶パネル
５２：スキャンドライバ
５４：データドライバ
５６：接続配線
６０ｎ、６０ｎ＋１、６０ｎ＋２、…：容量バスライン
６２：中間電極
６４：コンタクトホール
６６ｎ、６６ｎ＋１、６６ｎ＋２、…：補助パターン
７０：遮光膜
１００：透明絶縁基板
１０２：画素電極
１０４：薄膜トランジスタ
１０６：ゲートバスライン
１０８：ドレインバスライン
１０９：ゲート電極
１１０：ゲート絶縁膜
１１２：アモルファスシリコン層
１１４：チャネル保護膜
１１６、１１８：ｎ+型アモルファスシリコン層
１２０：ドレイン電極
１２２：ソース電極
１２４：保護膜
１２６：コンタクトホール
１２８：中間電極
１３０：コンタクトホール
１３２：補助パターン
１３４：ブラックマトリクス
１４０：容量バスライン
１４２：液晶
１４３：反転境界
１４４：共通電極
１５０：遮光膜

Claims (28)

1. 透明絶縁基板と、前記透明絶縁基板上にマトリクス状に配置された複数の画素電極と、前記複数の画素電極にそれぞれ設けられ、各画素電極をスイッチングする複数のトランジスタと、前記トランジスタのゲートを共通接続する複数のゲートバスラインと、前記トランジスタのドレインを共通接続する複数のドレインバスラインとを有するトランジスタマトリクス装置において、
   第ｎ番目のゲートバスラインに前記トランジスタを介して接続された第ｎ番目の行の画素電極の少なくとも一部の領域が、前記第ｎ番目のゲートバスラインに隣接する第ｎ＋１番目のゲートバスラインと、前記ｎ＋１番目のゲートバスラインに隣接する第ｎ＋２番目のゲートバスラインとの間に位置していることを特徴とするトランジスタマトリクス装置。
2. 請求項１記載のトランジスタマトリクス装置において、
   前記第ｎ番目の行の画素電極が、前記ｎ＋１番目のゲートバスラインと前記第ｎ＋２番目のゲートバスラインの間の領域に設けられていることを特徴とするトランジスタマトリクス装置。
3. 請求項１又は２記載のトランジスタマトリクス装置において、
   前記第ｎ番目の行の画素電極と前記ｎ＋１番目のゲートバスラインとの間に設けられた第１の補助容量を更に有することを特徴とするトランジスタマトリクス装置。
4. 請求項１乃至３のいずれか１項に記載のトランジスタマトリクス装置において、
   前記第ｎ番目の行の画素電極と前記ｎ＋２番目のゲートバスラインとの間に設けられた第２の補助容量を更に有することを特徴とするトランジスタマトリクス装置。
5. 請求項４記載のトランジスタマトリクス装置において、
   前記第２の補助容量の容量値が前記第１の補助容量の容量値よりも大きいことを特徴とするトランジスタマトリクス装置。
6. 請求項４記載のトランジスタマトリクス装置において、
   前記第１の補助容量の容量値が前記第２の補助容量の容量値よりも大きいことを特徴とするトランジスタマトリクス装置。
7. 請求項３乃至６のいずれか１項に記載のトランジスタマトリクス装置において、
   前記画素電極と前記ゲートバスラインとの間に設けられ、前記画素電極に接続された中間電極を更に有し、
   前記中間電極と前記ゲートバスラインとの間に前記第１の補助容量又は前記第２の補助容量が形成されている
   ことを特徴とするトランジスタマトリクス装置。
8. 請求項３乃至７のいずれか１項に記載のトランジスタマトリクス装置において、
   前記トランジスタのソースと前記画素電極との間に設けられ、前記ソースと前記画素電極とを接続するソース電極を更に有し、
   前記ソース電極と前記ゲートバスラインとの間に前記第１の補助容量が形成されている
   ことを特徴とするトランジスタマトリクス装置。
9. 請求項８記載のトランジスタマトリクス装置において、
   前記ソース電極により、前記画素電極と前記ゲートバスラインとの間の隙間を遮光する
   ことを特徴とするトランジスタマトリクス装置。
10. 請求項１乃至９のいずれか１項に記載のトランジスタマトリクス装置において、
    前記第ｎ番目の行の画素電極又は画素電極に接続された電極と、前記ｎ＋１番目の行の画素電極又は画素電極に接続された電極とが、５μｍ以下に接近している
    ことを特徴とするトランジスタマトリクス装置。
11. 請求項１記載のトランジスタマトリクス装置において、
    前記第ｎ番目の行の画素電極と、前記ｎ番目の行の画素電極に隣接する第ｎ＋１番目の行の画素電極との間の隙間をそれぞれ遮光する複数の遮光膜を更に有することを特徴とするトランジスタマトリクス装置。
12. 請求項１１記載のトランジスタマトリクス装置において、 前記第ｎ番目の行の画素電極と前記第ｎ＋１番目の行の画素電極との間の隙間を遮光する第ｎ番目の遮光膜が、前記第ｎ＋２番目のゲートバスラインに接続されていることを特徴とするトランジスタマトリクス装置。
13. 請求項１記載のトランジスタマトリクス装置において、
    前記複数のゲートバスラインの間に設けられた複数の容量バスラインと、
    前記画素電極と前記容量バスラインとの間に設けられた第３の補助容量とを更に有する
    ことを特徴とするトランジスタマトリクス装置。
14. 請求項１３記載のトランジスタマトリクス装置において、 第ｎ番目の行の画素電極と、第ｎ＋１番目の行の画素電極との間の隙間を、第ｎ＋１番目の容量バスラインにより遮光することを特徴とするトランジスタマトリクス装置。
15. 請求項１３記載のトランジスタマトリクス装置において、 前記画素電極に接続され、前記容量バスラインとの間で前記第３の補助容量を形成する中間電極を更に有し、
    第ｎ番目の行の画素電極と、第ｎ＋１番目の行の画素電極との間の隙間を、前記中間電極により遮光することを特徴とするトランジスタマトリクス装置。
16. 請求項１乃至１５のいずれか１項に記載のトランジスタマトリクス装置において、
    前記ゲートバスライン又は前記容量バスラインから前記ドレインバスラインに沿って延び、前記画素電極と前記ドレインバスラインの間の隙間を遮光する補助パターンを更に有する
    ことを特徴とするトランジスタマトリクス装置。
17. 透明絶縁基板と、前記透明絶縁基板上にマトリクス状に配置された複数の画素電極と、前記複数の画素電極にそれぞれ設けられ、各画素電極をスイッチングする複数のトランジスタと、前記トランジスタのゲートを共通接続する複数のゲートバスラインと、前記トランジスタのドレインを共通接続する複数のドレインバスラインとを有するトランジスタマトリクス装置において、 前記ゲートバスラインは、隣接する２つの行の画素電極又は前記画素電極に接続された電極の縁部とそれぞれ重なっており、一方の行の前記画素電極又は電極と重なる幅を他方の行の前記画素電極又は電極と重なる幅よりも大きくして、前記一方の行の前記画素電極又は電極の縁部近傍に生ずる液晶の反転境界を遮蔽する
    ことを特徴とするトランジスタマトリクス装置。
18. 請求項１乃至１６のいずれか１項に記載のトランジスタマトリクス装置において、
    前記ゲートバスラインは、隣接する２つの行の画素電極又は前記画素電極に接続された電極の縁部とそれぞれ重なっており、一方の行の前記画素電極又は電極と重なる幅を他方の行の前記画素電極又は電極と重なる幅よりも大きくして、前記一方の行の前記画素電極又は電極の縁部近傍に生ずる液晶の反転境界を遮蔽する
    ことを特徴とするトランジスタマトリクス装置。
19. 請求項１７又は１８記載のトランジスタマトリクス装置において、
    前記液晶の配向方向は、前記画素電極又は電極における、前記ゲートバスラインと重なる幅が相対的に大きい縁部から、前記ゲートバスラインと重なる幅が相対的に小さい縁部に向かう方向の成分を有する
    ことを特徴とするトランジスタマトリクス装置。
20. 請求項１乃至１９のいずれか１項に記載のトランジスタマトリクス装置において、
    前記画素電極は、ひとつのカラー画素を構成する３つの副画素の画素電極であることを特徴とするトランジスタマトリクス装置。
21. 請求項２０記載のトランジスタマトリクス装置において、 前記カラー画素を構成する３つの副画素は、三角形の３つの頂点にそれぞれ位置するように配置されている
    ことを特徴とするトランジスタマトリクス装置。
22. 請求項１乃至２１のいずれか１項に記載のトランジスタマトリクス装置において、
    前記トランジスタは薄膜トランジスタであることを特徴とするトランジスタマトリクス装置。
23. 請求項１乃至２２のいずれか１項に記載のトランジスタマトリクス装置と、前記トランジスタマトリクス装置に対向して配置された対向基板と、前記トランジスタマトリクス装置と前記対向基板の間に挟まれた液晶とを有することを特徴とする液晶パネル。
24. 請求項２３記載の液晶パネルにおいて、
    前記第ｎ番目のゲートバスラインと前記第ｎ番目の遮光膜との間の第１の領域に対応する液晶の配向方向と、前記第ｎ番目の遮光膜と前記第ｎ＋１番目のゲートバスラインとの間の第２の領域に対応する液晶の配向方向とが異なることを特徴とする液晶パネル。
25. 請求項２３又は２４記載の液晶パネルと、前記液晶パネルを駆動する駆動回路と、前記液晶パネルと前記駆動回路を接続する接続配線とを有することを特徴とする液晶表示ユニット。
26. 透明絶縁基板と、前記透明絶縁基板上にマトリクス状に配置された複数の画素電極と、前記複数の画素電極にそれぞれ設けられ、各画素電極をスイッチングする複数のトランジスタと、前記トランジスタのゲートを共通接続する複数のゲートバスラインと、前記トランジスタのドレインを共通接続する複数のドレインバスラインとを有するトランジスタマトリクス装置を駆動するトランジスタマトリクス装置の駆動方法において、
    第ｎ番目の行の画素電極と、第ｎ＋２番目の行の画素電極を、互いに極性が反対になるように駆動することを特徴とするトランジスタマトリクス装置の駆動方法。
27. 請求項２６記載のトランジスタマトリクス装置の駆動方法において、
    表示画像の第１のフレームでは、第ｎ番目の行の画素電極と、第ｎ＋２番目の行の画素電極を、互いに極性が反対になるように駆動し、
    表示画像の第２のフレームでは、第ｎ＋１番目の行の画素電極と、第ｎ＋３番目の行の画素電極を、互いに極性が反対になるように駆動する
    ことを特徴とするトランジスタマトリクス装置の駆動方法。
28. 請求項２７記載のトランジスタマトリクス装置の駆動方法において、
    前記第ｎ番目の行の画素電極の極性と、前記第ｎ＋１番目の行の画素電極の極性が、互いに反対になるように駆動する
    ことを特徴とするトランジスタマトリクス装置の駆動方法。

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