KR101495355B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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야오지안 린
힙 호에 쿠안
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힌 화 고
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스태츠 칩팩, 엘티디.
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48624—Aluminium (Al) as principal constituent
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    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48701—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/48711—Tin (Sn) as principal constituent
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    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
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    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

반도체 웨이퍼가 다수 반도체 다이를 포함한다. 그 웨이퍼는 그것의 표면에 형성된 접촉 패드를 갖는다. 패시베이션 층이 웨이퍼상에 형성된다. 응력 버퍼 층이 패시베이션 층상에 형성된다. 그 응력 버퍼 층은 접촉 패드를 노출시키도록 패턴화된다. 금속 층이 응력 버퍼 층상에 융착된다. 그 금속 층은 접촉 패드와 전기적 접촉을 위한 공통 전압 버스이다. 부착 층, 배리어 층 및 시드 층이 접촉 패드와 전기적 접촉관계로 웨이퍼 상에 형성된다. 그 금속 층은 시드 층에 장착된다. 솔더 범프 또는 다른 상호 접속 구조체가 금속 층상에 형성된다. 제 2패시베이션 층이 금속 층상에 형성된다. 다른 실시예에서, 와이어본더블 층이 금속 층과 금속 층에 연결된 와이어본드 상에 융착된다.
반도체 장치, 공통 전압 버스, 응력 버퍼 층, 와이어본드, 상호 접속

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 정규 출원은 2007년 7월 30일 출원된 미합중국 예비출원 제 60/952,789호와, 2007년 11월 1일 출원된 미합중국 예비출원 제 60/984,666호에 대한 우선권 이익을 주장한다.
본 발명은 일반적으로 반도체 장치, 특히 큰 도전 버스(conductive bus) 또는 와이어본더블(wirebondable) 영역을 갖는 반도체 장치에 관한 것이다.
반도체 장치들은 엔터테인먼트, 통신, 네트워크, 커퓨터 및 가정용 마켓의 분야에서 많은 제품에 사용되고 있다. 반도체 장치들은 또한 군사분야, 항공산업, 자동차 산업, 산업용 콘트롤러 및 사무용 장비에 사용되고 있다. 반도체 장치들은 이들 응용에 필요한 다양한 전기적 기능들을 수행한다.
반도체 장치들은 반도체 재료의 전기적 특성을 이용하여 작동된다. 일반적으로, 반도체 재료는 도체 및 부도체 사이에서 변화하는 전기적 특성을 갖는다. 대부분의 경우에, 반도체는 불량한 전기 전도성을 갖지만, 이들의 전도성은 도핑 및/ 또는 인가된 전기장의 사용을 통하여 변형될 수 있다. 도핑(doping)은 불순물을 반도체 재료안에 도입하여 그것의 전기적 특성들을 조정하는 것이다. 수행되는 도핑 양에 따라서, 반도체 재료는 전기 전도체 및 다른 도체로 영구변형되거나 절연체로서 작용한다. 전기장의 인가는 또한 재료안에서 전도성 입자들의 분포를 변형시키어 반도체 재료의 전도성을 변형시킨다. 도핑과 전기장의 인가를 통해서 집적 회로가 형성되고 반도체 기판 위에서 작동된다. 위의 직접 회로들은 반도체, 절연체 및 도전 재료들의 멀티플 층을 포함한다.
반도체 재료들의 전기적 특성들이 전기장 인가에 의해 변화될 수 있기 때문에, 그 재료들은 패시브 및 액티브 회로 소자들을 제조하는데 사용될 수 있다. 패시브 회로 소자들은 캐패시터, 인덕터, 레지스터 및 동력을 게인(gain)할 수 없는 다른 회로 소자들을 포함한다. 그러나, 액티브 회로 소자들은 트랜지스터를 포함하고, 전기 신호의 증폭과 스위칭 양자를 할 수 있는 회로 생성을 가능하게 한다. 트랜지스터는 현대 컴퓨팅(computing) 시스템의 기본적 소자이고, 복잡한 기능을 포함하는 로직 회로 형성을 고성능으로 가능하게 한다.
많은 트랜지스터들은 반도체 웨이퍼 또는 기판 위에 형성된 싱글 집적 회로안으로 결합될 수 있다. 집적 회로들은 싱글 기판 위에 많은 트랜지스터, 다른 패시브 및 액티브 소자들을 결합하여 프로세서, 마이크로콘트롤러 및 디지털 신호 프로세서들과 같은 복잡한 전기 회로들을 제공한다. 현대의 집적 회로들은 트랜지스터의 백만분의 몇 십(tens)을 포함할 수 있고, 모든 컴퓨팅 시스템의 복잡한 기능들을 제공한다. 전자 시스템에서 집적 회로들과 다른 반도체 장치들은 작은 면적 에서 고성능을 발휘하고, 효율적인 비용의 제조 공정을 사용하여 제조될 수 있다.
반도체 장치 및 집적 회로들의 제조는 다수 다이를 포함하는 웨이퍼 형성을 포함한다. 각 반도체 다이는 다양한 전기적 기능들을 수행하는 트랜지스터 및 다른 액티브 및 패시브 회로 소자들을 포함한다. 주어진 웨이퍼에 대해서, 그 웨이퍼로부터의 각 다이는 동일한 전기적 기능을 수행한다. 반도체 장치들은 다이 형성을 포함하는 프론트-엔드(front-end) 및 백-엔드(back-end) 제조와 최종 사용자를 위한 패키징을 의미하는 두 단계로 형성된다.
프론트-엔드 제조는 일반적으로 웨이퍼상에 반도체 장치의 형성을 의미한다. 반도체 장치 형성 동안에, 이산화 실리콘과 같은 절연재 층들이 웨이퍼상에 융착된다. 그 절연층들은 트랜지스터 및 메모리 회로 형성을 용이하게 한다. 금속 층들이 웨이퍼 상에 융착되고 패턴화되어 다양한 반도체 장치들을 상호 접속시킨다. 최종 웨이퍼는 트랜지스터와 다른 액티브 및 패시브 부품들을 포함하는 액티브 사이드를 갖는다. 반도체 장치들이 형성된 후에, 그들은 예비 시험 단계에서 테스트되어 장치들의 작동성이 확인된다. 충분히 많은 수의 장치들이 결함이 있다고 발견되면, 장치들 또는 웨이퍼 조차도 폐기된다.
백-엔드 제조는 최종 웨이퍼를 개개 다이로 컷팅 또는 싱귤래이팅(singulating) 한 후에 구조적 지지 및 환경적 분리를 위해서 다이를 패킹하는 것을 의미한다. 다이를 싱귤래이팅하기 위해서, 웨이퍼는 쏘우 스트리트(saw street) 또는 스크라이브(scribe)로 불리는 웨이퍼의 비-기능 영역을 따라 믿줄이 그어지고 파손된다. 일부 경우에, 그 웨이퍼는 레이저 컷팅 장치를 이용하여 싱귤 래이트된다. 싱귤래이팅 후에, 개별적인 다이는 다른 시스템 부품들과의 상호 접속을 위한 핀 또는 접촉 패드들을 포함하는 패키지 기판에 장착된다. 반도체 다이상에 형성된 접촉 패드들은 이어서 패키지안의 접촉 다이와 접촉된다. 종종, 접속을 이루기 위해 와이어 본딩이 사용되나, 솔더 범프(solder bump) 또는 스터드 범핑(stud bumping)과 같은 접촉 기술들이 사용될 수 있다. 와이어 본딩 후에, 캡슐화체 또는 다른 몰딩 재료가 패키지 위에 융착되어 물리적인 지지 및 전기적 절연성을 제공한다. 이어서 최종 패키지는 전기 시스템안으로 삽입되고, 반도체 장치의 기능이 다른 시스템 부품에 이용가능하게 된다.
반도체 장치 제조의 한 목적은 낮은 비용으로 보다 신속하고, 신뢰성 있으며, 소형의 그리고 고밀도 집적 회로들에 적합한 패키지를 생산하는 것에 관한 것이다. 플립 칩(flip chip) 패키지 또는 웨이퍼 레벨 패키지는 고속의 고밀도의 그리고 보다 큰 핀 카운트(count)를 요구하는 집적회로에 이상적으로 적합하다. 플립 칩 형태 패키지는 다이 페이스의 액티브 사이드를 칩 캐리어 기판 또는 프린트 회로 보드(printed circuit board, PCB)를 향해서 아래로 장착시키는 것을 포함한다. 다이 상의 전기 부품과 캐리어 기판상의 전도 트랙 사이의 전기적 또는 기계적 상호 접속은 다수의 도전성 솔더 범프 또는 볼을 포함하는 솔더 범프 구조체를 통해서 달성된다. 솔더 범프들은 반도체 기판상에 위치된 접촉 패드상에 융착된 솔더 재료에 인가되는 리플로우 공정에 의해 형성된다. 솔더 범프들은 이어서 캐리어 기판에 솔더된다. 플립 칩 반도체 패키지는 신호 전파 거리, 낮은 캐패시턴스를 감소시키고 전반적으로 양호한 회로 성능을 달성하기 위해서 다이상의 액티브 회로 소자들로부터 캐리어 기판으로 통하는 짧은 전기 전도 경로를 제공한다.
종종 반도체 패키지는 공통 전압 버스를 갖는 다이를 포함한다. 그 버스는 비교적 큰 영역상에 형성된 구리와 같은 도전 재료를 포함한다. 그러한 버스들이 동일한 공통 전압을 갖는 여러 다이의 상호 접속을 가능하게 하지만, 두꺼운 도전 재료의 큰 영역은 높은 수준의 잔류 응력을 발생시킨다. 이들 응력들은 IC 액티브 회로에 손상을 그리고 일반적인 패키지 신뢰성에 문제를 야기시킨다.
통상적인 패키지에서, 접촉 패드들이 전기적 상호 접속을 위해서 패키지상에 형성된다. 종종 그 상호 접속은 패키지상에 형성된 접촉 패드에 연결된 와이어 본드를 사용하여 형성된다. 통상적인 와이어본드 상호 접속 구조체 형성은 와이어 본딩을 위해서 재경로(rerouted) 주연 입력/출력 패드를 형성하도록 화학 기계적 폴리싱(CMP), 화학 증착(CVD) 및 반응성 이온 에칭(RIE)을 포함하는 고비용의 프론트 엔드 웨이퍼 프로세싱을 필요로 한다. 주연 입력/출력 패드들의 형성은 비용이 많이 들고 비교적 큰 풋프린트를 갖는 패키지를 초래한다.
반도체 장치 제조의 한 목적은 낮은 비용으로 보다 신속하고, 신뢰성 있으며, 소형의 그리고 고밀도 집적 회로들에 적합한 패키지를 생산하는 것에 관한 것이다.
하나의 실시예에서, 본 발명은 다수 반도체 다이를 갖는 웨이퍼를 제공하 는 단계를 포함하는 반도체 장치 제조 방법을 제공한다. 그 웨이퍼는 웨이퍼 표면상에 형성된 접촉 패드를 갖는다. 그 방법은 상기 웨이퍼상에 패시베이션 층을 형성하는 단계와 응력 버퍼 층을 상기 패시베이션 층상에 형성하는 단계를 포함한다. 그 응력 버퍼는 패턴화되어 접촉 패드를 노출시킨다. 그 방법은 응력 버퍼층상에 금속 층을 융착시키는 단계를 포함한다. 그 금속 층은 반도체 장치용 공통 전압 버스를 제공하고, 접촉 패드와 전기가 통한다. 그 방법은 금속 층상에 상호 접속 구조체를 형성하는 단계를 포함한다.
다른 실시예에서, 본 발명은 다수 반도체 다이를 갖는 웨이퍼를 제공하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다. 그 웨이퍼는 웨이퍼 표면에 형성된 접촉 패드를 갖는다. 그 방법은 웨이퍼상에 패시베이션 층을 형성하는 것을 포함한다. 패시베이션 층은 패턴화되어 접촉 패드를 노출시킨다. 그 방법은 웨이퍼상에 부착 층을 형성하고, 부착 층상에 시드 층을 형성하는 것을 포함한다. 시드 층은 접촉 패드와 전기가 통한다. 그 방법은 포토레지스트 재료를 웨이퍼상에 융착시키고, 금속 층을 웨이퍼상에 도금시키는 것을 포함한다. 금속 층은 포토레지스트 재료에 따라서 패턴화된다. 그 방법은 포토레지스트 재료를 제거하고, 시드 층 및 부착 층의 일부를 에칭하여 패시베이션 층의 일부를 노출시키고, 와이어본더블 층을 금속 층상에 용착시키고, 와이어본드를 와이어본더블 층에 연결시키는 것을 포함한다.
다른 실시예에서, 본 발명은 반도체 다이를 제공하고, 그 다이상에 시드 층을 형성시키는 것을 포함하는 반도체 장치 제조 방법을 제공한다. 시드 층은 반도 체 다이 접촉 패드와 전기가 통한다. 그 방법은 반도체 다이상에 금속 층을 도금하는 것을 포함한다. 금속 층은 반도체 장치용 공통 전압 버스를 제공한다. 그 방법은 와이어본드를 금속 층에 연결하는 것을 포함한다.
다른 실시예에서, 본 발명은 반도체 다이와 그 다이 상에 형성된 시드 층을 포함하는 반도체 장치에 관한 것이다. 시드 층은 반도체 다이의 접촉 패드와 전기가 통한다. 반도체 장치는 반도체 다이상에 도금된 금속 층을 포함한다. 금속 층은 반도체 장치용 공통 전압 버스를 제공한다. 반도체 장치는 금속 층에 연결된 와이어본드를 포함한다.
반도체 장치는 개선된 수율과 신뢰성을 갖고 제조된다. 그 반도체 장치는 큰 면적의 공통 전압 버스 및 반도체 웨이퍼 상에 형성된 액티브 회로 사이에 형성된 응력 버퍼 층을 포함한다. 공통 전압 버스는 반도체 장치의 다수 접촉 패드에 연결된 싱글 도전성 구조체를 제공한다. 싱글 외부 에너지 공급부는 공통 전압 버스에 연결되어 전압을 예를 들면 접촉 패드에 인가한다. 응력 버퍼 층은 반도체 장치가 작동하고 반도체 장치의 다양한 회로 소자들 또는 다른 부품들이 팽창 및 수축함에 따라서 발생되는 응력을 최소화한다.
본 방법을 사용하여 반도체 장치가 개선된 성능과 저렴한 제조 공정으로 제조된다.
본 발명은 유사한 참조 번호가 동일 또는 유사한 소자를 나타내는 도면을 참 조하여 다음 설명에서 하나 이상의 실시예에 기술된다. 본 발명의 비록 그 목적을 달성하기 위한 최선 모드 관점에서 설명되지만, 당업자는 다음의 상세한 설명 및 도면에 의해 지지되는 본 발명의 정신 및 범위 내에 포함되는 변화 변형 및 균등물을 커버하려는 의도를 이해할 것이다.
반도체 장치 제조는 다수 다이(die)를 갖는 웨이퍼(wafer)의 형성을 포함한다. 각 다이는 하나 이상의 전기적 기능을 수행하는 수백 내지 수천 개의 트랜지스터(transister) 및 다른 액티브(active) 및 패시브 회로 소자(passive circuit element)들을 포함한다. 주어진 하나의 웨이퍼에 대해서, 웨이퍼로부터의 각 다이는 일반적으로 동일한 전기적 기능을 수행한다. 프론트-엔드(front-end) 제조는 일반적으로 웨이퍼 상에 반도체 장치를 형성하는 것을 의미한다. 최종 웨이퍼(finished wafer)는 트랜지스터와 다른 액티브 및 패시브 부품(components)들을 포함하는 액티브 사이드를 갖는다. 백-엔드(back-end) 제조는 최종 웨이퍼를 개별적인 다이로 컷팅 및 싱귤래이팅(singulating)하고 이어서 구조적 지지 및/또는 환경적 분리를 위해 그 다이를 패키징(packaging)하는 것을 의미한다.
반도체 웨이퍼는 일반적으로 그곳에 위치된 반도체 장치를 갖는 액티브 표면과, 실리콘과 같은 벌크(bulk) 반도체 재료로 형성된 백사이드(backside) 표면을 포함한다. 상기 액티브 사이드 표면은 다수 반도체 다이를 포함한다. 상기 액티브 표면은 적층(layering), 패터닝, 도핑, 다른 열처리를 포함하는 다양한 반도체 공정들에 의해 형성된다. 적층 공정에서는, 반도체 재료가 열적 산화, 질화, 화학적 증착, 증발 및 스퍼터링(sputtering)을 포함하는 기술에 의해 기판상에서 성장 또는 융착된다. 포토리소그래피(photolithograpy)는 표면 영역들의 마스킹(masking)과 바람직하지 않은 부분의 에칭(etching)을 통하여 특수한 구조체를 형성하는 것을 포함한다. 도핑(doping) 공정은 열확산 또는 이온 주입에 의해 도펀트(dopent) 재료의 응축물을 주입한다.
도 1은 다수 반도체 패키지 또는 그 표면에 장착된 다이를 구비한 칩 캐리어 기판 또는 인쇄 회로 기판(PCB)(12)을 갖는 전자 장치(10)를 도시한다. 전자 장치(10)는 응용에 따라서 반도체 패키지의 한 형태 또는 반도체 패키지의 멀티플 형태를 가질 수 있다. 상이한 형태의 반도체 패키지가 설명 목적으로 도 1에 도시되었다.
전자 장치(10)는 전기적 기능을 수행하기 위해서 반도체 패키지를 사용하는 스탠드-얼론 (stand-alone) 시스템일 수 있다. 또한, 전자 장치(10)는 보다 큰 시스템의 하부 부품일 수 있다. 예를 들면, 전자 장치(10)는 크래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입될 수 있는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC(application specific intergrated circuit), 로직 회로, 아날로그 회로, 무선 주파수(RF) 회로, 디스크리트(discrete) 회로 소자 또는 다른 반도체 다이 또는 전기 부품들을 포함할 수 있다.
도 1에서, PCB(12)는 반도체 패키지와 PCB 상에 장착된 다른 전자 부품들의 구조적 지지와 전기적 상호 접속을 위한 일반적인 기판을 제공한다. 도전 신호 트래이스(14)가 증발, 전해 도금, 무전해 도금, 스크린 프린팅 또는 다른 적절한 금 속 융착 공정을 사용하여 한 표면에 또는 PCB(12) 층들 내에 형성된다. 신호 트래이스(14)는 반도체 패키지, 장착된 부품 및 어떤 접속된 외부 시스템 부품들 각각 사이에서 전기적으로 통신하게 (electrical communication)한다. 트래이스(14)는 또한 반도체 패키지들의 각각에 동력 및 그라운드(ground) 접속을 제공한다.
설명 목적으로, 듀얼 인-라인(Dual in-line) 패키지(DIP)(16), 와이어 본디드 다이(18), 범프 칩 캐리어(BCC)(20) 및 플립 칩 패키지(22)를 포함하는 여러 형태 반도체 패키지가 PCB(12) 상에 장착된 것으로 도시되었다. 시스템 요건들에 따라서, 반도체 패키지 또는 다른 전자 부품들의 어떤 조합이 PCB(12)에 접속될 수 있다. 일부 실시예에서, 전자 장치(10)는 신호 부착 반도체 패키지를 포함하는 반면에, 다른 실시예들은 멀티플 상호 접속 패키지를 요구한다. 싱글 기판상에 하나 이상의 반도체 패키지를 조합함으로써, 제조 공정은 기성 부품들을 전자 장치들 및 시스템들 내에 합체시킬 수 있다. 반도체 패키지는 복잡한 기능성을 포함하고, 공지된 굿 유니트(known good unit, KGUs)를 나타내기 때문에, 전자 장치들은 보다 저렴한 부품들을 사용하여 제조되고, 공정들을 단축시킬 수 있다. 그렇게 제조된 장치들은 고장이 적고, 제조 비용이 저렴하여 고객에게 보다 낮은 비용을 부담시킨다.
도 2a는 PCB(12)에 장착된 DIP(16)의 다른 상세 사항을 도시하고 있다. 그 DIP(16)는 접촉 패드(26)를 갖는 반도체 다이(24)를 포함한다. 반도체 다이(24)는 그 안에 형성된 액티브 장치, 패시브 장치, 도전 층 및 절연 층들로서 주입된 아날로그 또는 디지털 회로들을 포함하는 액티브 영역을 포함하고, 상기 다이의 전기적 설계에 따라서 전기적으로 상호 접속된다. 예를 들면, 상기 회로는 다이(24) 액티브 영역 안에 형성된 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 래지스터 및 다른 전기 소자들을 포함할 수 있다. 접촉 패드(26)는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au) 또는 은(Ag)과 같은 도전성 재료로 형성되고, 다이(24) 안에 형성된 회로 소자들에 전기적으로 연결된다. 접촉 패드(26)는 물리적 증착(PVD), 화학적 증착(CVD), 전해 도금 또는 무전해 도금 공정에 의해 형성된다. DIP(16)의 조립 동안에, 반도체 다이(24)는 금-실리콘 공융 층 또는 열 에폭시와 같은 부착재를 사용하여 패키지 몸체의 낮은 부분(28)의 다이 부착 영역에 장착된다. 상기 패키지 몸체는 플라스틱 또는 세라믹과 같은 절연성 페키징 재료를 포함한다. 컨닥터 리드(conductor lead)(30)가 몸체의 낮은 부분(28)에 접속되고, 본드 와이어(32)가 리드(30)와 다이(24)의 접촉 패드(26) 사이에 형성된다. 캡슐화체(34)가 수분 및 입자들이 패키지로 들어가고, 다이(24), 접촉 패드(26) 또는 본드 와이어(32)를 오염시키는 것을 방지하는 것에 의한 환경적 보호를 위해서 패키지 상에 융착된다. DIP(16)는 리드(30)를 PCB(12)를 관통하여 형성된 홀 내로 삽입시킴으로써 PCB(12)에 접속된다. 솔더 재료(36)가 리드(30)를 중심으로 홀내로 유동하여 DIP(16)을 PCB(12)에 물리적으로 전기적으로 연결시킨다. 솔더 재료(36)는 선택적인 유제를 구비한 금속 또는 Sn, Pb, Au, Ag, Cu, Zn, Bi 및 그들의 합금과 같은 전기 전도성 재료일 수 있다. 예를 들면, 솔더 재료는 높은 납을 갖는 또는 납이 없는 공융(eutectic) Sn/Pb 일 수 있다.
도 2b를 참조하면, 접촉 패드(38)를 갖는 본디드 다이(18)가 부착재(40)를 사용하여 PCB(12)에 장착된다. 접촉 패드(42)는 PCB(12) 표면에 형성되고 PCB(12) 층 상에 또는 그 안에 형성된 하나 이상의 트래이스(14)에 전기적으로 접속된다. 본드 와이어(44)가 다이(18)의 접촉 패드(38)와 PCB(12)의 접촉 패드(42) 사이에 형성된다.
도 2c는 합체된 반도체 다이, 집적 회로(IC) 또는 그들의 조합을 구비한 BCC(20)의 상세한 사항을 더 도시하고 있다. 접촉 패드(48)를 갖는 반도체 다이(46)가 언더필(underfill) 또는 에폭시 부착재(50)를 사용하여 캐리어 상에 장착된다. 반도체 다이(46)는 그 안에 형성된 액티브 장치, 패시브 장치, 도전 층 및 절연 층들로서 주입된 아날로그 및 디지털 회로들을 포함하는 액티브 영역을 포함하고, 상기 다이의 전기적 설계에 따라서 전기적으로 상호 접속된다. 예를 들면, 그 회로는 다이(46) 액티브 영역 안에 형성된 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 래지스터 및 다른 전기 소자들을 포함할 수 있다. 접촉 패드(48)는 다이(46)의 액티브 영역 안에 형성된 전기 장치 및 회로에 접속된다. 본드 와이어(54)와 본드 패드(56, 58)는 다이(46)의 접촉 패드(48)를 BCC(20)의 접촉 패드(52)에 전기적으로 접속시킨다. 몰드 화합물 또는 캡슐화체(60)가 다이(46), 본드 와이어(54) 및 접촉 패드(52) 상에 융착되어 장치를 위한 물리적 지지 및 전기적 절연을 제공한다. 접촉 패드(64)가 PCB(12) 상에 형성되고 하나 이상의 도전성 신호 트래이스(14)에 전기적으로 접속된다. 솔더 재료가 BCC(20)의 접촉 패드(52)와 PCB(12)의 접촉 패드(64) 사이에 융착된다. 그 솔더 재료는 재유동되어 BCC(20)와 PCB(12) 사이에 기계적 및 전기적 접속을 형성하는 범프들(66)을 만든 다.
도 2d에서는, 플립 칩 형태 반도체 장치(22)는 PCB(12)를 향하여 아래로 장착된 액티브 영역(70)을 구비한 반도체 다이(72)를 갖는다. 반도체 장치(72) 안에 형성되는 액티브 장치, 패시브 장치, 도전 층 및 절연 층들로서 주입된 아날로그 및 디지털 회로들을 포함하는 액티브 영역(70)은 다이의 전기적 설계에 따라서 전기적으로 상호 접속된다. 예를 들면, 그 회로는 다이(72) 액티브 영역(70)안에 형성된 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 래지스터 및 다른 전기 소자들을 포함할 수 있다. 전기적 및 기계적 상호 접속은 많은 숫자의 개별적인 도전성 솔더 범프 또는 볼들(78)을 포함하는 솔더 범프 구조체(76)를 통해서 달성된다. 솔더 범프들은 액티브 영역(70)상에 위치된 범프 패드 또는 상호 접속 사이트(80)상에 형성된다. 범프 패드(80)는 액티브 영역(70)의 도전성 트랙에 의해 액티브 회로에 접속된다. 솔더 범프(78)는 솔더 재유동 공정에 의해 PCB(12) 상의 접촉 패드 또는 상호 접속 사이트(82)에 전기적 및 기계적으로 접속된다. 상기 상호 접속 사이트(82)는 PCB(12) 상의 하나 이상의 도전성 신호 트래이스(14)에 전기적으로 접속된다. 플립 칩 반도체 장치는, 신호 전파 거리를 감소시키고, 보다 낮은 캐패시턴스 및 전반적인 양호한 회로 성능을 달성하도록 다이(72) 상의 액티브 장치로부터 PCB(12) 상의 도전 트랙까지의 짧은 전기 전도 경로를 제공한다.
도 3a 내지 도 3d는 응력 버퍼 층 상에 형성된 공통 전압 버스를 갖는 반도체 장치(99)의 제조 방법을 도시하고 있다. 웨이퍼(100)는 실리콘(Si), 비화 갈륨(GaAs) 또는 다른 기판 재료를 포함한다. 회로 소자들은 웨이퍼(100) 상에 형성된다. 그 회로 소자들은 액티브 또는 패시브일 수 있고, 레지스터, 캐패시터, 트랜지스터 및 인덕터를 포함할 수 있다. 상기 회로 소자들은 패턴화된 도전성, 저항성 및 절연성 층들로 이루어지고, 전술한 바와 같은 웨이퍼 레벨 제조 공정들을 이용하여 형성된다. 하나의 실시예에서, 웨이퍼(100)는 IC 동력 장치 웨이퍼를 포함하고, 그 웨이퍼(100) 상에 형성된 하나 이상의 동력 회로 소자들을 포함한다. 접촉 패드(또는 최종 금속 패드)(102)가 물리적 증착(PVD), 화학적 증착(CVD), 전해 도금 또는 무전해 도금 공정을 사용하여 웨이퍼(100) 상에 형성된다. 접촉 패드(102)는 Al, Cu, Sn, Ni, Au 또는 Ag와 같은 도전성 재료로 만들어지고, 웨이퍼(100) 상에 형성된 회로 소자들에 전기적으로 접속된다. 패시베이션(104)는 웨이퍼(100)와 접촉 패드(102) 상에 형성된다. 패시베이션(passivation, 104)이 패턴화 또는 에칭되어 접촉 패드(102)를 노출시키고, 폴리이미드(polyimide), 벤조사이클로뷰텐(BCB), 폴리벤즈옥사졸(PBO), 에폭시계 절연 폴리머 또는 다른 절연 폴리머 재료와 같은 절연 재료를 포함한다. 패시베이션(104)은 물리적 지지 및 전기적 절연을 제공한다. 응력 버퍼 층(106)이 패시베이션(104) 및 웨이퍼(100) 상에 형성된다. 하나의 실시예에서, 응력 버퍼 층(106)은 웨이퍼(100) 표면상에 코팅되고 패턴화된다. 응력 버퍼 층(106)은 폴리이미드, BCB, PBO, 에폭시계 폴리머 재료 또는 다른 절연 버퍼 재료를 포함한다. 응력 버퍼 층(106)은 패턴화되어 접촉 패드(102)를 노출시킨다.
도 3b를 참조하면, 공통 전압 버스(114)가 응력 버퍼 층(106) 상에 장착된다. 공통 전압 버스(114)를 장착하기 위해서, 부착 층(108)이 컨포멀(conformal) 코팅으로 응력 버퍼 층(106)상에 융착되고, Ti, TiW, Ta, TaN, Cr, Al 또는 다른 전기 전도성 부착재를 포함한다. 부착 층(108)은 응력 버퍼 층(106)의 에칭부를 통하여 접촉 패드(102)에 전기적으로 접속된다. 배리어 층(110)이 컨포멀 코팅으로 부착 층(108)상에 패턴화되고 융착된다. 배리어 층(110)은 NiV, CrCu, TaN, TiN, Ni 또는 다른 도전성 배리어 재료를 포함한다. 시드(seed) 층(112)이 컨포멀 코팅으로 배리어 층(110) 상에 패턴화되고 융착된다. 시드 층(112)은 Al, 알루미늄 합금, Cu, Au 또는 다른 도전성 재료를 포함한다.
공통 전압 버스(114)는 시드 층(112) 상에 패턴화되고 융착된다. 공통 전압 버스(114)는 선택적인 도금 또는 에칭-백 공정으로 융착되고 패턴화되며, Al, 알루미늄 합금, Cu, Au 또는 다른 도전성 재료를 포함한다. 공통 전압 버스(114)는 싱글 도전 소자를 포함하고, 접촉 패드(102)와 상기 접촉 패드(102)에 연결된 웨이퍼(100) 상에 형성된 어떤 회로 소자들과 전기적으로 통신하게 장착된다. 외부 전압 소스가 공통 전압 버스(114)에 연결되어 동력 또는 그라운드(ground)(예를 들면, +5V, or 0V)를 접촉 패드(102) 또는 그 회로 소자에 공급할 수 있다. 비슷하게, 신호 소스가 공통 전압 버스(114)에 연결되어 신호를 웨이퍼(100)의 다수 회로 소자들에 공급할 수 있다. 따라서, 공통 전압 버스(114)는, 하나 이상의 외부 에너지 공급부를 반도체 장치(99)에 접속되도록 하고 웨이퍼(100) 상에 형성된 다수 접촉 패드와 전기적으로 통신하게 위치시키는 비교적 큰 면적의 도전 구조체를 제공한다. 또한, 예를 들면, 로직 회로에서, 공통 전압 버스(114)는 다수 접촉 패드 출력을 조합시키는데 사용될 수 있다. 더욱이, 공통 전압 버스(114), 부착 층(108), 배리어 층(110) 및 시드 층(112)이 응력 버퍼 층(106)상에 장착되기 때문에, 반도체 장치(99)는 장치(99)안에서 발생된 잔류 응력으로부터 보호된다.
반도체 장치(99)가 작동됨에 따라서, 장치(99)를 구비한 회로는 열을 발생시키고 모양을 변화시킨다. 상이한 재료로 제조된 회로 소자들 및 다른 부품들은 상이한 비율로 팽창 및 수축되고 이것은 장치(99)에 물리적 응력을 야기시킨다. 통상적인 반도체 장치에서, 이들 응력들은 부품 고장을 일으킨다. 그러나 본 실시예에서, 응력 버퍼 층(106)은 비교적 신축성 중간 구조체를 제공하여, 반도체 장치(99)가 작동되고 웨이퍼(100) 및 공통 전압 버스(114)를 팽창 및/또는 수축시키는 열을 발생시킴에 따라서 생기는 응력들을 흡수 및 완화시킨다.
다른 실시예에서, 도전 층들의 상이한 조합들이 공통 전압 버스(114) 및 접촉 패드(102) 사이에 융착된다. 예를 들면, 배리어 층(110)은 선택적이고, 장치(99)에 포함되지 않을 수 있다. 다른 실시예에서, 시드 층(112) 및 공통 전압 버스(114)는 Cu 또는 Al과 같은 동일한 전기 전도성 재료를 포함한다.
도 3c를 참조하면, 패시베이션(116)이 공통 전압 버스(114) 및 웨이퍼(100)상에 코팅되고 패턴화된다. 패시베이션(116)은 반도체 장치(99)에 대해서 물리적 지지 및 전기적 분리를 제공하고, 폴리이미드, BCB, PBO, 에폭시계 폴리머 재료 또는 다른 전기 절연 재료를 포함한다. 패시베이션(116)은 패턴화되어 공통 전압 버스(114)의 부분들을 노출시킨다.
도 3d를 참조하면, 범프(118)가 패시베이션(116)의 개구위에서 공통 전압 버스(114)에 연결된다. 범프(118)는 공통 전압 버스(114) 상에 융착된 도전 솔더 재 료에 행해지는 재유동 공정에 의해 형성된다. 범프(118)는 각각이 선택적인 융재를 함유하는 Au 또는 Cu 구조체, Sn/Pb, Cu/Zn 또는 Cu/Ag 솔더와 같은 다른 도전 재료를 포함한다. 그 솔더 재료는 볼 드롭(ball drop), 스텐실(stencil) 프린팅 및/또는 도금 공정을 사용하여 융착된다. 다른 실시예에서, 범프(118)는 외부 부품들을 공통 전압 버스(114)에 연결시키기 위해서 와이어본드 또는 다른 상호 접속 구조체로 대체될 수 있다. 다른 실시예에서, 와이어본드는 공통 전압 버스(114) 표면에 직접 연결된다. 공통 전압 버스(114)는 표면 위에 형성된 선택적인 와이어본더블 층을 포함하여 와이어본드 상호접속을 용이하게 할 수 있다.
도 4는 도 3c의 평면(4)을 따르는 반도체 장치(99)의 단부도이다. 패시베이션(116)은 웨이퍼(100) 상에 융착된다. 패시베이션(116)은 폴리이미드, BCB, PBO, 에폭시계 폴리머 재료 또는 다른 전기 절연 재료를 포함하고 에칭되어 공통 전압 버스(114)의 부분들을 노출시키는 윈도우(120)를 형성한다. 공통 전압 버스(114)는 패시베이션(116) 아래 평면에 놓이고, 도 4에서 점선으로 표시되었다. 범프 또는 다른 상호 접속 장치들이 윈도우(120) 상에 장착되고 공통 전압 버스(114)에 전기적으로 접속될 수 있다. 공통 전압 버스(114)는 응용 또는 회로 설계 고려사항에 따라서 어떤 적절한 모양일 수 있다. 예를 들면, 공통 전압 버스(114)는 나선형 모양, U 모양, N 모양 또는 지그재그 모양일 수 있다.
이들 방법을 사용하여 반도체 장치는 개선된 수율과 신뢰성을 갖고 제조된다. 그 반도체 장치는 큰 면적의 공통 전압 버스 및 반도체 웨이퍼 상에 형성된 액티브 회로 사이에 형성된 응력 버퍼 층을 포함한다. 공통 전압 버스는 반도체 장치 의 다수 접촉 패드에 연결된 싱글 도전성 구조체를 제공한다. 싱글 외부 에너지 공급부는 공통 전압 버스에 연결되어 전압을 예를 들면 접촉 패드에 인가한다. 응력 버퍼 층은 반도체 장치가 작동하고 반도체 장치의 다양한 회로 소자들 또는 다른 부품들이 팽창 및 수축함에 따라서 발생되는 응력을 최소화한다. 예를 들면, 큰 면적의 공통 전압 버스 및 웨이퍼에 의해 발생된 응력은 응력 버퍼 층에 의해 최소화된다. 따라서, 응력 버퍼 층은 최종 제품의 장치 수율과 신뢰성을 개선시킨다.
도 5a-5b는 공통 전압 버스 및 언더 범프 메탈라이제이션(UBM)을 갖는 반도체 장치(199)를 도시하고 있다. 웨이퍼(200)는 Si, GaAs 또는 다른 기판 재료를 포함한다. 하나의 실시예에서, 웨이퍼(200)는 IC 동력 장치 웨이퍼를 포함하고, 그 웨이퍼(200) 상에 형성된 하나 이상의 동력 회로 소자들을 포함한다. 그 웨이퍼(200)는 Si, GaAs 또는 다른 기판 재료를 포함한다. 하나의 실시예에서, 웨이퍼(200)는 IC 동력 장치 웨이퍼를 포함하고, 그 웨이퍼(200) 상에 형성된 하나 이상의 동력 회로 소자들을 포함한다. 접촉 패드(또는 최종 금속 패드)(202)는 PVD, CVD, 전해 도금 또는 무전해 도금 공정을 사용하여 웨이퍼(200) 상에 형성된다. 접촉 패드(202)는 Al, Cu, Sn, Ni, Au 또는 Ag와 같은 도전 재료로 이루어지고, 웨이퍼(200) 상에 형성된 회로 소자들에 전기적으로 연결된다. 패시베이션(204)이 웨이퍼(200) 및 접촉 패드(202) 상에 형성된다. 패시베이션(204)은 패턴화 또는 에칭되어 접촉 패드(202)를 노출시키고, 폴리이미드, BCB, PBO, 에폭시계 폴리머 재료 또는 다른 전기 절연 재료와 같은 절연 재료를 포함한다. 응력 버퍼 층(206)이 패시베이션(204) 및 웨이퍼(200) 상에 형성된다. 하나의 실시예에서, 응력 버퍼 층(206)은 웨이퍼(200)의 표면상에서 코팅되고 패턴화된다. 응력 버퍼 층(206)은 폴리이미드, BCB, PBO, 에폭시계 폴리머 재료 또는 다른 전기 절연 재료와 같은 절연 재료를 포함한다. 응력 버퍼 층(206)은 패턴화되어 접촉 패드(202)를 노출시킨다.
부착 층(208)이 컨포멀 코팅으로 웨이퍼(200) 상에 융착되고, Ti, TiW, Ta, TaN, Cr, Al 또는 다른 전기 전도성 부착재를 포함한다. 부착 층(208)은 접촉 패드(202)에 전기적으로 연결된다. 배리어 층(210)은 컨포멀 코팅으로 부착 층(208)상에 패턴화되고 융착된다. 배리어 층(210)은 NiV, CrCu, TaN, TiN, Ni 또는 다른 도전 배리어 재료를 포함한다. 시드 층(212)은 컨포멀 코팅으로 배리어 층(210)상에 패턴화되고 융착된다. 시드 층(212)은 Al, 알루미늄 합금, Cu, Au 또는 다른 도전 재료를 포함한다. 공통 전압 버스(214)가 시드 층(212) 상에 형성된다. 공통 전압 버스(214)는 선택적인 도금 또는 에칭 백 공정으로 융착되고 패턴화된다. 다른 실시예에서, 도전 층들의 상이한 조합이 공통 전압 버스(214) 및 접촉 패드(202) 사이에 융착된다. 예를 들면, 배리어 층(210)은 선택적이고, 반도체 장치(199)에 포함되지 않을 수 있다. 다른 실시예에서, 시드 층(212) 및 공통 전압 버스(214)는 동일한 전기적 도전 재료를 포함한다. 패시베이션(216)은 공통 전압 버스(214) 및 웨이퍼(200) 상에서 코팅되고 패턴화된다. 페시베이션(216)은 반도체 장치(199)에 물리적 지지 및 전기적 분리를 제공하고, 폴리이미드, BCB, PBO, 에폭시계 폴리머 재료 또는 다른 전기 절연 재료를 포함한다. 패시베이션(216)은 패턴화 또는 에칭되어 공통 전압 버스(214)의 부분들을 노출시킨다.
배리어 층(218)이 PVD, CVD, 전해 도금, 무전해 도금 또는 다른 융착 공정을 이용하여 공통 전압 버스(214)의 노출된 부분 상에 형성된다. 배리어 층(218)은 Ni, Pd, Pt 또는 다른 도전성 재료를 포함한다. 웨팅(wetting) 층(220)이 배리어 층(218) 상에 융착되고, Au, Ag, Cu 또는 다른 도전 재료를 포함한다. 도 5a에 도시된 바와 같이, 배리어 층(218) 및 웨팅 층(220) 양자는 패시베이션(216)에 형성된 개구내에 융착된다. 그러나, 다른 실시예에서, 도 5b에 도시된 바와 같이, 배리어 층(218) 및 웨팅 층(220)은 패시베이션(216)에 형성된 개구를 중첩하도록 융착된다.
범프(222)는 웨팅 층(220)상에 융착되고 전기적으로 연결된다. 범프(222)는 패시베이션(216)의 개구상에 형성되고, 도전 재료를 포함한다. 범프(222)들은 패시베이션(216)의 개구 상에 형성되고 도전성 재료를 포함한다. 범프(222)는 공통 전압 버스(214) 상에 융착된 솔더 재료에 인가된 재유동 공정에 의해 형성된다. 범프(222)는 각각이 선택적인 유재를 포함하는 Au 또는 Cu 구조체, 또는 Sn/Pb, CuZn, 또는 CuAg 솔더와 같은 다른 도전 재료를 포함한다. 솔더 재료는 볼 드롭, 스텐실 프린팅 및/또는 도금 공정을 이용하여 융착된다. 배리어 층(218) 및 웨팅 층(220)은 UBM 구조체를 형성하여 범프(222)의 융착을 용이하게 하고 범프(222)와 공통 전압 버스(214) 사이의 물리적 및 전기적 접속을 강화시킨다.
도 6은 응력 버퍼 층 상에 형성된 공통 전압 버스를 갖는 반도체 장치(229)를 도시하는데, 상호 접속 범프가 반도체 장치(229)의 배리어 및 시드 층 상에 형 성된다. 웨이퍼(230)는 Si, GaAs 또는 다른 기판 재료를 포함한다. 하나의 실시예에서, 웨이퍼(230)는 IC 동력 장치 웨이퍼를 포함하고, 웨이퍼(230) 상에 형성된 하나 이상의 동력 회로 소자들을 포함한다. 접촉 패드 또는 최종 금속 패드(232)가 PVD, CVD, 전해 도금 또는 무전해 도금 공정을 이용하여 웨이퍼(230) 상에 형성된다. 접촉 패드(232)는 Al, Cu, Sn, Ni, Au 또는 Ag와 같은 도전 재료로 만들어지고, 웨이퍼(230) 상에 형성된 회로 소자들에 전기적으로 연결된다. 패시베이션(234)이 웨이퍼(230) 및 접촉 패드(232) 상에 형성된다. 패시베이션(234)은 패턴화 또는 에칭되어 접촉 패드(232)를 노출시키고, 폴리이미드, BCB, PBO, 에폭시계 폴리머 재료 또는 다른 전기 절연 재료와 같은 절연 재료를 포함한다. 응력 버퍼 층(236)이 패시베이션(234) 및 웨이퍼(230) 상에 형성된다. 하나의 실시예에서, 응력 버퍼 층(236)은 웨이퍼(230)의 한 표면상에 코팅되고 패턴화된다. 응력 버퍼 층(236)은 폴리이미드, BCB, PBO, 에폭시계 폴리머 재료 또는 다른 전기 절연 재료를 포함한다. 응력 버퍼 층(236)은 패턴화되어 접촉 패드(232)를 노출시킨다.
부착 층(238)이 컨포멀 코팅으로 웨이퍼(230) 상에 융착되고, Ti, TiW, Ta, TaN, Cr, Al 또는 다른 전기 도전성 부착재를 포함한다. 부착 층(238)은 접촉 패드(232)에 전기적으로 연결된다. 배리어 층(240)은 컨포멀 코팅으로 부착 층(238)상에 패턴화 및 융착된다. 배리어 층(240)은 NiV, CrCu, TaN, TiN, Ni 또는 다른 도전성 배리어 재료를 포함한다. 시드 층(242)이 컨포멀 코팅으로 배리어 층(240)상에 패턴화 및 융착된다. 시드 층(242)은 Al, 알루미늄합금, Cu, Au 또는 다른 도전 재료를 포함한다. 공통 전압 버스(244)가 시드 층(242)상에 형성된다. 공통 전압 버스(244)는 선택적인 도금 또는 에칭 백 공정으로 융착 및 패턴화될 수 있다. 다른 실시예에서, 도전 층들의 상이한 조합이 공통 전압 버스(244) 및 접촉 패드(232) 사이에 융착될 수 있다. 예를 들면, 배리어 층(240)은 선택적이고, 반도체 장치(229)에 포함되지 않을 수 있다. 다른 실시예에서, 시드 층(242)과 공통 전압 버스(244)는 동일한 전기 전도성 재료를 포함한다. 패시베이션(246)은 공통 전압 버스(244) 및 웨이퍼(230) 상에서 코팅되고 패턴화된다. 패시베이션(246)은 반도체 장치(229)에 물리적 지지 및 전기적 분리를 제공하고, 폴리이미드, BCB, PBO, 에폭시계 폴리머 재료 또는 다른 전기 절연 재료를 포함한다. 패시베이션(246)은 패턴화 또는 에칭되어 공통 전압 버스(244)의 부분들을 노출시킨다.
시드 층(248)이, PVD, CVD, 전해 도금, 무전해 도금 또는 다른 융착 공정을 이용하여 공통 전압 버스(244)의 노출된 부분 상에 형성된다. 시드 층(248)은 Al, 알루미늄 합금, Cu, Au 또는 다른 도전 재료를 포함한다. 배리어 층(250)은 시드 층(248) 상에 융착되고, Ni, Pd, Pt 또는 다른 도전 재료를 포함한다. 도 6에 도시된 바와 같이, 시드 층(248) 및 배리어 층(250)은 패시베이션(246)에 형성된 개구내에 융착된다. 그러나, 다른 실시예에서, 시드 층(248)과 배리어 층(250)은 패시베이션(246)의 개구를 중첩하도록 융착된다.
범프(252)는 배리어 층(250) 및 시드 층(248) 상에 융착되고 그것에 전기적으로 연결된다. 범프(252)는 패시베이션(246)의 개구상에 융착되고, 도전 재료를 포함한다. 범프(252)는 시드 층(248)상에 융착된 도전 재료에 인가된 도금 공정에 의해 형성된다.
도 7은 응력 버퍼 층 상에 형성된 공통 전압 버스를 갖는 반도체 장치(259)를 도시하는데, 상호 접속 필러(pillar)가 공통 전압 버스 상에 형성된다. 웨이퍼(260)는 Si, GaAs 또는 다른 기판 재료를 포함한다. 하나의 실시예에서, 웨이퍼(260)는 IC 동력 장치 웨이퍼를 포함하고, 웨이퍼(260) 상에 형성된 하나 이상의 동력 회로 소자들을 포함한다. 접촉 패드 또는 최종 금속 패드(262)가 PVD, CVD, 전해 도금 또는 무전해 도금 공정을 이용하여 웨이퍼(260) 상에 형성된다. 접촉 패드(262)는 Al, Cu, Sn, Ni, Au 또는 Ag와 같은 도전 재료로 만들어지고, 웨이퍼(260) 상에 형성된 회로 소자들에 전기적으로 연결된다. 패시베이션(264)이 웨이퍼(260) 및 접촉 패드(262) 상에 형성된다. 패시베이션(264)은 패턴화 또는 에칭되어 접촉 패드(262)를 노출시키고, 폴리이미드, BCB, PBO, 에폭시계 폴리머 재료 또는 다른 전기 절연 재료와 같은 절연 재료를 포함한다. 응력 버퍼 층(266)이 패시베이션(264) 및 웨이퍼(260) 상에 형성된다. 하나의 실시예에서, 응력 버퍼 층(266)은 웨이퍼(260)의 한 표면상에 코팅되고 패턴화된다. 응력 버퍼 층(266)은 폴리이미드, BCB, PBO, 에폭시계 폴리머 재료 또는 다른 전기 절연 재료를 포함한다. 응력 버퍼 층(266)은 패턴화되어 접촉 패드(262)를 노출시킨다.
부착 층(268)이 컨포멀 코팅으로 웨이퍼(260) 상에 융착되고, Ti, TiW, Ta, TaN, Cr, Al 또는 다른 전기 도전성 부착재를 포함한다. 부착 층(268)은 접촉 패드(262)에 전기적으로 연결된다. 배리어 층(270)은 컨포멀 코팅으로 부착 층(268)상에 패턴화 및 융착된다. 배리어 층(270)은 NiV, CrCu, TaN, TiN, Ni 또는 다른 도전성 배리어 재료를 포함한다. 시드 층(272)이 컨포멀 코팅으로 배리어 층(270) 상에 패턴화 및 융착된다. 시드 층(272)은 Al, 알루미늄합금, Cu, Au 또는 다른 도전 재료를 포함한다. 공통 전압 버스(274)가 시드 층(272) 상에 형성된다. 공통 전압 버스(274)는 선택적인 도금 또는 에칭 백 공정으로 융착 및 패턴화될 수 있다. 다른 실시예에서, 도전 층들의 상이한 조합이 공통 전압 버스(274) 및 접촉 패드(262) 사이에 융착될 수 있다. 예를 들면, 배리어 층(270)은 선택적이고, 반도체 장치(259)에 포함되지 않을 수 있다. 다른 실시예에서, 시드 층(272)과 공통 전압 버스(274)는 동일한 전기 전도성 재료를 포함한다. 패시베이션(276)은 공통 전압 버스(274) 및 웨이퍼(260) 상에서 코팅되고 패턴화된다. 패시베이션(276)은 반도체 장치(259)에 물리적 지지 및 전기적 분리를 제공하고, 폴리이미드, BCB, PBO, 에폭시계 폴리머 재료 또는 다른 전기 절연 재료를 포함한다. 패시베이션(276)은 패턴화 또는 에칭되어 공통 전압 버스(274)의 부분들을 노출시킨다.
부착 층(278)이 공통 전압 버스(274) 및 패시베이션(276)의 개구상에 융착되고, Ti, TiW, Ta, TaN, Cr, Al 또는 다른 전기 전도성 부착재료를 포함한다. 부착 층(278)은 공통 전압 버스(274)에 전기적으로 연결된다. 배리어 층(280)이 컨포멀 코팅으로 부착 층(278) 상에 패턴화 및 융착된다. 배리어 층(280)은 NiV, CrCu, TaN, TiN, Ni 또는 다른 도전 배리어 재료를 포함한다. 시드 층(282)은 컨포멀 코팅으로 배리어 층(282) 상에 패턴화 및 융착된다. 시드 층(282)은 Al, 알루미늄 합금, Cu, Au 또는 다른 도전 재료를 포함한다.
상호 접속 필러(284)가 시드 층(282) 상에 융착되고 전기적으로 연결된다. 필러들(284)은 Cu 또는 솔더와 같은 도전 재료를 포함하고, 도금 공정을 이용하여 패시베이션(276)의 개구상에 형성된다. 하나의 실시예에서, 필러들(284)은 Cu 재료를 포함하고, 솔더의 다른 층이 필러들(284) 상에 융착되어 외부 시스템 부품들과의 전기적 접속을 강화시킨다. 필러(284)가 비교적 두꺼운 도전 구조를 포함하기 때문에, 필러(284)는 공통 전압 버스(274)로부터 열 에저니 제거가 용이하고, 또한 반도체 장치(259) 내의 잔류 응력을 최소화한다.
도 8a 내지 도 8f는 전기적 상호 접속을 형성하기 위한 와이어 본더블 메탈라이제이션을 갖는 반도체 장치(299) 제조 방법을 도시하고 있다. 웨이퍼(300)는 Si, GaAs 또는 다른 기판 재료를 포함한다. 회로 소자들이 웨이퍼(300) 상에 형성된다. 그 회로 소자들은 액티브 또는 패시브일 수 있고, 레지스터, 캐패시터, 트랜지스터 및 인덕터를 포함한다. 그 회로 소자들은 패턴화된 도전성과 저항성의 절연 층들로 이루어지고, 전술한 웨이퍼 레벨 제조 공정들을 이용하여 형성된다. 하나의 실시예에서, 웨이퍼(300)는 IC 동력 장치 웨이퍼를 포함하고, 웨이퍼(300) 상에 형성된 하나 이상의 동력 회로 소자들을 포함한다. 접촉 패드(302)는 PVD, CVD, 전해 도금 또는 무전해 도금 공정을 이용하여 웨이퍼(300) 상에 형성된다. 접촉 패드(302)는 Al, Cu, Sn, Ni, Au 또는 Ag와 같은 도전 재료로 만들어지고, 웨이퍼(300) 상에 형성된 회로 소자들에 전기적으로 연결된다. 패시베이션(304)는 웨이퍼(300) 및 접촉 패드(302) 상에 형성된다. 패시베이션(304)은 패턴화 또는 에칭되어 접촉 패드(302)를 노출시키고, SiN, 폴리이미드, BCB, PBO, 에폭시계 절연 폴리머 또는 다른 절연 폴리머 재료를 포함한다. 패시베이션(304)은 물리적 지지 및 전기적 절연을 제공한다. 부착층(306)이 PVD, CVD, 전해 도금, 무전해 도금 공정을 사용하여 패시베이션(304) 상에 융착된다. 부착 층(306)은 TiW, Ti, Ta, TaN 또는 다른 도전성 부착 층 재료를 포함하고, 접촉 패드(302)와 전기적으로 접촉되게 형성된다. 시드 층(308)이 PVD, CVD, 전해 도금 또는 무전해 도금 공정을 사용하여 부착 층(306) 상에 융착된다. 시드 층(308)은 Cu, Al, Au 또는 다른 도전 재료를 포함한다.
도 8b를 참조하면, 포토레지스트 층(310)이 시드 층(308) 및 웨이퍼(300) 상에 융착되고 패턴화된다. 도 8c에 도시된 바와 같이, 금속 층(312)이 포토레지스트(310) 주위의 시드 층(308) 상에 선택적으로 도금된다. 하나의 실시예에서, 금속 층(312)이 저렴한 웨이퍼 범핑 공정 동안에 융착된다. 금속 층(312)은 Cu 또는 Au와 같은 도전 재료를 포함하고, 3㎛ 보다 큰 8㎛ 및 20㎛ 사이의 일반적인 두께를 갖는다. 하나의 실시예에서 금속 층(312)의 두께는 약 15㎛ 이다. 다른 실시예에서, 금속 층(312)는 웨이퍼(300)의 한 표면상에 형성된 큰 면적의 공통 전압 버스를 포함한다. 일부 실시예에서, 금속 층(312)의 두께는 약 100 ㎛이다.
도 8d를 참조하면, 포토레지스트(310)가 스트립(stripped)되고 제거된다. 포토레지스트(310)가 제거된 후에, 금속 층(312)이 마스크로 사용되어 시드 층(308)과 부착 층(306) 부분을 제거하여 채널(314)을 형성한다. 시드 층(308) 및 부착 층(306) 부분을 제거한 후에, 채널(314)은 도 9에 도시된 바와 같이, 패시베이션(304)의 일부를 노출시킨다.
도 8e를 참조하면, 와이어본더블 층(316)이 대략 컨포멀 층으로 웨이퍼(300) 상에 패턴화 및 융착된다. 와이어본더블 층(316)은 와이어본드를 부착시키기 위한 하나 이상의 도전 재료 층들을 포함한다. 하나의 실시예에서, 와이어본더블 층(316)은 Ni 및 Au 재료들의 조합과 같은 도전 재료의 멀티플 층을 포함한다. 또한, 와이어본더블 층(316)은 Ag 또는 Au의 싱글 층과 같은 도전 재료의 싱글 층을 포함한다. 하나의 실시예에서, 와이어본더블 층(316)은 포토레지스트(310)의 제거 전에 융착되어 표면 마무리를 개선하고 패시베이션(304)의 표면을 파손시키는 도금 화학을 방지한다.
도 8f를 참조하면, 와이어본드(318)가 형성되어 와이어본더블 층(316)에 연결된다. 와이어본드(318)는 Cu, Al, Au 또는 Ag와 같은 도전 재료를 포함하고, 와이어본더블 층(316)과 다른 시스템 부품들 사이에 물리적 및 전기적 연결을 형성한다. 와이어본드(318)를 특수한 와이어본드 패드 대신에 와이어본더블 층(316)에 연결시킴으로써, 와이어본드(318) 위치에 대한 공차가 증가된다.
도 9는 반도체 장치(299)의 정면도이다. 반도체 장치(299)는 웨이퍼(300) 상에 형성된 패시베이션 층(304)을 포함한다. 패시베이션 층(304)은 SiN, 폴리이미드, BCB, PBO, 에폭시계 절연 폴리머 또는 다른 절연 폴리머 재료를 포함한다. 패시베이션(304)은 물리적 지지 및 전기적 절연을 제공한다. 와이어본더블 층(316)은 웨이퍼(300)의 한 표면에 형성된 접촉 패드(302)와 전기적 접촉관계로 웨이퍼(300) 상에 형성된다. 채널(314)이 와이어본더블 층(316)에 형성되어 와이어본더블 층(316)의 상이한 영역들을 전기적으로 분리시킨다. 접촉 패드들(302)이 와이어본더블 층(316) 아래에 형성되는 것으로 도 9에서 점선으로 도시되었다. 와이어본드(318)가 외부 시스템 부품들과 와이어본더블 층(316) 사이에 형성된다.
본 방법을 사용하여 반도체 장치가 개선된 성능과 저렴한 제조 공정으로 제조된다. 반도체 장치는, 비싼 비용과 시간 소모적인 제조 공정을 필요로 하고, 불필요한 큰 패키지 및 다이 풋프린트(footprint)을 초래하는 통상적인 주연 접촉 패드를 포함하지 않는다. 대신에, 그 장치는 와이어본더블 표면을 갖는 리디스트리뷰티드(redistributed)된 두꺼운 메탈라이즈드 층(metallized layer)을 포함한다. 어떤 최종 패시베이션 또는 재경로(rerouted) 주연 입력/출력 패드들도 형성되지 않는다. 와이어본드를 직접 두꺼운 메탈라이즈 층들에 연결함으로써, 보다 작은 패키지 풋프린트가, 큰 상호 접속 신축성을 보이고, 보다 낮은 RC 딜레이(delay)의 저렴한 제조 공정으로 생성된다. 하나의 예에서, 메탈라이즈 표면의 기하학적 구조는 특수한 동력 장치 응용에 맞게 구성되고, 3㎛의 일반적인 두께에서 약 100㎛로 변화될 수 있다.
도 10은 메인 메탈라이제이션 층의 정부면 상에 형성된 와이어본더블 층을 구비한 반도체 장치(399)를 도시하고 있다. 웨이퍼(400)는 Si, GaAS 또는 다른 기판 재료를 포함한다. 하나의 실시예에서, 웨이퍼(400)는 IC 동력 장치 웨이퍼를 포함하고, 웨이퍼(400) 상에 형성된 하나 이상의 동력 회로 소자들을 포함한다. 접촉 패드(402)가 PVD, CVD, 전해 도금 또는 무전해 도금 공정을 사용하여 웨이퍼(400) 상에 형성된다. 접촉 패드(402)는 Al, Cu, Sn, Ni, Au 또는 Ag와 같은 도전 재료로 만들어지고, 웨이퍼(400) 상에 형성된 회로 소자들과 전기적으로 연결된다. 패시베이션(404)이 웨이퍼(400) 및 접촉 패드(402) 상에 형성된다. 패시베이션(404)은 패턴화 또는 에칭되어 접촉 패드(402)를 노출시키고, SiN, 폴리이미드, BCB, PBO, 에폭시계 절연 폴리머 또는 다른 절연 폴리머 재료와 같은 절연 재료를 포함한다. 부착 층(406)이 PVD, CVD, 전해 도금 또는 무전해 도금 공정을 이용하여 패시베이션(404) 상에 융착된다. 부착층(406)은 TiW, Ti, Cr, Ta, TaN 또는 다른 전도성 부착 층 재료를 포함하고, 접촉 패드(402)와 전기적 접촉관계로 형성된다. 시드층(408)이 PVD, CVD, 전해 도금 또는 무전해 도금 공정을 이용하여 부착 층(406) 상에 융착된다. 시드 층(408)은 Cu, Al, Au 또는 다른 도전 재료를 포함한다. 금속 층(410)이 시드 층(408)상에 선택적으로 도금된다. 금속 층(410)은 Cu 또는 Au와 같은 도전 재료를 포함하고, 3㎛ 보다 큰 일반적인 두께를 갖는다. 하나의 실시예에서, 금속 층(410)의 두께는 약 15㎛이다.
와이어본더블 층(412)은 PVD, 증발 또는 전해/무전해 도금 공정을 사용하여 웨이퍼(400) 상에 패턴화 및 융착된다. 하나의 실시예에서, 포토레지스트가 먼저 와이어본더블 층(412)의 융착 및 패턴닝을 제어하도록 인가된다. 와이어본더블 층(412)은, Ni-P/Pd/Au, Ni-P/Au, Ti/TiN/Al, Al/Cu 또는 Ag와 같은 와이어본드를 부착시키기 위한 하나 이상의 도전 재료 층들을 포함한다. 하나의 실시예에서, 와이어본더블 층(412)은 Ni 및 Au 재료들의 조합과 같은 도전 재료의 멀티플 층을 포함한다. 또한, 와이어본더블 층(412)은 Ag 또는 Au와 같은 도전 재료의 싱글 층을 포함한다. 와이어본드(414)가 형성되어 와이어본더블 층(412)에 연결된다. 와이어본드(414)는 Cu, Al, Au 또는 Ag와 같은 도전 재료를 포함하고, 와이어본더블 층(412)과 다른 시스템 부품들 사이에 물리적 및 전기적 연결을 형성한다.
도 11은 와이어본드 용의 본더블 표면으로서 사용된 메인 메탈라이제이션 층 을 갖는 반도체 장치(499)를 도시하고 있다. 웨이퍼(500)는 Si, GaAs 또는 다른 기판 재료를 포함한다. 하나의 실시예에서, 웨이퍼(500)는 IC 동력 장치 웨이퍼를 포함하고, 웨이퍼(500) 상에 형성된 하나 이상의 동력 회로 소자들을 포함한다. 접촉 패드(502)가 PVD, CVD, 전해 도금 또는 무전해 도금 공정을 사용하여 웨이퍼(500) 상에 형성된다. 접촉 패드(502)가 Al, Cu, Sn, Ni, Au 또는 Ag와 같은 도전 재료로 만들어지고, 웨이퍼(500) 상에 형성된 회로 소자들과 전기적으로 연결된다. 패시베이션(504)이 웨이퍼(500) 및 접촉 패드(502) 상에 형성된다. 패시베이션(504)은 패턴화 또는 에칭되어 접촉 패드(502)를 노출시키고, SiN, 폴리이미드, BCB, PBO, 에폭시계 절연 폴리머 또는 다른 절연 폴리머 재료와 같은 절연 재료를 포함한다. 선택적인 부착 층(506)과 시드 층(508)이 PVD, CVD, 전해 도금 또는 무전해 도금 공정을 이용하여 패시베이션(504) 상에 융착된다. 부착층(506)은 TiW, Ti, Cr, Ta, TaN 또는 다른 전도성 부착 층 재료를 포함하고, 접촉 패드(502)와 전기적 접촉관계로 형성된다. 시드 층(508)이 PVD, CVD, 전해 도금 또는 무전해 도금 공정을 이용하여 부착 층(506) 상에 융착된다. 시드 층(508)은 Cu, Al, Au 또는 다른 도전 재료를 포함한다. 금속 층(510)이 시드 층(508) 상에 선택적으로 도금된다. 금속 층(510)은 Cu 또는 Au와 같은 도전 재료를 포함하고, 3㎛ 보다 큰 일반적인 두께를 갖는다. 하나의 실시예에서, 금속 층(510)의 두께는 약 15㎛이다. 와이어본드(512)는 금속 층(510)에 형성되고 연결된다. 와이어본드(512)는 Cu, Al, Au 또는 Ag와 같은 도전 재료를 포함하고, 금속 층(510)과 다른 시스템 부품들 사이에 물리적 및 전기적 연결을 형성한다.
본 발명의 하나 이상의 실시예들이 상세히 도시되었지만, 당업자는 다음의 청구범위를 이탈하지 않는 한 그들 실시예에 다양한 변형과 변화가 가능함을 이해할 것이다.
도 1은 기판 표면에 장착된 상이한 형태의 패키지를 갖는 프린트 회로 기판(PCB)를 도시한다.
도 2a-2d는 PCB에 장착된 반도체 패키지의 상세 사항을 도시한다.
도 3a-3d는 응력 버퍼층상에 형성된 공통 전압 버스를 갖는 반도체 장치 형성 방법을 도시하는 도면이다.
도 4는 공통 전압 버스상에 형성된 패시베이션(passivation)을 도시하는 도 3c의 평면(4)을 따르는 도 3c의 장치의 단부도이다.
도 5a-5b는 응력 버퍼층상에 형성된 공통 전압 버스를 갖고, 상호 접속 범프 및 언더 범프 메탈리이제이션(under-bump metalization, UBM)이 그 장치위에 형성된 반도체 장치를 도시하는 도면이다.
도 6은 응력 버퍼층상에 형성된 공통 전압 버스를 갖고, 상호 접속 범프가 반도체 장치 캐리어 및 시드(seed) 층위에 형성된 반도체 장치를 도시하는 도면이다.
도 7은 응력 버퍼층상에 형성된 공통 전압 버스를 갖고, 상호 접속 필러(pillar)가 그 공통 전압 버스상에 형성된 반도체 장치를 도시하는 도면이다. 도 8a-8f는 전기적 접속을 위한 와이어 본더블 메탈라이제이션을 갖는 반도체 장치 제조 방법을 도시하는 도면이다.
도 9는 도 8f의 반도체 장치에 대한 평면도이다.
도 10은 메인 메탈라이제이션 층의 정부면 상에 형성된 와이어본더블 층을 갖는 반도체 장치를 도시하는 도면이다.
도 11은 와이어본드용 본더블 표면으로서 사용된 메인 메탈라이제이션 층을 갖는 반도체 장치를 도시하는 도면이다.
<도면의 주요 부분에 대한 부호의 간단한 설명>
10 : 전자 장치 12 : PCB
20 : BCC 30 : 리드
54 : 와이어 본드 56, 58 : 본드 패드
78 : 범프

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  22. 반도체 장치에 있어서,
    반도체 다이의 표면 상에 형성된 다수의 접촉 패드를 포함하는 반도체 다이;
    상기 반도체 다이의 접촉 패드에 전기적으로 접속되고, 상기 반도체 다이의 표면 상에 형성된 시드 층;
    상기 반도체 다이의 접촉 패드의 각 그룹 위에 배치되고 다수의 전기 절연 영역으로서 시드 층 위에 형성되며, 상기 반도체 다이의 접촉 패드의 각 그룹에 다수의 공통 전압 버스로서 전기적으로 접속된 금속 층;
    상기 금속 층의 전기 절연 구역의 사이에 형성된 채널;
    상기 금속 층 상에 배치되고, 상기 채널 내로 연장되는 와이어본더블 층; 및
    상기 와이어본더블 층에 접속된 다수의 와이어본드;를 포함하는 반도체 장치.
  23. 제 22항에 있어서,
    패턴화되어 상기 접촉 패드를 노출시키고, 상기 반도체 다이 상에 형성된 패시베이션 층; 및
    상기 패시베이션 층 상에 형성된 부착 층을; 포함하는 것을 특징으로 하는 반도체 장치.
  24. 제 22항에 있어서,
    상기 금속 층을 패턴화하기 위해서 상기 반도체 다이 상에 포토레지스트 재료가 배치되는 반도체 장치.
  25. 제 22항에 있어서,
    상기 와이어본더블 층이 도전 재료의 멀티플 층을 포함하는 반도체 장치.
  26. 제 22항에 있어서,
    상기 금속 층의 두께가 3 마이크로미터를 초과하는 반도체 장치.
  27. 반도체 장치의 제조 방법에 있어서,
    반도체 다이의 표면 상에 형성된 다수의 접촉 패드를 포함하는 반도체 다이를 제공하는 단계;
    상기 반도체 다이 상에 제 1 패시베이션 층을 형성하는 단계;
    상기 제 1 패시베이션 층 상에 응력 버퍼 층(stress buffer layer)을 형성하고, 상기 접촉 패드로 연장하는 단계;
    상기 응력 버퍼 층을 상기 접촉 패드로 연장하는 동안, 상기 접촉 패드의 일 부분에 전기적으로 접속하기 위하여 상기 접촉 패드 상의 상기 응력 버퍼 층의 개구 내부와 상기 응력 버퍼 층의 위에 제 1 금속화 패턴을 형성하는 단계;
    상기 반도체 다이 상에 멀티플 로우(multiple row) 및 멀티플 컬럼(multiple column)으로 배열될 때 상기 접촉 패드를 커버하도록 상기 제 1 금속화 패턴 위에 공통 버스를 형성하는 단계;
    상기 응력 버퍼 층 및 공통 버스 위에 제 2 패시베이션 층을 형성하는 단계; 및
    상기 공통 버스로 연장된 상기 제 2 패시베이션 층에 다수의 개구를 형성하는 단계;를 포함하는 반도체 장치의 제조 방법.
  28. 제 27항에 있어서,
    상기 공통 버스 위에 버퍼를 형성하는 단계;를 더 포함하는 반도체 장치의 제조 방법.
  29. 제 28항에 있어서,
    상기 공통 버스 위에 제 2 금속화 패턴을 형성하는 단계;를 더 포함하는 반도체 장치의 제조 방법.
  30. 제 27항에 있어서,
    상기 공통 버스 위에 도전성 필러를 형성하는 단계;를 더 포함하는 반도체 장치의 제조 방법.
  31. 제 27항에 있어서,
    상기 제 1 금속화 패턴을 형성하는 단계는,
    상기 응력 버퍼 층 위에 부착 층을 형성하는 단계;
    상기 부착 층 위에 배리어 층을 형성하는 단계;
    상기 배리어 층 위에 시드 층을 형성하는 단계;를 포함하는 반도체 장치의 제조 방법.
  32. 반도체 장치의 제조 방법에 있어서,
    반도체 다이의 표면 상에 형성된 다수의 접촉 패드를 포함하는 반도체 다이를 제공하는 단계;
    상기 반도체 다이로부터 오프셋된 응력 버퍼 층을 형성하고, 상기 접촉 패드로 연장하는 단계;
    상기 응력 버퍼 층이 상기 접촉 패드로 연장하는 동안, 상기 반도체 다이의 상기 접촉 패드에 전기적으로 접속하기 위하여 상기 접촉 패드 상의 상기 응력 버퍼 층의 개구 내부와 상기 응력 버퍼 층의 위에 제 1 금속화 패턴을 형성하는 단계; 및
    상기 반도체 다이 위에 멀티플 로우(multiple row) 및 멀티플 컬럼(multiple column)으로 배열될 때 상기 접촉 패드를 커버하도록 상기 제 1 금속화 패턴 상에 공통 버스를 형성하는 단계;를 포함하는 반도체 장치의 제조 방법.
  33. 제 32항에 있어서,
    상기 제 1 금속화 패턴을 형성하는 단계 전에 상기 반도체 다이 상에 패시베이션 층을 형성하는 단계;를 더 포함하는 반도체 장치의 제조 방법.
  34. 제 32항에 있어서,
    상기 응력 버퍼 층 및 공통 버스 상에 패시베이션 층을 형성하는 단계; 및
    상기 공통 버스로 연장되는 상기 패시베이션 층의 내부에 다수의 개구를 형성하는 단계;를 더 포함하는 반도체 장치의 제조 방법.
  35. 제 32항에 있어서,
    상기 공통 버스 위에 범프를 형성하는 단계;를 더 포함하는 반도체 장치의 제조 방법.
  36. 제 35항에 있어서,
    상기 범프를 형성하는 단계 전에 상기 공통 버스 위에 제 2 금속화 패턴을 형성하는 단계;를 더 포함하는 반도체 장치의 제조 방법.
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